KR20220158340A - 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법 - Google Patents

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KR20220158340A
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    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

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Abstract

반도체 소자는 기판 상에 한정된 활성 영역을 포함한다. 상기 활성 영역 상을 가로지르는 하부 게이트 구조체가 배치된다. 상기 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체가 제공된다. 상기 하부 게이트 구조체 양측에 인접한 상기 활성 영역 내에 배치된 한 쌍의 소스/드레인 영역이 제공된다. 상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나게 배치된다.

Description

게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법 {SEMICONDUCTOR DEVICES INCLUDING GATE STRUCTURE AND METHOD OF FORMING THE SAME}
게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 게이트 전극의 종횡비는 점점 증가하고 있다. 상기 게이트 전극의 종횡비 증가는 다양한 공정 불량을 야기한다. 상기 게이트 전극을 형성하기 위한 패터닝 공정의 난이도는 점점 증가하고 있으며, 소스/드레인 영역들의 깊이와 모양을 제어하는 것 또한 매우 난해하게 된다.
본 발명 기술적 사상의 실시예들에 따른 과제는 양산 효율 측면에서 유리하고 우수한 전기적 특성을 갖는 반도체 소자들 및 그 형성 방법들을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상에 한정된 활성 영역을 포함한다. 상기 활성 영역 상을 가로지르는 하부 게이트 구조체가 배치된다. 상기 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체가 제공된다. 상기 하부 게이트 구조체 양측에 인접한 상기 활성 영역 내에 배치된 한 쌍의 소스/드레인 영역이 제공된다. 상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나게 배치된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상에 수직 정렬된 다수의 활성 영역을 포함한다. 상기 다수의 활성 영역 상을 가로지르고, 상기 다수의 활성 영역 중 적어도 하나의 상면, 하면, 및 측면을 둘러싸는 하부 게이트 구조체가 배치된다. 상기 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체가 제공된다. 상기 하부 게이트 구조체 양측에 인접하게 배치되고 상기 다수의 활성 영역에 접촉된 한 쌍의 소스/드레인 영역이 제공된다. 상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나게 배치된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상에 한정된 활성 영역을 포함한다. 상기 활성 영역 상을 가로지르는 하부 게이트 구조체가 배치된다. 상기 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체가 제공된다. 상기 하부 게이트 구조체 양측에 인접한 상기 활성 영역 내에 배치된 한 쌍의 소스/드레인 영역이 제공된다. 상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나게 배치된다. 상기 하부 게이트 구조체는 서로 대향하는 한 쌍의 하부 스페이서, 및 상기 한 쌍의 하부 스페이서 사이의 하부 게이트 전극을 포함한다. 상기 상부 게이트 구조체는 상기 하부 게이트 전극 상의 상부 게이트 전극, 및 상기 상부 게이트 전극 상의 캐핑 층을 포함한다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법은 기판 상에 한정된 활성 영역을 제공하는 것을 포함한다. 상기 활성 영역 상을 가로지르는 하부 게이트 구조체가 형성된다. 상기 하부 게이트 구조체 상에 상부 게이트 구조체가 형성된다. 상기 상부 게이트 구조체는 상기 하부 게이트 구조체와 다른 폭을 가지며, 상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나게 형성된다. 상기 하부 게이트 구조체 양측에 인접한 상기 활성 영역 내에 한 쌍의 소스/드레인 영역이 형성된다.
본 발명 기술적 사상의 실시예들에 따르면, 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체가 제공될 수 있다. 상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나게 배치될 수 있다. 양산 효율 측면에서 유리하고 우수한 전기적 특성을 갖는 반도체 소자들을 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 2 내지 도 8은 도 1의 일부분을 보여주는 부분도들이다.
도 9는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 10 내지 도 12는 도 9의 일부분을 보여주는 부분도들이다.
도 13 및 도 14는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 15 내지 도 17은 도 14의 일부분을 보여주는 부분도들이다.
도 18은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃이다.
도 19 내지 도 39는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이고, 도 2 내지 도 8은 도 1의 일부분(5)을 보여주는 부분도들이다. 일 실시예에서, 도 1은 도 18의 절단선 I-I' 및 II-II'을 따라 취해진 단면도일 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 핀펫(fin Field Effect Transistor; finFET), MBCFET®와 같은 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 플라나 트랜지스터(Planar Transistor), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 핀펫(finFET)을 포함할 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 활성 영역(23), 소자 분리층(25), 다수의 소스/드레인 영역(27), 제1 층간 절연층(39), 다수의 게이트 구조체(40, 60), 및 제2 층간 절연층(59)을 포함할 수 있다. 상기 다수의 게이트 구조체(40, 60)의 각각은 하부 게이트 구조체(40) 및 상부 게이트 구조체(60)를 포함할 수 있다.
도 2를 참조하면, 상기 하부 게이트 구조체(40)는 서로 대향하는 한 쌍의 하부 스페이서(42), 게이트 유전층(43), 및 게이트 전극(46)을 포함할 수 있다. 상기 게이트 전극(46)은 제1 층(44) 및 제2 층(45)을 포함할 수 있다. 상기 상부 게이트 구조체(60)는 서로 대향하는 한 쌍의 상부 스페이서(63) 및 캐핑 층(68)을 포함할 수 있다. 상기 한 쌍의 상부 스페이서(63)의 각각은 제1 상부 스페이서(61) 및 제2 상부 스페이서(62)를 포함할 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 활성 영역(23)은 상기 소자 분리층(25)에 의하여 상기 기판(21) 상에 한정될 수 있다. 상기 활성 영역(23) 상을 가로지르고 상기 소자 분리층(25) 상에 연장된 상기 다수의 게이트 구조체(40, 60)가 배치될 수 있다. 상기 다수의 게이트 구조체(40, 60)의 각각은 상기 하부 게이트 구조체(40) 및 상기 하부 게이트 구조체(40) 상의 상기 상부 게이트 구조체(60)를 포함할 수 있다. 상기 하부 게이트 구조체(40) 양측에 인접한 상기 활성 영역(23) 내에 한 쌍의 소스/드레인 영역(27)이 배치될 수 있다. 상기 한 쌍의 소스/드레인 영역(27)의 각각은 상기 하부 게이트 구조체(40)의 외측에 정렬될 수 있다.
상기 하부 게이트 구조체(40)는 상기 활성 영역(23)의 상면 및 측면들을 덮고 상기 소자 분리층(25) 상에 연장될 수 있다. 상기 한 쌍의 하부 스페이서(42) 사이에 상기 게이트 유전층(43) 및 상기 게이트 전극(46)이 배치될 수 있다. 상기 게이트 전극(46)의 상기 제1 층(44)은 상기 제2 층(45)의 측면 및 바닥을 둘러쌀 수 있다. 상기 게이트 전극(46)은 상기 활성 영역(23)의 상면 및 측면들을 덮고 상기 소자 분리층(25) 상에 연장될 수 있다. 상기 게이트 전극(46)의 최 하단은 상기 활성 영역(23)의 상면보다 낮은 레벨에 형성될 수 있다.
상기 게이트 유전층(43)은 상기 게이트 전극(46) 및 상기 활성 영역(23) 사이에 배치되고 상기 게이트 전극(46) 및 상기 소자 분리층(25) 사이에 연장될 수 있다. 상기 게이트 유전층(43)은 상기 게이트 전극(46)의 하면 및 측면들을 둘러쌀 수 있다. 상기 게이트 유전층(43)은 상기 한 쌍의 하부 스페이서(42) 및 상기 게이트 전극(46) 사이에 연장될 수 있다.
상기 상부 게이트 구조체(60)는 상기 하부 게이트 구조체(40) 상에 중첩될 수 있다. 상기 한 쌍의 상부 스페이서(63) 사이에 상기 캐핑 층(68)이 배치될 수 있다. 상기 게이트 유전층(43)은 상기 한 쌍의 상부 스페이서(63) 및 상기 캐핑 층(68) 사이에 연장될 수 있다. 상기 제2 층간 절연층(59), 상기 한 쌍의 상부 스페이서(63), 상기 게이트 유전층(43), 및 상기 캐핑 층(68)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 상부 게이트 구조체(60)는 상기 하부 게이트 구조체(40)와 다른 폭을 가질 수 있다. 상기 하부 게이트 구조체(40)는 제1 폭(W1)을 가질 수 있다. 상기 상부 게이트 구조체(60)는 제2 폭(W2)을 가질 수 있다. 일 실시예에서, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 작을 수 있다. 일 실시예에서, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다.
상기 상부 게이트 구조체(60)의 중심은 상기 하부 게이트 구조체(40)의 중심과 어긋나게 배치될 수 있다. 상기 하부 게이트 구조체(40)의 중심을 지나고 상기 기판(21)의 표면에 수직한 제1 직선(L1)이 정의될 수 있다. 상기 상부 게이트 구조체(60)의 중심을 지나고 상기 기판(21)의 표면에 수직한 제2 직선(L2)이 정의될 수 있다. 상기 제2 직선(L2)은 상기 제1 직선(L1)과 평행할 수 있다. 상기 상부 게이트 구조체(60)의 중심은 상기 제1 직선(L1)과 이격될 수 있다. 상기 하부 게이트 구조체(40)의 중심은 상기 제2 직선(L2)과 이격될 수 있다. 상기 한 쌍의 상부 스페이서(63)의 각각은 상기 한 쌍의 하부 스페이서(42) 중 대응하는 하나의 상면에 중첩될 수 있다. 상기 한 쌍의 상부 스페이서(63)의 측면들은 상기 한 쌍의 하부 스페이서(42)의 측면들과 어긋날 수 있다.
상기 캐핑 층(68)은 상기 게이트 전극(46) 상에 중첩될 수 있다. 상기 게이트 전극(46) 및 상기 캐핑 층(68) 사이의 계면은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63) 사이의 계면을 지나는 평면과 이격될 수 있다.
일 실시예에서, 상기 캐핑 층(68)은 상기 한 쌍의 하부 스페이서(42) 사이에 연장될 수 있다. 상기 캐핑 층(68)의 최 하단은 상기 한 쌍의 하부 스페이서(42)의 최 상단보다 상기 기판(21)의 상면에 상대적으로 가까울 수 있다. 상기 한 쌍의 하부 스페이서(42)의 각각은 수평 폭보다 수직 두께가 클 수 있다. 상기 한 쌍의 하부 스페이서(42)의 수직 두께는 제1 두께(D1)일 수 있다. 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63) 사이의 계면을 지나는 평면과 상기 캐핑 층(68)의 최 하단 사이의 거리는 제2 두께(D2)일 수 있다. 상기 제2 두께(D2)는 상기 제1 두께(D1)의 0.2배 보다 작을 수 있다.
상기 제2 상부 스페이서(62)는 상기 제1 상부 스페이서(61) 상에 배치될 수 있다. 상기 제1 상부 스페이서(61)는 상기 한 쌍의 하부 스페이서(42) 및 상기 제2 상부 스페이서(62) 사이에 배치될 수 있다. 상기 제1 상부 스페이서(61)의 수평 폭은 수직 높이보다 클 수 있다. 상기 제2 상부 스페이서(62)의 수직 높이는 수평 폭보다 클 수 있다. 상기 제1 상부 스페이서(61)는 상기 한 쌍의 하부 스페이서(42) 및 상기 제2 상부 스페이서(62)와 다른 물질을 포함할 수 있다.
도 3을 참조하면, 상기 게이트 전극(46) 및 상기 캐핑 층(68) 사이의 계면은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63) 사이의 계면을 지나는 평면보다 높은 레벨에 배치될 수 있다. 일 실시예에서, 상기 게이트 전극(46)은 상기 한 쌍의 상부 스페이서(63) 사이에 연장될 수 있다. 상기 캐핑 층(68)의 최 하단은 상기 한 쌍의 상부 스페이서(63)의 최 하단보다 상기 기판(21)의 상면에 상대적으로 멀리 떨어질 수 있다.
도 4를 참조하면, 상기 게이트 유전층(43)은 단일 층 또는 멀티 층일 수 있다. 일 실시예에서, 상기 게이트 유전층(43)은 차례로 적층된 제1 게이트 유전층(43A), 제2 게이트 유전층(43B), 및 제3 게이트 유전층(43C)을 포함할 수 있다. 상기 제1 게이트 유전층(43A)은 상기 게이트 전극(46) 및 상기 활성 영역(23) 사이에 배치될 수 있다. 상기 제1 게이트 유전층(43A)은 상기 활성 영역(23)에 직접적으로 접촉될 수 있다. 상기 제1 게이트 유전층(43A)은 세정 공정을 이용하여 형성된 실리콘 산화물 층을 포함할 수 있다.
상기 제2 게이트 유전층(43B)은 상기 제1 게이트 유전층(43A) 및 상기 게이트 전극(46) 사이에 배치되고 상기 한 쌍의 하부 스페이서(42) 및 상기 게이트 전극(46) 사이에 연장될 수 있다. 상기 제2 게이트 유전층(43B)은 상기 한 쌍의 상부 스페이서(63) 및 상기 캐핑 층(68) 사이에 연장될 수 있다. 상기 제2 게이트 유전층(43B)은 LaO 층을 포함할 수 있다. 상기 제2 게이트 유전층(43B)은 생략될 수 있다. 상기 제3 게이트 유전층(43C)은 상기 제2 게이트 유전층(43B) 및 상기 게이트 전극(46) 사이에 배치되고 상기 제2 게이트 유전층(43B) 및 상기 캐핑 층(68) 사이에 연장될 수 있다. 상기 제3 게이트 유전층(43C)은 HfO 층과 같은 하이-케이 유전물 층을 포함할 수 있다.
상기 한 쌍의 하부 스페이서(42)의 각각은 단일 층 또는 멀티 층일 수 있다. 일 실시예에서, 상기 한 쌍의 하부 스페이서(42)의 각각은 내측 하부 스페이서(42A) 및 상기 내측 하부 스페이서(42A) 상의 외측 하부 스페이서(42B)를 포함할 수 있다. 상기 외측 하부 스페이서(42B)는 상기 내측 하부 스페이서(42A)와 다른 물질을 포함할 수 있다. 상기 외측 하부 스페이서(42B)는 상기 내측 하부 스페이서(42A)와 동일한 물질 층을 포함할 수 있다. 상기 내측 하부 스페이서(42A)는 L-모양을 포함할 수 있다. 상기 외측 하부 스페이서(42B)는 바아(Bar)-모양을 포함할 수 있다.
상기 제2 상부 스페이서(62)는 단일 층 또는 멀티 층일 수 있다. 일 실시예에서, 상기 제2 상부 스페이서(62)는 내측 상부 스페이서(62A) 및 상기 내측 상부 스페이서(62A) 상의 외측 상부 스페이서(62B)를 포함할 수 있다. 상기 외측 상부 스페이서(62B)는 상기 내측 상부 스페이서(62A)와 다른 물질을 포함할 수 있다. 상기 외측 상부 스페이서(62B)는 상기 내측 상부 스페이서(62A)와 동일한 물질 층을 포함할 수 있다. 상기 내측 상부 스페이서(62A)는 L-모양을 포함할 수 있다. 상기 외측 상부 스페이서(62B)는 바아(Bar)-모양을 포함할 수 있다.
도 5를 참조하면, 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 작을 수 있다. 상기 게이트 전극(46) 및 상기 캐핑 층(68) 사이의 계면은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63) 사이의 계면을 지나는 평면보다 낮은 레벨에 배치될 수 있다.
도 6을 참조하면, 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 작을 수 있다. 상기 게이트 전극(46) 및 상기 캐핑 층(68) 사이의 계면은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63) 사이의 계면을 지나는 평면보다 높은 레벨에 배치될 수 있다.
도 7을 참조하면, 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 클 수 있다. 상기 한 쌍의 하부 스페이서(42)의 각각은 제3 폭(W3)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)에 상기 제3 폭(W3)을 합한 값보다 작을 수 있다. 상기 게이트 전극(46) 및 상기 캐핑 층(68) 사이의 계면은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63) 사이의 계면을 지나는 평면보다 낮은 레벨에 배치될 수 있다.
도 8을 참조하면, 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 클 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)에 상기 제3 폭(W3)을 합한 값보다 작을 수 있다. 상기 게이트 전극(46) 및 상기 캐핑 층(68) 사이의 계면은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63) 사이의 계면을 지나는 평면보다 높은 레벨에 배치될 수 있다.
도 9는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이고, 도 10 내지 도 12는 도 9의 일부분(6)을 보여주는 부분도들이다. 일 실시예에서, 도 9는 도 18의 절단선 I-I' 및 II-II'을 따라 취해진 단면도일 수 있다.
도 9를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 활성 영역(23), 소자 분리층(25), 다수의 소스/드레인 영역(27), 제1 층간 절연층(39), 다수의 게이트 구조체(40, 60), 및 제2 층간 절연층(59)을 포함할 수 있다. 상기 다수의 게이트 구조체(40, 60)의 각각은 하부 게이트 구조체(40) 및 상부 게이트 구조체(60)를 포함할 수 있다.
도 10을 참조하면, 상기 하부 게이트 구조체(40)는 서로 대향하는 한 쌍의 하부 스페이서(42), 게이트 유전층(43), 및 게이트 전극(46)을 포함할 수 있다. 상기 게이트 전극(46)은 제1 층(44) 및 제2 층(45)을 포함할 수 있다. 상기 상부 게이트 구조체(60)는 서로 대향하는 한 쌍의 상부 스페이서(63) 및 캐핑 층(68)을 포함할 수 있다. 상기 제1 상부 스페이서(도 2의 61)는 생략될 수 있다.
도 11을 참조하면, 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 작을 수 있다.
도 12를 참조하면, 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 클 수 있다.
도 13 및 도 14는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이고, 도 15 내지 도 17은 도 14의 일부분(7)을 보여주는 부분도들이다. 일 실시예에서, 도 13 및 도 14는 도 18의 절단선 I-I' 및 II-II'을 따라 취해진 단면도들일 수 있다.
도 13을 참조하면, 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 MBCFET®와 같은 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor)를 포함할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 다수의 활성 영역(23A, 23B, 23C, 23D), 소자 분리층(25), 다수의 소스/드레인 영역(27), 제1 층간 절연층(39), 다수의 게이트 구조체(40, 60), 제2 층간 절연층(59), 및 다수의 매립 캐핑 패턴(Buried Capping Pattern; 79)을 포함할 수 있다. 상기 다수의 게이트 구조체(40, 60)의 각각은 하부 게이트 구조체(40) 및 상부 게이트 구조체(60)를 포함할 수 있다. 상기 하부 게이트 구조체(40) 및 상기 상부 게이트 구조체(60)의 각각은 도 1 내지 도 12를 통하여 설명한 것과 유사한 구성을 포함할 수 있다.
상기 다수의 활성 영역(23A, 23B, 23C, 23D)은 차례로 수직 정렬된 제1 활성 영역(23A), 제2 활성 영역(23B), 제3 활성 영역(23C), 및 제4 활성 영역(23D)을 포함할 수 있다. 상기 제1 활성 영역(23A)은 상기 소자 분리층(25)에 의하여 상기 기판(21) 상에 한정될 수 있다. 상기 제1 활성 영역(23A), 상기 제2 활성 영역(23B), 상기 제3 활성 영역(23C), 및 상기 제4 활성 영역(23D)은 서로 이격될 수 있다. 상기 다수의 활성 영역(23A, 23B, 23C, 23D)의 측면들은 상기 다수의 소스/드레인 영역(27)에 직접적으로 접촉될 수 있다.
상기 하부 게이트 구조체(40)는 상기 다수의 활성 영역(23A, 23B, 23C, 23D) 상을 가로지르고, 상기 다수의 활성 영역(23A, 23B, 23C, 23D) 중 적어도 하나의 상면, 하면, 및 측면을 둘러쌀 수 있다. 일 실시예에서, 게이트 전극(46)의 제1 층(44)은 상기 제1 활성 영역(23A)의 상면 및 측면들 상을 덮고 상기 소자 분리층(25) 상에 연장될 수 있다. 상기 제1 층(44) 및 상기 제1 활성 영역(23A) 사이와 상기 제1 층(44) 및 상기 소자 분리층(25) 사이에 게이트 유전층(43)이 배치될 수 있다. 상기 제1 층(44)은 상기 제2 활성 영역(23B), 상기 제3 활성 영역(23C), 및 상기 제4 활성 영역(23D) 각각의 상면, 하면, 및 측면을 둘러쌀 수 있다. 상기 제1 층(44) 및 상기 제2 활성 영역(23B) 사이와, 상기 제1 층(44) 및 상기 제3 활성 영역(23C) 사이와, 그리고 상기 제1 층(44) 및 상기 제4 활성 영역(23D) 사이에 상기 게이트 유전층(43)이 배치될 수 있다.
상기 다수의 매립 캐핑 패턴(Buried Capping Pattern; 79)은 상기 다수의 활성 영역(23A, 23B, 23C, 23D) 사이에 배치될 수 있다. 상기 다수의 매립 캐핑 패턴(79)은 상기 다수의 소스/드레인 영역(27) 및 상기 제1 층(44) 사이에 배치될 수 있다. 상기 다수의 매립 캐핑 패턴(79)은 Si, O, N, C. 및 B 로 이루어진 일군에서 선택된 적어도 두 개를 포함할 수 있다. 예를들면, 상기 다수의 매립 캐핑 패턴(79)은 실리콘 질화물을 포함할 수 있다.
도 14를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 활성 영역(23), 소자 분리층(25), 다수의 소스/드레인 영역(27), 제1 층간 절연층(39), 다수의 게이트 구조체(40, 60), 및 제2 층간 절연층(59)을 포함할 수 있다. 상기 다수의 게이트 구조체(40, 60)의 각각은 하부 게이트 구조체(40) 및 상부 게이트 구조체(60)를 포함할 수 있다.
도 15를 참조하면, 상기 하부 게이트 구조체(40)는 서로 대향하는 한 쌍의 하부 스페이서(42), 게이트 유전층(43), 및 하부 게이트 전극(46A)을 포함할 수 있다. 상기 하부 게이트 전극(46A)은 제1 층(44) 및 제2 층(45)을 포함할 수 있다. 상기 상부 게이트 구조체(60)는 서로 대향하는 한 쌍의 상부 스페이서(63), 상부 게이트 전극(66), 및 캐핑 층(68)을 포함할 수 있다.
도 14 및 도 15를 다시 한번 참조하면, 상기 제1 층간 절연층(39), 상기 한 쌍의 하부 스페이서(42), 상기 게이트 유전층(43), 및 상기 하부 게이트 전극(46A)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 상부 게이트 전극(66)은 상기 하부 게이트 전극(46A) 상에 중첩될 수 있다. 상기 캐핑 층(68)은 상기 상부 게이트 전극(66) 상에 배치될 수 있다. 상기 상부 게이트 전극(66) 및 상기 캐핑 층(68)은 상기 한 쌍의 상부 스페이서(63) 사이에 배치될 수 있다. 상기 상부 게이트 전극(66) 및 상기 캐핑 층(68)의 측면들은 상기 한 쌍의 상부 스페이서(63)에 직접적으로 접촉될 수 있다. 상기 상부 게이트 구조체(60)의 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 제1 폭(W1)보다 클 수 있다. 제2 직선(L2)은 제1 직선(L1)과 평행할 수 있다.
도 16을 참조하면, 상기 상부 게이트 구조체(60)는 상부 게이트 전극(66) 및 캐핑 층(68)을 포함할 수 있다. 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 작을 수 있다.
도 17을 참조하면, 상기 상부 게이트 구조체(60)는 서로 대향하는 한 쌍의 상부 스페이서(63), 상부 게이트 전극(66), 및 캐핑 층(68)을 포함할 수 있다. 상기 상부 게이트 구조체(60)의 상기 제2 폭(W2)은 상기 하부 게이트 구조체(40)의 상기 제1 폭(W1)보다 작을 수 있다.
도 18은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃이다.
도 18을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 서로 평행한 다수의 활성 영역(23)을 포함할 수 있다. 상기 다수의 활성 영역(23)을 가로 지르고 서로 평행한 다수의 게이트 구조체(40, 60)가 배치될 수 있다. 상기 다수의 게이트 구조체(40, 60)의 각각은 하부 게이트 구조체(40) 및 상부 게이트 구조체(60)를 포함할 수 있다.
도 19 내지 도 29는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 18의 절단선 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 18 및 도 19를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들은 기판(21) 상에 활성 영역(23)을 한정하는 소자 분리층(25)을 형성하는 것을 포함할 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 예를들면, 상기 기판(21)은 P형 불순물들을 갖는 단결정 실리콘 층을 포함할 수 있다. 상기 활성 영역(23)은 상기 소자 분리층(23)에 의하여 상기 기판(21)의 상면에서 소정 깊이까지 한정될 수 있다. 상기 활성 영역(23)은 P형 또는 N형 불순물들을 갖는 단결정 실리콘 층을 포함할 수 있다. 일 실시예에서, 상기 활성 영역(23)은 핀(fin) 모양을 포함할 수 있다. 상기 활성 영역(23)은 수평 폭보다 높이가 클 수 있다.
상기 소자 분리층(23)은 에스티아이(Shallow Trench Isolation; STI) 방법을 이용하여 형성된 절연 층을 포함할 수 있다. 상기 소자 분리층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 소자 분리층(23)의 상면은 상기 활성 영역(23)의 최 상단보다 낮은 레벨에 형성될 수 있다. 상기 활성 영역(23)의 상부 영역은 상기 소자 분리층(23)의 상면보다 높은 레벨에 노출될 수 있다. 상기 활성 영역(23)의 상면 및 측면들은 상기 소자 분리층(23)의 상면보다 높은 레벨에 노출될 수 있다. 상기 활성 영역(23)의 상부 모서리들은 둥글게 형성될 수 있다.
도 18 및 도 20을 참조하면, 상기 활성 영역(23)을 가로지르고 상기 소자 분리층(23)상에 연장된 다수의 임시 하부 게이트 구조체(40T)가 형성될 수 있다. 상기 다수의 임시 하부 게이트 구조체(40T)를 형성하는 것은 다수의 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 다수의 임시 하부 게이트 구조체(40T)의 각각은 버퍼 층(32), 제1 희생 게이트 전극(35), 제1 마스크 패턴(37), 및 한 쌍의 하부 스페이서(42)를 포함할 수 있다. 상기 다수의 임시 하부 게이트 구조체(40T) 사이에 상기 활성 영역(23)이 노출될 수 있다.
상기 버퍼 층(32), 상기 제1 희생 게이트 전극(35), 및 상기 제1 마스크 패턴(37)은 상기 활성 영역(23) 상에 차례로 적층될 수 있다. 상기 한 쌍의 하부 스페이서(42)는 상기 버퍼 층(32), 상기 제1 희생 게이트 전극(35), 및 상기 제1 마스크 패턴(37)의 측면들 상에 형성될 수 있다. 상기 버퍼 층(32), 상기 제1 희생 게이트 전극(35), 및 상기 제1 마스크 패턴(37)은 상기 한 쌍의 하부 스페이서(42) 사이에 형성될 수 있다.
일 실시예에서, 상기 버퍼 층(32)은 실리콘 산화물을 포함할 수 있다. 상기 버퍼 층(32)은 상기 활성 영역(23)의 상면 및 측면들 상에 접촉될 수 있다. 상기 버퍼 층(32)은 상기 소자 분리층(23) 상에 연장될 수 있다. 상기 제1 희생 게이트 전극(35)은 폴리 실리콘, SiGe, 또는 이들의 조합을 포함할 수 있다. 상기 제1 희생 게이트 전극(35)은 상기 버퍼 층(32) 상에 형성될 수 있다. 상기 제1 희생 게이트 전극(35)은 상기 활성 영역(23)의 상면 및 측면들 상을 덮고 상기 소자 분리층(23) 상에 연장될 수 있다. 상기 버퍼 층(32)은 상기 제1 희생 게이트 전극(35) 및 상기 활성 영역(23) 사이와 상기 제1 희생 게이트 전극(35) 및 상기 소자 분리층(23) 사이에 개재될 수 있다. 상기 제1 희생 게이트 전극(35)의 최 하단은 상기 활성 영역(23)의 상면보다 낮은 레벨에 형성될 수 있다.
상기 제1 마스크 패턴(37)은 상기 제1 희생 게이트 전극(35) 상에 형성될 수 있다. 상기 제1 마스크 패턴(37)은 실리콘 질화물을 포함할 수 있다.
상기 한 쌍의 하부 스페이서(42)는 상기 버퍼 층(32), 상기 제1 희생 게이트 전극(35), 및 상기 제1 마스크 패턴(37)의 측면들에 직접적으로 접촉될 수 있다. 상기 한 쌍의 하부 스페이서(42)는 상기 버퍼 층(32) 및 상기 제1 희생 게이트 전극(35)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 한 쌍의 하부 스페이서(42)는 실리콘 질화물을 포함할 수 있다. 상기 한 쌍의 하부 스페이서(42)의 각각은 단일 층 또는 멀티 층일 수 있다.
도 18 및 도 21을 참조하면, 상기 다수의 임시 하부 게이트 구조체(40T)를 식각 마스크로 사용하여 상기 활성 영역(23)을 식각하여 다수의 소스/드레인 트렌치(27T)가 형성될 수 있다. 상기 다수의 소스/드레인 트렌치(27T)를 형성하는 것은 이방성 식각 공정, 등방성 식각 공정, 방향성 식각 공정, 또는 이들의 조합이 적용될 수 있다. 상기 다수의 소스/드레인 트렌치(27T)는 상기 다수의 임시 하부 게이트 구조체(40T)의 사이에 정렬될 수 있다. 예를들면, 상기 다수의 임시 하부 게이트 구조체(40T) 중 선택된 하나의 양측에 인접한 상기 활성 영역(23) 내에 한 쌍의 소스/드레인 트렌치(27T)가 형성될 수 있다.
도 18 및 도 22를 참조하면, 상기 다수의 소스/드레인 트렌치(27T) 내에 다수의 소스/드레인 영역(27)이 형성될 수 있다. 상기 다수의 소스/드레인 영역(27)을 형성하는 것은 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 포함할 수 있다. 상기 다수의 소스/드레인 영역(27)은 SiGe, SiC, Si, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 소스/드레인 영역(27)의 각각은 상기 활성 영역(23)의 상면보다 높은 레벨에 돌출될 수 있다.
일 실시예에서, 상기 활성 영역(23)은 N형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 다수의 소스/드레인 영역(27)은 P형 불순물들을 갖는 SiGe 층, P형 불순물들을 갖는 Si 층, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 활성 영역(23)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 다수의 소스/드레인 영역(27)은 N형 불순물들을 갖는 SiC 층, N형 불순물들을 갖는 Si 층, 또는 이들의 조합을 포함할 수 있다.
도 18 및 도 23을 참조하면, 상기 다수의 소스/드레인 영역(27) 상에 제1 층간 절연층(39)이 형성될 수 있다. 상기 제1 층간 절연층(39)은 단일 층 또는 멀티 층일 수 있다. 상기 제1 층간 절연층(39)은 Si, O, N, C. 및 B 로 이루어진 일군에서 선택된 적어도 두 개를 포함할 수 있다. 상기 제1 층간 절연층(39)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
상기 제1 마스크 패턴(37)을 제거하여 상기 제1 희생 게이트 전극(35)의 상면이 노출될 수 있다. 상기 제1 마스크 패턴(37)의 제거에는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정, 에치-백(Etch-Back) 공정, 또는 이들의 조합과 같은 평탄화 공정이 적용될 수 있다. 상기 한 쌍의 하부 스페이서(42), 상기 제1 희생 게이트 전극(35), 및 상기 제1 층간 절연층(39)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 18 및 도 24를 참조하면, 상기 한 쌍의 하부 스페이서(42), 상기 제1 희생 게이트 전극(35), 및 상기 제1 층간 절연층(39) 상에 제1 상부 스페이서(61)가 형성될 수 있다. 상기 제1 상부 스페이서(61)는 상기 한 쌍의 하부 스페이서(42)의 상면들을 덮을 수 있다. 상기 제1 상부 스페이서(61)는 상기 한 쌍의 하부 스페이서(42)의 상면들에 직접적으로 접촉될 수 있다. 상기 제1 상부 스페이서(61)는 상기 한 쌍의 하부 스페이서(42), 상기 제1 희생 게이트 전극(35) 및 상기 버퍼 층(32)과 다른 물질을 포함할 수 있다. 상기 제1 상부 스페이서(61)는 상기 버퍼 층(32)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 상부 스페이서(61)는 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 알루미늄 산화물(AlO), 또는 이들의 조합을 포함할 수 있다.
도 18 및 도 25를 참조하면, 상기 다수의 임시 하부 게이트 구조체(40T) 및 상기 제1 층간 절연층(39) 상에 다수의 임시 상부 게이트 구조체(60T)가 형성될 수 있다. 상기 다수의 임시 상부 게이트 구조체(60T)의 각각은 상기 다수의 임시 하부 게이트 구조체(40T)의 각각과 다른 수평 폭을 가질 수 있다. 상기 다수의 임시 상부 게이트 구조체(60T)의 각각은 상기 다수의 임시 하부 게이트 구조체(40T)의 대응하는 하나와 부분적으로 중첩될 수 있다. 상기 다수의 임시 상부 게이트 구조체(60T)의 각각의 중심은 상기 다수의 임시 하부 게이트 구조체(40T)의 대응하는 하나의 중심과 어긋날 수 있다.
상기 다수의 임시 상부 게이트 구조체(60T)를 형성하는 것은 다수의 박박 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 다수의 임시 상부 게이트 구조체(60T)의 각각은 한 쌍의 상부 스페이서(63), 제2 희생 게이트 전극(55), 및 제2 마스크 패턴(57)을 포함할 수 있다. 상기 한 쌍의 상부 스페이서(63)는 상기 제1 상부 스페이서(61) 및 한 쌍의 제2 상부 스페이서(62)를 포함할 수 있다. 상기 제2 희생 게이트 전극(55) 및 상기 제2 마스크 패턴(57)은 상기 제1 상부 스페이서(61) 상에 차례로 적층될 수 있다. 상기 제2 희생 게이트 전극(55) 및 상기 제2 마스크 패턴(57)은 상기 한 쌍의 제2 상부 스페이서(62) 사이에 형성될 수 있다.
상기 제2 희생 게이트 전극(55)은 상기 한 쌍의 상부 스페이서(63)와 다른 물질을 포함할 수 있다. 일 실시예에서, 상기 제2 희생 게이트 전극(55)은 상기 제1 희생 게이트 전극(35)과 동일한 물질을 포함할 수 있다. 상기 제2 희생 게이트 전극(55)은 폴리 실리콘, SiGe, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 희생 게이트 전극(55)은 상기 제1 희생 게이트 전극(35)과 다른 물질을 포함할 수 있다. 예를들면, 상기 제1 희생 게이트 전극(35)은 폴리 실리콘을 포함할 수 있으며, 상기 제2 희생 게이트 전극(55)은 SiGe를 포함할 수 있다.
상기 제2 마스크 패턴(57)은 실리콘 질화물을 포함할 수 있다. 상기 한 쌍의 제2 상부 스페이서(62)의 각각은 단일 층 또는 멀티 층일 수 있다. 상기 한 쌍의 제2 상부 스페이서(62)는 상기 제1 상부 스페이서(61)와 다른 물질을 포함할 수 있다. 상기 한 쌍의 제2 상부 스페이서(62)는 상기 한 쌍의 제1 상부 스페이서(42)와 동일한 물질을 포함할 수 있다. 상기 한 쌍의 제2 상부 스페이서(62)는 실리콘 질화물을 포함할 수 있다. 상기 한 쌍의 제2 상부 스페이서(62)는 상기 제1 상부 스페이서(61)의 상면에 직접적으로 접촉될 수 있다.
도 18 및 도 26을 참조하면, 상기 제1 층간 절연층(39) 상에 제2 층간 절연층(59)이 형성될 수 있다. 상기 제2 층간 절연층(59)은 단일 층 또는 멀티 층일 수 있다. 상기 제2 층간 절연층(59)은 Si, O, N, C. 및 B 로 이루어진 일군에서 선택된 적어도 두 개를 포함할 수 있다. 상기 제2 층간 절연층(59)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
상기 제2 마스크 패턴(57)을 제거하여 상기 제2 희생 게이트 전극(55)의 상면이 노출될 수 있다. 상기 제2 마스크 패턴(57)의 제거에는 화학 기계적 연마(CMP) 공정, 에치-백(Etch-Back) 공정, 또는 이들의 조합과 같은 평탄화 공정이 적용될 수 있다. 상기 한 쌍의 제2 상부 스페이서(62), 상기 제2 희생 게이트 전극(55), 및 상기 제2 층간 절연층(59)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 18 및 도 27을 참조하면, 상기 제2 희생 게이트 전극(55), 상기 제1 상부 스페이서(61), 상기 제1 희생 게이트 전극(35), 및 상기 버퍼 층(32)을 제거하여 다수의 게이트 트렌치(GT)가 형성될 수 있다. 상기 제1 상부 스페이서(61)는 상기 제2 상부 스페이서(62)의 하부에 보존될 수 있다. 상기 다수의 게이트 트렌치(GT) 내에 상기 활성 영역(23)의 상면 및 측면들이 노출될 수 있다. 상기 다수의 게이트 트렌치(GT) 내에 상기 소자 분리층(25)의 상면이 노출될 수 있다. 상기 다수의 게이트 트렌치(GT) 내에 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63)가 노출될 수 있다.
도 18 및 도 28을 참조하면, 상기 다수의 게이트 트렌치(GT) 내에 게이트 유전층(43)이 형성될 수 있다. 상기 다수의 게이트 트렌치(GT) 내의 상기 게이트 유전층(43) 상에 다수의 게이트 전극(46)이 형성될 수 있다. 상기 다수의 게이트 전극(46)의 각각은 제1 층(44) 및 제2 층(45)을 포함할 수 있다.
상기 게이트 유전층(43) 및 상기 다수의 게이트 전극(46)을 형성하는 것은 다수의 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정, 에치-백(Etch-Back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 제2 층간 절연층(59), 상기 제2 상부 스페이서(62), 상기 게이트 유전층(43), 상기 제1 층(44), 및 상기 제2 층(45)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
상기 게이트 유전층(43)은 단일 층 또는 멀티 층일 수 있다. 상기 게이트 유전층(43)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 게이트 유전층(43)은 실리콘 산화물 층, 상기 실리콘 산화물 층 상의 LaO 층, 그리고 상기 LaO 층 상의 HfO 층과 같은 하이-케이 유전물 층을 포함할 수 있다.
상기 다수의 게이트 전극(46)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 층(44)은 워크펑션 메탈(Workfunction Metal) 층을 포함할 수 있다. 상기 제1 층(44)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제2 층(45)은 W, WN, Ti, TiN, Ta, TaN, Ru, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 전극(46)은 교체 금속 게이트 전극(Replacement Metal Gate Electrode)에 해당될 수 있다.
도 18 및 도 29를 참조하면, 상기 다수의 게이트 전극(46)을 부분적으로 제거하여 상기 다수의 게이트 트렌치(GT)의 상부 영역이 노출될 수 있다. 상기 다수의 게이트 전극(46)의 상면들은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63)의 계면을 지나는 평면과 다른 레벨에 형성될 수 있다. 예를들면, 상기 다수의 게이트 전극(46)의 상면들은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63)의 계면을 지나는 평면보다 낮은 레벨에 형성될 수 있다.
도 18 및 도 1을 다시 한번 참조하면, 상기 다수의 게이트 전극(46) 상에 캐핑 층(68)이 형성될 수 있다. 상기 캐핑 층(68)은 Si, O, N, C. 및 B 로 이루어진 일군에서 선택된 적어도 두 개를 포함할 수 있다. 상기 캐핑 층(68)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 캐핑 층(68)은 실리콘 질화물을 포함할 수 있다. 상기 캐핑 층(68)을 형성하는 것은 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정, 에치-백(Etch-Back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 제2 층간 절연층(59), 상기 제2 상부 스페이서(62), 상기 게이트 유전층(43), 및 상기 캐핑 층(68)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 30 내지 도 34는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 18의 절단선 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 18 및 도 30을 참조하면, 다수의 임시 하부 게이트 구조체(40T) 및 제1 층간 절연층(39) 상에 다수의 임시 상부 게이트 구조체(60T)가 형성될 수 있다. 상기 다수의 임시 상부 게이트 구조체(60T)의 각각은 한 쌍의 상부 스페이서(63), 제2 희생 게이트 전극(55), 및 제2 마스크 패턴(57)을 포함할 수 있다. 상기 제2 희생 게이트 전극(55) 및 상기 제2 마스크 패턴(57)은 상기 한 쌍의 상부 스페이서(63) 사이에 차례로 적층될 수 있다.
도 18 및 도 31을 참조하면, 상기 제1 층간 절연층(39) 상에 제2 층간 절연층(59)이 형성될 수 있다. 상기 제2 마스크 패턴(57)을 제거하여 상기 제2 희생 게이트 전극(55)의 상면이 노출될 수 있다. 상기 한 쌍의 상부 스페이서(63), 상기 제2 희생 게이트 전극(55), 및 상기 제2 층간 절연층(59)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 18 및 도 32를 참조하면, 상기 제2 희생 게이트 전극(55), 상기 제1 희생 게이트 전극(35), 및 버퍼 층(32)을 제거하여 다수의 게이트 트렌치(GT)가 형성될 수 있다. 상기 다수의 게이트 트렌치(GT) 내에 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63)가 노출될 수 있다.
도 18 및 도 33을 참조하면, 상기 다수의 게이트 트렌치(GT) 내에 게이트 유전층(43)이 형성될 수 있다. 상기 다수의 게이트 트렌치(GT) 내의 상기 게이트 유전층(43) 상에 다수의 게이트 전극(46)이 형성될 수 있다. 상기 다수의 게이트 전극(46)의 각각은 제1 층(44) 및 제2 층(45)을 포함할 수 있다.
도 18 및 도 34를 참조하면, 상기 다수의 게이트 전극(46)을 부분적으로 제거하여 상기 다수의 게이트 트렌치(GT)의 상부 영역이 노출될 수 있다. 상기 다수의 게이트 전극(46)의 상면들은 상기 한 쌍의 하부 스페이서(42) 및 상기 한 쌍의 상부 스페이서(63)의 계면을 지나는 평면과 다른 레벨에 형성될 수 있다.
도 18 및 도 9를 다시 한번 참조하면, 상기 다수의 게이트 전극(46) 상에 캐핑 층(68)이 형성될 수 있다. 상기 제2 층간 절연층(59), 상기 한쌍의 상부 스페이서(63), 상기 게이트 유전층(43), 및 상기 캐핑 층(68)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 35 내지 도 39는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 18의 절단선 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 18 및 도 35를 참조하면, 다수의 소스/드레인 영역(27) 상에 제1 층간 절연층(39)이 형성될 수 있다. 상기 제1 희생 게이트 전극(도 23의 35) 및 상기 버퍼 층(32)을 제거하여 다수의 게이트 트렌치(GT)가 형성될 수 있다. 상기 다수의 게이트 트렌치(GT) 내에 활성 영역(23)의 상면 및 측면들이 노출될 수 있다. 상기 다수의 게이트 트렌치(GT) 내에 한 쌍의 하부 스페이서(42)가 노출될 수 있다.
도 18 및 도 36을 참조하면, 상기 다수의 게이트 트렌치(GT) 내에 게이트 유전층(43)이 형성될 수 있다. 상기 다수의 게이트 트렌치(GT) 내의 상기 게이트 유전층(43) 상에 다수의 하부 게이트 전극(46A)이 형성될 수 있다. 상기 다수의 하부 게이트 전극(46A)의 각각은 제1 층(44) 및 제2 층(45)을 포함할 수 있다. 상기 제1 층간 절연층(39), 상기 게이트 유전층(43), 및 상기 다수의 하부 게이트 전극(46A)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 18 및 도 37을 참조하면, 상기 제1 층간 절연층(39), 상기 게이트 유전층(43), 및 상기 다수의 하부 게이트 전극(46A) 상에 상부 게이트 도전층(66L)이 형성될 수 있다. 상기 상부 게이트 도전층(66L) 상에 캐핑 층(68)이 형성될 수 있다. 상기 상부 게이트 도전층(66L)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 상부 게이트 도전층(66L)은 W, WN, Ti, TiN, Ta, TaN, Ru, 또는 이들의 조합을 포함할 수 있다.
도 18 및 도 38을 참조하면, 상기 캐핑 층(68)을 식각 마스크로 사용하여 상기 상부 게이트 도전층(66L)을 부분적으로 제거하여 다수의 상부 게이트 전극(66)이 형성될 수 있다.
도 18 및 도 39를 참조하면, 상기 캐핑 층(68) 및 상기 다수의 상부 게이트 전극(66)의 측면들 상에 다수의 상부 스페이서(63)가 형성될 수 있다.
도 18 및 도 14를 다시 한번 참조하면, 상기 제1 층간 절연층(39) 상에 제2 층간 절연층(59)이 형성될 수 있다. 상기 다수의 상부 스페이서(63), 상기 다수의 상부 게이트 전극(66), 및 상기 캐핑 층(68)은 다수의 상부 게이트 구조체(60)를 구성할 수 있다. 상기 제2 층간 절연층(59)은 상기 다수의 상부 게이트 구조체(60) 사이에 보존될 수 있다. 상기 제2 층간 절연층(59) 및 상기 다수의 상부 게이트 구조체(60)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 활성 영역
25: 소자 분리층 27: 소스/드레인 영역
39: 제1 층간 절연층 40: 하부 게이트 구조체
42: 하부 스페이서 43: 게이트 유전층
46: 게이트 전극 59: 제2 층간 절연층
60: 상부 게이트 구조체 61: 제1 상부 스페이서
62: 제2 상부 스페이서 63: 상부 스페이서
68: 캐핑 층

Claims (20)

  1. 기판 상에 한정된 활성 영역;
    상기 활성 영역 상을 가로지르는 하부 게이트 구조체;
    상기 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체; 및
    상기 하부 게이트 구조체 양측에 인접한 상기 활성 영역 내에 배치된 한 쌍의 소스/드레인 영역을 포함하되,
    상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나는 반도체 소자.
  2. 제1 항에 있어서,
    상기 하부 게이트 구조체는
    서로 대향하는 한 쌍의 하부 스페이서; 및
    상기 한 쌍의 하부 스페이서 사이의 게이트 전극을 포함하고,
    상기 상부 게이트 구조체는
    상기 한 쌍의 하부 스페이서 상에 배치되고 서로 대향하는 한 쌍의 상부 스페이서; 및
    상기 게이트 전극 상에 배치되고 상기 한 쌍의 상부 스페이서 사이의 캐핑 층을 포함하되,
    상기 한 쌍의 상부 스페이서의 측면들은 상기 한 쌍의 하부 스페이서의 측면들과 어긋나는 반도체 소자.
  3. 제2 항에 있어서,
    상기 게이트 전극 및 상기 캐핑 층 사이의 계면은 상기 한 쌍의 하부 스페이서 및 상기 한 쌍의 상부 스페이서 사이의 계면을 지나는 평면과 이격된 반도체 소자.
  4. 제3 항에 있어서,
    상기 캐핑 층은 상기 한 쌍의 하부 스페이서 사이에 연장되고,
    상기 캐핑 층의 최 하단은 상기 한 쌍의 하부 스페이서의 최 상단보다 상기 기판의 상면에 상대적으로 가까운 반도체 소자.
  5. 제4 항에 있어서,
    상기 한 쌍의 하부 스페이서 및 상기 한 쌍의 상부 스페이서 사이의 계면을 지나는 평면과 상기 캐핑 층의 최 하단 사이의 거리는 상기 한 쌍의 하부 스페이서의 수직 두께의 0.2배보다 작은 반도체 소자.
  6. 제3 항에 있어서,
    상기 게이트 전극은 상기 한 쌍의 상부 스페이서 사이에 연장되고,
    상기 캐핑 층의 최 하단은 상기 한 쌍의 상부 스페이서의 최 하단보다 상기 기판의 상면에 상대적으로 멀리 떨어진 반도체 소자.
  7. 제2 항에 있어서,
    상기 한 쌍의 상부 스페이서의 각각은
    제1 상부 스페이서; 및
    상기 제1 상부 스페이서 상의 제2 상부 스페이서를 포함하되,
    상기 제1 상부 스페이서는 상기 한 쌍의 하부 스페이서 및 상기 제2 상부 스페이서 사이에 배치된 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 상부 스페이서는 수평 폭이 수직 높이보다 크고,
    상기 제2 상부 스페이서는 수직 높이가 수평 폭보다 큰 반도체 소자.
  9. 제7 항에 있어서,
    상기 제1 상부 스페이서는 상기 한 쌍의 하부 스페이서 및 상기 제2 상부 스페이서와 다른 물질을 포함하는 반도체 소자.
  10. 제2 항에 있어서,
    상기 하부 게이트 구조체는
    상기 기판 및 상기 게이트 전극 사이의 게이트 유전층을 더 포함하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 게이트 유전층은 상기 게이트 전극 및 상기 한 쌍의 하부 스페이서 사이에 연장된 반도체 소자.
  12. 제1 항에 있어서,
    상기 상부 게이트 구조체의 수평 폭은 상기 하부 게이트 구조체의 수평 폭보다 작은 반도체 소자.
  13. 제1 항에 있어서,
    상기 상부 게이트 구조체의 수평 폭은 상기 하부 게이트 구조체의 수평 폭보다 큰 반도체 소자.
  14. 기판 상에 수직 정렬된 다수의 활성 영역;
    상기 다수의 활성 영역 상을 가로지르고, 상기 다수의 활성 영역 중 적어도 하나의 상면, 하면, 및 측면을 둘러싸는 하부 게이트 구조체;
    상기 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체; 및
    상기 하부 게이트 구조체 양측에 인접하게 배치되고 상기 다수의 활성 영역에 접촉된 한 쌍의 소스/드레인 영역을 포함하되,
    상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나는 반도체 소자.
  15. 기판 상에 한정된 활성 영역;
    상기 활성 영역 상을 가로지르는 하부 게이트 구조체;
    상기 하부 게이트 구조체 상에 배치되고, 상기 하부 게이트 구조체와 다른 폭을 갖는 상부 게이트 구조체; 및
    상기 하부 게이트 구조체 양측에 인접한 상기 활성 영역 내에 배치된 한 쌍의 소스/드레인 영역을 포함하되,
    상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나고,
    상기 하부 게이트 구조체는
    서로 대향하는 한 쌍의 하부 스페이서; 및
    상기 한 쌍의 하부 스페이서 사이의 하부 게이트 전극을 포함하고,
    상기 상부 게이트 구조체는
    상기 하부 게이트 전극 상의 상부 게이트 전극; 및
    상기 상부 게이트 전극 상의 캐핑 층을 포함하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 한 쌍의 하부 스페이서 및 상기 하부 게이트 전극의 상면들은 동일한 평면을 이루는 반도체 소자.
  17. 제16 항에 있어서,
    상기 하부 게이트 구조체는
    상기 기판 및 상기 하부 게이트 전극 사이의 게이트 유전층을 더 포함하되,
    상기 게이트 유전층은 상기 하부 게이트 전극 및 상기 한 쌍의 하부 스페이서 사이에 연장된 반도체 소자.
  18. 제15 항에 있어서,
    상기 한 쌍의 하부 스페이서 상에 배치되고 서로 대향하는 한 쌍의 상부 스페이서를 더 포함하되,
    상기 상부 게이트 전극 및 상기 캐핑 층은 상기 한 쌍의 상부 스페이서 사이에 배치된 반도체 소자.
  19. 제18 항에 있어서,
    상기 상부 게이트 전극 및 상기 캐핑 층은 상기 한 쌍의 상부 스페이서에 직접적으로 접촉된 반도체 소자.
  20. 기판 상에 한정된 활성 영역을 제공하고,
    상기 활성 영역 상을 가로지르는 하부 게이트 구조체를 형성하고,
    상기 하부 게이트 구조체 상에 상부 게이트 구조체를 형성하되, 상기 상부 게이트 구조체는 상기 하부 게이트 구조체와 다른 폭을 가지며, 상기 상부 게이트 구조체의 중심은 상기 하부 게이트 구조체의 중심과 어긋나고, 그리고
    상기 하부 게이트 구조체 양측에 인접한 상기 활성 영역 내에 한 쌍의 소스/드레인 영역을 형성하는 것을 포함하는 반도체 소자 형성 방법.
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