KR20210011558A - 반도체 소자 - Google Patents

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KR20210011558A
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nitride film
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박종호
이병훈
차승근
김완돈
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판의 제1 영역 상의 제1 활성 패턴; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들 사이에 개재된 제1 채널 패턴; 및 상기 제1 채널 패턴을 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극은 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되고, 상기 게이트 전극은: P형의 일함수 금속을 포함하는 제1 금속 패턴; 상기 제1 금속 패턴 상의 제2 금속 패턴, 상기 제2 금속 패턴은 N형의 일함수 금속을 포함하고; 상기 제2 금속 패턴 상의 제1 배리어 패턴, 상기 제1 배리어 패턴은 비정질의 텅스텐 카본 나이트라이드(WCN)를 포함하고; 및 상기 제1 배리어 패턴 상의 제2 배리어 패턴을 포함하며, 상기 제2 배리어 패턴은 상기 P형의 일함수 금속을 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판의 제1 영역 상의 제1 활성 패턴; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들 사이에 개재된 제1 채널 패턴; 및 상기 제1 채널 패턴을 가로지르는 게이트 전극을 포함할 수 있다. 상기 게이트 전극은 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되고, 상기 게이트 전극은: P형의 일함수 금속을 포함하는 제1 금속 패턴; 상기 제1 금속 패턴 상의 제2 금속 패턴, 상기 제2 금속 패턴은 N형의 일함수 금속을 포함하고; 상기 제2 금속 패턴 상의 제1 배리어 패턴, 상기 제1 배리어 패턴은 비정질의 금속막으로서 텅스텐(W), 카본(C) 및 질소(N)를 포함하고; 및 상기 제1 배리어 패턴 상의 제2 배리어 패턴을 포함하며, 상기 제2 배리어 패턴은 상기 P형의 일함수 금속을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 기판 상에 제공되어 상기 활성 패턴의 하부 측벽을 덮는 소자 분리막, 상기 활성 패턴의 상부는 상기 소자 분리막의 상면 위로 돌출되고; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 및 상기 채널 패턴을 가로지르는 게이트 전극을 포함할 수 있다. 상기 게이트 전극은: P형의 일함수 금속을 포함하는 제1 금속 패턴; 상기 제1 금속 패턴 상의 제2 금속 패턴, 상기 제2 금속 패턴은 N형의 일함수 금속을 포함하고; 상기 제2 금속 패턴 상의 제1 배리어 패턴, 상기 제1 배리어 패턴은 비정질의 금속막으로서 텅스텐(W), 카본(C) 및 질소(N)를 포함하고; 상기 제1 배리어 패턴 상의 제2 배리어 패턴, 상기 제2 배리어 패턴은 상기 P형의 일함수 금속을 포함하며; 및 상기 제2 금속 패턴과 상기 제1 배리어 패턴 사이에 개재된 제3 배리어 패턴을 포함할 수 있다. 상기 제3 배리어 패턴은 상기 P형의 일함수 금속을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 방향으로 배열된 활성 패턴들을 포함하는 기판; 상기 기판 상에 제공되어 상기 활성 패턴들 각각의 하부 측벽을 덮는 소자 분리막, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막의 상면 위로 돌출되고; 각각의 상기 활성 패턴들 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 상기 활성 패턴들의 상기 채널 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극과 상기 채널 패턴들 사이에 개재된 게이트 유전 패턴을 포함할 수 있다. 상기 게이트 유전 패턴은 상기 활성 패턴들 각각의 상기 상부를 덮고, 상기 게이트 전극은: P형의 일함수 금속을 포함하는 제1 금속 패턴; 상기 제1 금속 패턴 상의 제2 금속 패턴, 상기 제2 금속 패턴은 N형의 일함수 금속을 포함하고; 상기 제2 금속 패턴 상의 제1 배리어 패턴, 상기 제1 배리어 패턴은 비정질의 금속막으로서 텅스텐(W), 카본(C) 및 질소(N)를 포함하고; 및 상기 제1 배리어 패턴 상의 제2 배리어 패턴을 포함하며, 상기 제2 배리어 패턴은 상기 P형의 일함수 금속을 포함하고, 상기 제1 배리어 패턴의 두께는 1nm 내지 5nm 이고, 상기 제2 배리어 패턴의 두께는 5nm 내지 70nm 이며, 상기 제1 배리어 패턴은, 상기 제1 방향으로 서로 인접하는 상기 채널 패턴들 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자는, N형의 일함수 금속을 포함하는 제2 금속 패턴과 결정립계를 갖는 제2 배리어 패턴 사이에 개재된 비정질의 제1 배리어 패턴을 포함할 수 있다. 제1 배리어 패턴은 제2 금속 패턴으로 플루오린과 같은 물질의 확산을 막음으로써 게이트 전극의 유효 일함수가 낮아지는 문제를 방지할 수 있다. 결과적으로, 목적하는 트랜지스터의 문턱 전압을 달성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 2e는 도 2a의 게이트 전극을 확대한 단면도이다.
도 3, 도 5, 도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4, 도 6a, 도 8a 및 도 10a는 각각 도 3, 도 5, 도 7 및 도 9의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b 및 도 10b는 각각 도 5, 도 7 및 도 9의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c 및 도 10c는 각각 도 5, 도 7 및 도 9의 C-C'선에 따른 단면도들이다.
도 6d, 도 8d 및 도 10d는 각각 도 5, 도 7 및 도 9의 D-D'선에 따른 단면도들이다.
도 11 내지 도 13은 게이트 유전 패턴 및 게이트 전극을 형성하는 방법을 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 14c는 도 14a의 게이트 전극을 확대한 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 16a 내지 도 16f는 각각 도 15의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F'-F'선에 따른 단면도들이다.
도 17, 도 19, 도 21, 도 23, 도 25 및 도 27은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 18, 도 20a, 도 22a, 도 24a, 도 26a 및 도 28a는 각각 도 17, 도 19, 도 21, 도 23, 도 25 및 도 27의 A-A'선에 따른 단면도들이다.
도 20b, 도 22b, 도 24b, 도 26b 및 도 28b는 각각 도 19, 도 21, 도 23, 도 25 및 도 27의 B-B'선에 따른 단면도들이다.
도 24c, 도 26c 및 도 28c는 각각 도 23, 도 25 및 도 27의 C-C'선에 따른 단면도들이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자의 칩 영역을 설명하기 위한 평면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 2e는 도 2a의 게이트 전극을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2e를 참조하면, 제1 영역(PR) 및 제2 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
일 실시예로, 제1 영역(PR) 및 제2 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 영역(PR) 및 제2 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다. 제1 영역(PR)은 PMOSFET 영역일 수 있고, 제2 영역(NR)은 NMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 영역(PR) 및 제2 영역(NR)이 정의될 수 있다. 제1 영역(PR) 및 제2 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 영역(PR) 및 제2 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 영역(PR) 및 제2 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 영역(PR) 및 제2 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2c 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조).
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2c 참조).
일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예로, 게이트 유전 패턴(GI)은 강유전체를 포함할 수 있다. 강유전체를 포함하는 게이트 유전 패턴(GI)은, 네가티브 캐패시터(음의 캐패시터)로 기능할 수 있다. 예를 들어, 외부 전압이 강유전체에 인가될 때, 강유전체 내부의 다이폴들(dipoles)의 이동에 의해 초기 극성 상태에서 다른 상태로의 위상 변화로 인한 음의 캐패시턴스 효과(negative capacitance effect)가 발생할 수 있다. 이 경우, 강유전체를 포함하는 본 발명의 트랜지스터의 전체 캐패시턴스가 증가할 수 있고, 이에 따라 트랜지스터의 문턱 전압 스윙(Sub-threshold swing) 특성이 향상되고 동작전압이 감소될 수 있다.
게이트 유전 패턴(GI)의 강유전체는, 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된(또는 함유된) 하프늄 산화물을 포함할 수 있다. 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 소정의 비율로 하프늄 산화물에 도핑됨으로써, 강유전체의 적어도 일부는 사방정계 결정 구조(Orthorhombic crystal structure)를 가질 수 있다. 강유전체의 적어도 일부가 사방정계 결정 구조를 가질 때, 음의 캐패시턴스 효과가 발생할 수 있다. 강유전체 내에서 사방정계 결정 구조를 갖는 부분의 부피 비율은 10% 내지 50%일 수 있다.
강유전체가 지르코늄이 도핑된 하프늄 산화물(ZrHfO)을 포함할 경우, 전제 Zr 및 Hf 원자들 중 Zr 원자의 비율(Zr/(Hf+Zr))은 45 at% 내지 55 at%일 수 있다. 강유전체가 실리콘이 도핑된 하프늄 산화물(SiHfO)을 포함할 경우, 전제 Si 및 Hf 원자들 중 Si 원자의 비율(Si/(Hf+Si))은 4 at% 내지 6 at%일 수 있다. 강유전체가 알루미늄이 도핑된 하프늄 산화물(AlHfO)을 포함할 경우, 전제 Al 및 Hf 원자들 중 Al 원자의 비율(Al/(Hf+Al))은 5 at% 내지 10 at%일 수 있다. 강유전체가 란탄이 도핑된 하프늄 산화물(LaHfO)을 포함할 경우, 전제 La 및 Hf 원자들 중 La 원자의 비율(La/(Hf+La))은 5 at% 내지 10 at%일 수 있다.
게이트 전극(GE)은, 순차적으로 적층된 제1 금속 패턴(WF1), 제2 금속 패턴(WF2), 제1 배리어 패턴(WF3), 제2 배리어 패턴(WF4) 및 전극 패턴(EL)을 포함할 수 있다.
제1 금속 패턴(WF1)은 게이트 유전 패턴(GI) 상에 제공될 수 있다. 다시 말하면, 게이트 유전 패턴(GI)은 제1 금속 패턴(WF1)과 제1 및 제2 채널 패턴들(CH1, CH2) 사이에 개재될 수 있다. 제1 금속 패턴(WF1)의 두께(T1)는 2nm 내지 5nm일 수 있다 (도 2e 참조). 여기서, 제1 금속 패턴(WF1)의 두께(T1)는 게이트 스페이서(GS)에 인접하는 제1 금속 패턴(WF1)의 상부가 갖는 제2 방향(D2)으로의 폭일 수 있다.
도 2a 및 도 2b를 다시 참조하면, 게이트 유전 패턴(GI)과 제1 금속 패턴(WF1)은 챔퍼링되어, 그들의 상부는 게이트 전극(GE)의 최상면(GEt)보다 낮을 수 있다. 일 예로, 제1 금속 패턴(WF1)은 리세스된 상면(RSt)을 갖고, 리세스된 상면(RSt)은 게이트 전극(GE)의 최상면(GEt)보다 낮을 수 있다. 제1 영역(PR) 상의 제1 금속 패턴(WF1)은, 제2 영역(NR) 상의 제1 금속 패턴(WF1)보다 두꺼울 수 있다.
제1 금속 패턴(WF1)은, 상대적으로 일함수가 높은 금속 질화막을 포함할 수 있다. 다시 말하면, 제1 금속 패턴(WF1)은 P형의 일함수 금속을 포함할 수 있다. 예를 들어, 제1 금속 패턴(WF1)은 티타늄 질화막(TiN), 탄탈 질화막(TaN), 티타늄 산화 질화막(TiON), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 텅스텐 카본 질화막(WCN) 또는 몰리브덴 질화막(MoN)을 포함할 수 있다.
제1 영역(PR) 상의 제1 금속 패턴(WF1)은 제2 영역(NR) 상의 제1 금속 패턴(WF1)보다 두꺼울 수 있다. 제1 영역(PR)은 PMOSFET 영역이므로 P형의 일함수 금속은 상대적으로 두꺼울 수 있다. 제2 영역(NR)은 NMOSFET 영역이므로 P형의 일함수 금속은 상대적으로 얇을 수 있다.
제1 금속 패턴(WF1) 상에 제2 금속 패턴(WF2)이 제공될 수 있다. 제2 금속 패턴(WF2)은, 제1 금속 패턴(WF1)의 리세스된 상면(RSt)을 덮을 수 있다 (도 2a 및 도 2b 참조). 제2 금속 패턴(WF2)의 두께(T2)는 3nm 내지 5nm일 수 있다 (도 2e 참조). 제2 금속 패턴(WF2)의 두께(T2)는 게이트 스페이서(GS)에 인접하는 제2 금속 패턴(WF2)의 상부가 갖는 제2 방향(D2)으로의 폭일 수 있다.
제2 금속 패턴(WF2)은, 상대적으로 일함수가 낮은 금속 카바이드를 포함할 수 있다. 다시 말하면, 제2 금속 패턴(WF2)은 N형의 일함수 금속을 포함할 수 있다. 제2 금속 패턴(WF2)은 실리콘 및/또는 알루미늄이 도핑된(또는 함유된) 금속 카바이드를 포함할 수 있다. 일 예로, 제2 금속 패턴(WF2)은 알루미늄이 도핑된 티타늄 카바이드(TiAlC), 알루미늄이 도핑된 탄탈 카바이드(TaAlC), 알루미늄이 도핑된 바나듐 카바이드(VAlC), 실리콘이 도핑된 티타늄 카바이드(TiSiC), 또는 실리콘이 도핑된 탄탈 카바이드(TaSiC)를 포함할 수 있다. 다른 예로, 제2 금속 패턴(WF2)은 알루미늄 및 실리콘이 도핑된 티타늄 카바이드(TiAlSiC), 또는 알루미늄 및 실리콘이 도핑된 탄탈 카바이드(TaAlSiC)를 포함할 수 있다. 또 다른 예로, 제2 금속 패턴(WF2)은 알루미늄이 도핑된 티타늄(TiAl)을 포함할 수 있다.
제2 금속 패턴(WF2)에 있어서, 도판트인 실리콘 또는 알루미늄의 도핑 농도를 조절하여 제2 금속 패턴(WF2)의 일함수를 조절할 수 있다. 일 예로, 제2 금속 패턴(WF2) 내의 불순물(실리콘 또는 알루미늄)의 농도는 0.1 at% 내지 25 at%일 수 있다.
제1 및 제2 금속 패턴들(WF1, WF2)은 채널 패턴(CH1, CH2)에 인접할 수 있다. 제1 및 제2 금속 패턴들(WF1, WF2)은 트랜지스터의 문턱 전압을 조절하는 일함수 금속으로 기능할 수 있다. 다시 말하면, 제1 및 제2 금속 패턴들(WF1, WF2) 각각의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제2 금속 패턴(WF2) 상에 제1 배리어 패턴(WF3)이 제공될 수 있다. 제1 배리어 패턴(WF3)은, 제2 금속 패턴(WF2) 상에 콘포멀하게 형성될 수 있다. 제1 배리어 패턴(WF3)의 두께(T3)는 제2 금속 패턴(WF2)의 두께(T2) 보다 작을 수 있다. 제1 배리어 패턴(WF3)의 두께(T3)는 1nm 내지 5nm일 수 있다 (도 2e 참조). 제1 배리어 패턴(WF3)의 두께(T3)는 게이트 스페이서(GS)에 인접하는 제1 배리어 패턴(WF3)의 상부가 갖는 제2 방향(D2)으로의 폭일 수 있다.
도 2c를 다시 참조하면, 제1 배리어 패턴(WF3)은, 제1 방향(D1)으로 서로 인접하는 제1 채널 패턴들(CH1) 사이에 개재될 수 있다. 제1 배리어 패턴(WF3)은, 제1 방향(D1)으로 서로 인접하는 제2 채널 패턴들(CH2) 사이에도 개재될 수 있다.
제1 배리어 패턴(WF3)은 상대적으로 일함수가 높은 P형의 일함수 금속을 포함할 수 있다. 제1 배리어 패턴(WF3)은 비정질의 금속막을 포함할 수 있다. 예를 들어, 제1 배리어 패턴(WF3)은 텅스텐(W), 카본(C) 및 질소(N)를 포함할 수 있다. 제1 배리어 패턴(WF3)은 비정질의 텅스텐 카본 나이트라이드(tungsten carbon nitride, WCN) 막을 포함할 수 있다. 제1 배리어 패턴(WF3)의 WCN 막은, 탄소와 질소를 불순물로 함유하는 텅스텐 막일 수 있다. 다시 말하면, 제1 배리어 패턴(WF3) 내의 텅스텐의 원자 분율(atomic percent)은, 탄소의 원자 분율 및 질소의 원자 분율보다 더 클 수 있다.
제1 배리어 패턴(WF3)은, 인접하는 금속막들로부터 그의 내부로 확산된 추가적인 금속 원소를 더 포함될 수 있다. 예를 들어, 제1 배리어 패턴(WF3)은 텅스텐(W), 카본(C) 및 질소(N)뿐만 아니라, 티타늄(Ti)을 더 포함할 수 있다. 그러나, 티타늄(Ti)과 같은 금속 원소는 제1 배리어 패턴(WF3) 내에 매우 미량으로 포함될 수 있다 (예를 들어, 5 at% 이하).
다른 예로, 제1 배리어 패턴(WF3)은 비정질의 금속막으로 티타늄 알루미늄 질화막(TiAlN), 티타늄 실리콘 질화막(TiSiN), 티타늄 산화 질화막(TiON) 또는 탄탈 질화막(TaN)을 포함할 수 있다.
제1 배리어 패턴(WF3) 상에 제2 배리어 패턴(WF4)이 제공될 수 있다. 제2 배리어 패턴(WF4)은, 제1 내지 제4 패턴들(WF1-WF4) 중 가장 두꺼울 수 있다. 제2 배리어 패턴(WF4)의 두께(T4)는 5nm 내지 70nm일 수 있다 (도 2e 참조). 제2 배리어 패턴(WF4)의 두께(T4)는 게이트 스페이서(GS)에 인접하는 제2 배리어 패턴(WF4)의 상부가 갖는 제2 방향(D2)으로의 폭일 수 있다.
도 2c를 다시 참조하면, 제2 배리어 패턴(WF4)은, 제1 방향(D1)으로 서로 인접하는 제1 채널 패턴들(CH1) 사이를 완전히 채울 수 있다. 제2 배리어 패턴(WF4)은, 제1 방향(D1)으로 서로 인접하는 제2 채널 패턴들(CH2) 사이를 완전히 채울 수 있다.
제2 배리어 패턴(WF4)은, 상대적으로 일함수가 높은 금속 질화막을 포함할 수 있다. 다시 말하면, 제2 배리어 패턴(WF4)은 P형의 일함수 금속을 포함할 수 있다. 예를 들어, 제2 배리어 패턴(WF4)은 티타늄 질화막(TiN), 탄탈 질화막(TaN) 또는 티타늄 산화 질화막(TiON)을 포함할 수 있다. 제2 배리어 패턴(WF4)은, 제1 금속 패턴(WF1)과 동일한 물질을 포함할 수 있다.
제2 배리어 패턴(WF4)은, 결정질의 금속 질화막을 포함할 수 있다. 다시 말하면, 제2 배리어 패턴(WF4)은 결정립들(crystal grains)로 이루어질 수 있다. 제4 일함수 금속막(WFL4)은 결정립들 사이의 결정립계(grain boundary)를 포함할 수 있다.
도 2c를 다시 참조하면, 게이트 유전 패턴(GI) 및 제1 내지 제4 패턴들(WF1-WF4)이 제1 방향(D1)으로 서로 인접하는 제1 채널 패턴들(CH1) 사이의 공간(SA)을 채울 수 있다. 도시되진 않았지만, 제1 채널 패턴들(CH1) 사이의 제1 방향(D1)으로의 거리가 도 2c에 도시된 것보다 작을 경우, 제2 배리어 패턴(WF4)은 상기 공간(SA)을 채우지 못할 수 있다.
제2 배리어 패턴(WF4) 상에 전극 패턴(EL)이 제공될 수 있다. 전극 패턴(EL)은, 제1 내지 제4 패턴들(WF1-WF4)에 비해 저항이 낮을 수 있다. 일 예로, 전극 패턴(EL)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다.
제1 배리어 패턴(WF3) 및 제2 배리어 패턴(WF4)은 전극 패턴(EL)의 금속이 제1 및 제2 금속 패턴들(WF1, WF2)로 확산되는 것을 방지할 수 있다. 특히, 제2 배리어 패턴(WF4)은 상대적으로 두껍게 형성되므로, 전극 패턴(EL)의 금속이 제1 및 제2 금속 패턴들(WF1, WF2)로 확산되는 것을 효과적으로 방지할 수 있다.
본 발명의 실시예들에 따르면, 제1 배리어 패턴(WF3)이 비정질의 WCN 막을 포함하므로, 제1 배리어 패턴(WF3) 내에 결정립계(grain boundary)가 존재하지 않아 물질의 확산을 막을 수 있다. 보다 구체적으로, 전극 패턴(EL)의 증착 시 플루오린(F)이 제4 일함수 금속막(WFL4)의 결정립계를 통해 제2 금속 패턴(WF2)으로 확산되어, 게이트 전극(GE)의 유효 일함수(effective work function, eWF)가 낮아지는 문제가 발생할 수 있다. 그러나, 본 발명의 실시예들에 따른 제1 배리어 패턴(WF3)은 제2 금속 패턴(WF2)과 제4 일함수 금속막(WFL4) 사이에 개재되어, 플루오린(F)이 제2 금속 패턴(WF2)으로 확산되는 것을 방지할 수 있다. 이로써 게이트의 유효 일함수(eWF)를 높이고 목적하는 트랜지스터의 문턱 전압을 달성할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 활성 콘택(AC)이 제공될 수 있다. 활성 콘택(AC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽을 덮을 수 있다. 활성 콘택(AC)의 일부는 게이트 캐핑 패턴(GP)의 상면을 덮을 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 활성 콘택(AC) 사이에 실리사이드층(미도시)이 개재될 수 있다. 활성 콘택(AC)은 상기 실리사이드층을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 소자 분리막(ST2) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은 활성 콘택(AC)과 동일한 금속 물질을 포함할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각을 감싸는 배리어 막이 제공될 수 있다. 상기 배리어 막은 활성 콘택(AC)의 측벽들 및 바닥면을 덮을 수 있다. 상기 배리어 막은 게이트 콘택(GC)의 측벽들 및 바닥면을 덮을 수 있다. 상기 배리어 막은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
도 3, 도 5, 도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4, 도 6a, 도 8a 및 도 10a는 각각 도 3, 도 5, 도 7 및 도 9의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b 및 도 10b는 각각 도 5, 도 7 및 도 9의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c 및 도 10c는 각각 도 5, 도 7 및 도 9의 C-C'선에 따른 단면도들이다. 도 6d, 도 8d 및 도 10d는 각각 도 5, 도 7 및 도 9의 D-D'선에 따른 단면도들이다. 도 11 내지 도 13은 게이트 유전 패턴 및 게이트 전극을 형성하는 방법을 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다.
도 3 및 도 4를 참조하면, 제1 영역(PR) 및 제2 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다.
기판(100)을 패터닝하여, 제1 영역(PR) 및 제2 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 5 및 도 6a 내지 도 6d를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상기 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7 및 도 8a 내지 도 8d를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스 영역들을 형성할 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 함께 제거될 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다.
제1 활성 패턴들(AP1)의 상기 제1 리세스 영역들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스 영역들을 형성할 수 있다. 제2 활성 패턴들(AP2)의 상기 제2 리세스 영역들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다.
이하, 도 11 내지 도 13을 통하여 게이트 유전 패턴(GI) 및 게이트 전극(GE)을 형성하는 방법을 상세히 설명한다. 도 9 및 도 11을 참조하면, 희생 패턴(PP)이 제거된 빈 공간(ET)을 부분적으로 채우는 게이트 유전막(GIL)이 형성될 수 있다. 게이트 유전막(GIL)은 고유전율 물질을 포함할 수 있다.
게이트 유전막(GIL) 상에, 빈 공간(ET)을 부분적으로 채우는 제1 일함수 금속막(WFL1)이 형성될 수 있다. 제1 일함수 금속막(WFL1)은 게이트 유전막(GIL)보다 두껍게 형성될 수 있다. 제1 일함수 금속막(WFL1)은 상대적으로 일함수가 높은 P형의 일함수 금속을 포함할 수 있다. 예를 들어, 제1 일함수 금속막(WFL1)은 티타늄 질화막(TiN), 탄탈 질화막(TaN), 티타늄 산화 질화막(TiON), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 텅스텐 카본 질화막(WCN) 또는 몰리브덴 질화막(MoN)을 포함할 수 있다. 제1 일함수 금속막(WFL1) 상에 빈 공간(ET)의 하부를 채우는 채움 물질(FM, filling material)이 형성될 수 있다.
도 9 및 도 12를 참조하면, 채움 물질(FM)을 마스크로 제1 일함수 금속막(WFL1) 및 게이트 유전 패턴(GI)을 식각하여, 제1 금속 패턴(WF1) 및 게이트 유전 패턴(GI)이 각각 형성될 수 있다. 다시 말하면, 제1 일함수 금속막(WFL1) 및 게이트 유전 패턴(GI)이 챔퍼링되어 제1 금속 패턴(WF1) 및 게이트 유전 패턴(GI)이 각각 형성될 수 있다. 제1 금속 패턴(WF1)의 리세스된 상면(RSt)은 게이트 스페이서(GS)의 상면보다 낮아질 수 있다.
도 9 및 도 13을 참조하면, 채움 물질(FM)이 선택적으로 제거될 수 있다. 제1 금속 패턴(WF1) 상에 제2 일함수 금속막(WFL2), 제3 일함수 금속막(WFL3) 및 제4 일함수 금속막(WFL4)이 순차적으로 형성될 수 있다.
제2 일함수 금속막(WFL2)은 상대적으로 일함수가 낮은 N형의 일함수 금속을 포함할 수 있다. 제2 일함수 금속막(WFL2)은 실리콘 및/또는 알루미늄이 도핑된(또는 함유된) 금속 카바이드를 포함할 수 있다.
제3 일함수 금속막(WFL3)은 제2 일함수 금속막(WFL2)보다 얇게 형성될 수 있다. 제3 일함수 금속막(WFL3)은 상대적으로 일함수가 높은 P형의 일함수 금속을 포함할 수 있다. 제3 일함수 금속막(WFL3)은 물질의 확산을 방지할 수 있는 비정질의 금속막을 포함할 수 있다. 제3 일함수 금속막(WFL3)은 비정질의 텅스텐 카본 나이트라이드(WCN) 막을 포함할 수 있다. 다른 예로, 제3 일함수 금속막(WFL3)은 비정질의 금속막으로 티타늄 알루미늄 질화막(TiAlN), 티타늄 실리콘 질화막(TiSiN), 티타늄 산화 질화막(TiON) 또는 탄탈 질화막(TaN)을 포함할 수 있다.
제4 일함수 금속막(WFL4)은, 상기 일함수 금속막들 중 가장 두껍게 형성될 수 있다. 제4 일함수 금속막(WFL4)은 상대적으로 일함수가 높은 P형의 일함수 금속을 포함할 수 있다. 예를 들어, 제4 일함수 금속막(WFL4)은 티타늄 질화막(TiN), 탄탈 질화막(TaN), 티타늄 산화 질화막(TiON), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 텅스텐 카본 질화막(WCN) 또는 몰리브덴 질화막(MoN)을 포함할 수 있다.
제4 일함수 금속막(WFL4) 상에 빈 공간(ET)을 완전히 채우는 전극막(ELL)이 형성될 수 있다. 전극막(ELL)은 텅스텐(W)과 같은 저저항 금속을 포함할 수 있다.
본 발명의 일 실시예로, 전극막(ELL)을 형성하는 것은, WF6 가스를 이용하여 원자층 증착 또는 화학 기상 증착을 수행하는 것을 포함할 수 있다. WF6 가스의 텅스텐이 제4 일함수 금속막(WFL4) 상에 증착되어, 전극막(ELL)이 형성될 수 있다.
제4 일함수 금속막(WFL4)은, 결정립들로 이루어질 수 있다. 제4 일함수 금속막(WFL4)은 결정립들 사이의 결정립계를 포함할 수 있다. 전극막(ELL)을 형성할 때, WF6 가스의 플루오린(F)은 제4 일함수 금속막(WFL4)의 결정립계를 통해 제3 일함수 금속막(WFL3)으로 확산될 수 있다.
제3 일함수 금속막(WFL3)은 비정질의 금속막으로 이루어져 있기 때문에, 제3 일함수 금속막(WFL3)은 플루오린(F)이 제2 일함수 금속막(WFL2)으로 확산되는 것을 막을 수 있다. 다시 말하면, 제3 일함수 금속막(WFL3)은 플루오린(F)의 확산을 막는 배리어막의 역할을 수행할 수 있다.
결과적으로 본 발명의 실시예들에 따르면, 제3 일함수 금속막(WFL3)이 플루오린(F)의 확산을 방지함으로써 제2 일함수 금속막(WFL2)의 열화를 방지하고 게이트 전극의 유효 일함수(eWF)를 높일 수 있다. 목적하는 트랜지스터의 문턱 전압을 달성할 수 있다.
도 9 및 도 10a를 다시 참조하면, 제2 내지 제4 일함수 금속막들(WFL2, WFL3, WFL4) 및 전극막(ELL) 상에 평탄화 공정을 수행하여, 제2 내지 제4 패턴들(WF2, WF3, WF4) 및 전극 패턴(EL)이 각각 형성될 수 있다. 제1 내지 제4 패턴들(WF1-WF4) 및 전극 패턴(EL)은 게이트 전극(GE)을 구성할 수 있다. 게이트 전극(GE)의 상부를 리세스하고, 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 마스크로 이용하여 자기 정렬적으로 형성될 수 있다. 제2 소자 분리막(ST2) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 14c는 도 14a의 게이트 전극을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 14a 내지 도 14c를 참조하면, 제2 금속 패턴(WF2)과 제1 배리어 패턴(WF3) 사이에 제3 배리어 패턴(WF5)이 개재될 수 있다. 제3 배리어 패턴(WF5)의 두께는 제2 금속 패턴(WF2)의 두께보다 작을 수 있다. 제3 배리어 패턴(WF5)은 일함수가 높은 P형의 일함수 금속을 포함할 수 있다. 제3 배리어 패턴(WF5)은 티타늄 질화막(TiN), 탄탈 질화막(TaN), 티타늄 산화 질화막(TiON), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 텅스텐 카본 질화막(WCN) 또는 몰리브덴 질화막(MoN)을 포함할 수 있다. 제3 배리어 패턴(WF5)은, 제1 금속 패턴(WF1)과 동일한 물질을 포함할 수 있다.
제2 금속 패턴(WF2)의 형성 시, N형의 일함수 금속이 산화될 경우 제2 금속 패턴(WF2)의 저항이 증가되는 문제가 발생할 수 있다. 제3 배리어 패턴(WF5)이 제2 금속 패턴(WF2)상에 직접 제공됨으로써, 제2 금속 패턴(WF2)의 산화를 방지할 수 있다. 결과적으로, 게이트 전극(GE)의 저항을 낮출 수 있다.
제3 배리어 패턴(WF5)의 두께(T5)는 1nm 내지 5nm일 수 있다 (도 14c 참조). 제3 배리어 패턴(WF5)의 두께(T5)는 게이트 스페이서(GS)에 인접하는 제3 배리어 패턴(WF5)의 상부가 갖는 제2 방향(D2)으로의 폭일 수 있다.
게이트 전극(GE) 내에 전극 패턴(EL)이 생략될 수 있다. 게이트 전극(GE) 내에 제3 배리어 패턴(WF5)이 추가됨으로써, 전극 패턴(EL)이 형성될 공간이 없어질 수 있다. 제2 배리어 패턴(WF4)이 한 쌍의 게이트 스페이서들(GS) 사이의 공간을 완전히 채울 수 있다. 이로써, 제2 배리어 패턴(WF4)의 두께(T4)는 상대적으로 커질 수 있다. 제2 배리어 패턴(WF4)의 두께(T4)는 채널 길이와 비슷할 수 있다. 여기서 제2 배리어 패턴(WF4)의 두께(T4)는 제2 배리어 패턴(WF4)의 상부가 갖는 제2 방향(D2)으로의 폭일 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 16a 내지 도 16f는 각각 도 15의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F'-F'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15 및 도 16a 내지 도 16f를 참조하면, 제1 영역(PR) 및 제2 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 영역(PR) 및 제2 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 제1 영역(PR)은 PMOSFET 영역일 수 있고, 제2 영역(NR)은 NMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 및 제2 활성 패턴들(AP1, AP2)이 정의될 수 있다. 제1 활성 패턴들(AP1)은 제1 영역(PR) 상에 배치될 수 있다. 제2 활성 패턴들(AP2)은 제2 영역(NR) 상에 배치될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)의 상면은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 더 낮을 수 있다.
각각의 제1 활성 패턴들(AP1) 상에 제1 채널 패턴(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 각각의 제2 활성 패턴들(AP2) 상에 제2 채널 패턴(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 채널 패턴(CH1)은, 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 수직적으로 중첩될 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 일 측벽과 직접 접촉할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 전기적으로 연결할 수 있다.
제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다. 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 방향(D2)으로 서로 다른 최대 길이를 가질 수 있다. 일 예로, 제1 반도체 패턴(SP1)의 제2 방향(D2)으로의 최대 길이는 제1 길이일 수 있다. 제2 반도체 패턴(SP2)의 제2 방향(D2)으로의 최대 길이는 제2 길이일 수 있다. 제3 반도체 패턴(SP3)의 제2 방향(D2)으로의 최대 길이는 제3 길이일 수 있다. 상기 제1 길이는 상기 제2 길이보다 클 수 있다. 상기 제3 길이는 상기 제2 길이보다 클 수 있다.
제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 제1 채널 패턴(CH1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하는 것으로 예시되어 있으나, 반도체 패턴들의 개수는 특별히 제한되지 않는다. 예를 들어, 제1 채널 패턴(CH1)은 적어도 두 개의 반도체 패턴들을 포함할 수 있다.
제2 채널 패턴(CH2)은, 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)를 포함할 수 있다. 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 서로 실질적으로 동일한 제2 방향(D2)으로의 길이를 가질 수 있다. 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 관한 구체적인 설명은, 앞서 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 설명한 것과 실질적으로 동일 또는 유사할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은, 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 제1 활성 패턴(AP1)의 제1 리세스(RS1)를 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은, 제1 활성 패턴(AP1)의 제1 리세스(RS1)를 채울 수 있다. 제1 리세스(RS1)는 서로 인접하는 제1 채널 패턴들(CH1) 사이에 정의될 수 있다. 제1 리세스(RS1)의 바닥의 레벨은, 제1 활성 패턴(AP1)의 상면의 레벨보다 더 낮을 수 있다.
제1 소스/드레인 패턴(SD1)은 그의 중간부(middle portion)에서 제2 방향(D2)으로의 최대 폭을 가질 수 있다 (도 16a 참조). 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 폭은, 그의 상부에서 상기 중간부로 갈수록 증가할 수 있다. 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 폭은, 상기 중간부에서 그의 하부로 갈수록 감소할 수 있다.
제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력을 제공할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다.
각각의 제2 소스/드레인 패턴들(SD2)은, 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 제2 활성 패턴(AP2)의 제2 리세스(RS2)를 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 각각의 제2 소스/드레인 패턴들(SD2)은, 제2 활성 패턴(AP2)의 제2 리세스(RS2)를 채울 수 있다. 제2 리세스(RS2)는 서로 인접하는 제2 채널 패턴들(CH2) 사이에 정의될 수 있다. 제2 리세스(RS2)의 바닥의 레벨은 제2 활성 패턴(AP2)의 상면의 레벨보다 더 낮을 수 있다.
제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 제공될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 순차적으로 적층된 제1 금속 패턴(WF1), 제2 금속 패턴(WF2), 제1 배리어 패턴(WF3), 제2 배리어 패턴(WF4) 및 전극 패턴(EL)을 포함할 수 있다. 제1 내지 제4 패턴들(WF1-WF4) 및 전극 패턴(EL)에 관한 구체적인 설명은, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
본 실시예에 따른 게이트 전극(GE)은, 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다 (도 16c 및 도 16d 참조). 다시 말하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 즉, 본 실시예에 따른 트랜지스터들은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
게이트 전극(GE)과 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다. 게이트 유전 패턴(GI)은, 소자 분리막(ST)으로부터 수직하게 돌출된 제1 활성 패턴(AP1)의 상부를 덮을 수 있다. 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다.
제1 채널 패턴(CH1)의 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제1 공간(SA1)이 정의될 수 있다. 다시 말하면, 수직하게 서로 인접하는 한 쌍의 반도체 패턴들(SP1, SP2, SP3) 사이에 제1 공간(SA1)이 정의될 수 있다.
게이트 유전 패턴(GI), 제1 금속 패턴(WF1) 및 제2 금속 패턴(WF2)이 제1 공간(SA1)을 채울 수 있다. 게이트 유전 패턴(GI) 및 제1 금속 패턴(WF1)은 제1 공간(SA1)을 콘포멀하게 채울 수 있다. 제2 금속 패턴(WF2)은, 게이트 유전 패턴(GI) 및 제1 금속 패턴(WF1)을 제외한 제1 공간(SA1)의 남은 영역을 완전히 채울 수 있다.
제1 배리어 패턴(WF3), 제2 배리어 패턴(WF4) 및 전극 패턴(EL)은 제1 공간(SA1)을 채우지 못할 수 있다. 다시 말하면, 제1 배리어 패턴(WF3), 제2 배리어 패턴(WF4) 및 전극 패턴(EL)은 제1 공간(SA1)에서 제외(즉, 생략)될 수 있다.
도 16c 및 도 16d를 다시 참조하면, 제2 금속 패턴(WF2)은 제1 공간(SA1)을 완전히 채울 수 있다. 제2 금속 패턴(WF2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 각각 둘러싸는 제1 금속 패턴들(WF1)을 덮을 수 있다. 이로써, 제1 배리어 패턴(WF3)은 제1 공간(SA1)을 채우지 못하고 제2 금속 패턴(WF2)의 표면만을 덮을 수 있다.
도 15 및 도 16a 내지 도 16f를 다시 참조하면, 제1 채널 패턴(CH1)의 최상부의 반도체 패턴, 즉 제3 반도체 패턴(SP3) 상에 제2 공간(SA2)이 정의될 수 있다. 제2 공간(SA2)은, 후술할 한 쌍의 게이트 스페이서들(GS), 후술할 게이트 캐핑 패턴(GP) 및 제3 반도체 패턴(SP3)에 의해 둘러싸인 공간일 수 있다.
게이트 유전 패턴(GI), 제1 내지 제4 패턴들(WF1-WF4) 및 전극 패턴(EL)이 제2 공간(SA2)을 채울 수 있다. 제2 공간(SA2) 내의 게이트 전극(GE)의 구체적인 형태는, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 게이트 전극(GE)과 실질적으로 동일할 수 있다.
제1 영역(PR) 상에서, 게이트 유전 패턴(GI)은 제1 소스/드레인 패턴(SD1)과 접할 수 있다 (도 16a 참조). 다시 말하면, 게이트 유전 패턴(GI)은, 제1 금속 패턴(WF1)과 제1 소스/드레인 패턴(SD1) 사이에 개재될 수 있다.
제2 영역(NR) 상에서, 제2 소스/드레인 패턴(SD2)과 게이트 유전 패턴(GI) 사이에 내부 스페이서(IS)가 개재될 수 있다 (도 16b 참조). 내부 스페이서(IS)는 수직적으로 서로 이격된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 개재될 수 있다. 제2 영역(NR) 상의 게이트 유전 패턴(GI)은 내부 스페이서(IS)와 접할 수 있다. 다시 말하면, 제2 영역(NR) 상의 게이트 유전 패턴(GI)은 제1 금속 패턴(WF1)과 내부 스페이서(IS) 사이에 개재될 수 있다. 일 예로, 내부 스페이서(IS)는 실리콘 질화막을 포함할 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 소자 분리막(ST), 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 연결되는 적어도 하나의 활성 콘택들(AC)이 제공될 수 있다.
도 17, 도 19, 도 21, 도 23, 도 25 및 도 27은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 18, 도 20a, 도 22a, 도 24a, 도 26a 및 도 28a는 각각 도 17, 도 19, 도 21, 도 23, 도 25 및 도 27의 A-A'선에 따른 단면도들이다. 도 20b, 도 22b, 도 24b, 도 26b 및 도 28b는 각각 도 19, 도 21, 도 23, 도 25 및 도 27의 B-B'선에 따른 단면도들이다. 도 24c, 도 26c 및 도 28c는 각각 도 23, 도 25 및 도 27의 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 13을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17 및 도 18을 참조하면, 기판(100)의 전면 상에 희생층들(SAC) 및 반도체층들(SEL)이 교대로 반복하여 적층될 수 있다. 반도체층들(SEL)은 3회 반복 적층되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 일 예로, 희생층들(SAC)은 반도체층들(SEL)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 희생층들(SAC)을 식각하는 공정에서, 반도체층들(SEL)은 실질적으로 식각되지 않을 수 있는 물질을 포함할 수 있다. 일 예로, 희생층들(SAC)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있고, 반도체층들(SEL)은 실리콘(Si)을 포함할 수 있다.
이하, 기판(100)의 제1 영역(PR)을 중심으로 설명한다. 도 19, 도 20a 및 도 20b를 참조하면, 희생층들(SAC) 및 반도체층들(SEL)을 패터닝하여, 제1 예비 패턴(PAP1)이 기판(100)의 제1 영역(PR) 상에 형성될 수 있다. 상기 패터닝 공정 동안 기판(100)의 상부가 식각되어, 제1 활성 패턴들(AP1)을 정의하는 트렌치(TR)가 형성될 수 있다.
트렌치(TR)는 제2 방향(D2)으로 연장되면서, 제1 활성 패턴들(AP1)을 정의할 수 있다. 트렌치(TR)는 제1 방향(D1)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(AP1) 사이에 형성될 수 있다.
제1 예비 패턴(PAP1)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 예비 패턴(PAP1)은 제1 활성 패턴(AP1)과 수직적으로 중첩될 수 있다. 다시 말하면, 제1 예비 패턴(PAP1)의 평면적 형태는 제1 활성 패턴(AP1)의 평면적 형태와 실질적으로 동일할 수 있다. 제1 예비 패턴(PAP1) 및 제1 활성 패턴(AP1)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하는 것, 및 제1 예비 패턴(PAP1)이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 소자 분리막(ST)의 상면은, 제1 활성 패턴(AP1)의 상면보다 더 낮아질 수 있다.
도 21, 도 22a 및 도 22b를 참조하면, 제1 예비 패턴(PAP1)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다. 희생 패턴(PP)은, 그 위의 마스크 패턴(MP)에 의해 형성될 수 있다. 희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다.
도 23 및 도 24a 내지 도 24c를 참조하면, 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 예비 패턴(PAP1)을 식각하여, 제1 채널 패턴(CH1)이 형성될 수 있다. 제1 예비 패턴(PAP1)의 반도체층들(SEL)이 패터닝되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 제1 채널 패턴(CH1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다.
제1 채널 패턴(CH1)이 형성될 때, 제1 예비 패턴(PAP1)이 식각되어 제1 리세스들(RS1)이 형성될 수 있다. 서로 인접하는 한 쌍의 제1 채널 패턴들(CH1) 사이에 제1 리세스(RS1)가 형성될 수 있다.
제1 리세스들(RS1)을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)을 형성하는 것은, 제1 활성 패턴(AP1) 및 제1 활성 패턴(AP1) 상의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 씨드층으로 선택적 에피택시얼 공정을 수행하는 것을 포함할 수 있다.
도 25 및 도 26a 내지 도 26c를 참조하면, 기판(100)의 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)을 평탄화하는 공정이 수행될 수 있다.
상기 평탄화 공정에 의하여 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨에 따라, 서로 인접하는 한 쌍의 게이트 스페이서들(GS) 사이에 빈 공간이 형성될 수 있다. 상기 빈 공간은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 희생층들(SAC)을 노출시킬 수 있다.
상기 빈 공간에 의해 노출된 희생층들(SAC)이 선택적으로 제거될 수 있다. 희생층들(SAC)이 식각되는 동안, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 식각되지 않고 잔류할 수 있다. 희생층들(SAC)이 선택적으로 제거됨으로써, 상기 빈 공간에 의해 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 양 측벽들이 노출될 수 있다.
상기 빈 공간은 제1 공간(SA1) 및 제2 공간(SA2)을 포함할 수 있다. 구체적으로, 희생층들(SAC)이 선택적으로 제거됨으로써, 수직하게 서로 인접하는 한 쌍의 반도체 패턴들(SP1, SP2, SP3) 사이에 제1 공간(SA1)이 정의될 수 있다. 일 예로, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제1 공간(SA1)이 정의될 수 있다. 최상부의 반도체 패턴, 즉 제3 반도체 패턴(SP3) 상에 제2 공간(SA2)이 정의될 수 있다.
도 27 및 도 28a 내지 도 28c를 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 노출된 제1 활성 패턴(AP1)의 상부 상에 게이트 유전막(GIL)이 콘포멀하게 형성될 수 있다. 게이트 유전막(GIL)은 제1 공간(SA1) 및 제2 공간(SA2) 각각을 부분적으로 채울 수 있다. 게이트 유전막(GIL) 상에 제1 일함수 금속막(WFL1)이 콘포멀하게 형성될 수 있다. 제1 일함수 금속막(WFL1)은 제1 공간(SA1) 및 제2 공간(SA2) 각각을 부분적으로 채울 수 있다.
제1 일함수 금속막(WFL1) 상에 채움 물질(FM)이 형성될 수 있다. 채움 물질(FM)은 제1 공간(SA1)을 완전히 채울 수 있다. 채움 물질(FM)은 제2 공간(SA2)의 하부를 채울 수 있다.
도 15 및 도 16a 내지 도 16f를 다시 참조하면, 채움 물질(FM)을 마스크로 제1 일함수 금속막(WFL1) 및 게이트 유전 패턴(GI)을 식각하여, 제1 금속 패턴(WF1) 및 게이트 유전 패턴(GI)이 각각 형성될 수 있다. 다시 말하면, 제1 일함수 금속막(WFL1) 및 게이트 유전 패턴(GI)이 챔퍼링되어 제1 금속 패턴(WF1) 및 게이트 유전 패턴(GI)이 각각 형성될 수 있다. 이후, 채움 물질(FM)이 선택적으로 제거될 수 있다.
제1 금속 패턴(WF1) 상에 제2 내지 제4 패턴들(WF2, WF3, WF4)이 순차적으로 형성될 수 있다. 제2 금속 패턴(WF2)은 제1 공간(SA1)을 완전히 채울 수 있다. 따라서, 제1 배리어 패턴(WF3) 및 제2 배리어 패턴(WF4)은 제1 공간(SA1)을 채울 수 없다. 제2 배리어 패턴(WF4) 상에 전극 패턴(EL)이 형성될 수 있다. 제1 내지 제4 패턴들(WF1-WF4) 및 전극 패턴(EL)은 게이트 전극(GE)을 구성할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 소스/드레인 패턴(SD1)에 연결되는 활성 콘택(AC)이 형성될 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 소자의 칩 영역을 설명하기 위한 평면도이다.
도 29를 참조하면, 반도체 소자의 칩 영역(CHR)은 복수개의 로직 영역들을 포함할 수 있다. 예를 들어, 칩 영역(CHR)은 제1 로직 영역(LG1) 및 제2 로직 영역(LG2)을 포함할 수 있다. 여기서, 칩 영역(CHR)은 하나의 반도체 다이(예를 들어, 로직 다이 내지 로직 칩)일 수 있다.
제1 로직 영역(LG1)은 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 트랜지스터들이 배치될 수 있다. 예를 들어, 제1 로직 영역(LG1)에 FinFET이 제공될 수 있다. 제2 로직 영역(LG2)은 앞서 도 15 및 도 16a 내지 도 16f를 참조하여 설명한 트랜지스터들이 배치될 수 있다. 예를 들어, 제2 로직 영역(LG2)에 MBCFET이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판의 제1 영역 상의 제1 활성 패턴;
    상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들;
    상기 한 쌍의 제1 소스/드레인 패턴들 사이에 개재된 제1 채널 패턴; 및
    상기 제1 채널 패턴을 가로지르는 게이트 전극을 포함하되,
    상기 게이트 전극은 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되고,
    상기 게이트 전극은:
    P형의 일함수 금속을 포함하는 제1 금속 패턴;
    상기 제1 금속 패턴 상의 제2 금속 패턴, 상기 제2 금속 패턴은 N형의 일함수 금속을 포함하고;
    상기 제2 금속 패턴 상의 제1 배리어 패턴, 상기 제1 배리어 패턴은 비정질의 금속막으로서 텅스텐(W), 카본(C) 및 질소(N)를 포함하고; 및
    상기 제1 배리어 패턴 상의 제2 배리어 패턴을 포함하며,
    상기 제2 배리어 패턴은 상기 P형의 일함수 금속을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 배리어 패턴은, 결정립들(crystal grains) 및 상기 결정립들 사이의 결정립계(grain boundary)를 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 전극은, 상기 제2 배리어 패턴 상의 전극 패턴을 더 포함하고,
    상기 전극 패턴은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 P형의 일함수 금속은, 티타늄 질화막(TiN), 탄탈 질화막(TaN), 티타늄 산화 질화막(TiON), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 텅스텐 카본 질화막(WCN) 및 몰리브덴 질화막(MoN)으로 이루어진 군에서 선택된 금속 질화막을 포함하고,
    상기 N형의 일함수 금속은, 알루미늄이 도핑된 티타늄 카바이드(TiAlC), 알루미늄이 도핑된 탄탈 카바이드(TaAlC), 알루미늄이 도핑된 바나듐 카바이드(VAlC), 실리콘이 도핑된 티타늄 카바이드(TiSiC), 실리콘이 도핑된 탄탈 카바이드(TaSiC), 알루미늄 및 실리콘이 도핑된 티타늄 카바이드(TiAlSiC), 알루미늄 및 실리콘이 도핑된 탄탈 카바이드(TaAlSiC), 및 알루미늄이 도핑된 티타늄(TiAl)로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 배리어 패턴 내의 텅스텐의 원자 분율(atomic percent)은, 탄소의 원자 분율보다 크고,
    상기 제1 배리어 패턴 내의 텅스텐의 원자 분율은, 질소의 원자 분율보다 큰 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 배리어 패턴의 두께는 상기 제2 금속 패턴의 두께보다 크고,
    상기 제2 금속 패턴의 두께는 상기 제1 배리어 패턴의 두께보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 금속 패턴은 리세스된 상면을 갖고,
    상기 리세스된 상면은 상기 게이트 전극의 최상면보다 낮으며,
    상기 제2 금속 패턴은 상기 리세스된 상면을 덮는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 채널 패턴은, 적층된 복수개의 반도체 패턴들을 포함하고,
    상기 제1 및 제2 금속 패턴들은, 수직적으로 인접하는 반도체 패턴들 사이의 제1 공간을 채우고,
    상기 제1 및 제2 배리어 패턴들은, 상기 제1 공간을 채우지 못하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 및 제2 금속 패턴들 및 제1 및 제2 배리어 패턴들은, 상기 복수개의 반도체 패턴들 중 최상부의 반도체 패턴 상에 정의된 제2 공간을 채우는 반도체 소자.
  10. 제1항에 있어서,
    상기 기판의 제2 영역 상의 제2 활성 패턴;
    상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들; 및
    상기 한 쌍의 제2 소스/드레인 패턴들 사이에 개재된 제2 채널 패턴을 더 포함하되,
    상기 게이트 전극은 상기 제2 채널 패턴을 더 가로지르고,
    상기 제1 영역은 PMOSFET 영역이고, 상기 제2 영역은 NMOSFET 영역이며,
    상기 제1 채널 패턴 상의 상기 제1 금속 패턴의 두께는, 상기 제2 채널 패턴 상의 상기 제1 금속 패턴의 두께보다 큰 반도체 소자.
  11. 활성 패턴을 포함하는 기판;
    상기 기판 상에 제공되어 상기 활성 패턴의 하부 측벽을 덮는 소자 분리막, 상기 활성 패턴의 상부는 상기 소자 분리막의 상면 위로 돌출되고;
    상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 및
    상기 채널 패턴을 가로지르는 게이트 전극을 포함하되,
    상기 게이트 전극은:
    P형의 일함수 금속을 포함하는 제1 금속 패턴;
    상기 제1 금속 패턴 상의 제2 금속 패턴, 상기 제2 금속 패턴은 N형의 일함수 금속을 포함하고;
    상기 제2 금속 패턴 상의 제1 배리어 패턴, 상기 제1 배리어 패턴은 비정질의 금속막으로서 텅스텐(W), 카본(C) 및 질소(N)를 포함하고;
    상기 제1 배리어 패턴 상의 제2 배리어 패턴, 상기 제2 배리어 패턴은 상기 P형의 일함수 금속을 포함하며; 및
    상기 제2 금속 패턴과 상기 제1 배리어 패턴 사이에 개재된 제3 배리어 패턴을 포함하고,
    상기 제3 배리어 패턴은 상기 P형의 일함수 금속을 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 게이트 전극은, 상기 제2 배리어 패턴 상의 전극 패턴을 더 포함하고,
    상기 전극 패턴은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함하는 반도체 소자.
  13. 제11항에 있어서,
    상기 P형의 일함수 금속은, 티타늄 질화막(TiN), 탄탈 질화막(TaN), 티타늄 산화 질화막(TiON), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 텅스텐 카본 질화막(WCN) 및 몰리브덴 질화막(MoN)으로 이루어진 군에서 선택된 금속 질화막을 포함하고,
    상기 N형의 일함수 금속은, 알루미늄이 도핑된 티타늄 카바이드(TiAlC), 알루미늄이 도핑된 탄탈 카바이드(TaAlC), 알루미늄이 도핑된 바나듐 카바이드(VAlC), 실리콘이 도핑된 티타늄 카바이드(TiSiC), 실리콘이 도핑된 탄탈 카바이드(TaSiC), 알루미늄 및 실리콘이 도핑된 티타늄 카바이드(TiAlSiC), 알루미늄 및 실리콘이 도핑된 탄탈 카바이드(TaAlSiC), 및 알루미늄이 도핑된 티타늄(TiAl)로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
  14. 제11항에 있어서,
    상기 제2 배리어 패턴의 두께는 상기 제2 금속 패턴의 두께보다 크고,
    상기 제2 금속 패턴의 두께는 상기 제1 배리어 패턴의 두께보다 큰 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 금속 패턴은 리세스된 상면을 갖고,
    상기 리세스된 상면은 상기 게이트 전극의 최상면보다 낮으며,
    상기 제2 금속 패턴은 상기 리세스된 상면을 덮는 반도체 소자.
  16. 제1 방향으로 배열된 활성 패턴들을 포함하는 기판;
    상기 기판 상에 제공되어 상기 활성 패턴들 각각의 하부 측벽을 덮는 소자 분리막, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막의 상면 위로 돌출되고;
    각각의 상기 활성 패턴들 상의 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴;
    상기 활성 패턴들의 상기 채널 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극과 상기 채널 패턴들 사이에 개재된 게이트 유전 패턴을 포함하되,
    상기 게이트 유전 패턴은 상기 활성 패턴들 각각의 상기 상부를 덮고,
    상기 게이트 전극은:
    P형의 일함수 금속을 포함하는 제1 금속 패턴;
    상기 제1 금속 패턴 상의 제2 금속 패턴, 상기 제2 금속 패턴은 N형의 일함수 금속을 포함하고;
    상기 제2 금속 패턴 상의 제1 배리어 패턴, 상기 제1 배리어 패턴은 비정질의 금속막으로서 텅스텐(W), 카본(C) 및 질소(N)를 포함하고; 및
    상기 제1 배리어 패턴 상의 제2 배리어 패턴을 포함하며,
    상기 제2 배리어 패턴은 상기 P형의 일함수 금속을 포함하고,
    상기 제1 배리어 패턴의 두께는 1nm 내지 5nm 이고,
    상기 제2 배리어 패턴의 두께는 5nm 내지 70nm 이며,
    상기 제1 배리어 패턴은, 상기 제1 방향으로 서로 인접하는 상기 채널 패턴들 사이에 개재되는 반도체 소자.
  17. 제16항에 있어서,
    상기 제2 배리어 패턴은, 결정립들 및 상기 결정립들 사이의 결정립계를 갖는 반도체 소자.
  18. 제16항에 있어서,
    상기 게이트 전극은, 상기 제2 배리어 패턴 상의 전극 패턴을 더 포함하고,
    상기 전극 패턴은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함하는 반도체 소자.
  19. 제16항에 있어서,
    상기 P형의 일함수 금속은, 티타늄 질화막(TiN), 탄탈 질화막(TaN), 티타늄 산화 질화막(TiON), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 텅스텐 카본 질화막(WCN) 및 몰리브덴 질화막(MoN)으로 이루어진 군에서 선택된 금속 질화막을 포함하고,
    상기 N형의 일함수 금속은, 알루미늄이 도핑된 티타늄 카바이드(TiAlC), 알루미늄이 도핑된 탄탈 카바이드(TaAlC), 알루미늄이 도핑된 바나듐 카바이드(VAlC), 실리콘이 도핑된 티타늄 카바이드(TiSiC), 실리콘이 도핑된 탄탈 카바이드(TaSiC), 알루미늄 및 실리콘이 도핑된 티타늄 카바이드(TiAlSiC), 알루미늄 및 실리콘이 도핑된 탄탈 카바이드(TaAlSiC), 및 알루미늄이 도핑된 티타늄(TiAl)로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
  20. 제16항에 있어서,
    상기 제1 금속 패턴은 리세스된 상면을 갖고,
    상기 리세스된 상면은 상기 게이트 전극의 최상면보다 낮으며,
    상기 제2 금속 패턴은 상기 리세스된 상면을 덮는 반도체 소자.
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