KR20230041108A - 반도체 소자 - Google Patents

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KR20230041108A
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gate electrode
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trench
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이진우
오윤세
김병성
김수태
최승
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Abstract

본 발명의 개념에 따른, 반도체 소자는, 제1 방향으로 연장되는 제1 활성 패턴을 포함하는 기판, 상기 제1 활성 패턴은 상기 제1 방향에 교차하는 제2 방향으로 연장되는 트렌치에 의해 한 쌍의 제1 활성 패턴들로 분리되고; 상기 트렌치의 하부를 채우는 소자 분리막; 상기 제1 활성 패턴 상의 제1 소스/드레인 패턴들; 상기 제1 소스/드레인 패턴들에 연결된 제1 채널 패턴, 상기 제1 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 상기 트렌치의 제1 측벽에 인접하여 상기 제2 방향으로 연장되는 제1 더미 게이트 전극; 상기 제1 더미 게이트 전극으로부터 상기 제1 방향으로 이격되고, 상기 제1 채널 패턴을 가로지르며 상기 제2 방향으로 연장되는 게이트 전극; 상기 게이트 전극 상의 게이트 캐핑 패턴; 상기 게이트 전극에 접속하는 게이트 콘택; 및 상기 제1 더미 게이트 전극과 상기 게이트 전극 사이에서 상기 제2 방향으로 연장되는 분리 패턴을 포함하되, 상기 분리 패턴의 상면은 상기 게이트 캐핑 패턴의 상면과 공면을 이룰 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능의 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 방향으로 연장되는 제1 활성 패턴을 포함하는 기판, 상기 제1 활성 패턴은 상기 제1 방향에 교차하는 제2 방향으로 연장되는 트렌치에 의해 한 쌍의 제1 활성 패턴들로 분리되고; 상기 트렌치의 하부를 채우는 소자 분리막; 상기 제1 활성 패턴 상의 제1 소스/드레인 패턴들; 상기 제1 소스/드레인 패턴들에 연결된 제1 채널 패턴, 상기 제1 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 상기 트렌치의 제1 측벽에 인접하여 상기 제2 방향으로 연장되는 제1 더미 게이트 전극; 상기 제1 더미 게이트 전극으로부터 상기 제1 방향으로 이격되고, 상기 제1 채널 패턴을 가로지르며 상기 제2 방향으로 연장되는 게이트 전극; 상기 게이트 전극 상의 게이트 캐핑 패턴; 상기 게이트 전극에 접속하는 게이트 콘택; 및 상기 제1 더미 게이트 전극과 상기 게이트 전극 사이에서 상기 제2 방향으로 연장되는 분리 패턴을 포함하되, 상기 분리 패턴의 상면은 상기 게이트 캐핑 패턴의 상면과 공면을 이룰 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 로직 셀 및 제2 로직 셀, 상기 제1 로직 셀 및 상기 제2 로직 셀은 제1 방향으로 서로 이격되고; 상기 제1 및 제2 로직 셀들 사이의 분리 영역; 상기 제1 로직 셀 상의 제1 활성 패턴 및 상기 제2 로직 셀 상의 제2 활성 패턴; 각각의 상기 제1 및 제2 활성 패턴들 상에 순차적으로 적층되어 서로 이격되는 반도체 패턴들을 포함하는 채널 패턴; 상기 분리 영역 상에 정의되는 트렌치; 상기 트렌치의 제1 측벽에 인접하여 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제1 더미 게이트 전극; 상기 제1 더미 게이트 전극으로부터 상기 제1 방향으로 이격되어 상기 제1 로직 셀 상에서 상기 제2 방향으로 연장되는 게이트 전극; 및 상기 제1 더미 게이트 전극과 상기 게이트 전극 사이에 제공되어 상기 제2 방향으로 연장되는 분리 패턴을 포함하되, 상기 분리 패턴의 상부 측벽 상에 제1 게이트 스페이서가 제공될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 방향으로 서로 인접하는 제1 로직 셀 및 제2 로직 셀, 그리고 상기 제1 및 제2 로직 셀들 사이의 분리 영역을 포함하는 기판; 상기 분리 영역 상에 정의되는 트렌치, 상기 트렌치는 상기 제1 로직 셀에 인접한 제1 측벽 및 상기 제2 로직 셀에 인접한 제2 측벽을 포함하고; 상기 트렌치의 하부를 채우는 소자 분리막; 상기 제1 로직 셀 및 상기 제2 로직 셀 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 소스/드레인 패턴들 및 상기 제2 활성 패턴 상의 제2 소스/드레인 패턴들; 상기 제1 소스/드레인 패턴들에 연결된 제1 채널 패턴 및 상기 제2 소스/드레인 패턴들에 연결된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴, 및 제3 반도체 패턴을 포함하고; 상기 트렌치의 상기 제1 측벽 상에 제공되어 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제1 더미 게이트 전극; 상기 트렌치의 상기 제2 측벽 상에 제공되어 상기 제2 방향으로 연장되는 제2 더미 게이트 전극; 상기 제1 및 제2 채널 패턴들을 각각 가로지르며 상기 제2 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고; 상기 제1 채널 패턴과 상기 제1 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이에 개재되는 게이트 절연막; 상기 제1 채널 패턴과 상기 더미 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 제2 더미 게이트 전극 사이에 개재되는 더미 게이트 절연막; 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제공되는 제1 게이트 스페이서; 상기 제1 및 제2 더미 게이트 전극들의 측벽들 상에 각각 제공되는 더미 게이트 스페이서; 상기 제1 및 제2 게이트 전극들의 상면들 상에 각각 제공되는 게이트 캐핑 패턴; 상기 제1 게이트 전극과 상기 제1 더미 게이트 전극 사이에서 상기 제2 방향으로 연장되는 제1 분리 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들 중 어느 하나에 접속하는 활성 콘택; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 게이트 전극들 중 어느 하나에 접속하는 게이트 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 금속 층; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함하되, 상기 제1 분리 패턴의 상면은 상기 게이트 캐핑 패턴의 상면과 공면을 이룰 수 있다.
본 발명에 따르면, 제2 트렌치에 인접하게 형성되는 더미 게이트 전극과 게이트 전극 사이에 분리 패턴이 제공될 수 있다. 이에 따라, 소스/드레인 패턴이 형성되는 리세스의 깊이가 충분히 깊게 형성되지 않는 경우에도 서로 인접한 게이트 전극들이 연결되는 현상을 방지할 수 있다. 결과적으로, 반도체 소자의 오작동이 방지되고 신뢰성 및 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 3은 본 발명의 비교예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이다.
도 7b, 도 9b, 도 11b, 도 13b, 도 15b 및 도 17b는 각각 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 B-B'선에 따른 단면도들이다.
도 11c, 도 13c 및 도 15c는 각각 도 10, 도 12 및 도 14의 C-C'선에 따른 단면도들이다.
도 11d 및 도 13d는 각각 도 10 및 도 12의 D-D'선에 따른 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 19a 및 도 19b는 각각 도 18의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 A-A'선에 따른 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 A-A'선에 따른 단면도이다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)이 제공될 수 있다. 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)은 제2 방향(D2)으로 배열될 수 있다. 제1 및 제2 로직 셀들(LC1, LC2) 각각은 로직 회로를 구성할 수 있다. 일 예로, 각각의 제1 및 제2 로직 셀들(LC1, LC2) 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 본 실시예에서, 제1 및 제2 로직 셀들(LC1, LC2)은 서로 같거나 다른 로직 회로를 포함할 수 있다.
기판(100)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각은 제2 방향(D2)으로 연장되는 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. 다시 말하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
기판(100)은 제1 및 제2 로직 셀들(LC1, LC2) 사이의 분리 영역(IR)을 포함할 수 있다. 제2 트렌치(TR2)는 분리 영역(IR) 상에서 제1 방향(D1)으로 연장될 수 있다. 즉, 평면적 관점에서 제2 트렌치(TR2)는 제1 방향(D1)으로 연장되는 부분 및 제2 방향(D2)으로 연장되는 부분을 포함할 수 있다. 제2 트렌치(TR2)는 제1 로직 셀(LC1)과 제2 로직 셀(LC2)을 서로 분리할 수 있다. 제2 트렌치(TR2)는 제2 로직 셀(LC2)을 제1 로직 셀(LC1)로부터 제2 방향(D2)으로 이격시킬 수 있다.
기판(100)의 상부에 형성된 제1 트렌치(TR1)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)에 비해 얕을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
일 예로, 제2 트렌치(TR2)는 하나의 제1 활성 패턴(AP1)을 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(AP1)로 분리할 수 있다. 제2 트렌치(TR2)는 제1 로직 셀(LC1)에 인접하는 제1 측벽(SW1) 및 제2 로직 셀(LC2)에 인접하는 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 제2 트렌치(TR2)를 사이에 두고 제2 방향(D2)으로 서로 마주볼 수 있다. 제2 트렌치(TR2)는 하나의 제2 활성 패턴(AP2)을 제2 방향(D2)으로 서로 인접하는 한 쌍의 제2 활성 패턴들(AP2)로 분리할 수 있다.
소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다. 소자 분리막(ST)은 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 사이에서 제1 방향(D1)으로 연장되는 제2 트렌치(TR2)의 하부를 채울 수 있다. 즉, 소자 분리막(ST)은 제1 방향(D1)으로 연장되는 제2 트렌치(TR2)의 제1 측벽(SW1)의 하부 및 제2 측벽(SW2)의 하부를 직접 덮을 수 있다.
제1 활성 패턴(AP1)은 그의 상부에 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 채널 패턴(CH2)을 포함할 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 복수 개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2)의 상부에 복수 개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제2 트렌치(TR2)의 제1 측벽(SW1) 및 제2 측벽(SW2)에 각각 인접하는 더미 게이트 전극들(DGE)이 제공될 수 있다. 더미 게이트 전극(DGE)은 제1 방향(D1)으로 연장되어 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 가로지를 수 있다. 더미 게이트 전극(DGE)은 분리 영역(IR)에 인접하여 배치될 수 있다. 더미 게이트 전극(DGE)은 후술할 게이트 콘택(GC)과 연결되지 않을 수 있다.
더미 게이트 전극(DGE)은 기판(100) 상의 몸체부(UP), 몸체부(UP)로부터 제2 트렌치(TR2)의 제1 측벽(SW1) 또는 제2 측벽(SW2)을 따라 수직하게 아래로 연장되는 수직부(VP) 및 수직부(VP)로부터 인접한 제1 소스/드레인 패턴(SD1) 또는 제2 소스/드레인 패턴(SD2)을 향해 돌출되는 돌출부(PT)를 포함할 수 있다.
몸체부(UP)의 제2 방향(D2)으로의 폭은 수직부(VP)의 제2 방향(D2)으로의 폭보다 클 수 있다. PMOSFET 영역(PR)에 인접한 더미 게이트 전극(DGE)의 돌출부들(PT)은 제1 소스/드레인 패턴(SD1)에 인접할 수 있다. NMOSFET 영역(NR)에 인접한 더미 게이트 전극(DGE)의 돌출부들(PT)은 후술할 내측 스페이서(IP)와 인접할 수 있다.
더미 게이트 전극(DGE)의 양 측벽 상에 더미 게이트 스페이서들(DGS)이 제공될 수 있다. 더미 게이트 스페이서(DGS)는 후술할 게이트 스페이서(GS)와 동일한 물질을 포함할 수 있다. 더미 게이트 전극(DGE) 상의 더미 게이트 스페이서들(DGS) 중 어느 하나는 제2 트렌치(TR2)의 제1 측벽(SW1) 또는 제2 측벽(SW2) 중 어느 하나를 따라 수직하게 연장되어 소자 분리막(ST)의 상부면과 접촉할 수 있다.
더미 게이트 전극(DGE)과 제1 채널 패턴(CH1) 사이 그리고 더미 게이트 전극(DGE)과 제2 채널 패턴(CH2) 사이에 더미 게이트 절연막(DGI)이 개재될 수 있다. 더미 게이트 절연막(DGI)은 후술할 게이트 절연막(GI)과 동일한 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극들(GE)은 더미 게이트 전극(DGE)으로부터 제1 방향(D1)으로 이격될 수 있다.
게이트 전극(GE)은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 상의 제4 부분(PO4)을 포함할 수 있다.
도 2a를 다시 참조하면, PMOSFET 영역(PR) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대 폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대 폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대 폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대 폭보다 클 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SIW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 로직 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET(Multi Bridge Channel Field Effect Transistor))일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 및 더미 게이트 전극(DGE) 상에 각각 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE) 또는 더미 게이트 전극(DGE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SIW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI) 및 더미 게이트 절연막(DGI) 각각은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI) 및 더미 게이트 절연막(DGI) 각각은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있다. 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI) 및 더미 게이트 절연막(DGI) 각각은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI) 및 더미 게이트 절연막(DGI) 각각은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI) 및 더미 게이트 절연막(DGI) 각각은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다. 더미 게이트 전극(DGE) 또한 게이트 전극(GE)과 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수 개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 2b를 다시 참조하면, NMOSFET 영역(NR) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
내측 스페이서(IP)는 저유전율 물질을 포함할 수 있다. 상기 저유전율 물질은, 실리콘 산화물 또는 실리콘 산화물보다 유전상수가 낮은 물질을 포함할 수 있다. 예를 들어 상기 저유전율 물질은, 실리콘 산화물, 불소 또는 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물(porous silicon oxide), 및 유기 폴리머 유전체(organic polymeric dielectric) 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS), 더미 게이트 스페이서들(DGS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면, 더미 게이트 스페이서(DGS)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
분리 패턴(DB)이 더미 게이트 전극(DGE)과 게이트 전극(GE) 사이에서 제1 방향(D1)으로 연장될 수 있다. 분리 패턴(DB)은 분리 영역(IR)에 인접한 한 쌍의 제1 소스/드레인 패턴(SD1) 사이 그리고 분리 영역(IR)에 인접한 한 쌍의 제2 소스/드레인 패턴(SD2) 사이에 개재될 수 있다. 분리 패턴(DB)의 하면은 제1 소스/드레인 패턴(SD1)의 하단 및 제2 소스/드레인 패턴(SD2)의 하단보다 낮을 수 있다. 분리 패턴(DB)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 가로지를 수 있다. 분리 패턴(DB)은 NMOSFET 영역(NR) 상에서 내측 스페이서(IP)와 인접할 수 있다.
분리 패턴(DB)의 상부 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 분리 패턴(DB)의 하면은 소자 분리막(ST)의 하면보다 높은 레벨에 위치할 수 있다. 다른 예로, 분리 패턴(DB)의 하면은 소자 분리막(ST)의 하면과 실질적으로 동일한 레벨 또는 그보다 더 낮은 레벨에 위치할 수 있다. 분리 패턴(DB)의 상면은 게이트 캐핑 패턴(GP)의 상면, 게이트 스페이서(GS)의 상면 및 더미 게이트 스페이서(DGS)의 상면과 공면을 이룰 수 있다.
분리 패턴(DB)은 소자 분리막(ST)과 상이한 물질을 포함할 수 있다. 일 예로, 분리 패턴(DB)은 실리콘 질화물을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되지는 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다. 제2 트렌치(TR2)에 인접한 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2) 상에는 활성 콘택(AC)이 제공되지 않을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 2b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는, 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 공정 결함을 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 배선들(M1_I) 및 제1 비아들(VI1)을 포함할 수 있다. 제1 배선들(M1_I) 각각은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 비아들(VI1)은, 제1 배선들(M1_I) 아래에 제공될 수 있다. 제1 비아들(VI1)은 활성 콘택들(AC)과 제1 배선들(M1_I) 사이에 각각 개재될 수 있다. 제1 비아들(VI1)은, 게이트 콘택들(GC)과 제1 배선들(M1_I) 사이에 각각 개재될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)과 그 아래의 제1 비아(VI1)는, 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 배선들(M1_I) 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제2 배선들(M2_I)을 포함할 수 있다. 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
제2 금속 층(M2)은, 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아들(VI2)은 제2 배선들(M2_I) 아래에 제공될 수 있다. 제2 비아들(VI2)은, 제1 배선들(M1_I)과 제2 배선들(M2_I) 사이에 각각 개재될 수 있다.
제2 금속 층(M2)의 제2 배선(M2_I)과 그 아래의 제2 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 제2 배선(M2_I) 및 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)과 제2 금속 층(M2)의 제2 배선들(M2_I)은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 배선들(M1_I)과 제2 배선들(M2_I)은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다.
본 발명의 일 실시예로, 도시되지는 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 제공될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 3은 본 발명의 비교예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 1 및 도 3을 참조하면, 제2 트렌치(TR2)에 인접한 제1 소스/드레인 패턴(SD1)의 두께가 다른 제1 소스/드레인 패턴들(SD1)에 비해 더 작을 수 있다. 반도체 소자의 크기가 점점 작아짐에 따라, MBCFET 구조에 있어서 후술할 희생 패턴(PP)의 종횡비(aspect ratio)가 커지게 되고 이는 제2 트렌치(TR2)에 인접한 희생 패턴(PP)이 기울어지는 현상을 유발한다(도 8, 도 9a 및 도 9b 참조). 제2 트렌치(TR2)에 인접한 희생 패턴(PP)이 기울어짐에 따라 제1 리세스(RS1)를 형성할 때 제1 활성 패턴(AP1)이 노출되는 영역이 감소하여 목적하고자 하는 제1 리세스(RS1)의 깊이가 달성되지 않게 된다. 이에 따라, 서로 인접한 게이트 전극들(GE)이 분리되지 않고 연결됨으로써 반도체 소자의 오작동 및 불량을 발생시킬 수 있다. 결과적으로, 반도체 소자의 신뢰성 및 전기적 특성이 열화될 수 있다.
본 발명의 실시예들에 따르면, 제2 트렌치(TR2)에 인접하게 형성되는 더미 게이트 전극(DGE)과 게이트 전극(GE) 사이에 분리 패턴(DB)이 제공될 수 있다. 이에 따라, 상술한 바와 같이 제1 리세스(RS1)의 깊이가 충분히 깊게 형성되지 않아 서로 인접한 게이트 전극들(GE)이 연결되는 경우에도 반도체 소자의 오작동 및 불량을 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이다. 도 7b, 도 9b, 도 11b, 도 13b, 도 15b 및 도 17b는 각각 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 B-B'선에 따른 단면도들이다. 도 11c, 도 13c 및 도 15c는 각각 도 10, 도 12 및 도 14의 C-C'선에 따른 단면도들이다. 도 11d 및 도 13d는 각각 도 10 및 도 12의 D-D'선에 따른 단면도들이다.
도 4 및 도 5를 참조하면, 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다.
희생층들(SAL) 및 활성층들(ACL)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 희생층들(SAL) 및 활성층들(ACL)은 기판(100)의 전면 상에서 콘포멀하게 형성될 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 기판(100)의 PMOSFET 영역(PR) 및 NMOFSET 영역(NR) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 제1 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은, 그의 상부에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. 평면적 관점에서, 제2 트렌치(TR2)는 제1 방향(D1)으로 연장되는 부분 및 제2 방향(D2)으로 연장되는 부분을 포함할 수 있다.
제2 트렌치(TR2)에 의해 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)이 정의될 수 있다. 제2 트렌치(TR2)는 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 사이의 분리 영역(IR) 상에서 제1 방향(D1)으로 연장될 수 있다.
제2 트렌치(TR2)는 하나의 제1 활성 패턴(AP1)을 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(AP1)로 분리할 수 있다. 제2 트렌치(TR2)는 제1 로직 셀(LC1)에 인접하는 제1 측벽(SW1) 및 제2 로직 셀(LC2)에 인접하는 제2 측벽(SW2)을 포함할 수 있다. 제2 트렌치(TR2)는 하나의 제2 활성 패턴(AP2)을 제2 방향(D2)으로 서로 인접하는 한 쌍의 제2 활성 패턴들(AP2)로 분리할 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 소자 분리막(ST)은 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 사이에서 제1 방향(D1)으로 연장되는 제2 트렌치(TR2)의 하부를 채울 수 있다. 즉, 소자 분리막(ST)은 제1 방향(D1)으로 연장되는 제2 트렌치(TR2)의 제1 측벽(SW1)의 하부 및 제2 측벽(SW2)의 하부를 직접 덮을 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로, 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MK)을 형성하는 것, 및 하드 마스크 패턴들(MK)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
제2 트렌치(TR2)에 인접한 희생 패턴들(PP)은 각각 기판(100) 상의 몸체부(UP) 및 몸체부(UP)로부터 제2 트렌치(TR2)의 제1 측벽(SW1) 또는 제2 측벽(SW2)을 따라 수직하게 연장되는 수직부(VP)를 포함할 수 있다.
도 10 및 도 11a 내지 도 11d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 리세스될 수 있다 (도11c 참조).
구체적으로, 하드 마스크 패턴들(MK) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제2 활성 패턴(AP2)의 상부의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 SEG 공정을 수행하여 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴(SD1)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 리세스들(RS2)에 의해 노출된 희생층들(SAL)의 일부를 제거한 후, 내측 스페이서들(IP)을 형성할 수 있다. 제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다.
도 12 및 도 13a 내지 도 13d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MK) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanial Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MK)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간들(ET1)이 형성될 수 있다. 희생 패턴(PP)이 제거됨으로써, 제1 빈 공간(ET1)을 통해 제1 및 제2 활성 패턴들(AP1, AP2)이 노출될 수 있다. 제1 빈 공간(ET1)을 통해, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 희생층들(SAL)이 노출될 수 있다.
제1 빈 공간(ET1)을 통해 노출된 희생층들(SAL)이 선택적으로 제거될 수 있다. 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 이 과정에서, 내측 스페이서들(IP)에 의해 제2 소스/드레인 패턴(SD2)의 결함 발생이 방지될 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제2 빈 공간들(ET2)이 형성될 수 있다. 제2 빈 공간들(ET2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 정의될 수 있다.
도 14 및 도 15a 내지 도 15c를 참조하면, 제1 및 제2 빈 공간들(ET1, ET2) 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은 제1 및 제2 빈 공간들(ET1, ET2)을 채우도록 형성될 수 있다. 구체적으로, 게이트 전극(GE)은, 제2 빈 공간들(ET2)을 채우는 제1 내지 제3 부분들(PO1, PO2, PO3)을 포함할 수 있다. 게이트 전극(GE)은, 제1 빈 공간(ET1)을 채우는 제4 부분(PO4)을 더 포함할 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
제2 트렌치(TR2)에 인접한 게이트 전극(GE)은 더미 게이트 전극(DGE)으로 명명될 수 있다. 더미 게이트 전극(DGE)의 측벽 상에 제공되는 게이트 스페이서(GS)는 더미 게이트 스페이서(DGS)로 명명될 수 있다. 더미 게이트 전극(DGE)과 제1 채널 패턴(CH1) 사이, 및 더미 게이트 전극(DGE)과 제2 채널 패턴(CH2) 사이에 개재되는 게이트 절연막(GI)은 더미 게이트 절연막(DGI)으로 명명될 수 있다.
도 16, 도 17a 및 도 17b를 참조하면, 더미 게이트 전극(DGE)과 게이트 전극(GE) 사이에 분리 패턴(DB)이 형성될 수 있다. 분리 패턴(DB)을 형성하는 것은, 더미 게이트 전극(GE)에 인접한 게이트 전극(GE)을 제거하여 홀을 형성하는 것, 상기 홀에 절연 물질을 채우는 것을 포함할 수 있다.
분리 패턴(DB)은 제1 방향(D1)으로 연장되어 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 가로지를 수 있다. 분리 패턴(DB)은 소자 분리막(ST)과 상이한 물질을 포함할 수 있다. 일 예로, 분리 패턴(DB)은 실리콘 질화물을 포함할 수 있다. 분리 패턴(DB)은 분리 영역(IR)에 인접한 한 쌍의 제1 소스/드레인 패턴(SD1) 사이 그리고 분리 영역(IR)에 인접한 한 쌍의 제2 소스/드레인 패턴(SD2) 사이에 개재될 수 있다. 분리 패턴(DB)의 하면은 제1 소스/드레인 패턴(SD1)의 하단 및 제2 소스/드레인 패턴(SD2)의 하단보다 낮을 수 있다.
분리 패턴(DB)의 상부 측벽은 게이트 스페이서(GS)와 접촉할 수 있다. 분리 패턴(DB)의 하면은 소자 분리막(ST)의 하면보다 높은 레벨에 위치할 수 있다. 다른 예로, 분리 패턴(DB)의 하면은 소자 분리막(ST)의 하면과 실질적으로 동일한 레벨에 위치하거나 그보다 더 낮은 레벨에 위치할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 19a 및 도 19b는 각각 도 18의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 18, 도 19a 및 도 19b를 참조하면, 더미 게이트 전극(DGE)과 인접한 게이트 전극(GE) 상에 게이트 콘택(GC)이 제공되지 않을 수 있다. 본 실시예에 따르면, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 분리 패턴(DB)이 생략되는 대신 더미 게이트 전극(DGE)에 인접한 게이트 전극(GE)에 전기적 연결이 제공되지 않을 수 있다. 이에 따라, 도 3을 참조하여 설명한 것과 같은 불량이 발생하는 경우에도 반도체 소자의 전기적 특성이 열화되지 않을 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 A-A'선에 따른 단면도이다. 본 실시예에서는, 도 18, 도 19a 및 도 19b를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 20을 참조하면, 더미 게이트 전극(DGE)과 인접한 게이트 전극(GE) 상에 게이트 콘택(GC)이 제공되되, 게이트 콘택(GC)과 제1 배선(M1_I) 사이의 제1 비아(VI1)가 생략될 수 있다. 즉, 더미 게이트 전극(DGE)에 인접한 게이트 전극(GE)에 전기적 연결이 제공되지 않을 수 있다. 더미 게이트 전극(DGE) 상에 게이트 콘택(GC)이 제공됨으로써, 게이트 콘택(GC)의 밀도(단위 면적당 게이트 콘택(GC)의 개수)를 추가적으로 증가시킬 수 있다. 즉, 게이트 콘택(GC)의 개수를 다른 트랜지스터와 동일하거나 유사하게 증가시킬 수 있다. 이에 따라, 로딩 효과에 따른 공정 불량을 감소시키고 평탄화 공정 시 단차가 발생하는 현상을 방지할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 A-A'선에 따른 단면도이다. 본 실시예에서는, 도 18, 도 19a 및 도 19b를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 21을 참조하면, 더미 게이트 전극(DGE)과 인접한 게이트 전극(GE) 상에 제1 비아(VI1)가 제공되되, 제1 비아(VI1)와 상기 인접한 게이트 전극(GE) 사이의 게이트 콘택(GC)이 생략될 수 있다. 즉, 더미 게이트 전극(DGE)에 인접한 게이트 전극(GE)에 전기적 연결이 제공되지 않을 수 있다. 더미 게이트 전극(DGE)와 인접한 게이트 전극(GE) 상에 이와 수직적으로 중첩되는 제1 비아(VI1)가 제공됨으로써 제1 비아(VI1)의 밀도(단위 면적당 제1 비아(VI1)의 개수)를 추가적으로 증가시킬 수 있다. 즉, 제1 비아(VI1)의 개수를 다른 트랜지스터와 동일하거나 유사하게 증가시킬 수 있다. 이에 따라, 로딩 효과에 따른 공정 불량을 감소시키고 평탄화 공정 시 단차가 발생하는 현상을 방지할 수 있다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 22a 내지 도 22d를 참조하면, 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 22d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 적어도 하나의 측벽(SIW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SIW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 참조하여 설명한 더미 게이트 전극(DGE)과 달리 본 실시예에서는, 더미 게이트 전극(DGE)이 돌출부(PT)를 포함하지 않을 수 있다. 분리 패턴(DB), 게이트 전극(GE), 게이트 콘택(GC), 활성 콘택(AC), 제1 금속 층(M1) 및 제2 금속 층(M2)은 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향으로 연장되는 제1 활성 패턴을 포함하는 기판, 상기 제1 활성 패턴은 상기 제1 방향에 교차하는 제2 방향으로 연장되는 트렌치에 의해 한 쌍의 제1 활성 패턴들로 분리되고;
    상기 트렌치의 하부를 채우는 소자 분리막;
    상기 제1 활성 패턴 상의 제1 소스/드레인 패턴들;
    상기 제1 소스/드레인 패턴들에 연결된 제1 채널 패턴, 상기 제1 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고;
    상기 트렌치의 제1 측벽에 인접하여 상기 제2 방향으로 연장되는 제1 더미 게이트 전극;
    상기 제1 더미 게이트 전극으로부터 상기 제1 방향으로 이격되고, 상기 제1 채널 패턴을 가로지르며 상기 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극 상의 게이트 캐핑 패턴;
    상기 게이트 전극에 접속하는 게이트 콘택; 및
    상기 제1 더미 게이트 전극과 상기 게이트 전극 사이에서 상기 제2 방향으로 연장되는 분리 패턴을 포함하되,
    상기 분리 패턴의 상면은 상기 게이트 캐핑 패턴의 상면과 공면을 이루는 반도체 소자.
  2. 제1항에 있어서,
    상기 분리 패턴은 서로 인접한 상기 제1 소스/드레인 패턴들 사이에 개재되며, 상기 분리 패턴의 하면은 상기 제1 소스/드레인 패턴들의 하단들보다 낮은 반도체 소자.
  3. 제1항에 있어서,
    상기 분리 패턴은 상기 소자 분리막과 상이한 물질을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 더미 게이트 전극은:
    상기 기판 상의 몸체부;
    상기 몸체부로부터 상기 트렌치의 상기 제1 측벽을 따라 수직하게 아래로 연장되는 수직부; 및
    상기 수직부로부터 상기 제1 소스/드레인 패턴들 중 어느 하나를 향해 돌출되는 돌출부를 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 수직부의 폭은 상기 몸체부의 폭보다 작은 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 전극의 측벽 상에 제공되는 제1 게이트 스페이서;
    상기 분리 패턴의 상부 측벽 상에 제공되는 제2 게이트 스페이서; 및
    상기 제1 더미 게이트 전극의 측벽 상에 제공되는 더미 게이트 스페이서를 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 더미 게이트 스페이서는 상기 트렌치의 상기 제1 측벽을 따라 연장되어 상기 소자 분리막의 상부면과 접촉하는 반도체 소자.
  8. 제1항에 있어서,
    상기 게이트 전극은 상기 반도체 패턴들 각각의 상면, 측벽 및 바닥면을 감싸는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 활성 패턴으로부터 상기 제2 방향으로 이격되며 상기 제1 방향으로 연장되는 제2 활성 패턴, 상기 제2 활성 패턴은 상기 트렌치에 의해 한 쌍의 제2 활성 패턴들로 분리되고;
    상기 제2 활성 패턴 상의 제2 소스/드레인 패턴들; 및
    상기 제2 소스/드레인 패턴들에 연결된 제2 채널 패턴을 더 포함하되,
    상기 게이트 전극 및 상기 제1 더미 게이트 전극 각각은 상기 제2 방향으로 연장되어 상기 제2 채널 패턴을 가로지르는 반도체 소자.
  10. 제1항에 있어서,
    상기 트렌치는 상기 제1 측벽과 마주보는 제2 측벽을 포함하고,
    상기 트렌치의 상기 제2 측벽에 인접하여 상기 제2 방향으로 연장되는 제2 더미 게이트 전극을 더 포함하는 반도체 소자.

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