KR20230161174A - 반도체 소자 - Google Patents

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신정후
이상현
류경민
백종민
전경엽
한규희
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Abstract

본 발명의 개념에 따른 반도체 소자는, 기판 상에서 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역; 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 채널 패턴; 상기 제1 채널 패턴에 연결되는 소스/드레인 패턴; 상기 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택, 상기 활성 콘택은 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽의 일부분 및 바닥면을 둘러싸는 제1 배리어 패턴을 포함하고; 상기 제1 채널 패턴을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극에 전기적으로 연결되는 게이트 콘택; 상기 제1 도전 패턴의 상기 측벽에 인접하며 상기 제1 배리어 패턴 상에 제공되는 에어 갭; 및 상기 활성 콘택 상에 제공되는 하부 비아를 포함하되, 상기 하부 비아는 상기 에어 갭에 상기 제1 방향으로 인접하고, 상기 에어 갭은 상기 게이트 콘택과 상기 제1 도전 패턴 사이에 제공될 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로써, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른 반도체 소자는, 기판 상에서 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역; 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 채널 패턴; 상기 제1 채널 패턴에 연결되는 소스/드레인 패턴; 상기 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택, 상기 활성 콘택은 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽의 일부분 및 바닥면을 둘러싸는 제1 배리어 패턴을 포함하고; 상기 제1 채널 패턴을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극에 전기적으로 연결되는 게이트 콘택; 상기 제1 도전 패턴의 상기 측벽에 인접하며 상기 제1 배리어 패턴 상에 제공되는 에어 갭; 및 상기 활성 콘택 상에 제공되는 하부 비아를 포함하되, 상기 하부 비아는 상기 에어 갭에 상기 제1 방향으로 인접하고, 상기 에어 갭은 상기 게이트 콘택과 상기 제1 도전 패턴 사이에 제공될 수 있다.
본 발명의 다른 개념에 따른 반도체 소자는, 기판 상의 PMOSFET 영역 및 NMOSFET 영역, 상기 PMOSFET 영역 및 상기 NMOSFET 영역은 제1 방향으로 서로 인접하고; 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 소스/드레인 패턴; 상기 PMOSFET 영역 및 상기 NMOSFET 영역을 가로지르는 게이트 전극; 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택, 상기 활성 콘택은 제1 도전 패턴, 및 상기 제1 도전 패턴의 상부 측벽을 노출시키는 제1 배리어 패턴을 포함하고; 상기 제1 도전 패턴의 상기 상부 측벽에 인접하는 에어 갭; 상기 활성 콘택과 전기적으로 연결되는 하부 비아; 및 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함하되, 상기 게이트 콘택은 상기 제1 방향에 교차하는 제2 방향으로 상기 에어 갭에 인접하고, 상기 하부 비아는 상기 게이트 콘택으로부터 상기 제1 방향으로 오프셋될 수 있다.
본 발명의 또 다른 개념에 따른 반도체 소자는, 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 영역 상의 제1 활성 패턴 및 상기 NMOSFET 영역 상의 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 소스/드레인 패턴 및 상기 제2 활성 패턴 상의 제2 소스/드레인 패턴; 상기 제1 소스/드레인 패턴에 연결되는 제1 채널 패턴 및 상기 제2 소스/드레인 패턴에 연결되는 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 상기 제1 및 제2 채널 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극과 상기 제1 및 제2 채널 패턴들 사이에 개재되는 게이트 절연막; 상기 게이트 전극의 측벽 상에 제공되는 게이트 스페이서; 상기 게이트 전극의 상면 상에 제공되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 제1 소스/드레인 패턴에 접속하는 활성 콘택, 상기 활성 콘택은 제1 배리어 패턴 및 상기 제1 배리어 패턴 상에 제공되는 제1 도전 패턴을 포함하며; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제1 및 제2 층간 절연막들을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택; 상기 제2 층간 절연막 내에 제공되는 제1 금속 층, 상기 제1 금속 층은 상기 제2 층간 절연막을 관통하여 상기 활성 콘택에 접속하는 하부 비아를 포함하고; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공되는 제2 금속 층을 포함하되, 상기 제1 배리어 패턴의 상면은 상기 제1 도전 패턴의 상면보다 낮은 레벨에 위치하고, 상기 하부 비아는 상기 제1 도전 패턴의 상면 상에 제공되는 몸체부 및 상기 몸체부로부터 상기 기판을 향하는 방향으로 돌출되는 제1 돌출부를 포함하며, 상기 하부 비아의 상기 제1 돌출부는 상기 제1 도전 패턴의 상부 측벽 및 상기 제1 배리어 패턴의 상기 상면과 접촉할 수 있다.
본 발명에 따르면, 제1 배리어 패턴의 상부가 리세스됨으로써 제1 도전 패턴의 상부 측벽에 인접한 에어 갭이 제공될 수 있다. 이에 따라, 활성 콘택과 이에 인접하는 게이트 콘택 사이의 쇼트를 방지할 수 있다. 또한, 에어 갭이 형성됨으로써 활성 콘택과 게이트 콘택 사이의 기생 커패시턴스가 감소할 수 있다.
본 발명에 따르면, 활성 콘택에 전기적으로 연결되는 하부 비아는 에어 갭을 향하는 방향으로 돌출되어 제1 도전 패턴의 상부 측벽과 접촉하는 제1 돌출부를 포함할 수 있다. 이에 따라, 하부 비아와 활성 콘택 사이의 저항이 감소할 수 있다. 또한, 하부 비아는 게이트 콘택으로부터 제1 방향으로 오프셋되는 위치에 배치될 수 있다. 이에 따라, 하부 비아와 게이트 콘택 사이의 쇼트를 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 3a는 도 2a의 M 영역을 확대한 단면도이다.
도 3b는 도 2b의 N 영역을 확대한 단면도이다.
도 4a 내지 도 9d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 각각 도 1의 A-A'선에 따른 단면도들이다.
도 6b, 도 7b, 도 8b 및 도 9b는 각각 도 1의 B-B'선에 따른 단면도들이다.
도 6c, 도 7c, 도 8c 및 도 9c는 각각 도 1의 D-D'선에 따른 단면도들이다.
도 4b, 도 5b, 도 6d, 도 7d, 도 8d 및 도 9d는 각각 도 1의 E-E'선에 따른 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 11a 내지 도 11d는 각각 도 10의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 12은 도 11a의 M 영역을 확대한 단면도이다.
도 13a 내지 도 13e는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다. 도 3a는 도 2a의 M 영역을 확대한 단면도이다. 도 3b는 도 2b의 N 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2e를 참조하면, 기판(100) 상에 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)이 제공될 수 있다. 각각의 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 각각은, 제2 방향(D2)으로 연장될 수 있다. 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)을 포함할 수 있고, 제2 싱글 하이트 셀(SHC2)은 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다.
기판(100)은 필드 영역(FR)을 포함할 수 있다. 필드 영역(FR)은 제1 PMOSFET 영역(PR1)과 제1 NMOSFET 영역(NR1) 사이 그리고 제2 PMOSFET 영역(PR2)과 제2 NMOSFET 영역(NR2) 사이에 제공될 수 있다. 필드 영역(FR)은 제2 방향(D2)으로 연장될 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)이 정의될 수 있다. 예를 들어, 제1 NMOSFET 영역(NR1)과 제1 PMOSFET 영역(PR1) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제2 PMOSFET 영역(PR2)과 제2 NMOSFET 영역(NR2) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제2 트렌치(TR2)는 필드 영역(FR) 상에 제공될 수 있다.
각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제1 활성 패턴들(AP1)이 제공될 수 있다. 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다.
기판(100)의 상부에 형성된 제1 트렌치(TR1)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제공될 수 있다. 제2 활성 패턴(AP2)은 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제공될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)에 비해 얕을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2e 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 복수 개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2)의 상부에 복수 개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다.
제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥면 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 게르마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 게르마늄(Ge) 농도를 가질 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다.
제1 반도체 층(SEL1)은, 기판(100)과 제2 반도체 층(SEL2) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제2 반도체 층(SEL2) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 적층 결함은 제1 리세스(RS1)의 바닥면에서 쉽게 발생될 수 있다. 따라서 적층 결함을 방지하기 위해서는, 제1 리세스(RS1)의 바닥면에 인접하는 제1 반도체 층(SEL1)의 두께가 상대적으로 큰 것이 바람직할 수 있다.
제1 반도체 층(SEL1)은, 희생층들(SAL)을 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 다시 말하면, 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 2a를 다시 참조하면, 제1 PMOSFET 영역(PR1) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 2e를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 로직 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
도 1 및 도 2a 내지 도 2e를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2e 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 2b를 다시 참조하면, 제1 NMOSFET 영역(NR1) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 각각 실리콘 산화막을 포함할 수 있다.
제1 싱글 하이트 셀(SHC1) 그리고 제2 싱글 하이트 셀(SHC2) 각각의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 서로 인접하는 로직 셀들을 분리시킬 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는, 분리 구조체(DB)에 인접하는 희생층들(SAL)을 더 포함할 수 있다. 희생층들(SAL)은, 서로 이격되어 적층될 수 있다. 희생층들(SAL)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 각각 동일한 레벨에 위치할 수 있다. 분리 구조체(DB)는 희생층들(SAL)을 관통할 수 있다.
희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다. 희생층(SAL)의 게르마늄의 농도는, 앞서 설명한 제1 반도체 층(SEL1)의 게르마늄의 농도보다 높을 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120)을 덮는 제1 식각 정지막(ESL1)이 제공될 수 있다. 일 예로, 제1 식각 정지막(ESL1)은 알루미늄 질화물, 실리콘 질화물 또는 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
제1 식각 정지막(ESL1) 상에 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제3 및 제4 층간 절연막들(130, 140)은 각각 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)과 제3 층간 절연막(130) 사이에 제1 식각 정지막(ESL1)이 개재될 수 있다. 다른 예로, 제1 식각 정지막(ESL1)은 제2 층간 절연막(120)과 제3 층간 절연막(130) 사이에 제공되지 않고 생략될 수 있다.
제3 층간 절연막(130), 제1 식각 정지막(ESL1), 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은 게이트 전극(GE)과 후술할 제2 하부 배선(M1_I) 사이에 개재될 수 있다.
활성 콘택(AC)은 제1 도전 패턴(FM1) 및 제1 도전 패턴(FM1)의 일부분을 감싸는 제1 배리어 패턴(BM1)을 포함할 수 있다. 게이트 콘택(GC)은 제2 도전 패턴(FM2) 및 제2 도전 패턴(FM2)을 감싸는 제2 배리어 패턴(BM2)을 포함할 수 있다. 예를 들어, 제1 및 제2 도전 패턴들(FM1, FM2) 각각은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 측벽의 일부분 그리고 바닥면을 덮을 수 있다. 제2 배리어 패턴(BM2)은 제2 도전 패턴(FM2)의 측벽들 및 바닥면을 덮을 수 있다. 제1 및 제2 배리어 패턴들(BM1, BM2) 각각은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제1 배리어 패턴(BM1)의 상부가 리세스됨으로써 에어 갭(AG)이 형성될 수 있다. 평면적 관점에서, 에어 갭(AG)은 제1 도전 패턴(FM1)을 둘러쌀 수 있다. 에어 갭(AG)은 제1 도전 패턴(FM1)에 인접하는 빈 공간일 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 및 제4 층간 절연막(140) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(M1_R), 제2 하부 배선들(M1_I) 및 하부 비아들(VI1)을 포함할 수 있다. 제1 및 제2 하부 배선들(M1_R, M1_I)은 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(M1_R) 각각은 파워 배선일 수 있다. 제1 하부 배선(M1_R)에는 드레인 전압(VDD) 또는 소스 전압(VSS)이 제공될 수 있다. 제1 및 제2 하부 배선들(M1_R, M1_I)은 제4 층간 절연막(140) 내에 배치될 수 있다.
도 1을 참조하면, 제1 싱글 하이트 셀(SHC1)에 제1 방향(D1)으로 연장되는 제1 셀 경계(BD1)가 정의될 수 있다. 제1 셀 경계(BD1)의 반대편에 제1 방향(D1)으로 연장되는 제2 셀 경계(BD2)가 정의될 수 있다. 제1 싱글 하이트 셀(SHC1)에 제2 방향(D2)으로 연장되는 제3 셀 경계(BD3)가 정의될 수 있다. 제3 셀 경계(BD3)의 반대편에 제2 방향(D2)으로 연장되는 제4 셀 경계(BD4)가 정의될 수 있다.
제3 셀 경계(BD3) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(M1_R)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(M1_R)은 제3 셀 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제4 셀 경계(BD4) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(M1_R)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(M1_R)은, 제4 셀 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(M1_I)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(M1_R)과 소스 전압(VSS)이 인가되는 제1 하부 배선(M1_R) 사이에 제1 방향(D1)을 따라 배치될 수 있다.
하부 비아들(VI1)은, 제1 하부 배선들(M1_R) 및 제2 하부 배선들(M1_I) 아래에 제공될 수 있다. 하부 비아들(VI1)은 활성 콘택들(AC)과 제1 및 제2 하부 배선들(M1_R, M1_I) 사이에 각각 개재될 수 있다. 하부 비아들(VI1)은 제3 층간 절연막(130) 및 제1 식각 정지막(ESL1)을 관통하여 활성 콘택들(AC)에 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 하부 배선(M1_R 또는 M1_I)과 그 아래의 하부 비아(VI1)는, 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 하부 배선(M1_R 또는 M1_I) 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
게이트 커팅 패턴들(CT)이 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 배치될 수 있다. 게이트 커팅 패턴들(CT)이 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 제1 방향(D1)으로의 경계 상에 배치될 수 있다. 게이트 커팅 패턴들(CT)은 제3 경계(BD3)를 따라 상기 제1 피치로 배열될 수 있다. 게이트 커팅 패턴들(CT)은 제4 경계(BD4)를 따라 상기 제1 피치로 배열될 수 있다. 평면적 관점에서, 제3 및 제4 경계들(BD3, BD4) 상의 게이트 커팅 패턴들(CT)은 게이트 전극들(GE) 상에 각각 중첩되게 배치될 수 있다. 게이트 커팅 패턴들(CT)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)은, 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE)과 게이트 커팅 패턴(CT)에 의해 분리될 수 있다. 제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)과 그와 제1 방향(D1)으로 정렬된 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE) 사이에 게이트 커팅 패턴(CT)이 개재될 수 있다. 다시 말하면, 제1 방향(D1)으로 연장되는 게이트 전극(GE)이 게이트 커팅 패턴들(CT)에 의해 복수 개의 게이트 전극들(GE)로 분리될 수 있다.
제4 층간 절연막(140)을 덮는 제2 식각 정지막(ESL2)이 제공될 수 있다. 일 예로, 제2 식각 정지막(ESL2)은 알루미늄 질화물, 실리콘 질화물 또는 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 제2 식각 정지막(ESL2) 상에 제5 층간 절연막(150)이 제공될 수 있다. 일 예로, 제5 층간 절연막(150)은 실리콘 산화막을 포함할 수 있다. 제2 식각 정지막(ESL2)은 제4 층간 절연막(140) 및 제5 층간 절연막(150) 사이에 개재될 수 있다.
제5 층간 절연막(150) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I) 및 상부 비아들(VI2)을 포함할 수 있다. 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 상부 비아들(VI2)은 상부 배선들(M2_I) 아래에 제공될 수 있다. 상부 비아들(VI2)은 하부 배선들(M1_R, M1_1)과 상부 배선들(M2_I) 사이에 각각 개재될 수 있다. 상부 비아(VI2)는 제2 식각 정지막(ESL2)을 관통하여 제1 금속 층(M1)과 전기적으로 연결될 수 있다.
제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 하부 배선들(M1_R, M1_I)과 제2 금속 층(M2)의 상부 배선들(M2_I)은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 하부 배선들(M1_R, M1_I)과 상부 배선들(M2_I)은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 상부 비아들(VI2) 및 하부 비아들(VI1) 또한 각각 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다.
본 발명의 일 실시예로, 도시되지는 않았지만, 제5 층간 절연막(150) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 제공될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 3a 및 도 3b를 참조하여 에어 갭(AG) 및 하부 비아(VI1)에 대해 상세히 설명한다.
도 3a를 참조하면, 제1 도전 패턴(FM1)의 상부 측벽에 인접한 에어 갭(AG)이 제공될 수 있다. 일 예로, 에어 갭(AG)은 제1 도전 패턴(FM1)의 상부 측벽, 제1 배리어 패턴(BM1)의 상면 및 제1 식각 정지막(ESL1)의 바닥면에 의해 정의될 수 있다. 제1 배리어 패턴(BM1)의 상면은 제1 도전 패턴(FM1)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 하부 측벽과 바닥면을 둘러쌀 수 있다. 제1 배리어 패턴(BM1)에 의해 제1 도전 패턴(FM1)의 상부 측벽이 노출될 수 있다.
일 예로, 제1 배리어 패턴(BM1)의 상면은 게이트 전극(GE)의 제4 부분(PO4)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 배리어 패턴(BM1)의 상면은 게이트 전극(GE)의 제4 부분(PO4)의 상면보다 높은 레벨에 위치할 수 있다. 에어 갭(AG)은 제1 도전 패턴(FM1)과 게이트 콘택(GC) 사이에 제공될 수 있다. 에어 갭(AG)은 게이트 콘택(GC)에 제2 방향(D2)으로 인접할 수 있다.
도 3b를 참조하면, 하부 비아(VI1)는 제1 도전 패턴(FM1)의 상면 상의 몸체부(BOP) 및 몸체부(BOP)의 바닥면으로부터 에어 갭(AG)을 향하는 방향으로 돌출되는 제1 돌출부(PTP1)를 포함할 수 있다. 하부 비아(VI1)의 몸체부(BOP)는 제1 식각 정지막(ESL1)을 관통할 수 있다. 하부 비아(VI1)의 제1 돌출부(PTP1)는 몸체부(BOP)의 바닥면으로부터 제1 배리어 패턴(BM1)의 상면을 향해 돌출될 수 있다. 제1 돌출부(PTP1)는 제1 배리어 패턴(BM1)의 상면과 접촉할 수 있다. 제1 돌출부(PTP1)는 제1 도전 패턴(FM1)의 상부 측벽과 접촉할 수 있다.
도 3a 및 도 3b를 참조하면, 게이트 콘택(GC)의 상면은 제3 층간 절연막(130)의 상면과 공면을 이룰 수 있다. 하부 비아(VI1)의 몸체부(BOP)의 상면은 제3 층간 절연막(130)의 상면과 공면을 이룰 수 있다. 게이트 콘택(GC)의 상면과 하부 비아(VI1)의 상면은 공면을 이룰 수 있다.
도 1을 참조하면, 하부 비아(VI1)의 제1 돌출부(PTP1)는 에어 갭(AG)에 제1 방향(D1)으로 인접할 수 있다. 하부 비아(VI1)는 게이트 콘택(GC)으로부터 제1 방향(D1)으로 오프셋될 수 있다. 즉, 하부 비아(VI1)는 게이트 콘택(GC)으로부터 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 다시 말하면, 하부 비아(VI1)는 게이트 콘택(GC)으로부터 대각선 방향으로 이격될 수 있다. 이로써, 하부 비아(VI1)와 게이트 콘택(GC) 사이의 쇼트를 방지할 수 있다. 일 예로, 제1 싱글 하이트 셀(SHC1) 상에서 게이트 콘택(GC)은 제1 PMOSFET 영역(PR1)과 수직적으로 중첩되고, 하부 비아(VI1)는 필드 영역(FR)과 수직적으로 중첩될 수 있다. 다른 예로, 게이트 콘택(GC)은 제1 PMOSFET 영역(PR1)과 수직적으로 중첩되고, 하부 비아(VI1)는 제1 NMOSFET 영역(NR1)과 수직적으로 중첩될 수 있다. 제2 싱글 하이트 셀(SHC2) 상에서, 게이트 콘택(GC)은 필드 영역(FR)과 수직적으로 중첩되고, 하부 비아(VI1)는 제2 PMOSFET 영역(PR2) 또는 제2 NMOSFET 영역(NR2)과 수직적으로 중첩될 수 있다.
본 발명에 따르면, 제1 배리어 패턴(BM1)의 상부가 리세스됨으로써 제1 도전 패턴(FM1)의 상부 측벽에 인접한 에어 갭(AG)이 제공될 수 있다. 이에 따라, 활성 콘택(AC)과 이에 인접하는 게이트 콘택(GC) 사이의 쇼트를 방지할 수 있다. 또한, 에어 갭(AG)이 형성됨으로써 활성 콘택(AC)과 게이트 콘택(GC) 사이의 기생 커패시턴스가 감소할 수 있다. 이에 더하여, 활성 콘택(AC)에 전기적으로 연결되는 하부 비아(VI1)는 에어 갭(AG)을 향하는 방향으로 돌출되어 제1 도전 패턴(FM1)의 상부 측벽과 접촉하는 제1 돌출부(PTP1)를 포함할 수 있다. 이에 따라, 하부 비아(VI1)와 활성 콘택(AC) 사이의 저항이 감소할 수 있다. 또한, 하부 비아(VI1)는 게이트 콘택(GC)으로부터 제1 방향(D1)으로 오프셋되는 위치에 배치되므로 제1 돌출부(PTP1)와 게이트 콘택(GC) 사이의 쇼트를 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 4a 내지 도 9d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 각각 도 1의 A-A'선에 따른 단면도들이다. 도 6b, 도 7b, 도 8b 및 도 9b는 각각 도 1의 B-B'선에 따른 단면도들이다. 도 6c, 도 7c, 도 8c 및 도 9c는 각각 도 1의 D-D'선에 따른 단면도들이다. 도 4b, 도 5b, 도 6d, 도 7d, 도 8d 및 도 9d는 각각 도 1의 E-E'선에 따른 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)의 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 제1 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 PMOSFET 영역(PR1) 및 제2 PMOSFET 영역(PR2) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 상에 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은, 그의 상부에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막이 형성될 수 있다. 희생층들(SAL)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 일정한 피치로 제2 방향(D2)을 따라 배열되도록 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 6a 내지 도 6d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 리세스될 수 있다 (도 6c 참조).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제2 활성 패턴(AP2)의 상부의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 반도체 층(SEL1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 층(SEL1) 상에 제2 SEG 공정을 수행하여, 제2 반도체 층(SEL2)이 형성될 수 있다. 제2 반도체 층(SEL2)은 제1 리세스(RS1)를 완전히 채우도록 형성될 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 상기 제1 및 제2 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다. 제2 소스/드레인 패턴(SD2)과 희생층들(SAL) 사이에 내측 스페이서들(IP)이 각각 형성될 수 있다.
도 7a 내지 도 7d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴(PP)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간들이 형성될 수 있다. 희생 패턴들(PP) 중 일부는 제거되지 않을 수 있다. 구체적으로, 제거되지 말아야 할 희생 패턴들(PP) 상에 마스크막을 형성함으로써, 이들이 제거되지 않고 잔류할 수 있다. 제1 빈 공간을 통해 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 희생층들(SAL)이 노출될 수 있다.
제1 빈 공간을 통해 노출된 희생층들(SAL)이 선택적으로 제거될 수 있다. 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 게르마늄 농도를 갖는 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 게르마늄 농도가 10 at%보다 큰 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 게르마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다. 한편, 제1 및 제2 PMOSFET 영역들(PR1, PR2)의 제1 소스/드레인 패턴(SD1)은, 상대적으로 낮은 게르마늄의 농도를 갖는 제1 반도체 층(SEL1)으로 인해 상기 식각 공정 동안 보호될 수 있다.
희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제2 빈 공간들이 형성될 수 있다. 제2 빈 공간들은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 정의될 수 있다.
제1 및 제2 빈 공간들 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은 제1 및 제2 빈 공간들을 채우도록 형성될 수 있다. 구체적으로, 게이트 전극(GE)은, 제2 빈 공간들을 채우는 제1 내지 제3 부분들(PO1, PO2, PO3)을 포함할 수 있다. 게이트 전극(GE)은, 제1 빈 공간을 채우는 제4 부분(PO4)을 더 포함할 수 있다. 게이트 전극(GE)을 관통하는 게이트 커팅 패턴(CT)이 형성될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)을 형성하는 것은 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하는 콘택 홀(CNH)을 형성하는 것, 콘택 홀(CNH)의 내측벽을 따라 예비 배리어 패턴(PBM)을 컨포멀하게 형성하는 것 및 콘택 홀(CNH)의 잔부를 채우는 제1 도전 패턴(FM1)을 형성하는 것을 포함할 수 있다.
제2 층간 절연막(120), 잔류하는 희생 패턴(PP), 및 희생 패턴(PP) 아래의 활성 패턴(AP1 또는 AP2)의 상부를 관통하는 분리 구조체(DB)가 형성될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
도 8a 내지 도 8d를 참조하면, 예비 배리어 패턴(PBM)의 상부를 식각함으로써 제1 도전 패턴(FM1)에 인접한 에어 갭(AG)이 형성될 수 있다. 에어 갭(AG)은 예비 배리어 패턴(PBM)을 선택적으로 식각하는 건식 식각 공정을 이용함으로써 형성될 수 있다. 예비 배리어 패턴(PBM)의 상부가 식각되어 제1 도전 패턴(FM1)의 바닥면 및 측벽의 일부분을 감싸는 제1 배리어 패턴(BM1)이 형성될 수 있다. 제1 배리어 패턴(BM1)의 상면은 제1 도전 패턴(FM1)의 상면보다 낮은 레벨에 위치할 수 있다.
도 9a 내지 도 9d를 참조하면, 제2 층간 절연막(120)을 덮는 제1 식각 정지막(ESL1)이 형성될 수 있다. 일 예로, 제1 식각 정지막(ESL1)은 PECVD와 같이 스텝 커버리지 특성이 낮은 증착 공정을 이용하여 형성될 수 있다. 이에 따라, 에어 갭(AG) 내에 제1 식각 정지막(ESL1)이 형성되지 않을 수 있다. 제1 식각 정지막(ESL1) 상에 제3 층간 절연막(130)이 형성될 수 있다.
제3 층간 절연막(130) 및 제1 식각 정지막(ESL1)을 관통하여 활성 콘택들(AC)에 전기적으로 연결되는 하부 비아들(VI1)이 형성될 수 있다. 하부 비아들(VI1)은 에어 갭(AG)의 일부분을 채울 수 있다. 하부 비아(VI1)는 제1 배리어 패턴(BM1)의 상면과 접촉할 수 있다.
제3 층간 절연막(130) 및 제1 식각 정지막(ESL1)을 관통하여 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다. 상기 에어 갭(AG)은 게이트 콘택(GC)에 제2 방향(D2)으로 인접할 수 있다. 하부 비아(VI1)는 게이트 콘택(GC)으로부터 제1 방향(D1)으로 오프셋될 수 있다.
도 1 및 도 2a 내지 도 2e를 다시 참조하면, 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제1 및 제2 하부 배선들(M1_R, M1_I)이 형성될 수 있다. 결과적으로, 제3 및 제4 층간 절연막들(130, 140) 내에 제1 금속 층(M1)이 형성될 수 있다.
제4 층간 절연막(140)을 덮는 제2 식각 정지막(ESL2)이 형성될 수 있다. 제2 식각 정지막(ESL2) 상에 제5 층간 절연막(150)이 형성될 수 있다. 제5 층간 절연막(150) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 11a 내지 도 11d는 각각 도 10의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 12은 도 11a의 M 영역을 확대한 단면도이다. 본 실시예에서는, 도 1, 도 2a 내지 도 2e, 도 3a 및 도 3b를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고 차이점에 대해 상세히 설명한다.
도 10, 도 11a 내지 도 11d 및 도 12를 참조하면, 제1 식각 정지막(ESL1)이 에어 갭(AG) 내로 연장될 수 있다. 제1 식각 정지막(ESL1)은 에어 갭(AG)의 잔부를 채울 수 있다. 제1 식각 정지막(ESL1)은 제2 층간 절연막(120) 상에서 수평적으로 연장되는 연장부(EXP) 및 연장부(EXP)로부터 에어 갭(AG) 및 제1 배리어 패턴(BM1)을 향하는 방향으로 돌출되는 제2 돌출부(PTP2)를 포함할 수 있다. 제2 돌출부(PTP2)는 제1 배리어 패턴(BM1)의 상면과 접촉할 수 있다. 제2 돌출부(PTP2)는 제1 도전 패턴(FM1)의 상부 측벽과 접촉할 수 있다. 평면적 관점에서, 제2 돌출부(PTP2)는 제1 도전 패턴(FM1)을 둘러쌀 수 있다. 제2 돌출부(PTP2)는 제1 도전 패턴(FM1)과 게이트 콘택(GC) 사이에 제공될 수 있다. 제2 돌출부(PTP2)는 게이트 콘택(GC)과 제2 방향(D2)으로 인접하고, 하부 비아(VI1)와 제1 방향(D1)으로 인접할 수 있다.
도 13a 내지 도 13e는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다. 본 실시예에서는, 도 1, 도 2a 내지 도 2e, 도 3a 및 도 3b를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고 차이점에 대해 상세히 설명한다.
도 1 및 도 13a 내지 도 13e를 참조하면, 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)이 정의될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
게이트 전극(GE)과 제1 및 제2 채널 패턴들(CH1, CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 구체적으로, 게이트 절연막(GI)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 적어도 하나의 제1 측벽(SW1) 그리고 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 적어도 하나의 제2 측벽(SW2)을 컨포멀하게 덮을 수 있다.
기판(100) 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120)을 덮는 제1 식각 정지막(ESL1)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120) 그리고 제1 식각 정지막(ESL1)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다.
제1 식각 정지막(ESL1) 상에 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 제공될 수 있다. 제3 및 제4 층간 절연막들(130, 140) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 및 제2 하부 배선들(M1_R, M1_I) 및 하부 비아들(VI1)을 포함할 수 있다.
제3 층간 절연막(130), 제1 식각 정지막(ESL1), 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제4 층간 절연막(140)을 덮는 제2 식각 정지막(ESL2)이 제공될 수 있다. 제2 식각 정지막(ESL2) 상에 제5 층간 절연막(150)이 제공될 수 있다. 제5 층간 절연막(150) 내에 제2 금속 층(M2)이 제공될 수 있다.
활성 콘택(AC), 게이트 콘택(GC), 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2e, 도 3a 및 도 3b를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에서 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역;
    상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 상의 제1 채널 패턴;
    상기 제1 채널 패턴에 연결되는 소스/드레인 패턴;
    상기 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택, 상기 활성 콘택은 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽의 일부분 및 바닥면을 둘러싸는 제1 배리어 패턴을 포함하고;
    상기 제1 채널 패턴을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극에 전기적으로 연결되는 게이트 콘택;
    상기 제1 도전 패턴의 상기 측벽에 인접하며 상기 제1 배리어 패턴 상에 제공되는 에어 갭; 및
    상기 활성 콘택 상에 제공되는 하부 비아를 포함하되,
    상기 하부 비아는 상기 에어 갭에 상기 제1 방향으로 인접하고,
    상기 에어 갭은 상기 게이트 콘택과 상기 제1 도전 패턴 사이에 제공되는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판 상에서 상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제공되는 필드 영역을 더 포함하되,
    상기 게이트 콘택은 상기 PMOSFET 영역과 수직적으로 중첩되고,
    상기 하부 비아는 상기 필드 영역과 수직적으로 중첩되는 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 콘택은 상기 제1 방향에 교차하는 제2 방향으로 상기 에어 갭에 인접하고,
    상기 하부 비아는 상기 게이트 콘택으로부터 상기 제1 방향으로 오프셋되는 반도체 소자.
  4. 제1항에 있어서,
    상기 하부 비아는 상기 제1 도전 패턴 상의 몸체부; 및
    상기 몸체부로부터 상기 에어 갭을 향해 돌출되는 돌출부를 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 배리어 패턴의 상면은 상기 제1 도전 패턴의 상면보다 낮은 레벨에 위치하고,
    상기 돌출부는 상기 제1 배리어 패턴의 상기 상면과 접촉하는 반도체 소자.
  6. 제4항에 있어서,
    상기 돌출부는 상기 제1 도전 패턴의 상부 측벽과 접촉하며, 상기 에어 갭에 상기 제1 방향으로 인접하는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 콘택의 상면은 상기 하부 비아의 상면과 공면을 이루는 반도체 소자.
  8. 제1항에 있어서,
    상기 게이트 콘택은 상기 PMOSFET 영역과 수직적으로 중첩되고,
    상기 하부 비아는 상기 NMOSFET 영역과 수직적으로 중첩되는 반도체 소자.
  9. 제1항에 있어서,
    상기 활성 콘택 상에 제공되는 식각 정지막을 더 포함하되,
    상기 하부 비아는 상기 식각 정지막을 관통하고,
    상기 에어 갭은 상기 식각 정지막에 의해 정의되는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 채널 패턴은 서로 이격되어 수직적으로 적층된 반도체 패턴들을 포함하고,
    상기 게이트 전극은 상기 반도체 패턴들을 둘러싸는 반도체 소자.


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