TW202249183A - 半導體裝置 - Google Patents

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TW202249183A
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TW
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electrode
active
gate
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TW111100108A
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李斗鉉
申憲宗
金善培
郭玟燦
朴珍煐
朴賢鎬
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置可包括：主動圖案，位於基板上；源極/汲極圖案，位於主動圖案上；通道圖案，連接至源極/汲極圖案；閘極電極，位於通道圖案上；主動接觸件，位於源極/汲極圖案上；第一下部內連線，位於閘極電極上；以及第二下部內連線，位於主動接觸件上且處於與第一下部內連線相同的水平高度。閘極電極可包括電極主體部分及電極突出部分，其中電極突出部分自電極主體部分的頂表面突出且與其上的第一下部內連線接觸。主動接觸件可包括接觸件主體部分及接觸件突出部分，其中接觸件突出部分自接觸件主體部分的頂表面突出且與其上的第二下部內連線接觸。

Description

半導體裝置
本發明概念是有關於半導體裝置，且特別是有關於包括場效電晶體的半導體裝置。 [相關申請案的交叉參考]
本申請案主張於2021年6月1日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0070658號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
半導體裝置包括由金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOS-FET）組成的積體電路。為滿足對具有小圖案大小及簡化設計規則的半導體裝置的日益增長的需求，MOS-FET正在被積極地按比例減小。MOS-FET的按比例減小可能導致半導體裝置的操作性質的劣化。正在進行各種研究，以克服與半導體裝置的按比例減小相關聯的技術限制，並達成高效能半導體裝置。
本發明概念的一些示例性實施例提供一種具有改善的電性特性的半導體裝置。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：主動圖案，位於基板上；源極/汲極圖案，位於所述主動圖案上；通道圖案，連接至所述源極/汲極圖案；閘極電極，位於所述通道圖案上；主動接觸件，位於所述源極/汲極圖案上；第一下部內連線，位於所述閘極電極上；以及第二下部內連線，其位於所述主動接觸件上且處於與所述第一下部內連線相同的水平高度。所述閘極電極可包括電極主體部分及電極突出部分，其中所述電極突出部分自所述電極主體部分的頂表面突出，且與所述第一下部內連線的底表面接觸。所述主動接觸件可包括接觸件主體部分及接觸件突出部分，其中所述接觸件突出部分自所述接觸件主體部分的頂表面突出，且與所述第二下部內連線的底表面接觸。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：主動圖案，位於基板上；源極/汲極圖案，位於所述主動圖案上；通道圖案，連接至所述源極/汲極圖案；閘極電極，位於所述通道圖案上；主動接觸件，位於所述源極/汲極圖案上；第一下部內連線，位於所述閘極電極上；以及第二下部內連線，其位於所述主動接觸件上且處於與所述第一下部內連線相同的水平高度。所述閘極電極可包括電極主體部分及電極突出部分，其中所述電極突出部分自所述電極主體部分的頂表面突出，且與所述第一下部內連線的底表面接觸。所述電極突出部分可包括階梯式結構，在所述階梯式結構處，所述電極突出部分的側表面的斜率不連續地改變。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：基板，包括在第一方向上彼此相鄰的P型金屬氧化物半導體場效電晶體（P type metal oxide semiconductor FET，PMOSFET）區及N型金屬氧化物半導體場效電晶體（N type metal oxide semiconductor FET，NMOSFET）區；第一主動圖案及第二主動圖案，分別設置於所述PMOSFET區及所述NMOSFET區上；第一源極/汲極圖案及第二源極/汲極圖案，分別設置於所述第一主動圖案及所述第二主動圖案上；主動接觸件，分別位於所述第一源極/汲極圖案及所述第二源極/汲極圖案上；第一通道圖案及第二通道圖案，分別連接至所述第一源極/汲極圖案及所述第二源極/汲極圖案，所述第一通道圖案及所述第二通道圖案中的每一通道圖案包括依序堆疊且被隔離而免於彼此直接接觸的第一半導體圖案、第二半導體圖案及第三半導體圖案；第一閘極電極及第二閘極電極，各自在所述第一方向上延伸以與所述第一主動圖案及所述第二主動圖案交叉，所述第一閘極電極及所述第二閘極電極中的每一閘極電極包括夾置於所述基板與所述第一半導體圖案之間的第一部分、夾置於所述第一半導體圖案與所述第二半導體圖案之間的第二部分、夾置於所述第二半導體圖案與所述第三半導體圖案之間的第三部分、及位於所述第三半導體圖案上的第四部分；第一閘極絕緣層及第二閘極絕緣層，所述第一閘極絕緣層夾置於所述第一通道圖案與所述第一閘極電極之間，所述第二閘極絕緣層夾置於所述第二通道圖案與所述第二閘極電極之間；第一閘極間隔件及第二閘極間隔件，分別位於所述第一閘極電極及所述第二閘極電極的側表面上；第一金屬層，位於所述第一閘極電極及所述第二閘極電極上，所述第一金屬層包括第一下部內連線；以及第二金屬層，設置於所述第一金屬層上，所述第二金屬層包括分別電性連接至所述第一內連線的第二內連線。所述主動接觸件中的每一者可包括接觸件主體部分及接觸件突出部分，所述接觸件突出部分自所述接觸件主體部分的頂表面突出且與所述第一內連線中的對應第一內連線的底表面接觸。所述第一閘極電極及所述第二閘極電極中的每一者可包括電極主體部分及電極突出部分，所述電極突出部分自所述電極主體部分的頂表面突出且與所述第一內連線中的單獨的第一內連線的底表面接觸。
現將參照其中示出了一些示例性實施例的附圖更全面地闡述本發明概念的示例性實施例。
圖1是示出根據本發明概念的一些示例性實施例的半導體裝置的平面圖。圖2A至圖2E是分別沿著圖1的線A-A'、B-B'、C-C'、D-D'及E-E'截取的剖視圖。圖3A是示出圖1的區Q的透視圖。圖3B是示出圖2C的區P的放大圖。圖3C是示出圖2D的區R的放大圖。圖3D及圖3E是示出圖2A的區S的放大圖。
參照圖1及圖2A至圖2E，在基板100上可設置有邏輯單元LC。在邏輯單元LC上可設置有構成邏輯電路的邏輯電晶體。基板100可為由矽、鍺、矽-鍺、化合物半導體材料或類似物形成或者包含矽、鍺、矽-鍺、化合物半導體材料或類似物的半導體基板。在一些示例性實施例中，基板100可為矽基板。
邏輯單元LC可包括PMOSFET區PR及NMOSFET區NR。PMOSFET區PR及NMOSFET區NR可由形成於基板100的上部部分中的第二溝槽TR2界定。換言之，第二溝槽TR2可被置於PMOSFET區PR與NMOSFET區NR之間。PMOSFET區PR與NMOSFET區NR可藉由第二溝槽TR2夾置於其間而在第一方向D1上彼此間隔開。基板100可被稱為包括PMOSFET區PR及NMOSFET區NR，其中如圖所示，PMOSFET區PR與NMOSFET區NR在第一方向D1上彼此相鄰。
第一主動圖案AP1及第二主動圖案AP2可由形成於基板100的上部部分中的第一溝槽TR1界定。第一主動圖案AP1及第二主動圖案AP2可分別設置於PMOSFET區PR及NMOSFET區NR上。第一溝槽TR1可淺於第二溝槽TR2。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向上突出的部分。第一主動圖案AP1及第二主動圖案AP2可被稱為位於基板100「上」。
裝置隔離層ST可被設置成填充第一溝槽TR1及第二溝槽TR2。裝置隔離層ST可由氧化矽形成或者包含氧化矽。第一主動圖案AP1及第二主動圖案AP2的上部部分可在裝置隔離層ST上方垂直地突出（例如，參見圖2D）。裝置隔離層ST可不覆蓋第一主動圖案AP1及第二主動圖案AP2的上部部分。裝置隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2的下部側表面。在裝置隔離層ST與第一主動圖案AP1及第二主動圖案AP2之間可設置有襯墊絕緣層。襯墊絕緣層可沿著第一溝槽TR1及第二溝槽TR2共形地設置。襯墊絕緣層可由例如SiN或SiON形成或者包含例如SiN或SiON。
第一主動圖案AP1可包括第一通道圖案CH1。第二主動圖案AP2可包括第二通道圖案CH2。如圖所示，第一通道圖案CH1及第二通道圖案CH2可理解為分別連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一通道圖案CH1及第二通道圖案CH2中的每一通道圖案可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可在垂直方向（即，第三方向D3）上彼此間隔開（例如，被隔離而免於彼此直接接觸）。
第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可由矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的至少一種形成或者包含矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的至少一種。在一些示例性實施例中，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可由晶體矽形成或者包含晶體矽。
在第一主動圖案AP1的上部部分中可形成有多個第一凹槽RS1。於第一凹槽RS1中可分別設置有第一源極/汲極圖案SD1，且第一源極/汲極圖案SD1可理解為位於第一主動圖案AP1上。第一源極/汲極圖案SD1可為第一導電類型（例如，p型）的雜質區。第一通道圖案CH1可夾置於每一對第一源極/汲極圖案SD1之間。換言之，每一對第一源極/汲極圖案SD1可藉由第一通道圖案CH1的堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3彼此連接，且第一通道圖案CH1可理解為連接至所述一對第一源極/汲極圖案SD1。
在第二主動圖案AP2的上部部分中可形成有多個第二凹槽RS2，且所述多個第二凹槽RS2可理解為位於第二主動圖案AP2上。於第二凹槽RS2中可分別設置有第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可為第二導電類型（例如，n型）的雜質區。第二通道圖案CH2可夾置於每一對第二源極/汲極圖案SD2之間。換言之，所述一對第二源極/汲極圖案SD2可藉由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3彼此連接，且第二通道圖案CH2可理解為連接至所述一對第二源極/汲極圖案SD2。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可理解為分別位於第一主動圖案AP1及第二主動圖案AP2上。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。作為實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有位於與第三半導體圖案SP3的頂表面實質上相同的水平高度的頂表面。然而，在一些示例性實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面可高於第三半導體圖案SP3的頂表面。
第一源極/汲極圖案SD1可包含晶格常數大於基板100中的半導體材料的晶格常數的半導體材料（例如，SiGe）。在此情況下，所述一對第一源極/汲極圖案SD1可在位於其間的第一通道圖案CH1上施加壓縮應力。第二源極/汲極圖案SD2可由與基板100相同的半導體材料（例如，Si）形成或者包含與基板100相同的半導體材料（例如，Si）。在一些示例性實施例中，第二源極/汲極圖案SD2可由單晶矽形成或者包含單晶矽。
第一源極/汲極圖案SD1中的每一者可包括依序堆疊的第一半導體層SEL1及第二半導體層SEL2。將參照圖2A闡述平行於第二方向D2截取的第一源極/汲極圖案SD1的截面形狀。
第一半導體層SEL1可覆蓋第一凹槽RS1的內表面。由於第一凹槽RS1的截面輪廓，第一半導體層SEL1可具有「U」形狀截面。第二半導體層SEL2可填充第一凹槽RS1被第一半導體層SEL1覆蓋的剩餘空間。第二半導體層SEL2的體積可大於第一半導體層SEL1的體積。換言之，第二半導體層SEL2的體積對第一源極/汲極圖案SD1的總體積的比率可大於第一半導體層SEL1的體積對第一源極/汲極圖案SD1的總體積的比率。
第一半導體層SEL1及第二半導體層SEL2中的每一者可由矽-鍺（SiGe）形成或者包含矽-鍺（SiGe）。詳細而言，第一半導體層SEL1可被設置成具有相對低的鍺濃度。在一些示例性實施例中，第一半導體層SEL1可被設置成僅包含矽（Si）而不包含鍺（Ge）。第一半導體層SEL1的鍺濃度可介於0原子%至10原子%的範圍內。
第二半導體層SEL2可被設置成具有相對高的鍺濃度。作為實例，第二半導體層SEL2的鍺濃度可介於30原子%至70原子%的範圍內。第二半導體層SEL2的鍺濃度可隨著在第三方向D3上的距離增加而增加。舉例而言，第二半導體層SEL2的鍺濃度在第一半導體層SEL1附近可為約40原子%，但是在其頂部水平高度處可為約60原子%。
第一半導體層SEL1及第二半導體層SEL2可包含雜質（例如，硼），允許第一源極/汲極圖案SD1具有p型導電性。在一些示例性實施例中，第二半導體層SEL2中的雜質濃度（以原子%計）可高於第一半導體層SEL1中的雜質濃度。
閘極電極GE（例如，第一閘極電極GE及第二閘極電極GE）可被設置成各自與第一主動圖案AP1及第二主動圖案AP2交叉，且各自在第一方向D1上延伸。閘極電極GE可在第二方向D2上以第一節距P1佈置。閘極電極GE中的每一者可與第一通道圖案CH1及第二通道圖案CH2在垂直方向上交疊，且因此可理解為位於第一通道圖案CH1及第二通道圖案CH2「上」。
閘極電極GE（例如，前述第一閘極電極GE及第二閘極電極GE中的每一閘極電極GE）可包括：第一部分P01，夾置於基板100與第一半導體圖案SP1之間；第二部分P02，夾置於第一半導體圖案SP1與第二半導體圖案SP2之間；第三部分P03，夾置於第二半導體圖案SP2與第三半導體圖案SP3之間；以及第四部分P04，位於第三半導體圖案SP3上。
返回參照圖2A，閘極電極GE在PMOSFET區PR上的第一部分P01、第二部分P02及第三部分P03可具有彼此不同的寬度。舉例而言，第三部分P03在第二方向D2上的最大寬度可大於第二部分P02在第二方向D2上的最大寬度。第一部分P01在第二方向D2上的最大寬度可大於第三部分P03在第二方向D2上的最大寬度。
返回參照圖2D，閘極電極GE可被設置成面對第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面、底表面及相對的側表面。換言之，根據一些示例性實施例的邏輯電晶體可為三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge channel field-effect transistor，MBCFET）），其中閘極電極GE被設置成三維地環繞通道圖案。
返回參照圖1及圖2A至圖2D，在閘極電極GE的第四部分P04的相對的側表面上可分別設置有一對閘極間隔件GS。閘極間隔件GS可沿著閘極電極GE且在第一方向D1上延伸。閘極間隔件GS可包括分別位於第一閘極電極GE及第二閘極電極GE的側表面上的第一閘極間隔件GS及第二閘極間隔件GS。閘極間隔件GS可由SiCN、SiCON或SiN中的至少一種形成或者包含SiCN、SiCON或SiN中的至少一種。在一些示例性實施例中，閘極間隔件GS可具有多層式結構，所述多層式結構包括選自SiCN、SiCON及SiN的至少兩種不同材料。
閘極電極GE與第一通道圖案CH1之間及閘極電極GE與第二通道圖案CH2之間可夾置有閘極絕緣層GI。閘極絕緣層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面、底表面及相對的側表面。閘極絕緣層GI可覆蓋位於閘極電極GE下方的裝置隔離層ST的頂表面（例如，參見圖2D）。閘極絕緣層GI可包括第一閘極絕緣層GI及第二閘極絕緣層GI，其中第一閘極絕緣層GI夾置於第一通道圖案CH1與第一閘極電極GE之間，且其中第二閘極絕緣層GI夾置於第二通道圖案CH2與第二閘極電極GE之間。
在一些示例性實施例中，閘極絕緣層GI可包括氧化矽層、氮氧化矽層及/或高介電常數（high-k）介電層。高k介電層可由介電常數高於氧化矽的介電常數的高k介電材料中的至少一種形成或者包含介電常數高於氧化矽的介電常數的高k介電材料中的至少一種。舉例而言，高k介電材料可包含氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、或鈮酸鉛鋅中的至少一種。在一些示例性實施例中，半導體裝置可包括使用負電容器的負電容（negative capacitance，NC）FET。舉例而言，閘極絕緣層GI可包括表現出鐵電性質的鐵電層及表現出順電性質的順電層。
鐵電層可具有負電容，且順電層可具有正電容。在其中二或更多個電容器串聯連接且每一電容器具有正電容的情形中，總電容可降至小於電容器中的每一者的電容的值。相比之下，在其中串聯連接的電容器中的至少一者具有負電容的情形中，串聯連接的電容器的總電容可具有正值且可大於每一電容的絕對值。
在其中具有負電容的鐵電層及具有正電容的順電層串聯連接的情形中，串聯連接的鐵電層與順電層的總電容可增加。由於總電容的此種增加，包括鐵電層的電晶體在室溫下可能具有小於60毫伏/十倍汲極電流（mV/decade）的次臨限擺幅（subthreshold swing，SS）。
鐵電層可具有鐵電性質。鐵電層可由例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦中的至少一者形成或者包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦中的至少一者。此處，氧化鉿鋯可為摻雜有鋯（Zr）的氧化鉿。作為另一選擇，氧化鉿鋯可為由鉿（Hf）、鋯（Zr）及/或氧（O）構成的化合物。
鐵電層可更包含摻雜劑。舉例而言，摻雜劑可包括鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及/或錫（Sn）中的至少一者。鐵電層中的摻雜劑的種類可相依於鐵電層中所包含的鐵電材料而變化。
在其中鐵電層包含氧化鉿的情形中，鐵電層中的摻雜劑可包括例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及/或釔（Y）中的至少一者。
在其中摻雜劑是鋁（Al）的情形中，鐵電層中的鋁的含量的範圍可介於3原子%（原子百分數）至8原子%。此處，作為摻雜劑的鋁的含量可為鋁原子的數目對鉿原子及鋁原子的總數目的比率。
在其中摻雜劑是矽（Si）的情形中，鐵電層中的矽的含量的範圍可介於2原子%至10原子%。在其中摻雜劑是釔（Y）的情形中，鐵電層中的釔的含量的範圍可介於2原子%至10原子%。在其中摻雜劑是釓（Gd）的情形中，鐵電層中的釓的含量的範圍可介於1原子%至7原子%。在其中摻雜劑是鋯（Zr）的情形中，鐵電層中的鋯的含量的範圍可介於50原子%至80原子%。
順電層可具有順電性質。順電層可由例如氧化矽及/或高k金屬氧化物中的至少一者形成或者包含例如氧化矽及/或高k金屬氧化物中的至少一者。可用作順電層的金屬氧化物可包括例如氧化鉿、氧化鋯及/或氧化鋁中的至少一者，但本發明概念不限於該些實例。
鐵電層與順電層可由相同的材料形成或者包含相同的材料。鐵電層可具有鐵電性質，但順電層可不具有鐵電性質。舉例而言，在其中鐵電層及順電層包含氧化鉿的情形中，鐵電層中的氧化鉿的晶體結構可不同於順電層中的氧化鉿的晶體結構。
僅當鐵電層的厚度在特定範圍中時，其可表現出鐵電性質。在一些示例性實施例中，鐵電層可具有介於0.5奈米（nm）至10奈米範圍的厚度，但是本發明的概念不限於此實例。由於與出現鐵電性質相關聯的臨界厚度相依於鐵電材料的種類而變化，因此鐵電層的厚度可相依於鐵電材料的種類而變化。
在一些示例性實施例中，閘極絕緣層GI可包括單一鐵電層。在一些示例性實施例中，閘極絕緣層GI可包括彼此間隔開的多個鐵電層。閘極絕緣層GI可具有其中多個鐵電層與多個順電層交替地堆疊的多層式結構。
閘極電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極絕緣層GI上且可與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3相鄰。第一金屬圖案可包含可用於調節電晶體的臨限電壓的功函數金屬。藉由調節第一金屬圖案的厚度及組成物，可達成具有所期望臨限電壓的電晶體。舉例而言，閘極電極GE的第一部分P01、第二部分P02及第三部分P03可由第一金屬圖案或功函數金屬構成。
第一金屬圖案可包括金屬氮化物層。舉例而言，第一金屬圖案可包含選自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）及氮（N）組成的群組的至少一種金屬。在一些示例性實施例中，第一金屬圖案可更包含碳（C）。第一金屬圖案可包括堆疊的多個功函數金屬層。
第二金屬圖案可包含電阻低於第一金屬圖案的金屬材料。舉例而言，第二金屬圖案可包含選自由鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）組成的群組的至少一種金屬。在一些示例性實施例中，閘極電極GE的第四部分P04可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。
返回參照圖2B，NMOSFET區NR上可設置有內部間隔件IP。內部間隔件IP可分別夾置於第二源極/汲極圖案SD2與閘極電極GE的第一部分P01、第二部分P02及第三部分P03之間。內部間隔件IP可與第二源極/汲極圖案SD2直接接觸。閘極電極GE的第一部分P01、第二部分P02及第三部分P03中的每一者可藉由內部間隔件IP與第二源極/汲極圖案SD2間隔開。內部間隔件IP可由SiN、SiCN或SiOCN中的至少一種形成或者包含SiN、SiCN或SiOCN中的至少一種。
基板100上可設置有第一層間絕緣層110。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110可覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。在第一層間絕緣層110上可設置有第二層間絕緣層113。在一些示例性實施例中，第一層間絕緣層110及第二層間絕緣層113可由氧化矽形成或者包含氧化矽。
在邏輯單元LC的兩側處可設置有在第二方向D2上彼此相對的一對分割結構DB。分割結構DB可在第一方向D1上延伸且平行於閘極電極GE。分割結構DB與和其相鄰的閘極電極GE之間的節距可等於第一節距P1。
分割結構DB可被設置成穿透第一層間絕緣層110及第二層間絕緣層113，且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分割結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分割結構DB可將邏輯單元LC的第一主動圖案AP1及第二主動圖案AP2與和其相鄰的另一邏輯單元的主動區分開。
在第一主動圖案AP1及第二主動圖案AP2中的每一者上可設置有與分割結構DB相鄰的犧牲層SAL。犧牲層SAL可堆疊成彼此間隔開。犧牲層SAL中的每一者可位於與閘極電極GE的第一部分P01、第二部分P02及第三部分P03中的對應一者相同的水平高度。分割結構DB可被設置成穿透犧牲層SAL。
在本說明書中，術語「水平高度（level）」可表示在垂直方向上距參考位置（例如，基板100在第三方向D3上的頂表面及/或底表面）的垂直高度及/或距離。因此，當第一元件在本文中被闡述為處於較第二元件高的水平高度處時，第一元件可在第三方向D3上較第二元件更遠離基板100的底表面。此外，當第一元件在本文中被闡述為處於較第二元件低的水平高度處時，第一元件可在第三方向D3上較第二元件更靠近基板100的底表面。此外，當第一元件在本文中被闡述為與第二元件處於相同或實質上相同的水平高度處時，第一元件可在第三方向D3上與第二元件同樣遠離/靠近基板100的底表面。
犧牲層SAL可由矽-鍺（SiGe）形成或者包含矽-鍺（SiGe）。犧牲層SAL中的每一者的鍺濃度可介於10原子%至30原子%的範圍內。犧牲層SAL的鍺濃度可高於上述第一半導體層SEL1的鍺濃度。
主動接觸件AC可被設置成穿透第一層間絕緣層110及第二層間絕緣層113，且可分別電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。一對主動接觸件AC可分別設置於閘極電極GE的兩側處。當在平面圖中觀察時，主動接觸件AC可為在第一方向D1上伸長的條形狀圖案。如圖2C中所示，佈置於第一方向D1上的主動接觸件AC可藉由夾置於其間的柵欄（fence）圖案111而彼此間隔開。如圖2C中所示，主動接觸件AC可位於第一源極/汲極圖案SD1及第二源極/汲極圖案SD2上。柵欄圖案111可由SiO 2、SiN、SiC、SiOC或AlO x中的至少一種形成或者包含SiO 2、SiN、SiC、SiOC或AlO x中的至少一種。
主動接觸件AC可為自對準接觸件。換言之，主動接觸件AC可使用閘極電極GE及閘極間隔件GS藉由自對準製程形成。舉例而言，主動接觸件AC可覆蓋閘極間隔件GS的側表面的至少一部分。
主動接觸件AC可包括導電圖案FM及包圍導電圖案FM的阻擋圖案BM。導電圖案FM可由金屬材料（例如，鋁、銅、鎢、鉬或鈷）中的至少一種形成或者包含金屬材料（例如，鋁、銅、鎢、鉬或鈷）中的至少一種。阻擋圖案BM可覆蓋導電圖案FM的側表面及底表面。在一些示例性實施例中，阻擋圖案BM可包括金屬層及金屬氮化物層。金屬層可由鈦、鉭、鎢、鎳、鈷或鉑中的至少一種形成或者包含鈦、鉭、鎢、鎳、鈷或鉑中的至少一種。金屬氮化物層可由氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）中的至少一種形成或者包含氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）中的至少一種。
在下文中，將參照圖3A及圖3B更詳細地闡述主動接觸件AC。主動接觸件AC可包括接觸件主體部分LB及接觸件突出部分LA。接觸件主體部分LB可為在第一方向D1上延伸的條形狀圖案且可具有位於第一高度的第一頂表面TS1。接觸件突出部分LA可具有在第三方向D3上自接觸件主體部分LB的第一頂表面TS1突出的形狀。接觸件突出部分LA可具有位於第二高度的第二頂表面TS2。接觸件突出部分LA的第二頂表面TS2可與第一金屬層M1（例如，第一下部內連線M1_I1的底表面）直接接觸。換言之，主動接觸件AC的頂表面可直接連接至第一下部內連線M1_I1，而無需在主動接觸件AC與第一下部內連線M1_I1之間夾置附加結構。因此，至少第一下部內連線M1_I1可理解為位於主動接觸件AC上。在一些示例性實施例中，主動接觸件AC可分別位於第一源極/汲極圖案SD1及第二源極/汲極圖案SD2上。主動接觸件AC中的每一者可包括接觸件主體部分LB及接觸件突出部分LA，接觸件突出部分LA自接觸件主體部分LB的頂表面突出且與第一下部內連線中的對應一者（例如，第一下部內連線M1_I1至第五下部內連線M1_I5中的對應一者）的底表面接觸。
第一金屬層M1可設置於第三層間絕緣層130中。第一金屬層M1可設置於第一閘極電極GE及第二閘極電極GE上。第一金屬層M1可包括第一下部內連線M1_I1至第五下部內連線M1_I5以及第六下部內連線M1_R1及第七下部內連線M1_R2（在本文中亦統稱為及/或單獨稱為「第一內連線」）。下部內連線M1_I1至M1_I5、M1_R1及M1_R2中的每一者可在第二方向D2上延伸以與邏輯單元LC交叉。在一些示例性實施例中，可對第六下部內連線M1_R1及第七下部內連線M1_R2施加汲極電壓VDD或源極電壓VSS。
如至少圖3A至圖3C中所示，接觸件突出部分LA可包括第一階梯式結構SK1，在所述第一階梯式結構SK1處，接觸件突出部分LA的側表面的斜率不連續地改變。作為實例，接觸件突出部分LA可包括凹陷的側表面。詳細而言，連接至接觸件主體部分LB的接觸件突出部分LA的下部側表面可由第一凹槽區RR1界定，且連接至第一下部內連線M1_I1的接觸件突出部分LA的上部側表面可由第二凹槽區RR2界定。第一凹槽區RR1及第二凹槽區RR2可為空的空間，所述空的空間藉由部分移除主動接觸件AC的上部部分而形成且不連接至第一金屬層M1。第一階梯式結構SK1可在第一凹槽區RR1與第二凹槽區RR2之間的邊界附近界定。第二層間絕緣層113可被設置成填充第一凹槽區RR1。在第二層間絕緣層113與接觸件主體部分LB之間可設置有襯墊絕緣層114，但是本發明的概念不限於此實例。第三層間絕緣層130可設置於第二層間絕緣層113上，以填充第二凹槽區RR2。第二凹槽區RR2可在用於形成第一下部內連線M1_I1的圖案化製程期間形成，且可與第一下部內連線M1_I1的側表面對準。作為實例，接觸件突出部分LA的第二頂表面TS2在第一方向D1上的寬度可實質上等於第一下部內連線M1_I1的底表面的寬度。
第三層間絕緣層130可延伸至下部內連線之間的區中。舉例而言，第三層間絕緣層130的底表面可低於第一金屬層M1的底表面。第二層間絕緣層113、第三層間絕緣層130及襯墊絕緣層114中的每一者可由SiO 2、SiN、SiC、SiOC或AlO x中的至少一種形成或者包含SiO 2、SiN、SiC、SiOC或AlO x中的至少一種。
接觸件主體部分LB及接觸件突出部分LA可被設置成其間不具有界面且形成單一物體。換言之，接觸件主體部分LB及接觸件突出部分LA可為由相同材料同時形成的結構的兩個部分（例如，單一整體材料的兩個部分）。阻擋圖案BM可自接觸件主體部分LB的側表面上的區延伸至接觸件突出部分LA的側表面上的區。
在下文中，將參照圖3A及圖3C更詳細地闡述閘極電極GE。閘極電極GE可包括閘極主體部分GB（在本文中亦稱為電極主體部分）及閘極突出部分GC（在本文中亦稱為電極突出部分）。閘極主體部分GB可為在第一方向D1上延伸的線形狀或條形狀圖案，且可具有位於第三高度的第三頂表面TS3。閘極突出部分GC可具有在第三方向D3上自閘極主體部分GB的第三頂表面TS3突出的形狀。閘極突出部分GC可具有位於第四高度的第四頂表面TS4。閘極突出部分GC的第四頂表面TS4可與第一金屬層M1（例如，第四下部內連線M1_I4的底表面）直接接觸。換言之，閘極電極GE的頂表面可直接連接至第四下部內連線M1_I4，而無需在閘極電極GE與第四下部內連線M1_I4之間夾置附加結構。在一些示例性實施例中，至少第四下部內連線M1_I4可理解為位於閘極電極GE上。在一些示例性實施例中，第一閘極電極GE及第二閘極電極GE中的每一者可包括：閘極主體部分GB；以及閘極突出部分GC，自閘極主體部分GB的頂表面突出，且與單獨的第一下部內連線（例如，第一下部內連線M1_I1至第五下部內連線M1_I5中的單獨一條）的底表面接觸。
如至少圖3A至圖3C中所示，閘極突出部分GC可包括第二階梯式結構SK2，在所述第二階梯式結構SK2處，閘極突出部分GC的側表面的斜率不連續地改變。作為實例，閘極突出部分GC可包括凹陷的側表面。詳細而言，連接至閘極主體部分GB的閘極突出部分GC的下部側表面可由第三凹槽區RR3界定，且連接至第四下部內連線M1_I4的閘極突出部分GC的上部側表面可由第四凹槽區RR4界定。第三凹槽區RR3及第四凹槽區RR4可為空的空間，所述空的空間藉由部分移除閘極電極GE的上部部分而形成且不連接至第一金屬層M1。第二階梯式結構SK2可在第三凹槽區RR3與第四凹槽區RR4之間的邊界附近界定。第二層間絕緣層113可被設置成填充第三凹槽區RR3。在第二層間絕緣層113與閘極主體部分GB之間可設置有襯墊絕緣層114，然而，本發明的概念不限於此實例。第三層間絕緣層130可設置於第二層間絕緣層113上，以填充第四凹槽區RR4。第四凹槽區RR4可在用於形成第四下部內連線M1_I4的圖案化製程期間形成，且可與第四下部內連線M1_I4的側表面對準。因此，閘極突出部分GC可包括與第四下部內連線M1_I4的側表面對準的側表面（例如，其至少部分地界定第四凹槽區RR4）。作為實例，閘極突出部分GC的第四頂表面TS4在第一方向D1上的寬度可實質上等於第四下部內連線M1_I4的底表面的寬度。
閘極主體部分GB及閘極突出部分GC可被設置成其間不具有界面且形成單一物體。換言之，閘極主體部分GB及閘極突出部分GC可為由相同材料同時形成的結構的兩個部分（例如，單一整體材料的兩個部分）。閘極絕緣層GI可自閘極主體部分GB的側表面上的區延伸至閘極突出部分GC的側表面上的區。
如圖3B中所示，主動接觸件AC的接觸件突出部分LA可與連接至第二下部內連線M1_I2的閘極電極GE的閘極突出部分GC相鄰。更詳細而言，連接至第一下部內連線M1_I1的接觸件突出部分LA的第二頂表面TS2可與連接至第二下部內連線M1_I2的閘極突出部分GC的第四頂表面TS4間隔開第一距離d1。第一下部內連線M1_I1及第二下部內連線M1_I2可為如下內連線：在與閘極電極GE的延伸方向交叉的方向上或在第二方向D2上延伸，且彼此相鄰且平行。
參照至少圖2A至圖3C，第一下部內連線M1_I1可位於（例如，直接或間接位於）閘極電極GE上，且第二下部內連線M1_I2可位於（例如，直接或間接位於）主動接觸件AC上，且可處於與第一下部內連線M1_I1相同的水平高度，其中閘極電極GE可包括閘極主體部分GB及閘極突出部分GC，其中閘極突出部分GC自閘極主體部分GB的頂表面（例如，TS3）突出且與第一下部內連線M1_I1的底表面接觸，且其中主動接觸件AC包括接觸件主體部分LB及接觸件突出部分LA，其中接觸件突出部分LA自接觸件主體部分LB的頂表面（例如，TS1）突出，且與第二下部內連線M1_I2的底表面接觸。如圖所示，閘極突出部分GC可包括與第一下部內連線M1_I1的側表面對準（例如，與第一下部內連線M1_I1的側表面至少部分地（例如，在其間的界面處）共面）的側表面。如圖所示，第一下部內連線M1_I1及第二下部內連線M1_I2可在與閘極電極GE的延伸方向交叉的方向上延伸（例如，可延伸），且可彼此平行。
類似地，如圖3C中所示，閘極電極GE的閘極突出部分GC可與連接至第五下部內連線M1_I5的接觸件突出部分LA相鄰。更詳細而言，連接至第四下部內連線M1_I4的閘極突出部分GC的第四頂表面TS4可與連接至第五下部內連線M1_I5的接觸件突出部分LA的第二頂表面TS2間隔開第二距離d2。第二距離d2與第一距離d1可彼此相等或者可彼此不同。第一頂表面TS1可位於與第三頂表面TS3相同的水平高度處，但是本發明的概念不限於此實例。第二頂表面TS2（其可被認為是閘極突出部分GC的頂表面）可位於與第四頂表面TS4（其可被認為是接觸件突出部分LA的頂表面）相同的水平高度處，但是本發明的概念不限於此實例。如圖所示，位於（例如，直接位於）主動接觸件AC上的至少第一下部內連線M1_I1可處於與位於（例如，直接位於）閘極電極GE上的第四下部內連線M1_I4相同的水平高度。
隨著半導體裝置的積體密度增加，主動接觸件AC與閘極電極GE之間的距離可能減小，且因此，製程故障（例如通孔或接觸件之間的意外連接）的風險增加。根據本發明概念的一些示例性實施例，藉由自主動接觸件AC的上部部分形成接觸件突出部分LA，且自閘極電極GE的上部部分形成閘極突出部分GC，可容易地將主動接觸件AC及閘極電極GE連接至下部內連線，而不需要用於與下部內連線連接的附加通孔或接觸件。因此，可防止當形成附加的通孔或接觸件時可能發生的未對準問題或連接故障。另外，由於凹槽區，可將接觸件突出部分LA與閘極突出部分GC分開足夠大的距離，且藉此防止製程缺陷（例如，接觸件突出部分LA與閘極突出部分GC之間的接觸或短路問題）。
在主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間可分別夾置有矽化物圖案SC。主動接觸件AC可藉由矽化物圖案SC電性連接至源極/汲極圖案SD1或SD2。矽化物圖案SC可由金屬矽化物材料（例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷）中的至少一種形成或者包含金屬矽化物材料（例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷）中的至少一種。
參照圖3D及圖3E，位於閘極電極GE與主動接觸件AC之間的閘極間隔件GS可在第三方向D3上在接觸件主體部分LB的頂表面及/或閘極主體部分GB的頂表面上方突出。然而，在一些示例性實施例中，閘極間隔件GS的頂表面可位於等於或低於接觸件主體部分LB的頂表面及/或閘極主體部分GB的頂表面的水平高度處。第二層間絕緣層113及襯墊絕緣層114可被設置成覆蓋接觸件主體部分LB及閘極主體部分GB。在一些示例性實施例中，第二層間絕緣層113可覆蓋閘極主體部分GB的頂表面及閘極突出部分GC的側表面，且第二層間絕緣層113可覆蓋接觸件主體部分LB的頂表面及接觸件突出部分LA的側表面。在一些示例性實施例中，接觸件主體部分LB及閘極主體部分GB可被第二層間絕緣層113及襯墊絕緣層114共同覆蓋，如圖3D中所示。作為另一選擇，覆蓋接觸件主體部分LB的襯墊絕緣層114a及第二層間絕緣層113a可不同於覆蓋閘極主體部分GB的襯墊絕緣層114b及第二層間絕緣層113b，如圖3E中所示。因此，位於接觸件主體部分LB上的第二層間絕緣層113a可藉由夾置於其間的襯墊絕緣層114a及114b而與位於閘極主體部分GB上的第二層間絕緣層113b間隔開。舉例而言，第二層間絕緣層113b可覆蓋閘極主體部分GB的頂表面及閘極突出部分GC的側表面，第二層間絕緣層113a可覆蓋接觸件主體部分LB的頂表面及接觸件突出部分LA的側表面，且至少一個襯墊絕緣層（例如，114a及/或114b）可位於第二層間絕緣層113a與第二層間絕緣層113b之間。所述至少一個襯墊絕緣層（例如，114a及/或114b）可將第二層間絕緣層113a及113b隔離而免於彼此直接接觸。
返回參照圖1，邏輯單元LC的部分中可界定有在第二方向D2上延伸的第一單元邊界CB1。邏輯單元LC的另一部分中可界定有在第二方向D2上延伸的與第一單元邊界CB1相對地第二單元邊界CB2。被施加汲極電壓VDD（即，電源電壓）的第六下部內連線M1_R1可設置於第一單元邊界CB1上。被施加有汲極電壓VDD的第六下部內連線M1_R1可沿著第一單元邊界CB1延伸且在第二方向D2上延伸。被施加源極電壓VSS（即，接地電壓）的第七下部內連線M1_R2可設置於第二單元邊界CB2上。被施加有源極電壓VSS的第七下部內連線M1_R2可沿著第二單元邊界CB2延伸且在第二方向D2上延伸。第一下部內連線M1_I1至第五下部內連線M1_I5可在第一方向D1上以第二節距P2佈置。第二節距P2可小於第一節距P1。
第四層間絕緣層140中可設置有第二金屬層M2。第二金屬層M2可包括上部內連線M2_I。第二金屬層M2可設置於第一金屬層M1上。第二金屬層M2可包括分別電性連接至第一下部內連線（例如，第一下部內連線M1_I1至第五下部內連線M1_I5中的至少兩條）的第二內連線（例如，上部內連線M2_I）。上部內連線M2_I中的每一者可為在第一方向D1上延伸的線形狀或條形狀圖案。換言之，上部內連線M2_I可在第一方向D1上延伸且可彼此平行。當在平面圖中觀察時，上部內連線M2_I可平行於閘極電極GE。上部內連線M2_I可在第二方向D2上以第三節距P3佈置。第三節距P3可小於第一節距P1。第三節距P3可大於第二節距P2。
第二金屬層M2可更包括上部通孔VI。上部通孔VI可設置於上部內連線M2_I下方。上部通孔VI可將下部內連線連接至上部內連線M2_I。第二金屬層M2的上部內連線M2_I及位於其下的上部通孔VI可藉由相同的製程形成且可形成單一物體。
第一金屬層M1的下部內連線M1_R1、M1_R2及M1_I1至M1_I5以及第二金屬層M2的上部內連線M2_I可包含相同的導電材料或者可包含彼此不同的導電材料。舉例而言，下部內連線M1_R1、M1_R2及M1_I1至M1_I5以及上部內連線M2_I可由金屬材料（例如，鋁、銅、鎢、鉬及鈷）中的至少一種形成或者包含金屬材料（例如，鋁、銅、鎢、鉬及鈷）中的至少一種。
在一些示例性實施例中，儘管未示出，但是附加金屬層（例如，M3、M4、M5等）可進一步堆疊於第四層間絕緣層140上。堆疊的金屬層中的每一者可包括構成內連結構的佈線。
圖4A至圖12D是示出根據本發明概念的一些示例性實施例的製作半導體裝置的方法的剖視圖。詳細而言，圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A及圖12A是對應於圖1的線A-A'的剖視圖。圖5B、圖6B及圖7B是對應於圖1的線B-B'的剖視圖。圖5C、圖6C、圖7C、圖8B、圖9B、圖10C、圖11C及圖12C是對應於圖1的線C-C'的剖視圖。圖4B、圖5D、圖6D、圖7D、圖8C、圖9C、圖10D、圖11D及圖12D是對應於圖1的線D-D'的剖視圖。圖10B、圖11B及圖12B是對應於圖1的線E-E'的剖視圖。
參照圖1、圖4A及圖4B，可提供包括PMOSFET區PR及NMOSFET區NR的基板100。可在基板100上交替堆疊犧牲層SAL與主動層ACL。犧牲層SAL可由矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的一種形成或者包含矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的一種，且主動層ACL可由矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的另一種形成或者包含矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的另一種。舉例而言，犧牲層SAL可由矽-鍺（SiGe）形成或者包含矽-鍺（SiGe），且主動層ACL可由矽（Si）形成或者包含矽（Si）。犧牲層SAL中的每一者的鍺濃度可介於10原子%至30原子%的範圍內。
可在基板100的PMOSFET區PR及NMOSFET區NR上分別形成遮罩圖案。遮罩圖案可為在第二方向D2上延伸的線形狀或條形狀圖案。可執行其中遮罩圖案用作蝕刻遮罩的第一圖案化製程，以形成界定第一主動圖案AP1及第二主動圖案AP2的第一溝槽TR1。可在PMOSFET區PR及NMOSFET區NR上分別形成第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2中的每一者可包括犧牲層SAL及主動層ACL，犧牲層SAL及主動層ACL設置於第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分中且交替堆疊。
可對基板100執行第二圖案化製程，以形成界定PMOSFET區PR及NMOSFET區NR的第二溝槽TR2。基板100可被稱為具有PMOSFET區PR及NMOSFET區NR，其中如圖所示，PMOSFET區PR及NMOSFET區NR彼此相鄰。第二溝槽TR2可形成為較第一溝槽TR1深。此後，可在基板100上形成裝置隔離層ST，以填充第一溝槽TR1及第二溝槽TR2。舉例而言，可在基板100上形成絕緣層以覆蓋第一主動圖案AP1及第二主動圖案AP2。裝置隔離層ST可藉由使絕緣層凹陷直到犧牲層SAL暴露出來形成。裝置隔離層ST可由絕緣材料（例如，氧化矽）中的至少一種形成或者包含絕緣材料（例如，氧化矽）中的至少一種。第一主動圖案AP1及第二主動圖案AP2中的每一者可包括在裝置隔離層ST上方突出的上部部分。
參照圖5A至圖5D，可在基板100上形成犧牲圖案PP，以與第一主動圖案AP1及第二主動圖案AP2交叉。犧牲圖案PP中的每一者可為在第一方向D1延伸的線形狀或條形狀圖案。犧牲圖案PP可在第二方向D2上以特定的節距佈置。
詳細而言，形成犧牲圖案PP可包括：在基板100上形成犧牲層；在犧牲層上形成硬遮罩圖案MP；以及使用硬遮罩圖案MP作為蝕刻遮罩對犧牲層進行圖案化。犧牲層可由多晶矽形成或者包含多晶矽。
可在犧牲圖案PP中的每一者的兩個側表面上形成一對閘極間隔件GS。形成閘極間隔件GS可包括：在基板100上共形地形成閘極間隔件層；以及各向異性地蝕刻所述閘極間隔件層。閘極間隔件層可由SiCN、SiCON或SiN中的至少一者形成或者包含SiCN、SiCON或SiN中的至少一者。作為另一選擇，閘極間隔件層可為包含SiCN、SiCON或SiN中的至少兩種的多層式結構。
可在第一主動圖案AP1的上部部分中形成第一凹槽RS1。位於第一主動圖案AP1中的每一者的兩側處的裝置隔離層ST的部分可在形成第一凹槽RS1期間凹陷。第一凹槽RS1可藉由使用硬遮罩圖案MP及閘極間隔件GS作為蝕刻遮罩對第一主動圖案AP1的上部部分進行蝕刻來形成。可在第一凹槽RS1中分別形成第一源極/汲極圖案SD1。具體而言，可執行其中將第一凹槽RS1的內表面用作晶種層的第一SEG製程以形成第一半導體層SEL1。第一半導體層SEL1可使用藉由第一凹槽RS1暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3以及基板100作為晶種來生長。作為實例，第一SEG製程可包括化學氣相沉積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。
第一半導體層SEL1可由晶格常數大於基板100的晶格常數的半導體材料（例如，SiGe）形成或者包含晶格常數大於基板100的晶格常數的半導體材料（例如，SiGe）。第一半導體層SEL1可被形成為具有相對低的鍺濃度。在一些示例性實施例中，第一半導體層SEL1可僅包含矽（Si），而不包含鍺（Ge）。第一半導體層SEL1的鍺濃度可介於0原子%至10原子%的範圍內。
第二半導體層SEL2可藉由對第一半導體層SEL1執行第二SEG製程來形成。第二半導體層SEL2可被形成為完全填充第一凹槽RS1。第二半導體層SEL2可被形成為具有相對高的鍺濃度。作為實例，第二半導體層SEL2的鍺濃度可介於30原子%至70原子%的範圍內。
第一半導體層SEL1及第二半導體層SEL2可構成第一源極/汲極圖案SD1。在第一SEG製程及第二SEG製程期間，第一半導體層SEL1及第二半導體層SEL2可原位摻雜有雜質。作為另一選擇，在形成第一源極/汲極圖案SD1之後，第一源極/汲極圖案SD1可藉由離子注入製程摻雜有雜質。第一源極/汲極圖案SD1可被摻雜為具有第一導電類型（例如，p型）。
可在第二主動圖案AP2的上部部分中形成第二凹槽RS2。可在第二凹槽RS2中分別形成第二源極/汲極圖案SD2。具體而言，第二源極/汲極圖案SD2可藉由使用第二凹槽RS2的內表面作為晶種層的SEG製程形成。在一些示例性實施例中，第二源極/汲極圖案SD2可由與基板100相同的半導體材料（例如，Si）形成或者包含與基板100相同的半導體材料（例如，Si）。第二源極/汲極圖案SD2可被摻雜為具有第二導電類型（例如，n型）。
參照圖6A至圖6D，可形成第一層間絕緣層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2，且然後，可對第一層間絕緣層110執行平坦化製程以暴露出犧牲圖案PP的至少一部分。接下來，可形成上部溝槽ET1以暴露出犧牲層SAL的側表面。可選擇性地移除犧牲層SAL，犧牲層SAL設置於PMOSFET區PR及NMOSFET區NR上且藉由上部溝槽ET1暴露出。詳細而言，可僅對犧牲層SAL執行選擇性蝕刻的蝕刻製程，以僅移除犧牲層SAL，並留下第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。由於犧牲層SAL被選擇性移除，因此在第一主動圖案AP1及第二主動圖案AP2中的每一者上可僅留下第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。在下文中，藉由移除犧牲層SAL形成的空的區將被稱為第三凹槽ET2。可在第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3之間界定第三凹槽ET2。
參照圖7A至圖7D，可在第三凹槽ET2中形成內部間隔件IP。在一些示例性實施例中，可藉由形成絕緣層以覆蓋第二源極/汲極圖案SD2並在所述絕緣層上執行蝕刻製程來形成內部間隔件IP。內部間隔件IP可由SiO 2、SiN、SiC、SiOC或AlO x中的至少一種形成或者包含SiO 2、SiN、SiC、SiOC或AlO x中的至少一種。
可在上部溝槽ET1及第三凹槽ET2中共形地形成閘極絕緣層GI。可在閘極絕緣層GI上形成閘極電極GE。閘極電極GE可被形成為填充上部溝槽ET1及第三凹槽ET2。詳細而言，閘極電極GE可包括填充第三凹槽ET2的第一部分P01、第二部分P02及第三部分P03。閘極電極GE可更包括填充上部溝槽ET1的第四部分P04。可在閘極電極GE上形成閘極頂蓋圖案GP。
參照圖8A至圖8C，可移除閘極電極GE之間的第一層間絕緣層110的上部部分，且可在閘極電極GE之間形成用於界定主動接觸件AC的區的柵欄圖案111。柵欄圖案111可由SiO 2、SiN、SiC、SiOC或AlO x中的至少一種形成或者包含SiO 2、SiN、SiC、SiOC或AlO x中的至少一種。
參照圖9A至圖9C，可移除柵欄圖案111之間的第一層間絕緣層110，以暴露出第一源極/汲極圖案SD1及第二源極/汲極圖案SD2，且然後，可在第一源極/汲極圖案SD1及第二源極/汲極圖案SD2上形成主動接觸件AC。形成主動接觸件AC可包括：依序形成阻擋圖案BM及導電圖案FM；以及執行平坦化製程。可執行平坦化製程以暴露出閘極電極GE的頂表面。阻擋圖案BM可被形成為包括金屬層及金屬氮化物層。導電圖案FM可由金屬材料（例如，鋁、銅、鎢、鉬及鈷）中的至少一種形成或者包含金屬材料（例如，鋁、銅、鎢、鉬及鈷）中的至少一種。在形成主動接觸件AC期間，可在主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間分別形成矽化物圖案SC。在一些示例性實施例中，矽化物圖案SC可由矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一種形成或者包含矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一種。
參照圖10A至圖10D，可形成遮罩圖案HM，以在閘極電極GE的上部部分中界定閘極突出部分GC，並在主動接觸件AC的上部部分中界定接觸件突出部分LA。遮罩圖案HM可由光阻材料、氮化矽或氮氧化矽中的至少一種形成或者包含光阻材料、氮化矽或氮氧化矽中的至少一種。可藉由對被遮罩圖案HM暴露出的閘極電極GE的上部部分及主動接觸件AC的上部部分進行蝕刻來形成第一凹槽區RR1。因此，可在閘極電極GE的上部部分中形成閘極突出部分GC，且可在主動接觸件AC的上部部分中形成接觸件突出部分LA。閘極電極GE位於閘極突出部分GC下方的下部部分可被定義為閘極主體部分GB，且主動接觸件AC位於接觸件突出部分LA下方的下部部分可被定義為接觸件主體部分LB。形成第一凹槽區RR1可包括乾式及/或濕式蝕刻製程。閘極突出部分GC及接觸件突出部分LA可作為相同蝕刻製程的結果形成，但是在一些示例性實施例中，它們可藉由不同蝕刻製程單獨形成。在其中藉由單獨的沉積製程執行形成閘極突出部分GC、形成接觸件突出部分LA及形成覆蓋它們的絕緣層的步驟的情況下，半導體裝置可被形成為具有圖3E的結構。
參照圖11A至圖11D，可移除遮罩圖案HM，絕緣層可被形成為填充第一凹槽區RR1，且然後，可藉由對絕緣層執行平坦化製程來形成第二層間絕緣層113。可在與接觸件突出部分LA的頂表面及閘極突出部分GC的頂表面相同的水平高度處形成第二層間絕緣層113的頂表面。第二層間絕緣層113可由SiO 2、SiN、SiC、SiOC或AlO x中的至少一種形成或者包含SiO 2、SiN、SiC、SiOC或AlO x中的至少一種。
參照圖12A至圖12D，可在第二層間絕緣層113上形成金屬層，且所述金屬層可被圖案化以形成下部內連線M1_R1、M1_R2及M1_I1至M1_I5。在對金屬層進行圖案化期間，亦可對第二層間絕緣層113、接觸件突出部分LA及閘極突出部分GC進行部分蝕刻以形成第二凹槽區RR2。
返回參照圖2A至圖2E，可形成包括上部通孔VI及上部內連線M2_I的第二金屬層M2。可在第四層間絕緣層140中形成第二金屬層M2。可藉由雙鑲嵌製程同時形成第二金屬層M2的上部內連線M2_I及上部通孔VI。下部內連線M1_R1、M1_R2及M1_I1至M1_I5以及上部內連線M2_I可由金屬材料（例如，鋁、銅、鎢、鉬及鈷）中的至少一種形成或者包含金屬材料（例如，鋁、銅、鎢、鉬及鈷）中的至少一種。
根據本發明概念的一些示例性實施例，半導體裝置可包括：接觸件突出部分，構成主動接觸件的上部部分；以及閘極突出部分，構成閘極電極的上部部分，且因此，主動接觸件及閘極電極可容易地連接至下部內連線，而無需在其間夾置附加的通孔或接觸件。因此，可防止當形成附加的通孔或接觸件時可能發生的未對準問題或連接故障。另外，由於凹槽區，可將接觸件突出部分與閘極突出部分分開足夠大的距離，且藉此防止製程缺陷（例如，接觸件突出部分與閘極突出部分之間的接觸或短路問題）。
儘管已經具體示出及闡述本發明概念的一些示例性實施例，但是本領域普通技術人員將理解，在不脫離所附申請專利範圍的精神及範圍的情況下，可在其中進行形式及細節上的變化。
100:基板 110:第一層間絕緣層 111:柵欄圖案 113、113a、113b:第二層間絕緣層 114、114a、114b:襯墊絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A'、B-B'、C-C'、D-D'、E-E':線 AC:主動接觸件 ACL:主動層 AP1:第一主動圖案 AP2:第二主動圖案 BM:阻擋圖案 CB1:第一單元邊界 CB2:第二單元邊界 CH1:第一通道圖案 CH2:第二通道圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:分割結構 d1:第一距離 d2:第二距離 ET1:上部溝槽 ET2:第三凹槽 FM:導電圖案 GB:閘極主體部分/電極主體部分 GC:閘極突出部分/電極突出部分 GE:閘極電極/第一閘極電極/第二閘極電極 GI:閘極絕緣層/第一閘極絕緣層/第二閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件/第二閘極間隔件/第一閘極間隔件 HM:遮罩圖案 IP:內部間隔件 LA:接觸件突出部分 LB:接觸件主體部分 LC:邏輯單元 M1:第一金屬層 M1_I1:第一下部內連線/下部內連線 M1_I2:第二下部內連線/下部內連線 M1_I3:第三下部內連線/下部內連線 M1_I4:第四下部內連線/下部內連線 M1_I5:第五下部內連線/下部內連線 M1_R1:第六下部內連線/下部內連線 M1_R2:第七下部內連線/下部內連線 M2:第二金屬層 M2_I:上部內連線 MP:硬遮罩圖案 NR:NMOSFET區 P、Q、R、S:區 P01:第一部分 P02:第二部分 P03:第三部分 P04:第四部分 P1:第一節距 P2:第二節距 P3:第三節距 PP:犧牲圖案 PR:PMOSFET區 RR1:第一凹槽區 RR2:第二凹槽區 RR3:第三凹槽區 RR4:第四凹槽區 RS1:第一凹槽 RS2:第二凹槽 SAL:犧牲層 SC:矽化物圖案 SD1:第一源極/汲極圖案/ 源極/汲極圖案 SD2:第二源極/汲極圖案/ 源極/汲極圖案 SEL1:第一半導體層 SEL2:第二半導體層 SK1:第一階梯式結構 SK2:第二階梯式結構 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 ST:裝置隔離層 TR1:第一溝槽 TR2:第二溝槽 TS1:第一頂表面 TS2:第二頂表面 TS3:第三頂表面 TS4:第四頂表面 VDD:汲極電壓 VI:上部通孔 VSS:源極電壓
圖1是示出根據本發明概念的一些示例性實施例的半導體裝置的平面圖。 圖2A、圖2B、圖2C、圖2D及圖2E分別是沿著圖1的線A-A'、B-B'、C-C'、D-D'及E-E'截取的剖視圖。 圖3A是示出圖1的區Q的透視圖。 圖3B是示出圖2C的區P的放大圖。 圖3C是示出圖2D的區R的放大圖。 圖3D及圖3E是示出圖2A的區S的放大圖。 圖4A、圖4B、圖5A、圖5B、圖5C、圖5D、圖6A、圖6B、圖6C、圖6D、圖7A、圖7B、圖7C、圖7D、圖8A、圖8B、圖8C、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖10D、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C及圖12D是示出根據本發明概念的一些示例性實施例的製作半導體裝置的方法的剖視圖。
A-A'、B-B'、C-C'、D-D'、E-E':線
AC:主動接觸件
AP1:第一主動圖案
AP2:第二主動圖案
CB1:第一單元邊界
CB2:第二單元邊界
D1:第一方向
D2:第二方向
D3:第三方向
DB:分割結構
GC:閘極突出部分/電極突出部分
GE:閘極電極/第一閘極電極/第二閘極電極
LA:接觸件突出部分
LC:邏輯單元
M1:第一金屬層
M1_I1:第一下部內連線/下部內連線
M1_I2:第二下部內連線/下部內連線
M1_I3:第三下部內連線/下部內連線
M1_I4:第四下部內連線/下部內連線
M1_I5:第五下部內連線/下部內連線
M1_R1:第六下部內連線/下部內連線
M1_R2:第七下部內連線/下部內連線
M2:第二金屬層
M2_I:上部內連線
NR:NMOSFET區
P1:第一節距
P2:第二節距
P3:第三節距
PR:PMOSFET區
Q:區
VDD:汲極電壓
VSS:源極電壓

Claims (20)

  1. 一種半導體裝置，包括： 主動圖案，在基板上； 源極/汲極圖案，在所述主動圖案上； 通道圖案，連接至所述源極/汲極圖案； 閘極電極，在所述通道圖案上； 主動接觸件，在所述源極/汲極圖案上； 第一下部內連線，在所述閘極電極上；以及 第二下部內連線，在所述主動接觸件上且在與所述第一下部內連線相同的水平高度處， 其中所述閘極電極包括電極主體部分及電極突出部分，其中所述電極突出部分自所述電極主體部分的頂表面突出，且與所述第一下部內連線的底表面接觸，且 其中所述主動接觸件包括接觸件主體部分及接觸件突出部分，其中所述接觸件突出部分自所述接觸件主體部分的頂表面突出，且與所述第二下部內連線的底表面接觸。
  2. 如請求項1所述的半導體裝置，其中所述電極突出部分的頂表面位於與所述接觸件突出部分的頂表面相同的水平高度處。
  3. 如請求項1所述的半導體裝置，其中所述電極主體部分與所述電極突出部分形成單一物體而其間不存在界面。
  4. 如請求項3所述的半導體裝置，更包括： 閘極絕緣層，在所述閘極電極與所述通道圖案之間， 其中所述閘極絕緣層自所述電極主體部分的側表面上的區域延伸至所述電極突出部分的側表面上的區域。
  5. 如請求項1所述的半導體裝置，其中所述電極突出部分包括階梯式結構，在所述階梯式結構處，所述電極突出部分的側表面的斜率不連續地改變。
  6. 如請求項1所述的半導體裝置，其中所述電極突出部分包括與所述第一下部內連線的側表面對準的側表面。
  7. 如請求項1所述的半導體裝置，更包括： 層間絕緣層，覆蓋所述電極主體部分的所述頂表面及所述電極突出部分的側表面， 其中所述層間絕緣層覆蓋所述接觸件主體部分的所述頂表面及所述接觸件突出部分的側表面。
  8. 如請求項1所述的半導體裝置，更包括： 第一層間絕緣層，覆蓋所述電極主體部分的所述頂表面及所述電極突出部分的側表面； 第二層間絕緣層，覆蓋所述接觸件主體部分的所述頂表面及所述接觸件突出部分的側表面；以及 襯墊絕緣層，在所述第一層間絕緣層與所述第二層間絕緣層之間。
  9. 如請求項1所述的半導體裝置，其中所述接觸件主體部分與所述接觸件突出部分形成單一物體而其間不存在界面。
  10. 如請求項1所述的半導體裝置，其中所述主動接觸件包括阻擋圖案，其中所述阻擋圖案自所述接觸件主體部分的側表面上的區域延伸至所述接觸件突出部分的側表面上的區域。
  11. 如請求項1所述的半導體裝置，其中所述接觸件突出部分包括階梯式結構，在所述階梯式結構處，所述接觸件突出部分的側表面的斜率不連續地改變。
  12. 如請求項1所述的半導體裝置，其中所述第一下部內連線及所述第二下部內連線在與所述閘極電極的延伸方向交叉的方向上延伸且彼此平行。
  13. 一種半導體裝置，包括： 主動圖案，在基板上； 源極/汲極圖案，在所述主動圖案上； 通道圖案，連接至所述源極/汲極圖案； 閘極電極，在所述通道圖案上； 主動接觸件，在所述源極/汲極圖案上； 第一下部內連線，在所述閘極電極上；以及 第二下部內連線，在所述主動接觸件上且在與所述第一下部內連線相同的水平高度處， 其中所述閘極電極包括電極主體部分及電極突出部分，其中所述電極突出部分自所述電極主體部分的頂表面突出，且與所述第一下部內連線的底表面接觸，且 所述電極突出部分包括第一階梯式結構，在所述第一階梯式結構處，所述電極突出部分的側表面的斜率不連續地改變。
  14. 如請求項13所述的半導體裝置，更包括： 閘極絕緣層，在所述閘極電極與所述通道圖案之間， 其中所述閘極絕緣層自所述電極主體部分的側表面上的區域延伸至所述電極突出部分的單獨側表面上的區域。
  15. 如請求項13所述的半導體裝置，其中 所述主動接觸件包括接觸件主體部分及接觸件突出部分，其中所述接觸件突出部分自所述接觸件主體部分的頂表面突出，且與所述第二下部內連線的底表面接觸，且 所述電極突出部分的頂表面與所述接觸件突出部分的頂表面位於相同的水平高度處。
  16. 如請求項15所述的半導體裝置，其中所述接觸件突出部分包括第二階梯式結構，在所述第二階梯式結構處，所述接觸件突出部分的側表面的斜率不連續地改變。
  17. 如請求項13所述的半導體裝置，其中所述電極突出部分的所述側表面至少部分地與所述第一下部內連線的側表面對準。
  18. 一種半導體裝置，包括： 基板，包括在第一方向上彼此相鄰的P型金屬氧化物半導體場效電晶體（PMOSFET）區與N型金屬氧化物半導體場效電晶體（NMOSFET）區； 第一主動圖案及第二主動圖案，分別在所述PMOSFET區及所述NMOSFET區上； 第一源極/汲極圖案及第二源極/汲極圖案，分別在所述第一主動圖案及所述第二主動圖案上； 主動接觸件，分別在所述第一源極/汲極圖案及所述第二源極/汲極圖案上； 第一通道圖案及第二通道圖案，分別連接至所述第一源極/汲極圖案及所述第二源極/汲極圖案，所述第一通道圖案及所述第二通道圖案中的每一通道圖案包括依序堆疊且被隔離而免於彼此直接接觸的第一半導體圖案、第二半導體圖案及第三半導體圖案； 第一閘極電極及第二閘極電極，各自在所述第一方向上延伸以與所述第一主動圖案及所述第二主動圖案交叉，所述第一閘極電極及所述第二閘極電極中的每一閘極電極包括： 第一部分，夾置於所述基板與所述第一半導體圖案之間； 第二部分，夾置於所述第一半導體圖案與所述第二半導體圖案之間； 第三部分，夾置於所述第二半導體圖案與所述第三半導體圖案之間；及 第四部分，在所述第三半導體圖案上； 第一閘極絕緣層及第二閘極絕緣層，所述第一閘極絕緣層夾置於所述第一通道圖案與所述第一閘極電極之間，所述第二閘極絕緣層夾置於所述第二通道圖案與所述第二閘極電極之間； 第一閘極間隔件及第二閘極間隔件，分別在所述第一閘極電極及所述第二閘極電極的側表面上； 第一金屬層，在所述第一閘極電極及所述第二閘極電極上，所述第一金屬層包括多條第一內連線；以及 第二金屬層，設置於所述第一金屬層上，所述第二金屬層包括分別電性連接至所述第一內連線的多條第二內連線， 其中所述主動接觸件中的每一者包括接觸件主體部分及接觸件突出部分，所述接觸件突出部分自所述接觸件主體部分的頂表面突出且與所述第一內連線中的對應第一內連線的底表面接觸，且 所述第一閘極電極及所述第二閘極電極中的每一者包括電極主體部分及電極突出部分，所述電極突出部分自所述電極主體部分的頂表面突出且與所述第一內連線中的單獨第一內連線的底表面接觸。
  19. 如請求項18所述的半導體裝置，其中所述電極突出部分的頂表面與所述接觸件突出部分的頂表面位於相同的水平高度處。
  20. 如請求項19所述的半導體裝置，更包括： 閘極絕緣層，在所述閘極電極與所述通道圖案之間， 其中所述閘極絕緣層自所述電極主體部分的側表面上的區域延伸至所述電極突出部分的側表面上的區域。
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