KR20230048184A - 반도체 소자 - Google Patents

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drain
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이두현
신헌종
박현호
곽민찬
김선배
박진영
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삼성전자주식회사
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Abstract

본 발명의 개념에 따른, 반도체 소자는, 기판 상에 서로 인접하는 제1 활성 영역 및 제2 활성 영역; 제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 제1 및 제2 소스/드레인 패턴들 상에 각각 제공되는 제1 실리사이드 패턴 및 제2 실리사이드 패턴; 및 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 제1 활성 콘택 및 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 최하부는 상기 제2 활성 콘택의 최하부보다 높은 레벨에 위치하고, 상기 제1 실리사이드 패턴의 두께는 상기 제2 실리사이드 패턴의 두께보다 두꺼울 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능의 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에 서로 인접하는 제1 활성 영역 및 제2 활성 영역; 제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 제1 및 제2 소스/드레인 패턴들 상에 각각 제공되는 제1 실리사이드 패턴 및 제2 실리사이드 패턴; 및 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 제1 활성 콘택 및 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 최하부는 상기 제2 활성 콘택의 최하부보다 높은 레벨에 위치하고, 상기 제1 실리사이드 패턴의 두께는 상기 제2 실리사이드 패턴의 두께보다 두꺼울 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상에서 제1 방향으로 서로 인접한 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 방향으로 연장되어 상기 제1 및 제2 활성 패턴들을 가로지르는 게이트 전극; 상기 제1 및 제2 활성 패턴들 상부에 각각 제공되는 제1 리세스 및 제2 리세스; 상기 제1 및 제2 리세스들을 각각 일부분 채우는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 제1 및 제2 소스/드레인 패턴에 각각 접속하는 제1 활성 콘택 및 제2 활성 콘택; 상기 제1 소스/드레인 패턴과 상기 제1 활성 콘택 사이의 제1 실리사이드 패턴; 및 상기 제2 소스/드레인 패턴과 상기 제2 활성 콘택 사이의 제2 실리사이드 패턴을 포함하되, 상기 제1 활성 콘택은 상기 제1 실리사이드 패턴의 상면과 접촉하고, 상기 제2 활성 콘택은 상기 제2 리세스 내로 연장되어 상기 제2 실리사이드 패턴의 내측벽과 접촉하는 제1 연장부를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 방향으로 서로 인접하는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 소스/드레인 패턴 및 상기 제2 활성 패턴 상의 제2 소스/드레인 패턴; 상기 제1 및 소스/드레인 패턴 상에 제공되는 제1 실리사이드 패턴 및 상기 제2 소스/드레인 패턴 상에 제공되는 제2 실리사이드 패턴; 상기 제1 소스/드레인 패턴에 연결된 제1 채널 패턴 및 상기 제2 소스/드레인 패턴에 연결된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 상기 제1 및 제2 채널 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고; 상기 제1 채널 패턴과 상기 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 게이트 전극 사이에 개재된 게이트 절연막; 상기 게이트 전극의 측벽들 상에 제공되는 게이트 스페이서; 상기 게이트 전극의 상면 상에 제공되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 제1 활성 콘택 및 제2 활성 콘택; 상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공되는 제1 금속 층, 상기 제1 금속 층은 상기 제1 및 제2 활성 콘택들 그리고 상기 게이트 콘택과 각각 전기적으로 연결되는 하부 배선들을 포함하고; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함하되, 상기 제2 금속 층은 상기 하부 배선들과 각각 전기적으로 연결되는 상부 배선들을 포함하고, 상기 제1 활성 콘택의 최하부는 상기 제2 활성 콘택의 최하부보다 높은 레벨에 위치하고, 상기 제1 실리사이드 패턴의 두께는 상기 제2 실리사이드 패턴의 두께보다 두꺼울 수 있다.
본 발명에 따르면, PMOSFET 영역 상의 제1 실리사이드 패턴이 NMOSFET 영역 상의 제2 실리사이드 패턴보다 두껍게 형성되어 그 부피가 커질 수 있다. PMOSFET 영역에서 제1 실리사이드 패턴의 부피가 커짐으로써 한 쌍의 제1 소스/드레인 패턴들 사이의 제1 채널 패턴에 압축 응력을 보다 효과적으로 제공할 수 있다. 이로써, 정공의 이동도(mobility)가 증가하여 PMOSFET의 동작 속도를 향상시킬 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 4는 도 2b의 N 영역을 확대한 단면도이다.
도 5a 내지 도 10d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 각각 도 1의 A-A'선에 대응하는 단면도들이다.
도 7b, 도 8b, 도 9b 및 도 10b는 각각 도 1의 B-B'선에 대응하는 단면도들이다.
도 7c, 도 8c, 도 9c 및 도 10c는 각각 도 1의 C-C'선에 대응하는 단면도들이다.
도 5b, 도 6b, 도 7d, 도 8d, 도 9d 및 도 10d는 각각 도 1의 D-D'선에 대응하는 단면도들이다.
도 11a 내지 도 12b는 본 발명의 실시예들에 따른 제1 실리사이드 패턴 및 제2 실리사이드 패턴을 형성하는 방법을 설명하기 위한 단면도들이다.
도 11a 및 도 12a는 도 2a의 M 영역에 대응하는 단면도들이다.
도 11b 및 도 12b는 도 2b의 N 영역에 대응하는 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M 영역에 대응하는 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2b의 N 영역에 대응하는 단면도이다.
도 15a 내지 도 15d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3은 도 2a의 M 영역을 확대한 단면도이다. 도 4는 도 2b의 N 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
로직 셀(LC)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 다시 말하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 제1 트렌치(TR1)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 제공될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)에 비해 얕을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴(AP1)은 그의 상부에 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 채널 패턴(CH2)을 포함할 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 복수 개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 리세스(RS1)를 부분적으로 채울 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2)의 상부에 복수 개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)를 부분적으로 채울 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 최상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 최상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 2a를 다시 참조하면, 제1 활성 영역(PR) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대 폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대 폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대 폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대 폭보다 클 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 로직 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET(Multi Bridge Channel Field Effect Transistor))일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있다. 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수 개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE) 간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 인접하는 로직 셀의 제1 활성 영역 및 제2 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는, 분리 구조체(DB)에 인접하는 희생층들(SAL)을 더 포함할 수 있다. 희생층들(SAL)은, 서로 이격되어 적층될 수 있다. 희생층들(SAL)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 각각 동일한 레벨에 위치할 수 있다. 분리 구조체(DB)는 희생층들(SAL)을 관통할 수 있다.
도 2b를 다시 참조하면, 제2 활성 영역(NR) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 소스/드레인 패턴(SD1)과 전기적으로 연결되는 제1 활성 콘택(AC1)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제2 소스/드레인 패턴(SD2)과 전기적으로 연결되는 제2 활성 콘택(AC2)이 제공될 수 있다.
한 쌍의 제1 활성 콘택들(AC1)은 제1 활성 영역(PR) 상에서 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 한 쌍의 제2 활성 콘택들(AC2)은 제2 활성 영역(NR) 상에서 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 제1 및 제2 활성 콘택들(AC1, AC2)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 제1 및 제2 활성 콘택들(AC1, AC2)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 제1 및 제2 활성 콘택들(AC1, AC2) 각각은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되지는 않았지만, 제1 및 제2 활성 콘택들(AC1, AC2)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
제1 소스/드레인 패턴(SD1) 상에 잔류 패턴(RP)이 제공될 수 있다. 잔류 패턴(RP)은 제1 실리사이드 패턴(SC1)과 제1 방향(D1)으로 인접할 수 있다. 잔류 패턴(RP)은 제1 실리사이드 패턴(SC1)과 제1 층간 절연막(110) 사이에 제공될 수 있다. 잔류 패턴(RP)은 제1 활성 콘택(AC1)의 하면과 접촉할 수 있다. 잔류 패턴(RP)은 일 예로, 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 중 적어도 하나를 포함할 수 있다. 제2 활성 콘택(AC2)은 제2 실리사이드 패턴(SC2)의 상면 및 측벽을 덮을 수 있다. 구체적으로, 후술할 제2 활성 콘택(AC2)의 배리어 패턴(BM)이 제2 실리사이드 패턴(SC2)의 상면 및 측벽을 덮을 수 있다.
제1 활성 콘택(AC1)의 최하부의 레벨은 제1 레벨(LV1)일 수 있다. 제2 활성 콘택(AC2)의 최하부의 레벨은 제2 레벨(LV2)일 수 있다. 제1 레벨(LV1)은 제2 레벨(LV2)보다 높을 수 있다 (도 2c 참조).
제1 활성 콘택(AC1)과 제1 소스/드레인 패턴(SD1) 사이에 제1 실리사이드 패턴(SC1)이 제공될 수 있다. 제2 활성 콘택(AC2)과 제2 소스/드레인 패턴(SD2) 사이에 제2 실리사이드 패턴(SC2)이 제공될 수 있다. 제1 활성 콘택(AC1)은 제1 실리사이드 패턴(SC1)을 통해 제1 소스/드레인 패턴(SD1)과 전기적으로 연결될 수 있다. 제2 활성 콘택(AC2)은 제2 실리사이드 패턴(SC2)을 통해 제2 소스/드레인 패턴(SD2)과 전기적으로 연결될 수 있다. 제1 및 제2 실리사이드 패턴들(SC1, SC2) 각각은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 코발트-실리사이드, 티타늄 나이트라이드-실리사이드 중 적어도 하나를 포함할 수 있다.
제1 소스/드레인 패턴(SD1)의 상부에 제3 리세스(RS3)가 제공될 수 있다. 제3 리세스(RS3) 내에 제1 실리사이드 패턴(SC1)이 제공될 수 있다. 제2 소스/드레인 패턴(SD2)의 상부에 제4 리세스(RS4)가 제공될 수 있다. 제4 리세스(RS4) 내에 제2 실리사이드 패턴(SC2)이 제공될 수 있다. 제1 실리사이드 패턴(SC1)은 제3 리세스(RS3)를 완전히 채울 수 있다. 제2 실리사이드 패턴(SC2)은 제4 리세스(RS4)를 부분적으로 채울 수 있다. 제2 실리사이드 패턴(SC2)은 제4 리세스(RS4)의 내측벽을 따라 콘포멀하게 형성될 수 있다. 일 예로, 제2 실리사이드 패턴(SC2)은 U자 형태를 가질 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 2b를 참조하면, 게이트 콘택(GC)에 인접하는 제2 활성 콘택들(AC2) 각각의 상부는, 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 제2 활성 콘택(AC2)과 접촉하여 쇼트가 발생하는 공정 결함을 방지할 수 있다. 도시되지는 않았지만, 제1 활성 콘택(AC1)의 상부에도 상부 절연 패턴(UIP)이 채워질 수 있다.
제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(M1_R), 제2 하부 배선들(M1_I) 및 하부 비아들(VI1)을 포함할 수 있다. 하부 비아들(VI1)은, 제1 및 제2 하부 배선들(M1_R, M1_I) 아래에 제공될 수 있다.
제1 하부 배선들(M1_R) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(M1_R) 각각은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(M1_R)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(M1_R)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(M1_R)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(M1_R)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(M1_R)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(M1_I)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(M1_R)과 소스 전압(VSS)이 인가되는 제1 하부 배선(M1_R) 사이에 제1 방향(D1)을 따라 배치될 수 있다. 제2 하부 배선들(M1_I) 각각은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제2 하부 배선들(M1_I)은, 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다.
하부 비아들(VI1)은 제1 금속 층(M1)의 제1 및 제2 하부 배선들(M1_R, M1_I) 아래에 제공될 수 있다. 하부 비아들(VI1)은 제1 및 제2 활성 콘택들(AC1, AC2))과 제1 및 제2 하부 배선들(M1_R, M1_I) 사이에 각각 개재될 수 있다. 하부 비아들(VI1)은, 게이트 콘택들(GC)과 제2 하부 배선들(M1_I) 사이에 각각 개재될 수 있다.
제1 금속 층(M1)의 하부 배선(M1_R 또는 M1_I)과 그 아래의 하부 비아(VI1)는, 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 하부 배선(M1_R 또는 M1_I) 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(M2_I)은 게이트 전극들(GE)과 평행할 수 있다. 상부 배선들(M2_I)은 제3 피치(P3)로 제2 방향(D2)을 따라 배열될 수 있다. 제3 피치(P3)는 제1 피치(P1)보다 작을 수 있다. 제3 피치(P3)는 제2 피치(P2)보다 클 수 있다.
제2 금속 층(M2)은, 상부 비아들(VI2)을 더 포함할 수 있다. 상부 비아들(VI2)은 상부 배선들(M2_I) 아래에 제공될 수 있다. 상부 비아들(VI2)은, 하부 배선들(M1_R, M1_I)과 상부 배선들(M2_I) 사이에 각각 개재될 수 있다.
제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 하부 배선들(M1_R, M1_I)과 제2 금속 층(M2)의 상부 배선들(M2_I)은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 하부 배선들(M1_R, M1_I)과 상부 배선들(M2_I)은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다.
본 발명의 일 실시예로, 도시되지는 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 제공될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 3 및 도 4를 참조하여, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 제1 및 제2 실리사이드 패턴들(SC1, SC2), 그리고 제1 및 제2 활성 콘택들(AC1, AC2)에 대해 보다 상세히 설명한다.
도 3 및 도 4를 참조하면, 제1 리세스(RS1) 내에 제1 소스/드레인 패턴(SD1)과 제1 실리사이드 패턴(SC1)이 제공될 수 있다. 일 예로, 제1 소스/드레인 패턴(SD1)과 제1 실리사이드 패턴(SC1)은 제1 리세스(RS1)를 완전히 채울 수 있다. 제1 실리사이드 패턴(SC1)은 제1 소스/드레인 패턴(SD1) 상부의 제3 리세스(RS3)를 완전히 채울 수 있다. 제1 실리사이드 패턴(SC1)의 하단은 굴곡진 프로파일을 가질 수 있다.
제1 활성 콘택(AC1)은 제1 리세스(RS1) 내로 연장되지 않을 수 있다. 제1 활성 콘택(AC1)의 최하부의 레벨은 제1 레벨(LV1)일 수 있다. 제1 레벨(LV1)은 제3 반도체 패턴(SP3)의 상면, 제1 소스/드레인 패턴(SD1)의 상면, 및 제1 실리사이드 패턴(SC1)의 최상면(SC1u)과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 활성 콘택(AC1)은 제1 실리사이드 패턴(SC1)의 최상면(SC1u)과 접촉할 수 있다. 제1 활성 콘택(AC1)은 제1 실리사이드 패턴(SC1)의 최상면(SC1u)을 덮을 수 있다. 도시된 것과 달리, 다른 예로 제1 실리사이드 패턴(SC1)의 최상면(SC1u)은 제1 활성 콘택(AC1)의 바닥면의 일부분을 덮을 수 있다.
제2 활성 콘택(AC2)은 제2 리세스(RS2) 내로 연장될 수 있다. 제2 활성 콘택(AC2)은 제2 리세스(RS2) 내로 연장되는 연장부(EXP) 및 연장부(EXP) 상의 몸체부(BOP)를 포함할 수 있다. 제2 활성 콘택(AC2)의 연장부(EXP)의 폭은 몸체부(BOP)의 폭보다 작을 수 있다.
제2 리세스(RS2) 내에 제2 소스/드레인 패턴(SD2), 제2 실리사이드 패턴(SC2) 및 제2 활성 콘택(AC2)의 연장부(EXP)가 제공될 수 있다. 제2 실리사이드 패턴(SC2) 및 제2 활성 콘택(AC2)의 연장부(EXP)는 제2 소스/드레인 패턴(SD2) 상부의 제4 리세스(RS4)를 채울 수 있다. 제2 소스/드레인 패턴(SD2) 및 제2 실리사이드 패턴(SC2)은 제2 리세스(RS2)를 부분적으로 채울 수 있다. 제2 활성 콘택(AC2)의 연장부(EXP)는 제2 실리사이드 패턴(SC2)의 내측벽(ISW)과 접촉할 수 있다. 제2 활성 콘택(AC2)의 연장부(EXP)의 하단은 굴곡진 프로파일을 가질 수 있다.
제3 리세스(RS3)의 폭은 제1 폭(W1)일 수 있다. 제1 폭(W1)은 제3 리세스(RS3)의 중앙부 또는 상부에서의 폭으로 정의될 수 있다. 제4 리세스(RS4)의 폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제4 리세스(RS4)의 중앙부 또는 상부에서의 폭으로 정의될 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다.
제1 소스/드레인 패턴(SD1)의 두께는 제1 두께(T1)일 수 있다. 제1 두께(T1)는 제1 실리사이드 패턴(SC1)의 측벽의 어느 지점에서의 접선과 제1 리세스(RS1)의 내측벽 사이의 최단 거리로 정의될 수 있다. 제2 소스/드레인 패턴(SD2)의 두께는 제2 두께(T2)일 수 있다. 제2 두께(T2)는 제2 실리사이드 패턴(SC2)의 측벽의 어느 지점에서의 접선과 제2 리세스(RS2)의 내측벽 사이의 최단 거리로 정의될 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 두꺼울 수 있다.
제1 실리사이드 패턴(SC1)의 두께는 제3 두께(T3)일 수 있다. 제3 두께(T3)는 제1 실리사이드 패턴(SC1)의 중앙부 및 상부에서의 두께로 정의될 수 있다. 제2 실리사이드 패턴(SC2)의 두께는 제4 두께(T4)일 수 있다. 제3 두께(T3)는 제4 두께(T4)보다 두꺼울 수 있다. 제3 두께(T3)는 제1 폭(W1)과 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, PMOSFET 영역인 제1 활성 영역(PR) 상의 제1 실리사이드 패턴(SC1)이 제2 활성 영역(NR) 상의 제2 실리사이드 패턴(SC2)보다 두껍게 형성되어 그 부피가 커질 수 있다. 제1 실리사이드 패턴(SC1)의 부피가 커짐으로써 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이의 제1 채널 패턴(CH1)에 압축 응력을 보다 효과적으로 제공할 수 있다. 결과적으로, 정공의 이동도(mobility)가 증가하여 PMOSFET의 동작 속도를 향상시킬 수 있다. 이로써, 반도체 소자의 전기적 특성이 향상될 수 있다.
제1 반도체 패턴(SP1)의 하면의 레벨은 제3 레벨(LV3)에 위치할 수 있다. 제1 실리사이드 패턴(SC1)의 최하부의 레벨은 제4 레벨(LV4)일 수 있다. 제3 레벨(LV3)은 제4 레벨(LV4)보다 높은 레벨에 위치할 수 있다. 다른 예로, 제3 레벨(LV3)은 제4 레벨(LV4)과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 실리사이드 패턴(SC2)의 최하부의 레벨은 제5 레벨(LV5)일 수 있다. 제3 레벨(LV3)은 제5 레벨(LV5)보다 높은 레벨에 위치할 수 있다. 제4 레벨(LV4)은 제5 레벨(LV5)보다 높은 레벨에 위치할 수 있다.
제1 실리사이드 패턴(SC1)의 최하부의 레벨이 제1 반도체 패턴(SP1)의 하면보다 낮은 레벨에 위치함으로써, 제1 채널 패턴(CH1)에 압축 응력을 보다 효과적으로 제공할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 5a 내지 도 10d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 각각 도 1의 A-A'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 9b 및 도 10b는 각각 도 1의 B-B'선에 대응하는 단면도들이다. 도 7c, 도 8c, 도 9c 및 도 10c는 각각 도 1의 C-C'선에 대응하는 단면도들이다. 도 5b, 도 6b, 도 7d, 도 8d, 도 9d 및 도 10d는 각각 도 1의 D-D'선에 대응하는 단면도들이다.
도 5a 및 도 5b를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다.
기판(100)의 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 제1 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은, 그의 상부에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막이 형성될 수 있다. 희생층들(SAL)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로, 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7a 내지 도 7d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 리세스될 수 있다 (도 6c 참조).
구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제2 활성 패턴(AP2)의 상부의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)에 의해 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)이 형성될 수 있다.
도 8a 내지 도 8d를 참조하면, 제1 리세스(RS1) 내에 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 SEG 공정을 수행하여 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴(SD1)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 리세스(RS1)의 일부분을 채울 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴(SD1) 상에 제1 리세스(RS1)의 잔부를 채우는 희생 반도체 패턴(SAS)이 형성될 수 있다. 일 예로, 희생 반도체 패턴(SAS)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 소스/드레인 패턴(SD1)은 저농도의 게르마늄(Ge)을 함유할 수 있고, 희생 반도체 패턴(SAS)은 고농도의 게르마늄(Ge)을 함유할 수 있다.
제2 리세스들(RS2)에 의해 노출된 희생층들(SAL)의 일부분을 식각하여 내측 스페이서들(IP)을 형성할 수 있다. 제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 일부분을 채울 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제2 소스/드레인 패턴(SD1) 상에 제2 리세스(RS2)의 잔부를 채우는 희생 반도체 패턴(SAS)이 형성될 수 있다. 일 예로, 희생 반도체 패턴(SAS)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 희생 반도체 패턴(SAS)은 고농도의 게르마늄(Ge)을 함유할 수 있다.
제1 소스/드레인 패턴(SD1)의 두께는 제1 두께(T1')일 수 있다. 제2 소스/드레인 패턴(SD2)의 두께는 제2 두께(T2')일 수 있다. 제1 두께(T1')는 제2 두께(T2')보다 두꺼울 수 있다. 즉, 제1 소스/드레인 패턴(SD1)의 두께가 제2 소스/드레인 패턴(SD2)의 두께보다 두껍게 형성될 수 있다. 제1 활성 영역(PR) 상에서의 희생 반도체 패턴(SAS)의 제2 방향(D2)으로의 폭은 제2 활성 영역(NR) 상에서의 희생 반도체 패턴(SAS)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 희생 반도체 패턴(SAS)의 폭은 그의 중앙부 또는 상부에서의 폭으로 정의될 수 있다.
도 9a 내지 도 9d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanial Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간들(ET1)이 형성될 수 있다 (도 9d 참조).
한편, 희생 패턴들(PP) 중 일부는 제거되지 않을 수 있다. 예를 들어, 셀 경계에 위치하는 희생 패턴(PP)은 제거되지 않을 수 있다. 구체적으로, 제거되지 말아야 할 희생 패턴들(PP) 상에 마스크막을 형성함으로써, 이들이 제거되지 않고 잔류할 수 있다. 희생 패턴(PP)이 제거됨으로써, 제1 빈 공간(ET1)을 통해 제1 및 제2 활성 패턴들(AP1, AP2)이 노출될 수 있다. 제1 빈 공간(ET1)을 통해, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 희생층들(SAL)이 노출될 수 있다.
제1 빈 공간(ET1)을 통해 노출된 희생층들(SAL)이 선택적으로 제거될 수 있다. 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 이 과정에서, 내측 스페이서들(IP)에 의해 제2 소스/드레인 패턴(SD2)의 결함 발생이 방지될 수 있다.
희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제2 빈 공간들(ET2)이 형성될 수 있다. 제2 빈 공간들(ET2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 정의될 수 있다.
도 10a 내지 도 10d를 참조하면, 제1 및 제2 빈 공간들(ET1, ET2) 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은 제1 및 제2 빈 공간들(ET1, ET2)을 채우도록 형성될 수 있다. 구체적으로, 게이트 전극(GE)은, 제2 빈 공간들(ET2)을 채우는 제1 내지 제3 부분들(PO1, PO2, PO3)을 포함할 수 있다. 게이트 전극(GE)은, 제1 빈 공간(ET1)을 채우는 제4 부분(PO4)을 더 포함할 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 소스/드레인 패턴(SD1)과 전기적으로 연결되는 제1 활성 콘택(AC1) 및 제2 소스/드레인 패턴(SD2)과 전기적으로 연결되는 제2 활성 콘택(AC2)이 형성될 수 있다. 제1 활성 콘택(AC1) 및 제1 소스/드레인 패턴(SD1) 사이에 제1 실리사이드 패턴(SC1)이 형성될 수 있다. 제2 활성 콘택(AC2) 및 제2 소스/드레인 패턴(SD2) 사이에 제2 실리사이드 패턴(SC2)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 양 측에 한 쌍의 분리 구조체들(DB)이 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120), 잔류하는 희생 패턴(PP), 및 희생 패턴(PP) 아래의 활성 패턴(AP1 또는 AP2)의 상부를 관통할 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 11a 내지 도 12b는 본 발명의 실시예들에 따른 제1 실리사이드 패턴 및 제2 실리사이드 패턴을 형성하는 방법을 설명하기 위한 단면도들이다. 도 11a 및 도 12a는 도 2a의 M 영역에 대응하는 단면도들이다. 도 11b 및 도 12b는 도 2b의 N 영역에 대응하는 단면도들이다. 도 11a 내지 도 12b를 참조하여, 본 발명의 실시예들에 따른 활성 콘택들 및 실리사이드 패턴들을 형성하는 방법을 상세히 설명한다.
도 11a 및 도 11b를 참조하면, 제1 층간 절연막(110)을 관통하는 제1 콘택홀(CNH1)이 제1 소스/드레인 패턴(SD1) 상에 형성될 수 있다. 제1 콘택홀(CNH1)에 의해 희생 반도체 패턴(SAS)이 노출될 수 있다. 제1 층간 절연막(110)을 관통하는 제2 콘택홀(CNH2)이 제2 소스/드레인 패턴(SD2) 상에 형성될 수 있다. 제2 콘택홀(CNH2)에 의해 희생 반도체 패턴(SAS)이 노출될 수 있다.
노출된 희생 반도체 패턴(SAS) 상에 식각 공정이 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정은 높은 게르마늄 농도를 갖는 희생 반도체 패턴(SAS)에 대해 높은 식각률을 가질 수 있다. 이에 따라, 희생 반도체 패턴(SAS)만이 선택적으로 제거될 수 있다.
희생 반도체 패턴(SAS)이 제거됨으로써 제1 소스/드레인 패턴(SD1)의 상부에 제3 리세스(RS3)가 형성되고, 제2 소스/드레인 패턴(SD2)의 상부에 제4 리세스(RS4)가 형성될 수 있다. 제3 리세스(RS3)의 폭은 제1 폭(W1')일 수 있다. 제4 리세스(RS4)의 폭은 제2 폭(W2')일 수 있다. 제1 폭(W1')은 제2 폭(W2')보다 작을 수 있다. 제1 폭(W1')은 제3 리세스(RS3)의 중앙부 또는 상부에서의 폭으로 정의될 수 있다. 제2 폭(W2')은 제4 리세스(RS4)의 중앙부 또는 상부에서의 폭으로 정의될 수 있다.
도 12a 및 도 12b를 참조하면, 제1 소스/드레인 패턴(SD1) 상에 제1 예비 금속 패턴(PM1)이 형성될 수 있다. 제1 예비 금속 패턴(PM1)은 제3 리세스(RS3)를 완전히 채울 수 있다. 이는 제3 리세스(RS3)의 폭인 제1 폭(W1')이 상대적으로 작게 형성되기 때문이다. 제1 예비 금속 패턴(PM1)은 일 예로, 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 중 적어도 하나를 포함할 수 있다.
제2 소스/드레인 패턴(SD2) 상에 제2 예비 금속 패턴(PM2)이 형성될 수 있다. 제2 예비 금속 패턴(PM2)은 제4 리세스(RS4)를 부분적으로 채울 수 있다. 일 예로, 제2 예비 금속 패턴(PM2)은 제4 리세스(RS4)의 내측벽을 따라 콘포멀하게 형성될 수 있다. 제2 예비 금속 패턴(PM2)은 제1 예비 금속 패턴(PM1)과 동일한 물질을 포함할 수 있다. 다른 예로, 제2 예비 금속 패턴(PM2)은 제1 예비 금속 패턴(PM1)과 상이한 물질을 포함할 수 있다.
제1 예비 금속 패턴(PM1)의 두께는 제3 두께(T3')일 수 있다. 제1 예비 금속 패턴(PM1)의 두께(T3')는 제1 예비 금속 패턴(PM1)의 중앙부 또는 상부에서의 두께로 정의될 수 있다. 제2 예비 금속 패턴(PM2)의 두께는 제4 두께(T4')일 수 있다. 제3 두께(T3')는 제4 두께(T4')보다 두꺼울 수 있다. 제3 두께(T3')는 제3 리세스(RS3)의 제1 폭(W1')과 실질적으로 동일할 수 있다.
제1 예비 금속 패턴(PM1) 및 제2 예비 금속 패턴(PM2) 상에 각각 배리어 패턴(BM)이 형성될 수 있다. 제1 예비 금속 패턴(PM1) 상의 배리어 패턴(BM)은 제1 콘택홀(CNH1)의 내측벽 및 제1 예비 금속 패턴(PM1)의 상면을 따라 콘포멀하게 형성될 수 있다. 제2 예비 금속 패턴(PM2) 상의 배리어 패턴(BM)은 제2 예비 금속 패턴(PM2)의 내측벽(ISW) 및 제2 콘택홀(CNH2)의 내측벽을 따라 콘포멀하게 형성될 수 있다. 제1 예비 금속 패턴(PM1) 상의 배리어 패턴(BM)은 제1 리세스(RS1) 내로 연장되지 않을 수 있다. 제2 예비 금속 패턴(PM2) 상의 배리어 패턴(BM)은 제2 리세스(RS2) 내로 연장될 수 있다.
도 3 및 도 4를 다시 참조하면, 제1 예비 금속 패턴(PM1) 및 제2 예비 금속 패턴(PM2)에 대해 열처리(annealing) 공정이 수행될 수 있다. 제1 예비 금속 패턴(PM1)과 제1 소스/드레인 패턴(SD1)이 화학적으로 반응하여 제1 실리사이드 패턴(SC1)이 형성될 수 있다. 제2 예비 금속 패턴(PM2)과 제2 소스/드레인 패턴(SD2)이 화학적으로 반응하여 제2 실리사이드 패턴(SC2)이 형성될 수 있다. 제1 소스/드레인 패턴(SD1)과 반응하지 않는 제1 예비 금속 패턴(PM1)은 잔류 패턴(RP)을 구성할 수 있다.
제1 실리사이드 패턴(SC1)의 두께(T3)는 제1 예비 금속 패턴(PM1)의 두께(T3')보다 클 수 있다. 제2 실리사이드 패턴(SC2)의 두께(T4)는 제2 예비 금속 패턴(PM2)의 두께(T4')보다 클 수 있다. 제1 소스/드레인 패턴(SD1)의 두께(T1)는 열처리 공정 전의 제1 소스/드레인 패턴(SD1)의 두께(T1')보다 작을 수 있다. 제2 소스/드레인 패턴(SD2)의 두께(T2)는 열처리 공정 전의 제2 소스/드레인 패턴(SD2)의 두께(T2')보다 작을 수 있다. 이는, 제1 소스/드레인 패턴(SD1) 내의 실리콘 및 제2 소스/드레인 패턴(SD2) 내의 실리콘이 각각 제1 예비 금속 패턴(PM1) 및 제2 예비 금속 패턴(PM2)과 화학적으로 반응함으로써 제1 실리사이드 패턴(SC1) 및 제2 실리사이드 패턴(SC2)이 형성되기 때문이다.
배리어 패턴(BM) 상에 도전 패턴(FM)이 형성될 수 있다. 도전 패턴(FM)은 제1 콘택홀(CNH1), 제2 콘택홀(CNH2) 및 제2 리세스(RS2)의 잔부를 채울 수 있다. 최종적으로, 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2)이 형성될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M 영역에 대응하는 단면도이다. 본 실시예에서는, 도 1, 도 2a 내지 도 2d, 및 도 3을 참조하여 설명한 것과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 13을 참조하면, 제1 활성 콘택(AC1)은 제1 리세스(RS1) 내로 연장되는 연장부(EXP) 및 연장부(EXP) 상의 몸체부(BOP)를 포함할 수 있다. 제1 활성 콘택(AC1)의 연장부(EXP)와 몸체부(BOP)는 서로 연결될 수 있다. 제1 활성 콘택(AC1)의 연장부(EXP)의 폭은 몸체부(BOP)의 폭보다 작을 수 있다. 제1 리세스(RS1) 내에 제1 소스/드레인 패턴(SD1), 제1 실리사이드 패턴(SC1) 및 제1 활성 콘택(AC1)의 연장부(EXP)가 제공될 수 있다. 제1 활성 콘택(AC1)의 최하부의 레벨은 제1 레벨(LV1)일 수 있다. 제1 레벨(LV1)은 제1 소스/드레인 패턴(SD1)의 상면보다 낮은 레벨에 위치할 수 있다.
제1 실리사이드 패턴(SC1)은 제3 리세스(RS3)를 채우는 매립부(FIP) 및 매립부(FIP)로부터 제1 활성 콘택(AC1)의 연장부(EXP)의 바닥면 및 측벽을 따라 연장되는 돌출부(PTP)를 포함할 수 있다. 돌출부(PTP)의 두께는 매립부(FIP)의 두께보다 작을 수 있다.
제1 레벨(LV1)은 제1 실리사이드 패턴(SC1)의 최상면(SC1u)보다 낮은 레벨에 위치할 수 있다. 제1 실리사이드 패턴(SC1)의 최상면(SC1u)은 돌출부(PTP)의 최상면일 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2b의 N 영역에 대응하는 단면도이다. 본 실시예에서는, 도 1, 도 2a 내지 도 2d, 및 도 4를 참조하여 설명한 것과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 14를 참조하면, 제2 활성 콘택(AC2)은 제2 리세스(RS2) 내로 연장되는 연장부(EXP) 및 연장부(EXP) 상의 몸체부(BOP)를 포함할 수 있다. 제2 활성 콘택(AC2)의 연장부(EXP)의 최대 폭은 제3 폭(W3)일 수 있다. 제2 활성 콘택(AC2)의 몸체부(BOP)의 최소 폭은 제4 폭(W4)일 수 있다. 제4 폭(W4)은 제3 폭(W3)보다 클 수 있다.
제2 활성 콘택(AC2)의 배리어 패턴(BM)은 계단식 프로파일을 가질 수 있다. 제2 활성 콘택(AC2)의 배리어 패턴(BM)은 제2 실리사이드 패턴(SC2)의 최상면(SC2u)을 덮는 스텝부(STP)를 포함할 수 있다.
도 15a 내지 도 15d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 도 1, 도 2a 내지 도 2d, 도 3 및 도 4를 참조하여 설명한 것과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 1 및 도 15a 내지 도 15d를 참조하면, 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 15d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 적어도 하나의 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2), 제1 및 제2 활성 콘택들(AC1, AC2), 제1 및 제2 실리사이드 패턴들(SC1, SC2), 잔류 패턴(RP), 제1 금속 층(M1), 및 제2 금속 층(M2)은 도 1, 도 2a 내지 도 2d, 도 3, 및 도 4를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 서로 인접하는 제1 활성 영역 및 제2 활성 영역;
    제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴;
    상기 제1 및 제2 소스/드레인 패턴들 상에 각각 제공되는 제1 실리사이드 패턴 및 제2 실리사이드 패턴; 및
    상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 제1 활성 콘택 및 제2 활성 콘택을 포함하되,
    상기 제1 활성 콘택의 최하부는 상기 제2 활성 콘택의 최하부보다 높은 레벨에 위치하고,
    상기 제1 실리사이드 패턴의 두께는 상기 제2 실리사이드 패턴의 두께보다 두꺼운 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 활성 영역은 PMOSFET 영역이고,
    상기 제2 활성 영역은 NMOSFET 영역인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 소스/드레인 패턴의 두께는 상기 제2 소스/드레인 패턴의 두께보다 두꺼운 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 활성 패턴들 상부에 각각 제공되는 제1 리세스 및 제2 리세스를 더 포함하되,
    상기 제1 소스/드레인 패턴 및 상기 제1 실리사이드 패턴은 상기 제1 리세스를 완전히 채우고,
    상기 제2 소스/드레인 패턴 및 상기 제2 실리사이드 패턴은 상기 제2 리세스를 부분적으로 채우는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 활성 콘택은:
    상기 제2 리세스 내로 연장되어 상기 제2 실리사이드 패턴의 내측벽과 접촉하는 연장부; 및
    상기 연장부 상에 제공되는 몸체부를 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 연장부의 폭은 상기 몸체부의 폭보다 작은 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 및 제2 소스/드레인 패턴 중 어느 하나에 연결된 채널 패턴을 더 포함하되,
    상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고,
    상기 반도체 패턴들 중 최하부의 것의 하면은 상기 제1 실리사이드 패턴의 최하부보다 높은 레벨에 위치하는 반도체 소자.
  8. 제7항에 있어서,
    상기 반도체 패턴들 중 최하부의 것의 하면은 상기 제2 실리사이드 패턴의 최하부보다 높은 레벨에 위치하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 활성 콘택의 최하부는 상기 제1 실리사이드 패턴의 최상면과 실질적으로 동일한 레벨에 위치하고,
    상기 제2 활성 콘택의 최하부는 상기 제2 실리사이드 패턴의 최상면보다 낮은 레벨에 위치하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 및 제2 활성 콘택들 각각은:
    도전 패턴; 및
    상기 도전 패턴의 측벽을 덮는 배리어 패턴을 포함하되,
    상기 제2 활성 콘택의 상기 배리어 패턴은 상기 제2 실리사이드 패턴의 최상면의 적어도 일부를 덮는 스텝부를 포함하는 반도체 소자.

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