KR20210145334A - 반도체 소자 및 그의 제조 방법 - Google Patents

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KR20210145334A
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김석훈
김재문
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최경인
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이상문
이승훈
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 포함한다. 상기 한 쌍의 소스/드레인 패턴들 중 하나는, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고, 상기 제1 반도체 층은, 상기 적층된 반도체 패턴들 중 제1 반도체 패턴과 접촉하고, 상기 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고, 상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 크다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 포함할 수 있다. 상기 한 쌍의 소스/드레인 패턴들 중 하나는, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고, 상기 제1 반도체 층은, 상기 적층된 반도체 패턴들 중 제1 반도체 패턴과 접촉하고, 상기 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고, 상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 채널 패턴들, 상기 한 쌍의 채널 패턴들 각각은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 상기 한 쌍의 채널 패턴들 사이에 개재된 소스/드레인 패턴; 상기 한 쌍의 채널 패턴들을 각각 가로지르는 한 쌍의 게이트 전극들; 및 상기 한 쌍의 게이트 전극들의 서로 마주보는 측벽들 상에 각각 제공된 한 쌍의 게이트 스페이서들을 포함할 수 있다. 상기 적층된 반도체 패턴들 중 제1 반도체 패턴의 레벨에서의 평면도의 관점에서: 상기 소스/드레인 패턴은, 상기 제1 반도체 패턴으로부터 상기 한 쌍의 게이트 스페이서들 사이의 공간으로 연장되고, 상기 소스/드레인 패턴은, 상기 한 쌍의 게이트 스페이서들 각각의 일 단의 적어도 일부를 덮고, 상기 일 단의 나머지 부분과 상기 소스/드레인 패턴 사이에 개재된 잔류 반도체 패턴을 더 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 방향으로 서로 인접하는 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 및 NMOSFET 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들 및 상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들 사이에 개재된 제1 채널 패턴 및 상기 한 쌍의 제2 소스/드레인 패턴들 사이에 개재된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 상기 제1 및 제2 채널 패턴들을 각각 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극들 각각은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고; 상기 제1 채널 패턴과 상기 제1 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이에 각각 개재된 제1 게이트 절연막 및 제2 게이트 절연막; 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제공된 제1 게이트 스페이서 및 제2 게이트 스페이서; 상기 제1 및 제2 게이트 전극들의 상면들 상에 각각 제공된 제1 게이트 캐핑 패턴 및 제2 게이트 캐핑 패턴; 상기 제1 및 제2 게이트 캐핑 패턴들 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 활성 콘택들; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 게이트 전극들에 각각 접속하는 게이트 콘택들; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택들 및 상기 게이트 콘택들과 각각 전기적으로 연결되는 제1 배선들을 포함하고, 상기 제1 배선들은 상기 제1 방향에 교차하는 제2 방향으로 서로 평행하게 연장되며; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 제1 배선들과 각각 전기적으로 연결되는 제2 배선들을 포함하고, 상기 제2 배선들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 한 쌍의 제1 소스/드레인 패턴들 중 하나는, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고, 상기 제1 반도체 층은, 상기 제1 채널 패턴의 상기 제1 반도체 패턴과 접촉하며, 상기 제1 채널 패턴의 상기 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고, 상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 상기 채널 패턴을 가로지르는 게이트 전극, 상기 게이트 전극은 서로 인접하는 상기 반도체 패턴들 사이의 공간을 채우는 제1 부분을 포함하고; 및 상기 공간 내에 제공되어, 상기 제1 부분과 상기 서로 인접하는 반도체 패턴들 사이에 개재된 라이너막을 포함할 수 있다. 상기 라이너막은 상기 반도체 패턴들과 동일한 반도체 물질을 포함하고, 상기 라이너막은 상기 제1 부분과 상기 한 쌍의 소스/드레인 패턴들 중 하나 사이에 개재되어, 상기 한 쌍의 소스/드레인 패턴들 중 상기 하나의 측벽을 덮을 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 게이트 전극이 채워질 채널을 둘러싸는 공간을 형성할 때 소스/드레인 패턴이 제거되는 결함을 효과적으로 방지할 수 있다. 이로써, 반도체 소자의 신뢰성이 향상될 수 있다. 나아가, 본 발명에 따른 반도체 소자는 적층된 채널 패턴들의 표면 특성을 향상시켜, 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3a는 도 2a의 M-M'선을 잘라 위에서 본 평면도이다.
도 3b는 도 2b의 N-N'선을 잘라 위에서 본 평면도이다.
도 4a 내지 도 11d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 1의 A-A'선에 대응하는 단면도들이다.
도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 1의 B-B'선에 대응하는 단면도들이다.
도 7c, 도 8c, 도 9c, 도 10c 및 도 11c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 C-C'선에 대응하는 단면도들이다.
도 4b, 도 5b, 도 6b, 도 7d, 도 8d, 도 9d, 도 10d 및 도 11d는 도 1의 D-D'선에 대응하는 단면도들이다.
도 12a는 도 6a의 M-M'선을 잘라 위에서 본 평면도이다.
도 12b는 도 7a의 M-M'선을 잘라 위에서 본 평면도이다.
도 12c 및 도 12d 각각은 도 8a의 M-M'선을 잘라 위에서 본 평면도이다.
도 12e는 도 9a의 M-M'선을 잘라 위에서 본 평면도이다.
도 12f는 도 11a의 M-M'선을 잘라 위에서 본 평면도이다.
도 13은 도 10a의 L-L'선을 잘라 위에서 본 평면도이다.
도 14a 내지 도 14d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 15a는 도 14a의 M 영역을 확대한 단면도이다.
도 15b는 도 14b의 N 영역을 확대한 단면도이다.
도 16a 내지 도 19d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 16a, 도 17a, 도 18a, 및 도 19a는 도 1의 A-A'선에 대응하는 단면도들이다.
도 17b, 도 18b, 및 도 19b는 도 1의 B-B'선에 대응하는 단면도들이다.
도 17c, 도 18c, 및 도 19c는 도 1의 C-C'선에 대응하는 단면도들이다.
도 16b, 도 17d, 도 18d, 및 도 19d는도 1의 D-D'선에 대응하는 단면도들이다.
도 20a, 도 20b 및 도 20c는 각각 도 17a, 도 18a 및 도 19a의 M 영역을 확대한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3a는 도 2a의 M-M'선을 잘라 위에서 본 평면도이다. 도 3b는 도 2b의 N-N'선을 잘라 위에서 본 평면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
로직 셀(LC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. 다시 말하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
기판(100)의 상부에 형성된 제1 트렌치(TR1)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)에 비해 얕을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
도 2d를 다시 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은, 소자 분리막(ST)의 상면의 레벨에서 그의 제1 방향(D1)으로의 폭이 급격히 감소할 수 있다. 예를 들어, 소자 분리막(ST)에 의해 덮인 제2 활성 패턴(AP2)은 제5 폭(W5)을 가질 수 있다. 소자 분리막(ST) 위로 노출된 제2 활성 패턴(AP2)은 제6 폭(W6)을 가질 수 있다. 제6 폭(W6)은 제5 폭(W5)보다 작을 수 있다.
소자 분리막(ST)의 상면과 동일한 레벨에서, 제2 활성 패턴(AP2)의 측벽은 기울기가 완만한 면을 가질 수 있다. 예를 들어, 제2 활성 패턴(AP2)은 소자 분리막(ST)에 의해 덮인 제3 측벽(SW3) 및 게이트 절연막(GI)에 의해 덮인 제4 측벽(SW4)을 가질 수 있다. 제2 활성 패턴(AP2)은 제3 측벽(SW3) 및 제4 측벽(SW4) 사이의 평탄한 면(PLP)을 더 가질 수 있다. 평탄한 면(PLP)은 소자 분리막(ST)의 상면과 동일한 레벨에 제공될 수 있다. 평탄한 면(PLP)의 기울기는, 제3 측벽(SW3) 및 제4 측벽(SW4) 각각의 기울기보다 완만할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 활성 패턴(AP1)은 그의 상부에 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 채널 패턴(CH2)을 포함할 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 수직적 방향(즉, 제3 방향(D3)으로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 도 2a를 다시 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다.
제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제2 반도체 층(SEL2)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제1 반도체 층(SEL1)의 부피의 비보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은, 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 기판(100)이 실리콘(Si)을 포함할 경우, 제1 및 제2 반도체 층들(SEL1, SEL2)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 게르마늄(Ge)의 격자 상수는 실리콘(Si)의 격자 상수보다 더 클 수 있다.
구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 게르마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 게르마늄(Ge) 농도를 가질 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다.
제1 반도체 층(SEL1)은, 기판(100)과 제2 반도체 층(SEL2) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제2 반도체 층(SEL2) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 적층 결함은 제1 리세스(RS1)의 바닥에서 쉽게 발생될 수 있다. 따라서 적층 결함을 방지하기 위해서는, 제1 리세스(RS1)의 바닥에 인접하는 제1 반도체 층(SEL1)의 두께가 상대적으로 큼이 바람직할 수 있다.
제1 반도체 층(SEL1)은, 희생층들(SAL)을 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 다시 말하면, 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 2a를 다시 참조하면, PMOSFET 영역(PR) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 로직 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE1)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
제1 게이트 전극(GE1)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 2b를 다시 참조하면, NMOSFET 영역(NR) 상에 절연 패턴들(IP)이 제공될 수 있다. 절연 패턴들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 절연 패턴들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는, 분리 구조체(DB)에 인접하는 희생층들(SAL)을 더 포함할 수 있다. 희생층들(SAL)은, 서로 이격되어 적층될 수 있다. 희생층들(SAL)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 각각 동일한 레벨에 위치할 수 있다. 분리 구조체(DB)는 희생층들(SAL)을 관통할 수 있다.
희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다. 희생층(SAL)의 게르마늄의 농도는, 앞서 설명한 제1 반도체 층(SEL1)의 게르마늄의 농도보다 높을 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 2b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는, 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 공정 결함을 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 파워 배선(M1_R1), 제2 하부 파워 배선(M1_R2), 및 하부 배선들(M1_I)을 포함할 수 있다.
제1 하부 파워 배선(M1_R1) 및 제2 하부 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 구체적으로, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 제1 하부 파워 배선(M1_R1)이 배치될 수 있다. 제1 하부 파워 배선(M1_R1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 제2 하부 파워 배선(M1_R2)이 배치될 수 있다. 제2 하부 파워 배선(M1_R2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
하부 배선들(M1_I)은, 제1 및 제2 하부 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 하부 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 하부 배선들(M1_I)은, 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다.
제1 금속 층(M1)은, 하부 비아들(VI1)을 더 포함할 수 있다. 하부 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 아래에 제공될 수 있다. 하부 비아들(VI1)은, 활성 콘택들(AC)과 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 사이에 각각 개재될 수 있다. 하부 비아들(VI1)은, 게이트 콘택들(GC)과 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 사이에 각각 개재될 수 있다.
제1 금속 층(M1)의 배선(M1_R1, M1_R2, M1_I)과 그 아래의 하부 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선(M1_R1, M1_R2, M1_I) 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(M2_I)은 게이트 전극들(GE)과 평행할 수 있다. 상부 배선들(M2_I)은 제3 피치(P3)로 제2 방향(D2)을 따라 배열될 수 있다. 제3 피치(P3)는 제1 피치(P1)보다 작을 수 있다. 제3 피치(P3)는 제2 피치(P2)보다 클 수 있다.
제2 금속 층(M2)은, 상부 비아들(VI2)을 더 포함할 수 있다. 상부 비아들(VI2)은 상부 배선들(M2_I) 아래에 제공될 수 있다. 상부 비아들(VI2)은, 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I)과 상부 배선들(M2_I) 사이에 각각 개재될 수 있다.
제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 3a를 참조하여, PMOSFET 영역(PR) 상의 제1 반도체 패턴(SP1), 제1 소스/드레인 패턴(SD1), 및 게이트 전극(GE)에 대해 보다 상세히 설명한다. 구체적으로, 도 3a는 제1 반도체 패턴(SP1)의 레벨(즉, M-M' 선)까지 반도체 소자를 평탄화함으로써 얻어진, 제1 반도체 패턴(SP1)의 레벨에서의 반도체 소자의 평면도일 수 있다.
제1 반도체 패턴(SP1)은 제1 방향(D1)으로의 최대폭인 제1 폭(W1)을 가질 수 있다. 서로 인접하는 한 쌍의 제1 반도체 패턴들(SP1) 사이에 제1 소스/드레인 패턴(SD1)이 개재될 수 있다. 제1 소스/드레인 패턴(SD1)은, 한 쌍의 제1 반도체 패턴들(SP1)에 인접하는 제1 반도체 층(SEL1), 및 그의 중심에 제2 반도체 층(SEL2)을 포함할 수 있다.
제1 소스/드레인 패턴(SD1)의 제1 반도체 층(SEL1)은 제1 반도체 패턴(SP1)과 직접 접촉할 수 있다. 제1 반도체 층(SEL1)은 제1 방향(D1)으로의 최대폭인 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
제2 반도체 층(SEL2)은 게이트 스페이서(GS)의 일 단(EN)을 덮을 수 있다. 제2 반도체 층(SEL2)의 적어도 일부는, 서로 인접하는 한 쌍의 게이트 스페이서(GS) 사이에 개재될 수 있다. 제2 반도체 층(SEL2)은 제1 방향(D1)으로의 최대폭인 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다.
게이트 스페이서(GS)와 제1 반도체 층(SEL1) 사이에 잔류 반도체 패턴(RSP)이 개재될 수 있다. 잔류 반도체 패턴(RSP)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 잔류 반도체 패턴(RSP)은 제1 반도체 패턴(SP1)과 동일한 실리콘(Si)을 포함할 수 있다. 잔류 반도체 패턴(RSP)이 실리콘-게르마늄(SiGe)을 포함하는 경우, 잔류 반도체 패턴(RSP)의 게르마늄(Ge)의 농도는 제1 반도체 층(SEL1)의 게르마늄의 농도보다 낮을 수 있다.
도 3a에 도시된 바로는, 잔류 반도체 패턴(RSP)이 제1 반도체 층(SEL1)에 의해 제1 반도체 패턴(SP1)과 이격된 것으로 나타나 있다. 그러나 본 발명은 이에 제한되지 않는다. 잔류 반도체 패턴(RSP)은 제1 반도체 패턴(SP1)과 연결될 수도 있다. 다만, 잔류 반도체 패턴(RSP)이 제1 반도체 패턴(SP1)과 동일한 물질을 포함하기 때문에, 이들 사이의 경계는 보이지 않을 수 있다.
잔류 반도체 패턴(RSP)은, 제2 반도체 층(SEL2)에 의해 덮이지 않은 게이트 스페이서(GS)의 일 단(EN)과 제1 반도체 층(SEL1) 사이에 개재될 수 있다. 잔류 반도체 패턴(RSP)은 제2 반도체 층(SEL2)에 의해 덮이지 않은 게이트 스페이서(GS)의 일 단(EN)과 접촉할 수 있다. 잔류 반도체 패턴(RSP)에 의해 제1 반도체 층(SEL1)은 게이트 스페이서(GS)로부터 이격될 수 있다.
잔류 반도체 패턴(RSP)에 의해, 제1 반도체 층(SEL1)의 폭(W2)은 제1 반도체 패턴(SP1)의 폭(W1)보다 커질 수 있다. 이는, 제1 반도체 층(SEL1)이 제1 반도체 패턴(SP1)뿐만 아니라 잔류 반도체 패턴(RSP)도 시드로 하여 성장되었기 때문이다.
게이트 전극(GE)은 제1 반도체 패턴(SP1)의 양 측벽들(SW) 상에 인접할 수 있다. 게이트 전극(GE)과 제1 반도체 패턴(SP1)의 측벽(SW) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 반도체 패턴(SP1)의 양 측벽들(SW)을 직접 덮는 계면막(IL) 및 계면막(IL) 상의 고유전막(HK)을 포함할 수 있다. 일 예로, 고유전막(HK)은 계면막(IL)보다 두꺼울 수 있다.
계면막(IL)은, 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 고유전막(HK)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 다이폴 원소(dipole element)를 포함할 수 있다. 상기 다이폴 원소는 란탄(La), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다. 다시 말하면, 게이트 절연막(GI)은 란탄(La), 알루미늄(Al) 또는 이들의 조합을 불순물로 함유할 수 있다.
게이트 절연막(GI)은, 상기 다이폴 원소에 의해 계면막(IL) 부근에 형성된 다이폴-경계(dipole-interface)를 포함할 수 있다. 게이트 절연막(GI)이 란탄(La)을 함유할 경우, 게이트 전극(GE)의 유효 일함수를 낮출 수 있다. 게이트 절연막(GI)이 알루미늄(Al)을 함유할 경우, 게이트 전극(GE)의 유효 일함수를 높일 수 있다. 다시 말하면, 상기 다이폴 원소를 통하여 트랜지스터의 문턱 전압을 조절할 수 있다.
도 3b를 참조하여, NMOSFET 영역(NR) 상의 제1 반도체 패턴(SP1), 제2 소스/드레인 패턴(SD2), 및 게이트 전극(GE)에 대해 보다 상세히 설명한다. 구체적으로, 도 3b는 제1 반도체 패턴(SP1)의 레벨(즉, N-N' 선)까지 반도체 소자를 평탄화함으로써 얻어진, 제1 반도체 패턴(SP1)의 레벨에서의 반도체 소자의 평면도일 수 있다.
제1 반도체 패턴(SP1)은 제1 방향(D1)으로의 최대폭인 제1 폭(W1)을 가질 수 있다. 서로 인접하는 한 쌍의 제1 반도체 패턴들(SP1) 사이에 제2 소스/드레인 패턴(SD2)이 개재될 수 있다. 제2 소스/드레인 패턴(SD2)의 양 측은 한 쌍의 제1 반도체 패턴들(SP1)과 각각 직접 접촉할 수 있다.
제2 소스/드레인 패턴(SD2)은 게이트 스페이서(GS)의 일 단(EN)을 덮을 수 있다. 제2 소스/드레인 패턴(SD2)의 적어도 일부는, 서로 인접하는 한 쌍의 게이트 스페이서(GS) 사이에 개재될 수 있다. 제2 소스/드레인 패턴(SD2)은 제1 방향(D1)으로의 최대폭인 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제1 폭(W1)보다 클 수 있다.
게이트 스페이서(GS)와 제2 소스/드레인 패턴(SD2) 사이에 잔류 반도체 패턴(RSP)이 개재될 수 있다. 잔류 반도체 패턴(RSP)에 관한 상세한 설명은, 앞서 도 3a를 참조하여 설명한 것과 동일할 수 있다.
게이트 전극(GE)은 제1 반도체 패턴(SP1)의 양 측벽들(SW) 상에 인접할 수 있다. 게이트 전극(GE)과 제1 반도체 패턴(SP1)의 측벽(SW) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)에 관한 상세한 설명은, 앞서 도 3a를 참조하여 설명한 것과 동일 또는 유사할 수 있다.
도 4a 내지 도 11d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 1의 A-A'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 1의 B-B'선에 대응하는 단면도들이다. 도 7c, 도 8c, 도 9c, 도 10c 및 도 11c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 C-C'선에 대응하는 단면도들이다. 도 4b, 도 5b, 도 6b, 도 7d, 도 8d, 도 9d, 도 10d 및 도 11d는 도 1의 D-D'선에 대응하는 단면도들이다. 도 12a는 도 6a의 M-M'선을 잘라 위에서 본 평면도이다. 도 12b는 도 7a의 M-M'선을 잘라 위에서 본 평면도이다. 도 12c 및 도 12d 각각은 도 8a의 M-M'선을 잘라 위에서 본 평면도이다. 도 12e는 도 9a의 M-M'선을 잘라 위에서 본 평면도이다. 도 12f는 도 11a의 M-M'선을 잘라 위에서 본 평면도이다. 도 13은 도 10a의 L-L'선을 잘라 위에서 본 평면도이다.
도 4a 및 도 4b를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각 상에 마스크 패턴(MAP)이 형성될 수 있다. 마스크 패턴(MAP)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 예를 들어, 마스크 패턴(MAP)은 실리콘 질화막을 포함할 수 있다.
마스크 패턴(MAP)을 식각 마스크로 제1 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은, 그의 상부에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 에피택시얼 성장 공정을 수행하여, 라이너막(LIN)이 콘포멀하게 형성될 수 있다. 라이너막(LIN)은 제1 및 제2 활성 패턴들(AP1, AP2) 및 마스크 패턴들(MAP)을 콘포멀하게 덮을 수 있다. 라이너막(LIN)은 1nm 내지 4nm의 두께로 형성될 수 있다. 라이너막(LIN)이 형성됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 제1 방향(D1)으로의 폭이 증가될 수 있다 (도 4b 참조).
예를 들어, 라이너막(LIN)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 라이너막(LIN)은 활성층들(ACL)과 동일한 실리콘(Si)을 포함할 수 있다. 본 발명의 일 실시예로, 라이너막(LIN)은 B, P, C, Ga, O 또는 N과 같은 불순물로 도핑될 수도 있으며, 이에 특별히 제한되지 않는다.
본 발명의 일 실시예로, 제1 및 제2 활성 패턴들(AP1, AP2) 상에 형성된 라이너막(LIN)은, 단결정 또는 다결정일 수 있다. 마스크 패턴들(MAP) 상에 형성된 라이너막(LIN)은, 비정질일 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막이 형성될 수 있다. 최상층의 활성층(ACL)이 노출될 때까지 상기 절연막에 평탄화 공정을 수행할 수 있다. 이로써, 마스크 패턴들(MAP) 및 이들 상의 라이너막(LIN)이 제거될 수 있다. 상기 평탄화 공정 이후, 상기 절연막을 리세스하여 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 가질 수 있다. 라이너막(LIN)은 제1 측벽(SW1) 및 제2 측벽(SW2)을 모두 덮을 수 있다 (도 5b 참조).
도 6a 및 도 6b를 참조하면, 기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7a 내지 도 7d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 리세스될 수 있다 (도 7c 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다.
도 12a를 참조하면, 제2 방향(D2)으로 연장되는 활성층(ACL)이 도시되어 있다. 제1 활성 패턴(AP1)의 활성층(ACL)의 양 측벽들(SW1, SW2)은 라이너막(LIN)으로 덮여있을 수 있다.
도 12b를 참조하면, 제2 방향(D2)으로 인접하는 한 쌍의 희생 패턴들(PP) 사이에 위치하는 활성층(ACL)을 제거하여, 제1 리세스(RS1)가 형성될 수 있다. 이때, 한 쌍의 희생 패턴들(PP) 사이에 위치하는 라이너막(LIN)도 함께 제거될 수 있다. 제1 리세스(RS1)가 형성되면서, 제2 방향(D2)으로 서로 이격된 한 쌍의 제1 반도체 패턴들(SP1)이 활성층(ACL)으로부터 형성될 수 있다.
제2 활성 패턴(AP2)의 상부의 제2 리세스들(RS2)은, 앞서 설명한 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
도 8a 내지 도 8d를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
구체적으로, 도 8a, 도 12c 및 도 12d를 참조하면, 제1 리세스(RS1)의 내측벽을 씨드층(seed layer)으로 하는 제1 선택적 에피택시얼 성장 공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 제1 반도체 패턴(SP1) 및 라이너막(LIN)을 시드로 하여 성장될 수 있다. 따라서, 제1 반도체 층(SEL1)의 제1 방향(D1)으로의 폭(W2)은, 제1 반도체 패턴(SP1)의 제1 방향(D1)으로의 폭(W1)보다 클 수 있다.
일 예로, 상기 제1 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 반도체 층(SEL1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 층(SEL1) 상에 제2 선택적 에피택시얼 성장 공정을 수행하여, 제2 반도체 층(SEL2)이 형성될 수 있다. 제2 반도체 층(SEL2)은 제1 리세스(RS1)를 완전히 채우도록 형성될 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
도 8a 내지 도 8d를 다시 참조하면, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
도 9a 내지 도 9d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 제1 희생 패턴(PP1)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간들(ET1)이 형성될 수 있다 (도 9d 참조).
한편, 희생 패턴들(PP) 중 일부는 제거되지 않을 수 있다. 예를 들어, 셀 경계에 위치하는 희생 패턴(PP)은 제거되지 않을 수 있다. 구체적으로, 제거되지 말아야 할 희생 패턴들(PP) 상에 마스크막을 형성함으로써, 이들이 제거되지 않고 잔류할 수 있다.
희생 패턴(PP)이 제거됨으로써, 제1 빈 공간(ET1)을 통해 제1 및 제2 활성 패턴들(AP1, AP2)이 노출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 제1 및 제2 측벽들(SW1, SW2)을 덮는 라이너막(LIN) 역시 제1 빈 공간(ET1)을 통해 노출될 수 있다. 노출된 라이너막(LIN) 상에 트리밍 공정을 수행하여, 라이너막(LIN)을 선택적으로 제거할 수 있다. 상기 트리밍 공정은 노출된 라이너막(LIN)만 선택적으로 제거되도록 제어될 수 있다.
라이너막(LIN)이 제거됨으로써, 제1 빈 공간(ET1)을 통해 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 제1 및 제2 측벽들(SW1, SW2)이 노출될 수 있다. 라이너막(LIN)이 제거됨으로써, 제1 빈 공간(ET1)을 통해 희생층들(SAL)이 노출될 수 있다 (도 9d 참조).
구체적으로, 도 12e를 참조하면, 제1 빈 공간(ET1)을 통해 제1 반도체 패턴(SP1)의 양 측벽들(SW1, SW2)을 덮는 라이너막(LIN)이 상기 트리밍 공정을 통해 제거될 수 있다. 한편, 라이너막(LIN)의 일부는 게이트 스페이서(GS)와 제1 소스/드레인 패턴(SD1)의 제1 반도체 층(SEL1) 사이에 개재되어 있을 수 있다. 라이너막(LIN)의 상기 일부는 게이트 스페이서(GS)에 의해 노출되지 않으므로, 상기 트리밍 공정 동안 제거되지 않고 잔류할 수 있다. 제거되지 않은 라이너막(LIN)의 상기 일부는 잔류 반도체 패턴(RSP)을 구성할 수 있다.
도 10a 내지 도 10d를 참조하면, 제1 빈 공간(ET1)을 통해 노출된 희생층들(SAL)이 선택적으로 제거될 수 있다. 구체적으로, 도 13d를 다시 참조하면, 제1 빈 공간(ET1)에 의해 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 희생층들(SAL)이 노출될 수 있다. 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다.
상기 식각 공정은, 상대적으로 높은 게르마늄 농도를 갖는 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 게르마늄 농도가 10 at%보다 큰 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다.
도 10a 및 도 13을 참조하면, 상기 식각 공정 동안 PMOSFET 영역(PR) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질(ETC)은 상대적으로 높은 게르마늄 농도를 갖는 희생층(SAL)을 빠르게 제거하지만, 상대적으로 낮은 게르마늄 농도를 갖는 제1 반도체 층(SEL1)은 거의 제거하지 못할 수 있다.
한편, 제2 반도체 층(SEL2)은 상대적으로 높은 게르마늄 농도를 갖기 때문에, 식각 물질(ETC)이 제2 반도체 층(SEL2)으로 침투할 경우 제2 반도체 층(SEL2)은 쉽게 제거될 수 있다. 식각 물질(ETC)의 침투로 인해 제2 반도체 층(SEL2)이 제거될 경우, 심각한 공정 결함이 발생할 수 있다.
그러나 본 발명의 실시예에 따르면, 앞서 설명한 바와 같이, 제1 반도체 층(SEL1)의 폭(W2)은 희생층(SAL)의 제2 방향(D2)으로의 폭보다 더 크게 형성될 수 있다. 이로써, 식각 물질(ETC)이 제2 반도체 층(SEL2)으로 침투하는 것을 효과적으로 막을 수 있다. 결과적으로, 앞서 설명한 공정 결함을 방지하여 반도체 소자의 신뢰성이 향상될 수 있다.
도 10b를 참조하면, 상기 식각 공정 동안 NMOSFET 영역(NR) 상의 희생층들(SAL) 역시 함께 제거될 수 있다. 한편, 제1 소스/드레인 패턴들(SD1)은 게르마늄이 없이 실리콘(Si)만을 함유하므로, 상기 식각 공정 동안 제거되지 않고 잔류할 수 있다.
도 10d를 다시 참조하면, 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제2 빈 공간들(ET2)이 형성될 수 있다. 제2 빈 공간들(ET2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 정의될 수 있다.
도 11a 내지 도 11d, 및 도 12f를 참조하면, 제1 및 제2 빈 공간들(ET1, ET2) 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 구체적으로, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면 상에 계면막(IL)이 형성될 수 있다. 계면막(IL)은 열 산화 공정을 통해 형성될 수 있다. 계면막(IL) 상에 고유전막(HK)이 콘포멀하게 형성될 수 있다. 고유전막(HK)은 계면막(IL)을 덮을 수 있다. 계면막(IL) 및 고유전막(HK)은 게이트 절연막(GI)을 구성할 수 있다.
상기 열 산화 공정 동안, 소자 분리막(ST)에 의해 덮인 라이너막(LIN)이 제1 및 제2 활성 패턴들(AP1, AP2)에 의해 결정화될 수 있다. 이로써, 라이너막(LIN)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 경계가 보이지 않을 수 있다. 결과적으로, 앞서 도 2d를 참조하여 설명한 바와 같이, 제1 및 제2 활성 패턴들(AP1, AP2) 각각에 제3 측벽(SW3), 제4 측벽(SW4) 및 이들 사이의 평탄한 면(PLP)이 정의될 수 있다.
제1 및 제2 빈 공간들(ET1, ET2) 내에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제2 빈 공간들(ET2)을 채우는 제1 내지 제3 부분들(PO1, PO2, PO3)을 포함할 수 있다. 게이트 전극(GE)은, 제1 빈 공간(ET1)을 채우는 제4 부분(PO4)을 더 포함할 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
한편, NMOSFET 영역(NR) 상에서는 게이트 절연막(GI)의 형성 전에, 절연 패턴들(IP)이 먼저 형성될 수 있다. 절연 패턴(IP)은 제2 빈 공간(ET2)의 일부를 채우도록 형성될 수 있다. 이로써, NMOSFET 영역(NR) 상의 게이트 전극(GE)은 절연 패턴(IP)을 사이에 두고 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 양 측에 한 쌍의 분리 구조체들(DB)이 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120), 잔류하는 희생 패턴(PP), 및 희생 패턴(PP) 아래의 활성 패턴(AP1 또는 AP2)의 상부를 관통할 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
활성 콘택들(AC) 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 14a 내지 도 14d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 15a는 도 14a의 M 영역을 확대한 단면도이다. 도 15b는 도 14b의 N 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14a 내지 도 14d 및 도 15a를 참조하면, PMOSFET 영역(PR) 상의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면 상에 라이너막(LIN)이 제공될 수 있다. 라이너막(LIN)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 동일한 실리콘(Si)을 포함할 수 있다. 라이너막(LIN)은 1nm 내지 4nm의 두께를 가질 수 있다.
구체적으로, 라이너막(LIN)이 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이의 공간에 제공될 수 있다. 라이너막(LIN)은 제2 반도체 패턴(SP2)의 표면으로부터 제1 소스/드레인 패턴(SD1)의 제5 측벽(SW5)을 따라 제3 반도체 패턴(SP3)의 표면까지 연장될 수 있다.
라이너막(LIN) 상에는, 게이트 절연막(GI)의 계면막(IL)이 직접 형성될 수 있다. 라이너막(LIN)은 계면막(IL)과 제1 소스/드레인 패턴(SD1) 사이에 개재될 수 있다. 라이너막(LIN)은 계면막(IL)과 제2 반도체 패턴(SP2) 사이에 개재될 수 있다. 라이너막(LIN)은 계면막(IL)과 제3 반도체 패턴(SP3) 사이에 개재될 수 있다.
본 발명의 일 실시예에 따르면, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면에는 움푹 파인 홈들(Dent, DE)이 형성되어 있을 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면에는 잔류 희생 패턴들(RSA)이 붙어있을 수 있다. 홈들(DE)은, 앞서 설명한 희생층들(SAL)의 제거 공정 동안, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 표면의 일부가 부분적으로 식각되어 형성된 것일 수 있다. 잔류 희생 패턴들(RSA)은, 앞서 설명한 희생층들(SAL)의 제거 공정 동안 완전히 제거되지 않은 희생층(SAL)의 일부가 잔류하는 것일 수 있다.
한편, 본 발명에 따른 라이너막(LIN)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면을 덮으면서, 홈들(DE)을 채우고 잔류 희생 패턴들(RSA)을 평평하게 덮을 수 있다. 이로써, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 표면이 평탄해질 수 있다.
반도체 패턴(SP1, SP2, SP3)의 표면 상에 형성된 라이너막(LIN)은, 반도체 패턴(SP1, SP2, SP3)과 동일한 결정형을 가질 수 있다. 예를 들어, 라이너막(LIN)은 반도체 패턴(SP1, SP2, SP3)과 동일한 단결정 실리콘을 포함할 수 있다.
도시된 바와 달리, 라이너막(LIN)은 반도체 패턴(SP1, SP2, SP3)과 동일한 물질(Si) 및 동일한 결정형을 갖기 때문에, 라이너막(LIN)과 반도체 패턴(SP1, SP2, SP3) 사이의 경계는 보이지 않을 수 있다. 다시 말하면, 라이너막(LIN)과 반도체 패턴(SP1, SP2, SP3)이 일체로 연결되어 하나의 반도체 패턴을 구성할 수 있다.
라이너막(LIN)이 제3 반도체 패턴(SP3)의 상면 상에 제공될 수 있다. 라이너막(LIN)은 제3 반도체 패턴(SP3)의 상면으로부터 게이트 스페이서(GS)의 내측벽을 따라 제3 방향(D3)으로 연장될 수 있다.
구체적으로, 라이너막(LIN)은 제3 반도체 패턴(SP3)의 상면을 덮는 제1 영역(PA1) 및 게이트 스페이서(GS)의 내측벽을 덮는 제2 영역(PA2)을 포함할 수 있다. 라이너막(LIN)의 제1 영역(PA1)과 라이너막(LIN)의 제2 영역(PA2)은 서로 다른 결정형을 가질 수 있다. 예를 들어, 라이너막(LIN)의 제1 영역(PA1)은 단결정일 수 있고, 라이너막(LIN)의 제2 영역(PA2)은 비정질일 수 있다. 다른 예로, 라이너막(LIN)의 제1 영역(PA1)은 단결정일 수 있고, 라이너막(LIN)의 제2 영역(PA2)은 다결정일 수 있다. 이는, 라이너막(LIN)의 제2 영역(PA2)이 단결정 실리콘이 아닌 절연체(즉, 게이트 스페이서(GS)) 상에서 성장되었기 때문이다.
도 14a 내지 도 14d 및 도 15b를 참조하면, NMOSFET 영역(NR) 상의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면 상에도 라이너막(LIN)이 제공될 수 있다. NMOSFET 영역(NR) 상의 라이너막(LIN)은, 앞서 도 15a를 참조하여 설명한 PMOSFET 영역(PR) 상의 라이너막(LIN)과 실질적으로 동일할 수 있다. 절연 패턴(IP)은 게이트 절연막(GI)과 라이너막(LIN) 사이에 개재될 수 있다.
도 14d를 다시 참조하면, 라이너막(LIN)은 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 소자 분리막(ST)과 게이트 절연막(GI) 사이에 라이너막(LIN)이 개재될 수 있다. 소자 분리막(ST)의 상면을 덮는 라이너막(LIN)은, 앞서 설명한 라이너막(LIN)의 제2 영역(PA2)과 동일하게 비정질이거나 다결정일 수 있다.
도 16a 내지 도 19d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 16a, 도 17a, 도 18a, 및 도 19a는 도 1의 A-A'선에 대응하는 단면도들이다. 도 17b, 도 18b, 및 도 19b는 도 1의 B-B'선에 대응하는 단면도들이다. 도 17c, 도 18c, 및 도 19c는 도 1의 C-C'선에 대응하는 단면도들이다. 도 16b, 도 17d, 도 18d, 및 도 19d는도 1의 D-D'선에 대응하는 단면도들이다. 도 20a, 도 20b 및 도 20c는 각각 도 17a, 도 18a 및 도 19a의 M 영역을 확대한 단면도들이다. 본 실시예에서는, 앞서 도 4a 내지 도 11d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16a 및 도 16b를 참조하면, 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 기판(100) 상에 패터닝 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 각각 형성될 수 있다. 앞서 도 4a 및 도 4b를 참조하여 설명한 것과 달리, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 라이너막(LIN)을 형성하는 공정이 생략될 수 있다. 이후, 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다.
본 실시예에 따르면, 희생층(SAL)이 앞서 도 4a 및 도 4b를 참조하여 설명한 희생층(SAL)보다 두껍게 형성될 수 있다. 반면, 본 실시예의 활성층(ACL)은 앞서 도 4a 및 도 4b를 참조하여 설명한 활성층(ACL)보다 얇게 형성될 수 있다.
도 17a 내지 도 17d 및 도 20a를 참조하면, 기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
예를 들어, 도 20a를 참조하면, 제1 채널 패턴(CH1)의 제2 및 제3 반도체 패턴들(SP2, SP3) 사이의 희생층(SAL)은 제1 소스/드레인 패턴(SD1)의 제5 측벽(SW5)을 덮을 수 있다.
도 18a 내지 도 18d 및 도 20b를 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 노출된 희생 패턴들(PP)이 선택적으로 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간들(ET1)이 형성될 수 있다.
제1 빈 공간(ET1)을 통해 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 희생층들(SAL)이 노출될 수 있다. 제1 빈 공간(ET1)을 통해 노출된 희생층들(SAL)이 선택적으로 제거될 수 있다. 희생층들(SAL)을 제거하는 동안, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류할 수 있다. 희생층들(SAL)이 제거됨으로써, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 제2 빈 공간들(ET2)이 형성될 수 있다.
앞서 설명한 바와 같이, 본 실시예에 따른 희생층(SAL)은 상대적으로 두껍게 형성될 수 있다. 따라서 희생층(SAL)을 제거하기 위한 습식 식각 공정에서, 희생층(SAL)은 보다 빠르게 제거될 수 있다. 이는, 희생층(SAL)이 두꺼우므로 이를 제거하기 위한 식각 물질(즉, 식각액)이 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이로 더 원활하게 공급될 수 있기 때문이다. 본 실시예에 따른 희생층(SAL)은 쉽고 빠르게 제거될 수 있으므로, 과식각으로 인해 식각 물질이 제2 반도체 층(SEL2)으로 침투되는 문제를 방지할 수 있다.
도 20b를 참조하면, 제1 채널 패턴(CH1)의 제2 및 제3 반도체 패턴들(SP2, SP3) 사이의 희생층(SAL)이 제거되어, 제2 빈 공간(ET2)이 형성될 수 있다. 희생층(SAL)이 완전히 제거되지 않을 수 있고, 이로써 제3 반도체 패턴(SP3)의 표면 상에 잔류 희생 패턴(RSA)이 형성될 수 있다. 잔류 희생 패턴(RSA)은, 제거되지 않은 희생층(SAL)의 일부일 수 있다.
희생층(SAL)의 게르마늄이 제2 반도체 패턴(SP2)으로 확산되어, 제2 반도체 패턴(SP2)의 표면의 적어도 일부는 상대적으로 높은 게르마늄의 농도(예를 들어, 5 at% 보다 높음)를 가질 수 있다. 따라서, 희생층(SAL)의 제거 공정 동안 제2 반도체 패턴(SP2)의 표면의 적어도 일부가 함께 제거될 수 있다. 이로써, 제2 반도체 패턴(SP2)의 표면에 움푹 파인 홈들(DE)이 형성될 수 있다. 잔류 희생 패턴(RSA)과 홈(DE) 각각은, 제1 채널 패턴(CH1)의 전기적 특성을 저해할 수 있다.
도 19a 내지 도 19d 및 도 20c를 참조하면, 기판(100) 상에 에피택시얼 성장 공정을 수행하여, 라이너막(LIN)이 콘포멀하게 형성될 수 있다. 라이너막(LIN)은, 제1 빈 공간(ET1)을 부분적으로 채울 수 있다. 라이너막(LIN)은, 제2 빈 공간들(ET2) 각각의 내부를 부분적으로 채울 수 있다. 라이너막(LIN)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 동일한 실리콘(Si)을 포함할 수 있다. 라이너막(LIN)은 1nm 내지 4nm의 두께로 형성될 수 있다.
도 20c를 참조하면, 제1 빈 공간(ET1) 내에 형성된 라이너막(LIN)은, 제3 반도체 패턴(SP3)의 상면을 덮는 제1 영역(PA1) 및 게이트 스페이서(GS)의 내측벽을 덮는 제2 영역(PA2)을 포함할 수 있다. 제1 영역(PA1)은 제3 반도체 패턴(SP3)의 결정형을 따라 성장될 수 있고, 제2 영역(PA2)은 절연막인 게이트 스페이서(GS) 상에서 비정질로 성장될 수 있다.
제2 빈 공간(ET2) 내에 형성된 라이너막(LIN)은, 제2 및 제3 반도체 패턴들(SP2, SP3) 각각의 표면을 균일하게 덮을 수 있다. 앞서 도 20b를 참조하여 설명한 바와 같이, 제2 및 제3 반도체 패턴들(SP2, SP3)의 표면들 상에는 잔류 희생 패턴(RSA)과 홈(DE)이 존재하는데, 라이너막(LIN)이 이들을 덮을 수 있다.
결과적으로, 라이너막(LIN)은 반도체 패턴(SP1, SP2, SP3)에 존재하는 결함을 치유할 수 있다. 반도체 패턴(SP1, SP2, SP3)은 잔류 희생 패턴(RSA)과 홈(DE)에 의해 상대적으로 높은 표면 거칠기를 가질 수 있다. 라이너막(LIN)이 반도체 패턴(SP1, SP2, SP3)의 거친 표면 상에 균일하고 콘포멀하게 성장됨으로써, 반도체 패턴(SP1, SP2, SP3)의 표면 거칠기를 줄일 수 있다. 나아가, 본 실시예에 따르면 반도체 패턴(SP1, SP2, SP3)이 상대적으로 얇게 형성되는데, 라이너막(LIN)에 의해 그 두께가 더 두꺼워짐으로써, 채널 저항 증가의 문제를 방지할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성이 향상될 수 있다.
이후의 공정은, 앞서 도 11a 내지 도 11d를 참조하여 설명한 것과 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 활성 패턴;
    상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및
    상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 포함하되,
    상기 한 쌍의 소스/드레인 패턴들 중 하나는, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은, 상기 적층된 반도체 패턴들 중 제1 반도체 패턴과 접촉하고,
    상기 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고,
    상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 한 쌍의 소스/드레인 패턴들 중 상기 하나는, 실리콘-게르마늄(SiGe)을 포함하고,
    상기 제2 반도체 층의 게르마늄의 농도는, 상기 제1 반도체 층의 게르마늄의 농도보다 큰 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 반도체 층의 게르마늄의 농도는 0 at% 내지 10 at%이고,
    상기 제2 반도체 층의 게르마늄의 농도는 30 at% 내지 70 at%인 반도체 소자.
  4. 제1항에 있어서,
    상기 활성 패턴은 상기 제1 방향에 교차하는 제2 방향으로 연장되고,
    상기 한 쌍의 소스/드레인 패턴들은 상기 제2 방향으로 서로 이격되는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 반도체 패턴의 레벨에서의 평면도의 관점에서:
    상기 게이트 전극의 측벽 상에 제공되어 상기 제2 반도체 층과 접촉하는 게이트 스페이서; 및
    상기 게이트 스페이서와 상기 제1 반도체 층 사이에 개재된 잔류 반도체 패턴을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 반도체 패턴의 레벨에서의 평면도의 관점에서:
    상기 게이트 스페이서는, 상기 한 쌍의 소스/드레인 패턴들 중 상기 하나의 양 측에 각각 인접하는 한 쌍의 게이트 스페이서들을 포함하고,
    상기 제2 반도체 층의 적어도 일부는, 상기 한 쌍의 게이트 스페이서들 사이에 개재되는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 전극은, 서로 인접하는 상기 반도체 패턴들 사이의 공간을 채우는 부분을 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 한 쌍의 소스/드레인 패턴들 중 상기 하나는, 상기 활성 패턴의 상부에 형성된 리세스 내에 제공되고,
    상기 제1 반도체 층은 상기 리세스의 내측벽을 덮으며,
    상기 제2 반도체 층은 상기 리세스를 채우고,
    상기 제2 반도체 층의 부피는 상기 제1 반도체 층의 부피보다 큰 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 반도체 층은 상기 리세스의 프로파일을 따라 U자 형태를 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 한 쌍의 소스/드레인 패턴들 각각에 접속하는 활성 콘택;
    상기 게이트 전극에 접속하는 게이트 콘택; 및
    상기 활성 콘택 및 상기 게이트 콘택과 각각 전기적으로 연결되는 배선들을 포함하는 제1 금속층을 더 포함하는 반도체 소자.
  11. 기판 상의 활성 패턴;
    상기 활성 패턴 상의 한 쌍의 채널 패턴들, 상기 한 쌍의 채널 패턴들 각각은 서로 이격되어 적층된 반도체 패턴들을 포함하고;
    상기 한 쌍의 채널 패턴들 사이에 개재된 소스/드레인 패턴;
    상기 한 쌍의 채널 패턴들을 각각 가로지르는 한 쌍의 게이트 전극들; 및
    상기 한 쌍의 게이트 전극들의 서로 마주보는 측벽들 상에 각각 제공된 한 쌍의 게이트 스페이서들을 포함하되,
    상기 적층된 반도체 패턴들 중 제1 반도체 패턴의 레벨에서의 평면도의 관점에서:
    상기 소스/드레인 패턴은, 상기 제1 반도체 패턴으로부터 상기 한 쌍의 게이트 스페이서들 사이의 공간으로 연장되고,
    상기 소스/드레인 패턴은, 상기 한 쌍의 게이트 스페이서들 각각의 일 단의 적어도 일부를 덮고,
    상기 일 단의 나머지 부분과 상기 소스/드레인 패턴 사이에 개재된 잔류 반도체 패턴을 더 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 소스/드레인 패턴은, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은 상기 제1 반도체 패턴과 접촉하는 반도체 소자.
  13. 제12항에 있어서,
    상기 잔류 반도체 패턴에 의해, 상기 제1 반도체 층은 상기 게이트 스페이서의 상기 일 단으로부터 이격된 반도체 소자.
  14. 제12항에 있어서,
    상기 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고,
    상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 큰 반도체 소자.
  15. 제11항에 있어서,
    상기 잔류 반도체 패턴은 상기 제1 반도체 패턴과 동일한 반도체 물질을 포함하는 반도체 소자.
  16. 제1 방향으로 서로 인접하는 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판;
    상기 PMOSFET 및 NMOSFET 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들 및 상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들;
    상기 한 쌍의 제1 소스/드레인 패턴들 사이에 개재된 제1 채널 패턴 및 상기 한 쌍의 제2 소스/드레인 패턴들 사이에 개재된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고;
    상기 제1 및 제2 채널 패턴들을 각각 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극들 각각은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고;
    상기 제1 채널 패턴과 상기 제1 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이에 각각 개재된 제1 게이트 절연막 및 제2 게이트 절연막;
    상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제공된 제1 게이트 스페이서 및 제2 게이트 스페이서;
    상기 제1 및 제2 게이트 전극들의 상면들 상에 각각 제공된 제1 게이트 캐핑 패턴 및 제2 게이트 캐핑 패턴;
    상기 제1 및 제2 게이트 캐핑 패턴들 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 활성 콘택들;
    상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 게이트 전극들에 각각 접속하는 게이트 콘택들;
    상기 제1 층간 절연막 상의 제2 층간 절연막;
    상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택들 및 상기 게이트 콘택들과 각각 전기적으로 연결되는 제1 배선들을 포함하고, 상기 제1 배선들은 상기 제1 방향에 교차하는 제2 방향으로 서로 평행하게 연장되며;
    상기 제2 층간 절연막 상의 제3 층간 절연막; 및
    상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 제1 배선들과 각각 전기적으로 연결되는 제2 배선들을 포함하고, 상기 제2 배선들은 상기 제1 방향으로 서로 평행하게 연장되며,
    상기 한 쌍의 제1 소스/드레인 패턴들 중 하나는, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은, 상기 제1 채널 패턴의 상기 제1 반도체 패턴과 접촉하며,
    상기 제1 채널 패턴의 상기 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고,
    상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 큰 반도체 소자.
  17. 제16항에 있어서,
    상기 한 쌍의 소스/드레인 패턴들 중 상기 하나는, 실리콘-게르마늄(SiGe)을 포함하고,
    상기 제1 반도체 층의 게르마늄의 농도는 0 at% 내지 10 at%이고,
    상기 제2 반도체 층의 게르마늄의 농도는 30 at% 내지 70 at%인 반도체 소자.
  18. 제16항에 있어서,
    상기 제1 채널 패턴의 상기 제1 반도체 패턴의 레벨에서의 평면도의 관점에서:
    상기 제1 게이트 스페이서와 상기 제1 반도체 층 사이에 개재된 잔류 반도체 패턴을 더 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 제2 반도체 층은, 상기 제1 게이트 스페이서의 일 단의 적어도 일부를 덮고,
    상기 잔류 반도체 패턴은, 상기 일 단의 나머지 부분과 상기 제1 반도체 층 사이에 개재된 반도체 소자.
  20. 제16항에 있어서,
    상기 한 쌍의 제1 소스/드레인 패턴들 중 상기 하나는, 상기 제1 활성 패턴의 상부에 형성된 리세스 내에 제공되고,
    상기 제1 반도체 층은 상기 리세스의 내측벽을 덮으며,
    상기 제2 반도체 층은 상기 리세스를 채우고,
    상기 제2 반도체 층의 부피는 상기 제1 반도체 층의 부피보다 큰 반도체 소자.
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