KR20220034574A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20220034574A
KR20220034574A KR1020200117129A KR20200117129A KR20220034574A KR 20220034574 A KR20220034574 A KR 20220034574A KR 1020200117129 A KR1020200117129 A KR 1020200117129A KR 20200117129 A KR20200117129 A KR 20200117129A KR 20220034574 A KR20220034574 A KR 20220034574A
Authority
KR
South Korea
Prior art keywords
pattern
gate electrode
layer
semiconductor
patterns
Prior art date
Application number
KR1020200117129A
Other languages
English (en)
Inventor
김주연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200117129A priority Critical patent/KR20220034574A/ko
Priority to US17/313,212 priority patent/US20220085006A1/en
Priority to TW110116456A priority patent/TW202211382A/zh
Publication of KR20220034574A publication Critical patent/KR20220034574A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 주변 영역 및 로직 셀 영역을 포함하는 기판; 상기 주변 영역 상에 수직적으로 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하는 제1 채널 패턴; 상기 제1 채널 패턴을 가로지르며 제1 방향으로 연장되는 제1 게이트 전극; 상기 로직 셀 영역 수직적으로 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하는 제2 채널 패턴; 및 상기 제2 채널 패턴을 가로지르며 상기 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 게이트 전극에 비해 작은 폭을 갖는 제2 게이트 전극을 포함하되, 상기 제1 게이트 전극은 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 사이에서 제1 두께를 갖고, 상기 제2 게이트 전극은 상기 제3 반도체 패턴 및 상기 제4 반도체 패턴의 사이에서 상기 제1 두께에 비해 큰 제2 두께를 가질 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 실시예들에 따른, 반도체 소자는, 주변 영역 및 로직 셀 영역을 포함하는 기판; 상기 주변 영역 상에 수직적으로 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하는 제1 채널 패턴; 상기 제1 채널 패턴을 가로지르며 제1 방향으로 연장되는 제1 게이트 전극; 상기 로직 셀 영역 수직적으로 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하는 제2 채널 패턴; 및 상기 제2 채널 패턴을 가로지르며 상기 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 게이트 전극에 비해 작은 폭을 갖는 제2 게이트 전극을 포함하되, 상기 제1 게이트 전극은 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 사이에서 제1 두께를 갖고, 상기 제2 게이트 전극은 상기 제3 반도체 패턴 및 상기 제4 반도체 패턴의 사이에서 상기 제1 두께에 비해 큰 제2 두께를 가질 수 있다.
본 발명의 실시예들에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상의 제1 채널 패턴; 상기 제1 채널 패턴을 가로지르며 제1 방향으로 연장되는 제1 게이트 전극; 상기 제1 게이트 전극과 상기 제1 채널 패턴 사이의 제1 고유전막; 상기 제1 고유전막과 상기 제1 채널 패턴 사이의 제1 계면 절연막; 상기 제2 영역 상의 제2 채널 패턴; 상기 제2 채널 패턴을 가로지르며 상기 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 게이트 전극에 비해 작은 폭을 갖는 제2 게이트 전극을 포함하되, 상기 제1 고유전막은 상기 제2 고유전막에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 실시예들에 따른, 반도체 소자는, 로직 셀 영역 및 주변 영역을 포함하는 기판; 상기 기판 상의 소자 분리막으로서, 상기 소자 분리막은 상기 주변 영역 상에 제1 활성 패턴을 정의하고, 상기 로직 셀 영역 상에 제2 활성 패턴을 정의하는 것; 상기 제1 활성 패턴 상에 제공된 한 쌍의 제1 소스/드레인 패턴들; 상기 제1 소스/드레인 패턴들을 연결하는 제1 채널 패턴으로서, 상기 제1 채널 패턴은 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하는 것; 상기 채널 패턴을 가로지르는 제1 게이트 전극으로서, 상기 제1 게이트 전극은 상기 제1 반도체 패턴과 상기 제2 반도체 패턴의 사이 및 상기 제2 반도체 패턴의 상면 상에 위치하는 것; 상기 채널 패턴과 상기 제1 게이트 전극 사이의 제1 계면 절연막; 상기 제1 계면 절연막과 상기 제1 게이트 전극 사이의 제1 고유전막; 상기 제2 활성 패턴 상에 제공된 한 쌍의 제2 소스/드레인 패턴들; 상기 제2 소스/드레인 패턴들 사이의 제2 채널 패턴으로서, 상기 제2 채널 패턴은 제3 반도체 패턴 및 상기 제3 반도체 패턴 상의 제4 반도체 패턴을 포함하는 것; 상기 채널 패턴을 가로지르는 제2 게이트 전극으로서, 상기 제2 게이트 전극은 상기 제3 반도체 패턴과 상기 제4 반도체 패턴의 사이 및 상기 제4 반도체 패턴의 상면 상에 위치하는 것; 상기 채널 패턴과 상기 제2 게이트 전극 사이의 제2 계면 절연막; 및 상기 제2 계면 절연막과 상기 제2 게이트 전극 사이의 제2 고유전막을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 주변 영역의 게이트 전극과 채널 사이에 고유전막을 다층 구조로 형성하여 로직 셀 영역에 비해 상대적으로 고전압이 흐르는 주변 영역 트랜지스터의 누설전류를 방지할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자는 높은 신뢰성과 우수한 전기적 특성을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2h는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, 및 H-H'선에 따른 단면도들이다.
도 3은 도 2a의 AA 영역 및 도 2e의 BB 영역을 각각 확대한 확대단면도들을 나타낸다.
도 4는 도 3의 AAA 영역 및 BBB 영역을 각각 확대한 확대단면도들을 나타낸다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들을 나타내며, 도 3의 AAA 영역 및 BBB 영역과 대응된다.
도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 및 도 17a, 및 도 19a 및 도 21a는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 A-A'선에 따른 단면도들이다.
도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 도 17b, 도 19b 및 도 21b는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 B-B'선에 따른 단면도들이다.
도 7c, 도 9c, 도 11c, 도 13c, 도 15c, 도 17c, 도 19c 및 도 21c는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 C-C'선에 따른 단면도들이다.
도 7d, 도 9d, 도 11d, 도 13d, 도 15d, 도 17d, 도 19d 및 도 21d는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 D-D'선에 따른 단면도들이다.
도 11e, 도 13e, 도 15e, 도 17e, 도 19e 및 도 21e는 각각 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 E-E'선에 따른 단면도들이다.
도 11f, 도 13f, 도 15f, 도 17f, 도 19f 및 도 21f는 각각 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 F-F'선에 따른 단면도들이다.
도 22a, 도 22b 및 도 22c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2h는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, 및 H-H'선에 따른 단면도들이다.
도 1을 참조하면, 주변 영역(PER) 및 로직 셀 영역(LGC)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 예컨대, 기판(100)은 실리콘 기판일 수 있다. 주변 영역(PER)은, 프로세서 코어 또는 I/O 단자를 구성하는 트랜지스터들이 배치되는 영역일 수 있다. 로직 셀 영역(LGC)은, 로직 회로를 구성하는 표준 셀이 배치되는 영역일 수 있다. 주변 영역(PER)의 트랜지스터는, 로직 셀 영역(LGC)의 트랜지스터에 비해 고전력으로 작동될 수 있다.
도 1 및 도 2a 내지 도 2d를 참조하여, 주변 영역(PER) 상의 트랜지스터에 대해 먼저 상세히 설명한다.
주변 영역(PER)은 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)을 포함할 수 있다. 제1 PMOSFET 영역(PR1) 상에 제1 활성 패턴(AP1)이 제공될 수 있고, 제1 NMOSFET 영역(NR1) 상에 제2 활성 패턴(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)과 수직한 제2 방향(D2)으로 나란히 연장될 수 있다. 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2)의 사이에는 제1 트랜치(TR1)가 제공될 수 있다. 제1 트랜치(TR1)의 내측벽들을 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)의 측벽들을 정의할 수 있다.
제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)은 기판(100) 상에 형성된 제2 트렌치(TR2)에 의해 정의될 수 있다. 달리 말해서, 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제2 트랜치(TR2)는 제1 트랜치(TR1)의 아래에 위치할 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)에 비해 깊을 수 있으며, 더 낮은 바닥면을 가질 수 있다. 제2 트랜치는 제1 트랜치(TR1)의 바닥면으로부터 기판(100)의 하면을 향하여 함몰된 부분일 수 있다. 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)은 제2 트랜치(TR2)에 의해 전기적으로 분리될 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은, 예컨대, 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 돌출될 수 있다 (도 2c 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들의 적어도 일부를 덮을 수 있다.
제1 활성 패턴(AP1)의 상부에 한 쌍의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 도 2a에 도시된 바와 같이, 제2 방향(D2)으로 서로 이격될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예컨대, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 제1 채널 패턴(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1)을 제2 방향(D2)으로 연결할 수 있다. 제1 채널 패턴(CH1)은 후술될 제1 게이트 전극(GE1)에 제1 전압이 인가됨에 따라 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이의 전기적인 이동 경로를 제공할 수 있다.
제2 활성 패턴(AP2)의 상부에 한 쌍의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 도 2b에 도시된 바와 같이, 제2 방향(D2)으로 서로 이격될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예컨대, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 제2 채널 패턴(CH2)은 한 쌍의 제1 소스/드레인 패턴들(SD1)을 제2 방향(D2)으로 연결할 수 있다. 제2 채널 패턴(CH2)은 후술될 제2 게이트 전극(GE2)에 제2 전압이 인가됨에 따라 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이의 전기적인 이동 경로를 제공할 수 있다. 제2 전압은 상기 제1 전압과 다른 크기를 가질 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 예컨대, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 최상부의 반도체 패턴(SP)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예컨대, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예컨대, Si)를 포함할 수 있다.
제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)의 각각은 수직적으로 적층된 반도체 패턴들(SP)을 포함할 수 있다. 반도체 패턴들(SP)은 서로 수직 방향으로 이격될 수 있다. 반도체 패턴들(SP)은, 예컨대, 실리콘(Si) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 게이트 전극(GE1)이 제공될 수 있다. 제1 게이트 전극(GE1)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩된 부분을 가질 수 있다.
제1 게이트 전극(GE1)은, 도 2c에 도시된 바와 같이, 제1 및 제2 채널 패턴들(CH1. CH2) 각각의 상면들, 하면들 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 주변 영역(PER)의 트랜지스터는, 제1 게이트 전극(GE1)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 게이트 전극(GE1)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 제1 게이트 전극(GE1)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 제1 게이트 전극(GE1)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술될 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
제1 게이트 전극(GE1) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 제1 게이트 전극(GE1)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술될 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 게이트 캐핑 패턴들(GP)은, 예컨대, SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(GE1)과 제1 채널 패턴(CH1) 사이 및 제1 게이트 전극(GE1)과 제2 채널 패턴(CH2)의 사이에 제1 게이트 절연막(GI1)이 개재될 수 있다. 또한, 제1 게이트 절연막(GI1)은 제1 게이트 전극(GE1)의 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(GI1)은, 제1 게이트 전극(GE1) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
제1 게이트 절연막(GI1)은 제1 계면 절연막(IL1) 및 제1 고유전막(HK1)을 포함할 수 있다. 제1 계면 절연막(IL1)은 제1 게이트 전극(GE1)과 제1 채널 패턴(CH1)의 사이 및 제1 게이트 전극(GE1)과 제2 채널 패턴(CH2)의 사이에 배치될 수 있다. 제1 계면 절연막(IL1)은 제1 및 제2 채널 패턴들(CH1. CH2)의 표면 상에 직접 배치될 수 있다. 제1 계면 절연막(IL1)은 반도체 층(SP)의 상면과 하면 및 제1 방향(D1)으로 대향하는 반도체 층(SP)의 양 측벽들을 덮을 수 있다.
제1 고유전막(HK1)은 제1 게이트 전극(GE1)과 제1 계면 절연막(IL1)의 사이에 배치될 수 있다. 또한, 제1 고유전막(HK1)은 제1 게이트 전극(GE1)과 소자 분리막(ST)의 사이에 배치될 수 있다.
실시예들에 따르면, 제1 고유전막(HK1)은 제1 계면 절연막(IL1)에 비해 두꺼울 수 있다. 제1 계면 절연막(IL1)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 제1 고유전막(HK1)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 예컨대, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(GE1)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 제1 게이트 절연막(GI1) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 문턱 전압을 할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예컨대, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예컨대, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 제1 게이트 전극(GE1)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예컨대, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예컨대, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 제1 게이트 전극(GE1)과 전기적으로 연결되는 제1 게이트 콘택(GC1)이 제공될 수 있다. 제1 게이트 콘택(GC1)은 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 사이의 소자 분리막(ST) 상에 제공될 수 있다. 평면적 관점에서, 제1 게이트 콘택(GC1)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 제1 게이트 콘택(GC1)은, 활성 콘택(AC)과 동일하게, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층이 제공될 수 있다. 상기 제1 금속 층은 제1 배선들(M1), 제1 비아(V1) 및 제2 비아(V2)를 포함할 수 있다. 제1 및 제2 비아들(V1, V2)은 제1 배선들(M1) 아래에 제공될 수 있다.
제1 배선들(M1)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 배선들(M1)은 제1 방향(D1)으로 배열될 수 있다. 제1 비아(V1)는, 제1 배선(M1)과 활성 콘택(AC) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제2 비아(V2)는, 제1 배선(M1)과 제1 게이트 콘택(GC1) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
예컨대, 제1 배선(M1)과 그 아래의 제1 또는 제2 비아(V1 또는 V2)는 서로 일체로 연결되어, 하나의 도전 구조체를 구성할 수 있다. 다시 말하면, 제1 배선(M1)과 제1 또는 제2 비아(V1 또는 V2)는 함께 형성될 수 있다. 제1 배선(M1)과 제1 또는 제2 비아(V1 또는 V2)는 듀얼 다마신 공정을 통해 하나의 도전 구조체로 형성될 수 있다. 도시되진 않았지만, 제3 층간 절연막(130) 상에 적층된 금속 층들(예컨대, M2, M3, M4 등)이 추가로 배치될 수 있다.
이하, 도 1 및 도 2e 내지 도 2h를 참조하여 로직 셀 영역(LGC)의 트랜지스터에 대해 상세히 설명한다. 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 주변 영역(PER)의 트랜지스터와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
로직 셀 영역(LGC)은 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 기판(100)의 상부에 형성된 제4 트렌치(TR4)에 의해 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)이 정의될 수 있다. 기판(100)의 상부에 형성된 제3 트렌치(TR3)에 의해 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)이 정의될 수 있다. 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 각각 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2) 상에 제공될 수 있다.
제3 활성 패턴(AP3)의 상부에 제3 소스/드레인 패턴들(SD3)이 제공될 수 있다. 제4 활성 패턴(AP4)의 상부에 제4 소스/드레인 패턴들(SD4)이 제공될 수 있다. 한 쌍의 제3 소스/드레인 패턴들(SD3) 사이에 제3 채널 패턴(CH3)이 정의될 수 있다. 한 쌍의 제4 소스/드레인 패턴들(SD4) 사이에 제4 채널 패턴(CH4)이 정의될 수 있다. 제3 및 제4 채널 패턴들(CH3, CH4) 각각은, 서로 이격되어 적층된 반도체 패턴들(SP)을 포함할 수 있다.
제3 및 제4 채널 패턴들(CH3, CH4)의 반도체 패턴들(SP)은 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 제1 및 제2 채널 패턴들(CH1, CH2)의 반도체 패턴들(SP)과 동일 레벨에 위치할 수 있다. 예컨대, 제3 및 제4 채널 패턴들(CH3, CH4)의 반도체 패턴들(SP)의 상면 및 하면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 반도체 패턴들(SP)의 상면 및 하면들과 동일 레벨에 위치할 수 있다. 또한 제1 내지 제4 채널 패턴들(CH1, CH2, CH3, CH3)은 서로 동일한 개수의 반도체 패턴(SP)을 가질 수 있다. 예컨대, 제1 내지 제4 채널 패턴들(CH1, CH2, CH3, CH3)의 각각은 수직적으로 이격되어 적층된 세 개의 반도체 패턴(SP)을 가질 수 있다. 실시예들에 따르면, 제1 내지 제4 채널 패턴들(CH1, CH2, CH3, CH3) 내의 반도체 패턴들(SP)은 서로 이격되어 적층된 복수의 반도체 층으로부터 패터닝되어 형성된 것일 수 있다.
제3 소스/드레인 패턴들(SD3) 각각은, 제1 도전형(예컨대, p형)의 불순물을 포함하는 에피택시얼 패턴일 수 있다. 제4 소스/드레인 패턴들(SD4) 각각은, 제2 도전형(예컨대, n형)의 불순물을 포함하는 에피택시얼 패턴일 수 있다.
제3 및 제4 채널 패턴들(CH3, CH4)을 가로지르며 제1 방향(D1)으로 연장되는 제2 게이트 전극들(GE2)이 제공될 수 있다. 제2 게이트 전극(GE2)은 제3 및 제4 채널 패턴들(CH3, CH4)과 수직적으로 중첩될 수 있다. 제2 게이트 전극(GE2)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 제2 게이트 전극(GE2) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 제2 게이트 전극(GE2)의 폭(W2)은, 도 1에 도시된 바와 같이, 제1 게이트 전극(GE1)의 폭(W1)에 비해 작을 수 있다.
제2 게이트 전극(GE2)은, 도 2g에 도시된 바와 같이, 각각의 반도체 패턴들(SP)을 둘러쌀 수 있다. 제2 게이트 전극(GE2)은, 반도체 패턴(SP)의 상면, 양 측벽들, 및 바닥면 상에 제공될 수 있다. 제2 게이트 전극(GE2)은, 제3 채널(CH3) 또는 제4 채널(CH4)을 구성하는 반도체 패턴들(SP)을 둘러쌀 수 있다. 다시 말하면, 본 실시예에 따른 로직 셀 영역(LGC)의 트랜지스터는, 제2 게이트 전극(GE2)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예컨대, MBCFET)일 수 있다.
제2 게이트 전극(GE2)과 제3 채널 패턴(CH3) 사이 및 제2 게이트 전극(GE2)과 제4 채널 패턴(CH4) 사이에 제2 게이트 절연막(GI2)이 개재될 수 있다. 제2 게이트 전극(GE2)과 제2 게이트 절연막(GI2)은, 수직하게 서로 인접하는 제1 반도체 패턴들(SP1) 사이의 공간을 채울 수 있다. 제2 게이트 절연막(GI2)은, 각각의 제1 반도체 패턴들(SP1)을 직접 덮는 제2 계면 절연막(IL2)을 포함할 수 있다. 제2 게이트 절연막(GI2)은 제2 계면 절연막(IL2) 상의 제2 고유전막(HK2)을 더 포함할 수 있다. 이때, 제2 고유전막(HK2)은 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 제1 고유전막(HK1)에 비해 얇은 두께를 가질 수 있다. NMOSFET 영역(NR2) 상에서, 제2 게이트 절연막(GI2)과 제4 소스/드레인 패턴(SD4) 사이에 절연 패턴(IP)이 개재될 수 있다. 제2 게이트 전극(GE2)은, 제2 게이트 절연막(GI2)과 절연 패턴(IP)에 의해 제4 소스/드레인 패턴(SD4)으로부터 이격될 수 있다. 반면 제2 PMOSFET 영역(PR2) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제3 및 제4 소스/드레인 패턴들(SD3, SD4)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 콘택들(AC)에 대한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 제2 게이트 전극(GE2)과 전기적으로 연결되는 제2 게이트 콘택(GC2)이 제공될 수 있다. 제2 게이트 콘택(GC2)은 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2) 사이의 소자 분리막(ST) 상에 제공될 수 있다. 평면적 관점에서, 제2 게이트 콘택(GC2)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 제2 게이트 콘택(GC2)은, 도 1에 도시된 바와 같이, 제1 게이트 콘택(GC1)에 비해 작은 제2 방향(D2)의 폭을 가질 수 있다. 제2 게이트 콘택(GC2)은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층이 제공될 수 있다. 상기 제1 금속 층은 제1 배선들(M1), 제1 비아들(V1) 및 제2 비아들(V2)을 포함할 수 있다.
도 3은 도 2a의 AA 영역 및 도 2e의 BB 영역을 각각 확대한 확대단면도들을 나타낸다. 도 4는 도 3의 AAA 영역 및 BBB 영역을 각각 확대한 확대단면도들을 나타낸다.
이하 도 3 및 도 4를 참조하여, 주변 영역(PER)의 트랜지스터 및 로직 셀 영역(LGC)의 트랜지스터에 대해 보다 구체적으로 설명한다.
주변영역(PER) 상에 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)이 서로 이격되어 적층될 수 있다. 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 주변영역(PER) 상의 트랜지스터의 채널의 일부로서, 제1 소스/드레인 패턴들(SD1)의 사이에 배치될 수 있다. 이때, 제2 반도체 패턴(SP2)은 채널 영역에 포함된 반도체패턴들 중 최상부 반도체 패턴일 수 있다.
제1 게이트 전극(GE1)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)의 사이의 제1 부분(P1) 및 제2 반도체 패턴(SP2)의 상면 상의 제2 부분(P2)을 가질 수 있다. 제1 게이트 전극(GE1)의 제2 부분(P2)의 폭(W1)은 제2 부분(P2)의 두께에 비해 클 수 있다. 예컨대, 제1 게이트 전극(GE1) 의 제2 부분(P2)의 폭(W1)은 제2 부분(P1)의 두께의 2배 내지 5배 범위의 값을 가질 수 있다. 또한 제1 게이트 전극(GE1)의 폭(W1)은 제2 게이트 전극(GE2)의 폭(W2)에 비해 클 수 있다. 예컨대, 제1 게이트 전극(GE1)의 폭(W1)은 제2 게이트 전극(GE)의 폭(W2)의 의 4배 내지 10배 범위의 값을 가질 수 있다.
제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)의 사이에서, 제1 고유전 막(HK1)은 제1 게이트 전극(GE1)의 제1 부분(P1)의 상면, 하면 및 측면들 상에 배치될 수 있다. 제1 고유전 막(HK1)은 제1 부분(P1)을 둘러쌀 수 있다.
제1 고유전 막(HK1)은 제1 물질층(HKa) 및 제2 물질층(HKb)을 포함할 수 있다. 제1 물질층(HKa) 제1 및 제2 반도체 패턴들(SP1, SP2)과 제1 게이트 전극(GE1)의 제1 부분(P1)의 사이에 배치될 수 있고, 제2 물질층(HKb)은 제1 물질층(HKa)과 제1 게이트 전극(GE1)의 제1 부분(P1)의 사이에 개재되어 제1 부분(P1)과 직접 접촉할 수 있다.
제1 물질층(HKa)은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 제2 물질층(HKb)은 상기 제1 물질층(HKa)의 예시 물질 중 적어도 하나를 포함할 수 있다.
일 예에 따르면, 제1 물질층(HKa) 및 제2 물질층(HKb)은 서로 동일한 물질을 포함할 수 있다. 예컨대, 제1 물질층(HKa) 및 제2 물질층(HKb)의 각각은 하프늄 산화물을 포함할 수 있다. 제1 물질층(HKa)과 제2 물질층(HKb)이 서로 동일한 물질을 포함하는 경우, 제1 물질층(HKa)과 제2 물질층(HKb) 사이의 경계는 구분되지 않을 수 있다.
다른 예에 따르면, 제1 물질층(HKa) 및 제2 물질층(HKb)은 서로 다른 물질을 포함할 수 있다. 예컨대, 제1 물질층(HKa)은 하프늄 산화물 및 란탄 산화물 중 하나를 포함할 수 있다. 제2 물질층(HKb)은 하프늄 산화물 및 란탄 산화물 중 제1 물질층(HKa)과 다른 하나를 포함할 수 있다.
제1 계면 절연막(IL1)이 제1 반도체 패턴(SP1)과 제1 고유전 막(HK1)의 사이 및 제2 반도체 패턴(SP2)과 제1 고유전 막(HK1)의 사이에 배치될 수 있다. 제1 계면 절연막은 제1 고유전 막(HK1)의 상면과 하면 상에 위치할 뿐, 제1 고유전 막(HK1)의 측면들을 덮지 않을 수 있다. 제1 계면 절연막(IL1)은 제1 반도체 패턴(SP1)의 상면 및 제2 반도체 패턴(SP2)의 하면과 직접 접촉할 수 있다.
제2 반도체 패턴(SP2)의 상면 상에서, 제1 고유전막(HK1)은 제1 게이트 전극(GE1) 제2 부분(P2)의 측면들 및 하면 상에 위치할 수 있다. 제1 고유전막(HK1)은 제2 부분(P2)의 측면들 및 하면과 직접 접촉할 수 있다. 제1 계면 절연막(IL1)은 제1 고유전막(HK1)과 제2 반도체 패턴(SP2)의 상면 사이에 배치될 수 있다. 제1 계면 절연막(IL1)은 제2 부분(P2)의 측면들 상에 위치하지 않을 수 있다.
로직 셀 영역(LGC) 상에 제3 반도체 패턴(SP3) 및 제4 반도체 패턴(SP4)이 서로 이격되어 적층될 수 있다. 제3 반도체 패턴(SP3) 및 제4 반도체 패턴(SP4)은 로직 셀 영역(LGC) 상의 트랜지스터의 채널의 일부로서, 한 쌍의 제3 소스/드레인 패턴들(SD3)의 사이에 배치될 수 있다. 여기에서, 제4 반도체 패턴(SP4)은 한 쌍의 제3 소스/드레인 패턴들(SD3)의 사이에 배치된 반도체 패턴들 중 최상부 반도체 패턴일 수 있다.
제2 게이트 전극(GE2)은 제3 반도체 패턴(SP3)과 제4 반도체 패턴(SP4)의 사이의 제3 부분(P3) 및 제4 반도체 패턴(SP4)의 상면 상의 제4 부분(P4)을 가질 수 있다. 제2 게이트 전극(GE2)의 제4 부분(P4)의 폭(W2)은 제4 부분(P4)의 두께에 비해 작을 수 있다.
제3 반도체 패턴(SP3)과 제4 반도체 패턴(SP4)의 사이에서, 제2 고유전막(HK2)은 제2 게이트 전극(GE2)의 제3 부분(P3)의 상면, 하면 및 측면들 상에 배치될 수 있다. 제2 고유전막(HK2)은 제3 부분(P3)을 둘러쌀 수 있다.
제2 계면 절연막(IL2)이 제3 반도체 패턴(SP3)과 제2 고유전막(HK2)의 사이 및 제4 반도체 패턴(SP4)과 제2 고유전막(HK2)의 사이에 배치될 수 있다. 제2 고유전막(HK2)의 측면들을 덮지 않을 수 있다. 제2 계면 절연막(IL2)은 제3 반도체 패턴(SP3)의 상면 및 제4 반도체 패턴(SP4)의 하면과 직접 접촉할 수 있다.
제4 반도체 패턴(SP4)의 상면 상에서, 제2 고유전막(HK2)은 제2 게이트 전극(GE2) 제4 부분(P4)의 측면들 및 하면 상에 위치할 수 있다. 제2 고유전막(HK2)은 제4 부분(P4)의 측면들 및 하면과 직접 접촉할 수 있다. 제2 계면 절연막(IL2)은 제2 고유전막(HK2)과 제4 반도체 패턴(SP4)의 상면 사이에 배치될 수 있다. 제2 계면 절연막(IL2)은 제4 부분(P4)의 측면들 상에 위치하지 않을 수 있다.
실시예들에 따르면, 제2 고유전막(HK2) 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 및 이들의 화합물 중 하나를 포함하는 단일층일 수 있다.
도 4에 도시된 바와 같이, 제1 고유전 막(HK1)의 두께(t2)는 제2 고유전 막(HK2)의 두께(t5)에 비해 클 수 있다. 제1 고유전 막(HK1)의 두께(t2)는, 예컨대, 제2 고유전 막(HK2)의 두께(t5)의 1.5배 내지 2.5배의 범위의 값을 가질 수 있다. 이때, 제1 물질층(HKa)과 제2 고유전 막(HK2)은 서로 동일한 물질을 포함할 수 있고, 서로 동일한 두께를 가질 수 있다.
제1 계면 절연층(IL1)의 두께(t1) 및 제2 계면 절연층(IL2)의 두께(t4)는 제1 고유전 막(HK1)의 두께(t2)에 비해 작을 수 있다. 제1 계면 절연층(IL1) 및 제2 계면 절연층(IL2)은 서로 동일한 물질을 포함할 수 있고, 서로 동일한 두께를 가질 수 있다.
제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 위치한 제1 게이트 전극(GE1)의 일부분의 두께(t3)는 제3 반도체 패턴(SP3)과 제4 반도체 패턴(SP4) 사이에 위치한 제2 게이트 전극(GE2)의 일부분의 두께(t6)에 비해 작을 수 있다. 이때, 제1 반도체 패턴(SP1)의 상면과 제2 반도체 패턴(SP2)의 하면 사이에 간격은 제3 반도체 패턴(SP3)의 상면과 제4 반도체 패턴(SP4)의 하며 사이의 간격과 동일할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들을 나타내며, 도 3의 AAA 영역 및 BBB 영역과 대응된다. 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5를 참조하면, 주변 영역(PER) 상의 제1 게이트 절연막(GI1)은 제1 계면 절연막(IL1)과 제1 채널(CH1)의 사이의 제3 계면 절연막(EB)을 더 포함할 수 있다. 제3 계면 절연막(EB)은 제1 반도체 패턴(SP1)의 상면과 제1 계면 절연막(IL1)의 사이 및 제2 반도체 패턴(SP2)의 하면과 제1 계면 절연막(IL1)의 사이에 위치할 수 있다. 제3 계면 절연막(EB)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 제3 계면 절연막(EB)은 제1 채널 (CH1)의 표면들 상에 직접 배치될 수 있다. 제3 계면 절연막(EB)은 제1 계면 절연막(IL1) 및 제2 계면 절연막(IL2)의 형성에 앞서 주변 영역(PER)의 반도체 패턴 상에 선택적으로 형성된 막질일 수 있다. 일 예에 따르면, 제3 계면 절연막(EB)은 제1 계면 절연막(IL1)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 제3 계면 절연막(EB)과 제1 계면 절연막(IL1)의 경계는 구분되지 않을 수 있다. 다른 예에 따르면, 제3 계면 절연막(EB)은 제1 계면 절연막(IL1)과 다른 물질을 포함할 수 있다.
도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 및 도 17a, 및 도 19a 및 도 21a는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 A-A'선에 따른 단면도들이다. 도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 도 17b, 도 19b 및 도 21b는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 B-B'선에 따른 단면도들이다. 도 7c, 도 9c, 도 11c, 도 13c, 도 15c, 도 17c, 도 19c 및 도 21c는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 C-C'선에 따른 단면도들이다. 도 7d, 도 9d, 도 11d, 도 13d, 도 15d, 도 17d, 도 19d 및 도 21d는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 D-D'선에 따른 단면도들이다. 도 11e, 도 13e, 도 15e, 도 17e, 도 19e 및 도 21e는 각각 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 E-E'선에 따른 단면도들이다. 도 11f, 도 13f, 도 15f, 도 17f, 도 19f 및 도 21f는 각각 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 F-F'선에 따른 단면도들이다.
도 6 및 도 7a 내지 도 7d를 참조하면, 주변 영역(PER) 및 로직 셀 영역(LGC)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 반도체 층들 및 희생층들이 형성될 수 있다. 반도체 층들은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예컨대, 반도체 층들은 실리콘(Si)을 포함할 수 있고, 희생층들은 실리콘-게르마늄(SiGe)을 포함할 수 있다.
기판(100) 상에 제1 패터닝 공정을 수행하여, 제1 내지 제4 활성 패턴들(AP1-AP4)을 정의하는 제1 트렌치(TR1)를 형성할 수 있다. 상기 제1 패터닝 공정 동안, 상기 반도체 층 및 희생층들이 패터닝되어 반도체 패턴(SP) 및 희생 패턴(SA)이 각각 형성될 수 있다. 반도체 패턴(SP) 및 희생 패턴(SA)은, 각각의 제1 내지 제4 활성 패턴들(AP1-AP4) 상에 서로 교번적으로 적층될 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, 제1 PMOSFET 영역(PR1), 제1 NMOSFET 영역(NR1), 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)을 정의하는 제2 트렌치(TR2)를 형성할 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)의 바닥면으로부터 기판(100)의 하면을 향하여 형성될 수 있다.
제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)은 주변 영역(PER) 내에 배치될 수 있다. 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 상에 제1 및 제2 활성 패턴들(AP1, AP2)이 각각 형성될 수 있다. 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)은 로직 셀 영역(LGC) 내에 배치될 수 있다. 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2) 상에 제3 및 제4 활성 패턴들(AP3, AP4)이 각각 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 내지 제4 활성 패턴들(AP1-AP4)의 상부들이 노출될 때까지, 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)의 상면 위로 돌출될 수 있다.
도 8 및 도 9a 내지 도 9d를 참조하면, 주변 영역(PER) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 제1 희생 게이트 패턴(PP1)이 형성될 수 있다. 로직 셀 영역(LGC) 상에, 제3 및 제4 활성 패턴들(AP3, AP4)을 가로지르는 제2 희생 게이트 패턴들(PP2)이 형성될 수 있다. 제1 희생 게이트 패턴(PP1) 및 제2 희생 게이트 패턴들(PP2)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 제1 희생 게이트 패턴(PP1)의 폭은, 제2 희생 게이트 패턴(PP2)의 폭보다 크게 형성될 수 있다.
구체적으로 제1 및 제2 희생 게이트 패턴들(PP1, PP2)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
제1 및 제2 희생 게이트 패턴들(PP1, PP2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 10 및 도 11a 내지 도 11f를 참조하면, 제1 내지 제4 활성 패턴들(AP1-AP4) 상에 각각 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)이 형성될 수 있다.
예컨대, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 제1 희생 게이트 패턴(PP)의 양측에 각각 형성될 수 있다. 구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스 영역들(RS1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 11c 참고).
제1 활성 패턴(AP1)의 제1 리세스 영역(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예컨대, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
예컨대, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예컨대, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 제1 희생 게이트 패턴(PP)의 양측에 각각 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스 영역들(RS2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스 영역(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예컨대, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예컨대, n형)을 갖도록 도핑될 수 있다.
제3 활성 패턴(AP3)의 상부에 제3 소스/드레인 패턴들(SD3)을 형성하는 것은, 앞서 설명한 제1 소스/드레인 패턴들(SD1)을 형성하는 것과 실질적으로 동일할 수 있다. 제1 소스/드레인 패턴들(SD1)과 제3 소스/드레인 패턴들(SD3)은 동시에 형성될 수 있다. 제4 활성 패턴(AP4)의 상부에 제4 소스/드레인 패턴들(SD4)을 형성하는 것은, 앞서 설명한 제2 소스/드레인 패턴들(SD2)을 형성하는 것과 실질적으로 동일할 수 있다. 제2 소스/드레인 패턴들(SD2)과 제4 소스/드레인 패턴들(SD4)은 동시에 형성될 수 있다.
도 12 및 도 13a 내지 도 13f를 도 10 및 도 11a 내지 도 11f와 함께 참조하면, 제1 내지 제4 소스/드레인 패턴들(SD1-SD4), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 예컨대, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 희생 게이트 패턴들(PP1, PP2)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 제1 및 제2 희생 게이트 패턴들(PP1, PP2)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
제1 및 제2 희생 게이트 패턴들(PP1, PP2)이 선택적으로 제거될 수 있다. 제1 희생 게이트 패턴(PP1)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간(ET1)이 형성될 수 있다. 제2 희생 게이트 패턴들(PP2)이 제거됨으로써, 제3 및 제4 활성 패턴들(AP3, AP4)을 노출하는 제3 빈 공간들(ET3)이 형성될 수 있다.
다시 도 12 및 도 13a 내지 도 13f를 참조하면, 희생 패턴들(SA)을 선택적으로 제거하는 식각 공정을 수행하여, 희생 패턴들(SA)을 제거할 수 있다. 반도체 패턴들(SP)은 제거되지 않고 잔류할 수 있다. 희생 패턴들(SA)이 제거됨으로써, 주변 영역(PER)의 반도체 패턴들(SP) 사이에 제2 빈 공간들(ET2)이 형성될 수 있다. 또한, 로직 셀 영역(LGC)의 반도체 패턴들(SP)의 사이에 제4 빈 공간들(ET4)이 형성될 수 있다. 각각의 제2 빈 공간들(ET2) 및 제4 빈 공간들(ET4)은 수직적으로 서로 인접하는 반도체 패턴들(SP) 사이에 정의될 수 있다.
제1 NMOSFET 영역(NR1) 상의 제2 빈 공간(ET2) 내에 절연 패턴들(IP)이 형성될 수 있다. 절연 패턴(IP)은 제2 빈 공간(ET2)을 부분적으로 채울 수 있다. 절연 패턴(IP)은 제2 소스/드레인 패턴(SD2)과 접촉할 수 있다. 제2 NMOSFET 영역(NR2) 상의 제4 빈 공간(ET4) 내에 절연 패턴들(IP)이 형성될 수 있다. 절연 패턴(IP)은 제4 빈 공간(ET4)을 부분적으로 채울 수 있다. 절연 패턴(IP)은 제4 소스/드레인 패턴(SD4)과 접촉할 수 있다.
도 14 및 도 15a 내지 도 15f를 참조하면, 주변 영역(PER)의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 제1 계면 절연막(IL1)이 형성될 수 있다. 제1 계면 절연막(IL1)은 주변 영역(PER)의 반도체 패턴들(SP)을 둘러쌀 수 있다. 제1 계면 절연막(IL1)은 소자 분리막(ST)에 의해 노출된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부 표면들을 덮을 수 있고, 소자 분리막(ST)의 상면 상으로는 연장되지 않을 수 있다.
로직 셀 영역(LGC)의 제3 및 제4 활성 패턴들(AP3, AP4) 상에 제2 계면 절연막(IL2)이 형성될 수 있다. 제2 계면 절연막(IL2)은 로직 셀 영역(LGC)의 반도체 패턴들(SP)을 둘러쌀 수 있다. 제2 계면 절연막(IL2)은 소자 분리막(ST)에 의해 노출된 제3 및 제4 활성 패턴들(AP1, AP2)의 상부 표면들을 덮을 수 있고, 소자 분리막(ST)의 상면 상으로는 연장되지 않을 수 있다.
일 예에 따르면, 제1 계면 절연막(IL1) 및 제2 계면 절연막(IL2)은 옥시데이션 공정에 의해, 제1 내지 제4 활성 패턴들(AP1-AP4)의 표면 및 반도체 패턴들(SP)의 표면 상에 형성될 수 있다. 다른 예에 따르면, 제1 계면 절연막(IL1) 및 제2 계면 절연막(IL2)은 증착 공정에 의해 형성될 수 있다. 제1 계면 절연막(IL1) 및 제2 계면 절연막(IL2)은 동시에 형성될 수 있고, 서로 동일한 두께로 형성될 수 있다. 제1 계면 절연막(IL1) 및 제2 계면 절연막(IL2)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 16 및 도 17a 내지 도 17f를 참조하면, 로직 셀 영역(LGC) 상에 마스크막(MA)이 형성될 수 있다. 마스크 막(MA)은 로직 셀 영역(LGC)을 덮되, 주변 영역(PER)을 노출할 수 있다.
구체적으로, 마스크 막(MA)은 로직 셀 영역(LGC)의 제3 빈 공간들(ET3) 및 제4 빈 공간들(ET4)을 채울 수 있다. 마스크 막(MA)은 제1 층간 절연막(110)의 상면과 게이트 스페이서(GS)의 상면을 덮을 수 있다. 마스크 막(MA)은 반도체 패턴(SP)과 식각 선택성이 있는 물질을 포함할 수 있다. 마스크 막(MA)은, 예컨대, 실리콘-게르마늄(Si-Ge)를 포함할 수 있다.
도 16 및 도 17a 내지 도 17f를 참조하면, 주변 영역(PER) 상에 예비 제1 고유전막(pHK1)을 콘포멀하게 형성할 수 있다. 예비 제1 고유전막(pHK1)은 제1 빈 공간(ET1) 내에서, 제1 계면 절연막(IL1)의 상면 및 게이스 스페이서(GS)의 측면들을 덮을 수 있다. 또한, 예비 제1 고유전막(pHK1)은 제2 빈 공간(ET2) 내에서, 제1 계면 절연막(IL1)의 표면들 및 제1 소스드레인 패턴(SD1)의 측면의 일부를 덮을 수 있다. 예비 제1 고유전막(pHK1)은 제1 증착 공정을 이용하여 형성될 수 있다. 제1 증착 공정은, 예컨대, 화학기상증착 공정 및 원자층 증착 공정 중 하나를 포함할 수 있다. 예비 제1 고유전막(pHK1)은, 도 4를 참조하여 설명한 제1 물질막(HKa)을 포함할 수 있다. 로직 셀 영역(LGC)은 마스크 막(MA)에 의해 덮혀 있으므로, 로직 셀 영역(LGC) 상에는 예비 제1 고유전막(pHK1)이 형성되지 않을 수 있다.
도 18 및 도 19a 내지 도 19f를 참조하면, 로직 셀 영역(LGC) 상의 마스크 막(MA)을 제거할 수 있다.
이어서, 도 18 및 도 19a 내지 도 19f를 도 4와 함께 참조하면, 주변 영역(PER) 상에 제1 고유전막(HK1)을 형성할 수 있다. 제1 고유전막(HK1)을 형성하는 것은, 제2 증착 공정을 수행하여 예비 제1 고유전막(pHK1)의 두께를 증가시키는 것을 포함할 수 있다. 예컨대, 제1 고유 절연막(HK1)은 도 4를 참조하여 설명된 제2 물질층(HKb)을 더 포함할 수 있다.
제2 증착 공정이 수행되는 동안, 로직 셀 영역(LGC) 상에 제2 고유전막(HK2)이 형성될 수 있다. 제2 고유전막(HK2)은 제3 빈 공간(ET3) 내에서, 제2 계면 절연막(IL2)의 상면 및 게이스 스페이서(GS)의 측면들을 덮을 수 있다. 또한, 제2 고유전막(HK2)은 제4 빈 공간(ET4) 내에서, 제2 계면 절연막(IL2)의 표면들 및 제1 소스드레인 패턴(SD2)의 측면의 일부를 덮을 수 있다. 제2 고유전막(HK2)은 도 4를 참조하여 설명된 제2 물질층(HKb)과 동시에 형성될 수 있다. 제2 고유전막(HK2) 및 제2 물질층(HKb)은 동일한 물질을 포함할 수 있다.
도 20 및 도 21a 내지 도 21f를 참조하면, 주변 영역(PER) 상의 제1 및 제2 빈 공간들(ET1, ET2) 내에 제1 게이트 전극(GE1)이 형성될 수 있다. 로직 셀 영역(LGC) 상의 제3 빈 공간(ET3) 및 제4 빈 공간(ET4) 내에 제2 게이트 전극(GE2)이 형성될 수 있다. 각각의 제1 및 제2 게이트 전극들(GE1, GE2) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 1 및 도 2a 내지 도 2h를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
활성 콘택들(AC) 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층이 형성될 수 있다. 상기 제1 금속 층은 제1 배선들(M1), 제1 비아들(V1) 및 제2 비아들(V2)을 포함할 수 있다.
도 22a, 도 22b 및 도 22c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2h를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 22a 내지 도 22c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)은, 앞서 도 1 및 도 2a 내지 도 2c의 제1 및 제2 활성 패턴들(AP1, AP2)과 달리, 적층된 반도체 패턴(SP) 및 희생 패턴(SA)을 포함하지 않을 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2)은, 그의 상부가 소자 분리막(ST) 위로 돌출된 하나의 핀(Fin) 형태를 가질 수 있다. 즉, 본 실시예에 따른 주변 영역(PER)의 트랜지스터는 FinFET일 수 있다.
실시예들에 따르면, 로직 셀 영역(LGC) 상의 트랜지스터는, 앞서 도 1 및 도 2e 내지 도 2h를 참조하여 설명한 바와 같이 제2 게이트 전극(GE2)이 채널을 3차원적으로 둘러싸는 MBCFET일 수 있다. 다른 실시예들에 따르면, 로직 셀 영역(LCG)의 트랜지스터 또한, 도 1 및 도 22a 내지 도 22c를 참조하여 설명한 것과 주변 영역(PER)의 트랜지스터와 유사하게 같이 FinFET일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 주변 영역 및 로직 셀 영역을 포함하는 기판;
    상기 주변 영역 상에 수직적으로 적층된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하는 제1 채널 패턴;
    상기 제1 채널 패턴을 가로지르며 제1 방향으로 연장되는 제1 게이트 전극;
    상기 로직 셀 영역 수직적으로 적층된 제3 반도체 패턴 및 제4 반도체 패턴을 포함하는 제2 채널 패턴; 및
    상기 제2 채널 패턴을 가로지르며 상기 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 게이트 전극에 비해 작은 폭을 갖는 제2 게이트 전극을 포함하되,
    상기 제1 게이트 전극은 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 사이에서 제1 두께를 갖고,
    상기 제2 게이트 전극은 상기 제3 반도체 패턴 및 상기 제4 반도체 패턴의 사이에서 상기 제1 두께에 비해 큰 제2 두께를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극 상의 제1 고유전층;
    상기 제1 채널 패턴과 상기 제1 고유전층 사이의 제1 계면 절연층;
    상기 제2 게이트 전극 상의 제2 고유전층; 및
    상기 제2 채널 패턴과 상기 제2 고유전층 사이의 제2 계면 절연층을 더 포함하고,
    상기 제1 고유전층은 상기 제2 고유전층에 비해 두꺼운 두께를 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 게이트 전극의 폭은 상기 제1 채널 패턴의 상면과 상기 제1 게이트 전극 사이의 거리에 비해 큰 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 반도체 패턴과 상기 제3 반도체 패턴은 서로 동일한 수직적 레벨에 위치하고, 상기 제2 반도체 패턴과 상기 제4 반도체 패턴은 서로 동일한 수직적 레벨에 위치하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 게이트 전극의 폭은 상기 제2 채널 패턴의 상면과 상기 제2게이트 전극 사이의 거리에 비해 작은 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 고유전층은 제1 물질층 및 상기 제1 층 상에서 상기 제1 층을 구성하는 원소와 다른 원소를 갖는 제2 물질층을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 게이트 전극 상의 제1 고유전층;
    상기 제1 채널 패턴과 상기 제1 고유전층 사이의 제1 계면 절연층; 및
    상기 제1 채널 패턴과 제1 계면 절연층 사이의 제2 계면 절연층을 더 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 게이트 전극과 제1 반도체 패턴의 상면 사이의 거리는 상기 제2 게이트 전극과 상기 제2 반도체 패턴 사이의 거리에 비해 큰 반도체 소자.
  9. 로직 셀 영역 및 주변 영역을 포함하는 기판;
    상기 기판 상의 소자 분리막으로서, 상기 소자 분리막은 상기 주변 영역 상에 제1 활성 패턴을 정의하고, 상기 로직 셀 영역 상에 제2 활성 패턴을 정의하는 것;
    상기 제1 활성 패턴 상에 제공된 한 쌍의 제1 소스/드레인 패턴들;
    상기 제1 소스/드레인 패턴들을 연결하는 제1 채널 패턴으로서, 상기 제1 채널 패턴은 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하는 것;
    상기 채널 패턴을 가로지르는 제1 게이트 전극으로서, 상기 제1 게이트 전극은 상기 제1 반도체 패턴과 상기 제2 반도체 패턴의 사이 및 상기 제2 반도체 패턴의 상면 상에 위치하는 것;
    상기 채널 패턴과 상기 제1 게이트 전극 사이의 제1 계면 절연막;
    상기 제1 계면 절연막과 상기 제1 게이트 전극 사이의 제1 고유전막;
    상기 제2 활성 패턴 상에 제공된 한 쌍의 제2 소스/드레인 패턴들;
    상기 제2 소스/드레인 패턴들 사이의 제2 채널 패턴으로서, 상기 제2 채널 패턴은 제3 반도체 패턴 및 상기 제3 반도체 패턴 상의 제4 반도체 패턴을 포함하는 것;
    상기 채널 패턴을 가로지르는 제2 게이트 전극으로서, 상기 제2 게이트 전극은 상기 제3 반도체 패턴과 상기 제4 반도체 패턴의 사이 및 상기 제4 반도체 패턴의 상면 상에 위치하는 것;
    상기 채널 패턴과 상기 제2 게이트 전극 사이의 제2 계면 절연막; 및
    상기 제2 계면 절연막과 상기 제2 게이트 전극 사이의 제2 고유전막을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 고유전막은 상기 제2 고유전막에 비해 두꺼운 두께를 갖는 반도체 소자.

KR1020200117129A 2020-09-11 2020-09-11 반도체 소자 KR20220034574A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200117129A KR20220034574A (ko) 2020-09-11 2020-09-11 반도체 소자
US17/313,212 US20220085006A1 (en) 2020-09-11 2021-05-06 Semiconductor device
TW110116456A TW202211382A (zh) 2020-09-11 2021-05-07 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200117129A KR20220034574A (ko) 2020-09-11 2020-09-11 반도체 소자

Publications (1)

Publication Number Publication Date
KR20220034574A true KR20220034574A (ko) 2022-03-18

Family

ID=80627007

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200117129A KR20220034574A (ko) 2020-09-11 2020-09-11 반도체 소자

Country Status (3)

Country Link
US (1) US20220085006A1 (ko)
KR (1) KR20220034574A (ko)
TW (1) TW202211382A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220285160A1 (en) * 2021-03-05 2022-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335775B1 (ko) * 1999-06-25 2002-05-09 박종섭 반도체 소자의 캐패시터 제조 방법
US7279413B2 (en) * 2004-06-16 2007-10-09 International Business Machines Corporation High-temperature stable gate structure with metallic electrode
US7759747B2 (en) * 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
CN101364535B (zh) * 2007-08-09 2013-03-06 中芯国际集成电路制造(上海)有限公司 可调整栅极氧化层厚度的半导体器件制造方法
US8836035B2 (en) * 2010-03-10 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for reducing gate resistance
JP5002674B2 (ja) * 2010-04-19 2012-08-15 株式会社東芝 電界効果トランジスタおよびその製造方法
US8642457B2 (en) * 2011-03-03 2014-02-04 United Microelectronics Corp. Method of fabricating semiconductor device
US9187511B2 (en) * 2012-05-01 2015-11-17 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Titanium-aluminum alloy deposition with titanium-tetrahydroaluminate bimetallic molecules
US10014380B2 (en) * 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
KR102365687B1 (ko) * 2015-04-21 2022-02-21 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US20190103414A1 (en) * 2017-10-04 2019-04-04 Cypress Semiconductor Corporation Embedded sonos with a high-k metal gate and manufacturing methods of the same

Also Published As

Publication number Publication date
US20220085006A1 (en) 2022-03-17
TW202211382A (zh) 2022-03-16

Similar Documents

Publication Publication Date Title
US11264386B2 (en) Semiconductor device
TWI826709B (zh) 半導體裝置以及其製造方法
US11929366B2 (en) Semiconductor device
TW202205620A (zh) 半導體元件
CN114121934A (zh) 半导体装置
KR20220034574A (ko) 반도체 소자
US20230178625A1 (en) Semiconductor device
KR20210042222A (ko) 반도체 소자
US11616059B2 (en) Semiconductor device and method of fabricating the same
KR20220072119A (ko) 반도체 소자
KR20210145334A (ko) 반도체 소자 및 그의 제조 방법
KR20220045591A (ko) 반도체 소자 및 그의 제조 방법
KR20210055139A (ko) 반도체 소자
US20230215930A1 (en) Semiconductor device
US20220173053A1 (en) Semiconductor device
KR20220161623A (ko) 반도체 소자
KR20230048184A (ko) 반도체 소자
KR20230016759A (ko) 반도체 소자
KR20230126617A (ko) 반도체 소자 및 그의 제조 방법
KR20230022325A (ko) 반도체 소자
KR20230000485A (ko) 반도체 소자 및 그의 제조 방법
KR20220072941A (ko) 반도체 소자
KR20230115804A (ko) 반도체 소자
KR20230012116A (ko) 반도체 소자 및 그의 제조 방법
KR20220056904A (ko) 반도체 소자의 제조방법