KR20230126617A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20230126617A
KR20230126617A KR1020220051295A KR20220051295A KR20230126617A KR 20230126617 A KR20230126617 A KR 20230126617A KR 1020220051295 A KR1020220051295 A KR 1020220051295A KR 20220051295 A KR20220051295 A KR 20220051295A KR 20230126617 A KR20230126617 A KR 20230126617A
Authority
KR
South Korea
Prior art keywords
pattern
patterns
region
semiconductor
active
Prior art date
Application number
KR1020220051295A
Other languages
English (en)
Inventor
정학철
김가룸
김인겸
한지윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to TW111139167A priority Critical patent/TW202334856A/zh
Priority to US18/049,036 priority patent/US20230268412A1/en
Priority to CN202211546997.1A priority patent/CN116646355A/zh
Publication of KR20230126617A publication Critical patent/KR20230126617A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 제1 소자 영역 및 제2 소자 영역을 포함하는 기판; 상기 제1 소자 영역 상의 제1 폭을 갖는 제1 활성 패턴; 상기 제2 소자 영역 상의 상기 제1 폭보다 작은 제2 폭을 갖는 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결된 제1 소스/드레인 패턴, 상기 제1 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 제2 활성 패턴 상의 제2 채널 패턴 및 상기 제2 채널 패턴에 연결된 제2 소스/드레인 패턴, 상기 제2 채널 패턴은 상기 제2 활성 패턴으로부터 수직하게 돌출되며; 및 상기 제1 채널 패턴으로부터 상기 제2 채널 패턴까지 상기 제1 방향으로 연장되는 게이트 전극을 포함한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 고 성능 및 저 전력으로 구동 가능한 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 소자 영역 및 제2 소자 영역을 포함하는 기판, 상기 제1 및 제2 소자 영역들은 제1 방향으로 서로 인접하고, 상기 제1 및 제2 소자 영역들은 상기 제1 방향에 교차하는 제2 방향으로 연장되며; 상기 제1 소자 영역 상의 제1 폭을 갖는 제1 활성 패턴; 상기 제2 소자 영역 상의 상기 제1 폭보다 작은 제2 폭을 갖는 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결된 제1 소스/드레인 패턴, 상기 제1 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 제2 활성 패턴 상의 제2 채널 패턴 및 상기 제2 채널 패턴에 연결된 제2 소스/드레인 패턴, 상기 제2 채널 패턴은 상기 제2 활성 패턴으로부터 수직하게 돌출되며; 및 상기 제1 채널 패턴으로부터 상기 제2 채널 패턴까지 상기 제1 방향으로 연장되는 게이트 전극을 포함할 수 있다. 상기 게이트 전극은 상기 복수개의 반도체 패턴들 각각의 제1 상면, 제1 바닥면 및 양 제1 측벽들에 인접하고, 상기 게이트 전극은 상기 제2 채널 패턴의 제2 상면 및 양 제2 측벽들에 인접할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 상의 제1 파워 배선, 제2 파워 배선 및 제3 파워 배선, 상기 제1 내지 제3 파워 배선들은 제1 방향을 따라 배열되고, 상기 제1 내지 제3 파워 배선들은 상기 제1 방향에 교차하는 제2 방향으로 연장되며; 상기 제1 및 제2 파워 배선들 사이의 GAAFET 영역; 상기 제2 및 제3 파워 배선들 사이의 FinFET 영역; 및 상기 GAAFET 영역으로부터 상기 FinFET 영역까지 상기 제1 방향으로 연장되는 게이트 전극을 포함할 수 있다. 상기 GAAFET 영역의 상기 제1 방향으로의 제1 높이는, 상기 FinFET 영역의 상기 제1 방향으로의 제2 높이보다 큰 반도체 소자.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 활성 패턴, 제2 활성 패턴, 제3 활성 패턴 및 제4 활성 패턴, 상기 제1 내지 제4 활성 패턴들은 제1 방향을 따라 순차적으로 배열되고, 상기 제1 내지 제4 활성 패턴들은 상기 제1 방향에 교차하는 제2 방향으로 연장되며; 상기 제1 내지 제4 활성 패턴들 상에 각각 제공된 제1 채널 패턴, 제2 채널 패턴, 제3 채널 패턴 및 제4 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고, 상기 제3 및 제4 채널 패턴들은 상기 제3 및 제4 활성 패턴들로부터 각각 수직하게 돌출되며; 상기 제1 채널 패턴으로부터 상기 제4 채널 패턴까지 상기 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극과 상기 제1 내지 제4 채널 패턴들 사이에 개재된 게이트 절연막을 포함할 수 있다. 상기 게이트 절연막은, 상기 복수개의 반도체 패턴들 각각의 제1 상면, 제1 바닥면 및 양 제1 측벽들을 덮고, 상기 게이트 절연막은, 상기 제3 및 제4 채널 패턴들 각각의 바닥면을 제외한 제2 상면 및 양 제2 측벽들을 덮을 수 있다.
본 발명에 따른 반도체 소자는, 고성능의 제1 소자 영역과 저전력의 제2 소자 영역을 조합하여 하이브리드 로직 셀을 구성할 수 있다. 제1 소자 영역과 제2 소자 영역을 조합함으로써, 집적 회로의 높은 성능 및 저 전력을 동시에 만족할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제1 소자 영역을 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 제2 소자 영역을 설명하기 위한 평면도이다.
도 3은 본 발명의 실시예들에 따른 기판 상에 이차원적으로 배치된 로직 셀들을 나타낸 평면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5f는 각각 도 4의 A-A'선, B-B'선, C-C'선 D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 6a 내지 도 11e는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 C-C'선, D-D'선 및 F-F'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제1 소자 영역을 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 소자의 제2 소자 영역을 설명하기 위한 평면도이다.
도 1을 참조하면, 기판(100) 상에 제1 소자 영역(DVR1)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제1 소자 영역(DVR1)이 정의될 수 있다. 제1 소자 영역(DVR1)은 하나의 제1 활성 패턴(AP1) 및 하나의 제2 활성 패턴(AP2)을 포함할 수 있다. 예를 들어 제1 활성 패턴(AP1)은 PMOSFET 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOSFET 영역일 수 있다. 제1 소자 영역(DVR1)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 제1 소자 영역(DVR1)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이에 제1 내지 제5 배선 트랙들(TRC1-TRC5)이 정의될 수 있다. 제1 내지 제5 배선 트랙들(TRC1-TRC5)은 제2 방향(D2)으로 서로 평행하게 연장되는 가상의 선들일 수 있다. 제1 내지 제5 배선 트랙들(TRC1-TRC5)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다.
제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이에 제1 내지 제5 하부 배선들(M1_I1-M1_I5)이 제공될 수 있다. 제1 내지 제5 하부 배선들(M1_I1-M1_I5)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제1 내지 제5 하부 배선들(M1_I1-M1_I5)은 제1 금속 층(M1)을 구성할 수 있다.
제1 내지 제5 배선 트랙들(TRC1-TRC5)은 각각 제1 내지 제5 하부 배선들(M1_I1-M1_I5)이 배치될 위치를 정의할 수 있다. 예를 들어, 제1 하부 배선(M1_I1)은 제1 배선 트랙(TRC1)과 정렬되어 배치될 수 있고, 제2 하부 배선(M1_I2)은 제2 배선 트랙(TRC2)과 정렬되어 배치될 수 있으며, 제3 하부 배선(M1_I3)은 제3 배선 트랙(TRC3)과 정렬되어 배치될 수 있고, 제4 하부 배선(M1_I4)은 제4 배선 트랙(TRC4)과 정렬되어 배치될 수 있으며, 제5 하부 배선(M1_I5)은 제5 배선 트랙(TRC5)과 정렬되어 배치될 수 있다.
제1 소자 영역(DVR1) 상에 적어도 하나의 로직 셀이 배치될 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, MUX, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 소자 영역(DVR1)의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는, 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터가 제공될 수 있다. 구체적으로, 제1 소자 영역(DVR1) 상의 트랜지스터는 게이트 전극이 채널, 예를 들어 나노 시트의 네 면들을 둘러싸는 GAAFET 또는 MBCFET일 수 있다. 즉 제1 소자 영역(DVR1)은 GAAFET 영역일 수 있다. GAAFET의 채널은 적층된 나노 시트들을 포함할 수 있다.
도 2를 참조하면, 기판(100) 상에 제2 소자 영역(DVR2)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제3 파워 배선(M1_R3) 및 제4 파워 배선(M1_R4)이 제공될 수 있다. 제3 파워 배선(M1_R3)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다. 제4 파워 배선(M1_R4)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다.
제3 파워 배선(M1_R3) 및 제4 파워 배선(M1_R4) 사이에 제2 소자 영역(DVR2)이 정의될 수 있다. 제2 소자 영역(DVR2)은 하나의 제3 활성 패턴(AP3) 및 하나의 제4 활성 패턴(AP4)을 포함할 수 있다. 예를 들어 제3 활성 패턴(AP3)은 PMOSFET 영역일 수 있고, 제4 활성 패턴(AP4)은 NMOSFET 영역일 수 있다. 제2 소자 영역(DVR2)은 제3 파워 배선(M1_R3) 및 제4 파워 배선(M1_R4) 사이에 제공된 CMOS 구조를 가질 수 있다.
제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 각각은 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 도 1의 제1 폭(W1)보다 작을 수 있다. 제2 소자 영역(DVR2)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는, 제3 파워 배선(M1_R3)과 제4 파워 배선(M1_R4) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)보다 작을 수 있다.
제3 파워 배선(M1_R3)과 제4 파워 배선(M1_R4) 사이에 제6 내지 제8 배선 트랙들(TRC6-TRC8)이 정의될 수 있다. 제6 내지 제8 배선 트랙들(TRC6-TRC8)은 제2 방향(D2)으로 서로 평행하게 연장되는 가상의 선들일 수 있다. 제6 내지 제8 배선 트랙들(TRC6-TRC8)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다. 일 실시예로, 제6 내지 제8 배선 트랙들(TRC6-TRC8)의 피치는 도 1의 제1 내지 제5 배선 트랙들(TRC1-TRC5)의 피치와 실질적으로 동일할 수 있다.
앞서 도 1의 제1 소자 영역(DVR1)은 상대적으로 큰 높이(HE1)를 가지므로, 제1 소자 영역(DVR1) 상에는 다섯 개의 배선 트랙들이 배치될 수 있다. 그러나 도 2의 제2 소자 영역(DVR2)은 상대적으로 작은 높이(HE2)를 가지므로, 제2 소자 영역(DVR2) 상에는 세 개의 배선 트랙들이 배치될 수 있다.
제3 파워 배선(M1_R3)과 제4 파워 배선(M1_R4) 사이에 제6 내지 제8 하부 배선들(M1_I6-M1_I8)이 제공될 수 있다. 제6 내지 제8 하부 배선들(M1_I6-M1_I8)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제3 파워 배선(M1_R3), 제4 파워 배선(M1_R4) 및 제6 내지 제8 하부 배선들(M1_I6-M1_I8)은 제1 금속 층(M1)을 구성할 수 있다.
제6 내지 제8 배선 트랙들(TRC6-TRC8)은 각각 제6 내지 제8 하부 배선들(M1_I6-M1_I8)이 배치될 위치를 정의할 수 있다. 예를 들어, 제6 하부 배선(M1_I6)은 제6 배선 트랙(TRC6)과 정렬되어 배치될 수 있고, 제7 하부 배선(M1_I7)은 제7 배선 트랙(TRC7)과 정렬되어 배치될 수 있으며, 제8 하부 배선(M1_I8)은 제8 배선 트랙(TRC8)과 정렬되어 배치될 수 있다.
본 발명의 실시예들에 따르면, 제2 소자 영역(DVR2)의 제3 및 제4 활성 패턴들(AP3, AP4) 상에는, 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터가 제공될 수 있다. 구체적으로, 제2 소자 영역(DVR2) 상의 트랜지스터는 게이트 전극이 채널의 세 면들을 둘러싸는 FinFET일 수 있다. 즉 제2 소자 영역(DVR2)은 FinFET 영역일 수 있다. FinFET의 채널은 반도체 핀(Fin)을 포함할 수 있다.
제1 소자 영역(DVR1)은 상대적으로 큰 제1 및 제2 활성 패턴들(AP1, AP2) 상에서 게이트 전극이 채널을 완전히 둘러싸는 GAAFET을 포함할 수 있다. 이로써 제1 소자 영역(DVR1)의 트랜지스터는 고성능 및 빠른 속도로 동작할 수 있지만, 대신 전력을 많이 소비할 수 있다.
반면 제2 소자 영역(DVR2)은 상대적으로 작은 제3 및 제4 활성 패턴들(AP3, AP4) 상에서 게이트 전극이 채널의 세 면들을 둘러싸는 FinFET을 포함할 수 있다. 제2 소자 영역(DVR2)의 트랜지스터는 제1 소자 영역(DVR1)의 트랜지스터에 비해 성능 및 속도가 낮을 수 있다. 그러나 제2 소자 영역(DVR2)의 트랜지스터는 제1 소자 영역(DVR1)의 트랜지스터에 저 전력으로 동작할 수 있다.
제2 소자 영역(DVR2) 상에 적어도 하나의 로직 셀이 배치될 수 있다. 앞서 도 1의 제1 소자 영역(DVR1) 상에는, 고속의 동작을 필요로 하는 로직 셀이 배치될 수 있다. 반면 제2 소자 영역(DVR2) 상에는, 저 전력의 동작을 필요로 하는 로직 셀이 배치될 수 있다.
도 3은 본 발명의 실시예들에 따른 기판 상에 이차원적으로 배치된 로직 셀들을 나타낸 평면도들이다.
도 3을 참조하면, 기판(100) 상에 제1 내지 제5 파워 배선들(M1_R1- M1_R5)이 제1 방향(D1)을 따라 배치될 수 있다. 일 예로, 제1, 제3 및 제5 파워 배선들(M1_R1, M1_R3, M1_R5)에는 드레인 전압(VDD)이 인가될 수 있다. 제2 및 제4 파워 배선들(M1_R2, M1_R4)에는 소스 전압(VSS)이 인가될 수 있다.
제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 도 1을 참조하여 설명한 제1 소자 영역(DVR1)이 제공될 수 있다. 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 도 2를 참조하여 설명한 제2 소자 영역(DVR2)이 제공될 수 있다. 제3 및 제4 파워 배선들(M1_R3, M1_R4) 사이에 도 2를 참조하여 설명한 제2 소자 영역(DVR2)이 제공될 수 있다. 제4 및 제5 파워 배선들(M1_R4, M1_R5) 사이에 도 1을 참조하여 설명한 제1 소자 영역(DVR1)이 제공될 수 있다.
제1 소자 영역들(DVR1) 각각은, 제2 방향(D2)으로의 제1 로우(row)를 구성할 수 있다. 제2 소자 영역들(DVR2) 각각은, 제2 방향(D2)으로의 제2 로우를 구성할 수 있다. 상기 제1 로우를 따라 로직 셀들이 제2 방향(D2)으로 배치될 수 있다. 상기 제2 로우를 따라 로직 셀들이 제2 방향(D2)으로 배치될 수 있다.
제1 내지 제5 파워 배선들(M1_R1- M1_R5)은 서로 다른 피치로 제1 방향(D1)을 따라 배열될 수 있다. 예를 들어, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이의 피치는 제1 높이(HE1)와 동일할 수 있다. 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이의 피치는 제2 높이(HE2)와 동일할 수 있다.
기판(100) 상에 복수개의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 기판(100) 상에 복수개의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체들(DB)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 분리 구조체(DB)와 이에 인접하는 게이트 전극(GE)간의 피치는, 게이트 전극들(GE)간의 피치와 실질적으로 동일할 수 있다.
예를 들어, 적어도 하나의 분리 구조체(DB)와 적어도 하나의 게이트 전극(GE)이 제1 방향(D1)으로 서로 정렬될 수 있다. 분리 구조체(DB)는, 서로 인접하는 로직 셀들 사이의 경계를 정의할 수 있다.
제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 제1 로직 셀(SC1)이 제공될 수 있다. 제1 로직 셀(SC1)은 제1 방향(D1)으로 서로 인접하는 제1 소자 영역(DVR1) 및 제2 소자 영역(DVR2)을 포함할 수 있다. 다시 말하면, 제1 로직 셀(SC1)은 서로 다른 소자 형태의 GAAFET 및 FinFET을 동시에 포함하는 혼합 로직 셀(Mixed logic cell)일 수 있다.
제3 및 제4 파워 배선들(M1_R3, M1_R4) 사이에 제2 로직 셀(SC2) 및 제3 로직 셀(SC3)이 제공될 수 있다. 제2 로직 셀(SC2) 및 제3 로직 셀(SC3)은 제2 방향(D2)으로 서로 인접할 수 있다. 제2 및 제3 로직 셀들(SC2, SC3) 사이에 분리 구조체(DB)가 배치될 수 있다. 제2 및 제3 로직 셀들(SC2, SC3) 각각은 제2 소자 영역(DVR2)을 포함할 수 있다. 다시 말하면, 제2 및 제3 로직 셀들(SC2, SC3) 각각은 FinFET 기반의 로직 셀일 수 있다.
제4 및 제5 파워 배선들(M1_R4, M1_R5) 사이에 제4 로직 셀(SC4) 및 제5 로직 셀(SC5)이 제공될 수 있다. 제4 로직 셀(SC4) 및 제5 로직 셀(SC5)은 제2 방향(D2)으로 서로 인접할 수 있다. 제4 및 제5 로직 셀들(SC4, SC5) 사이에 분리 구조체(DB)가 배치될 수 있다. 제4 및 제5 로직 셀들(SC4, SC5) 각각은 제1 소자 영역(DVR1)을 포함할 수 있다. 다시 말하면, 제4 및 제5 로직 셀들(SC4, SC5) 각각은 GAAFET 기반의 로직 셀일 수 있다.
앞서 설명한 바와 같이, 제2 및 제3 로직 셀들(SC2, SC3)은 저 전력을 필요로 하는 셀일 수 있다. 제4 및 제5 로직 셀들(SC4, SC5)은 고 성능을 필요로 하는 셀일 수 있다. 제1 로직 셀(LC1)은, 저 전력과 고 성능 사이의 스펙을 요구하는 셀일 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5f는 각각 도 4의 A-A'선, B-B'선, C-C'선 D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다. 도 4 및 도 5a 내지 도 5f에 도시된 반도체 소자는, 도 3의 제1 로직 셀(SC1)을 보다 구체적으로 나타낸 일 예이다.
도 4 및 도 5a 내지 도 5f를 참조하면, 기판(100) 상에 제1 로직 셀(SC1)이 제공될 수 있다. 제1 로직 셀(SC1) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
제1 로직 셀(SC1)은 제1 소자 영역(DVR1) 및 제2 소자 영역(DVR2)을 포함할 수 있다. 제1 및 제2 소자 영역들(DVR1, DVR2) 각각은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 소자 영역들(DVR1, DVR2)은 제1 방향(D1)으로 서로 인접할 수 있다. 앞서 도 1 및 도 2를 참조하여 설명한 바와 같이, 제1 소자 영역(DVR1)의 높이(HE1, 도 1 참조)는 제2 소자 영역(DVR2)의 높이(HE2, 도 2 참조)보다 클 수 있다.
이하, 도 4, 도 5a, 도 5b, 도 5e 및 도 5f를 참조하여 제1 소자 영역(DVR1)에 대해 보다 상세히 설명한다. 제1 소자 영역(DVR1)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 본 발명의 일 실시예로, 제1 활성 패턴(AP1)은 PMOSFET 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOSFET 영역일 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 나노 시트일 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 중 적어도 하나의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 버퍼층(BFL) 및 버퍼층(BFL) 상의 메인층(MAL)을 포함할 수 있다. 이하 도 5a를 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다.
버퍼층(BFL)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 일 실시예로, 버퍼층(BFL)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 버퍼층(BFL)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 버퍼층(BFL)의 제2 방향(D2)으로의 두께보다 클 수 있다. 버퍼층(BFL)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
메인층(MAL)은 버퍼층(BFL)을 제외한 제1 리세스(RS1)의 남은 영역의 대부분을 채울 수 있다. 메인층(MAL)의 부피는 버퍼층(BFL)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 메인층(MAL)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 버퍼층(BFL)의 부피의 비보다 클 수 있다.
버퍼층(BFL) 및 메인층(MAL) 각각은 실리콘-저마늄(SiGe)을 포함할 수 있다. 구체적으로, 버퍼층(BFL)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 버퍼층(BFL)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 버퍼층(BFL)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다. 보다 구체적으로, 버퍼층(BFL)의 저마늄(Ge)의 농도는 2 at% 내지 8 at%일 수 있다.
메인층(MAL)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 메인층(MAL)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 메인층(MAL)의 저마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 버퍼층(BFL)에 인접하는 메인층(MAL)은 약 40 at%의 저마늄(Ge) 농도를 갖지만, 메인층(MAL)의 상부는 약 60 at%의 저마늄(Ge) 농도를 가질 수 있다.
버퍼층(BFL) 및 메인층(MAL) 각각은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)을 포함할 수 있다. 버퍼층(BFL) 및 메인층(MAL) 각각의 상기 불순물 농도는 1E18 atom/cm3 내지 5E22 atom/cm3일 수 있다. 메인층(MAL)의 불순물의 농도는 버퍼층(BFL)의 불순물의 농도보다 클 수 있다.
버퍼층(BFL)은, 기판(100)(즉, 제1 활성 패턴(AP1))과 메인층(MAL) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 메인층(MAL) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 적층 결함은 제1 리세스(RS1)의 바닥에서 쉽게 발생될 수 있다. 따라서 적층 결함을 방지하기 위해서는, 제1 리세스(RS1)의 바닥에 인접하는 버퍼층(BFL)의 두께가 상대적으로 큼이 바람직할 수 있다.
버퍼층(BFL)은, 후술할 제1 반도체 막들(SEL1)을 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 메인층(MAL)을 보호할 수 있다. 다시 말하면, 버퍼층(BFL)은 제1 반도체 막들(SEL1)을 제거하는 식각 물질이 메인층(MAL)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
도 4, 도 5a, 도 5b, 도 5e 및 도 5f를 다시 참조하면, 제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 5a를 다시 참조하면, 제1 활성 패턴(AP1) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 5f를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제1 상면(TS1), 제1 바닥면(BS1) 및 양 제1 측벽들(SW1) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널의 네 면들을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 4, 도 5a, 도 5b, 도 5e 및 도 5f를 다시 참조하면, 제1 로직 셀(SC1)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
게이트 커팅 패턴들(CT)이 제3 및 제4 경계들(BD3, BD4) 상에 배치될 수 있다. 게이트 커팅 패턴들(CT)은 제3 경계(BD3)를 따라 상기 제1 피치로 배열될 수 있다. 게이트 커팅 패턴들(CT)은 제4 경계(BD4)를 따라 상기 제1 피치로 배열될 수 있다. 평면적 관점에서, 제3 및 제4 경계들(BD3, BD4) 상의 게이트 커팅 패턴들(CT)은 게이트 전극들(GE) 상에 각각 중첩되게 배치될 수 있다. 게이트 커팅 패턴들(CT)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 게이트 커팅 패턴(CT)은, 제1 방향(D1)으로 연장되는 게이트 전극(GE)을 제1 방향(D1)으로 인접하는 두 개의 게이트 전극들(GE)로 분리할 수 있다.
게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제1 상면(TS1), 제1 바닥면(BS1) 및 양 제1 측벽들(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 실리콘 산화막과 고유전막의 다중막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 5b를 다시 참조하면, 제2 활성 패턴(AP2) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
이하, 도 4, 도 5c, 도 5d, 도 5e 및 도 5f를 참조하여 제2 소자 영역(DVR2)에 대해 보다 상세히 설명한다. 제2 소자 영역(DVR2)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)이 정의될 수 있다. 소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 후술할 제3 및 제4 채널 패턴들(CH3, CH4)을 덮지 않을 수 있다.
제3 및 제4 활성 패턴들(AP3, AP4)은 제2 방향(D2)으로 연장될 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 본 발명의 일 실시예로, 제3 활성 패턴(AP3)은 PMOSFET 영역일 수 있고, 제4 활성 패턴(AP4)은 NMOSFET 영역일 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4) 각각의 제1 방향(D1)으로의 폭은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 제1 방향(D1)으로의 폭보다 작을 수 있다.
제3 활성 패턴(AP3) 상에 제3 채널 패턴(CH3)이 제공될 수 있다. 제4 활성 패턴(AP4) 상에 제4 채널 패턴(CH4)이 제공될 수 있다. 제3 채널 패턴(CH3) 및 제4 채널 패턴(CH4) 각각은, 교번적으로 적층된 제1 반도체 막들(SEL1) 및 제2 반도체 막들(SEL2)을 포함할 수 있다. 예를 들어, 서로 인접하는 제1 반도체 막들(SEL1) 사이에 제2 반도체 막(SEL2)이 개재될 수 있다. 서로 인접하는 제2 반도체 막들(SEL2) 사이에 제1 반도체 막(SEL1)이 개재될 수 있다.
제1 반도체 막들(SEL1)은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 제2 반도체 막들(SEL2)은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe) 중 제1 반도체 막(SEL1)과는 다른 반도체 물질을 포함할 수 있다. 제2 반도체 막들(SEL2)은, 제1 및 제2 채널 패턴들(CH1, CH2)의 제1 내지 제3 반도체 패턴들(SP1-SP3)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 반도체 막들(SEL1)은 실리콘-저마늄(SiGe)을 포함하고, 제2 반도체 막들(SEL2)은 실리콘(Si)을 포함할 수 있다.
도 5f를 참조하면, 제3 및 제4 채널 패턴(CH3, CH4) 각각의 제2 반도체 막들(SEL2)은, 제1 소자 영역(DVR1) 상의 제1 내지 제3 반도체 패턴들(SP1-SP3)과 각각 동일한 레벨(또는 높이)에 위치할 수 있다. 제3 및 제4 채널 패턴(CH3, CH4) 각각의 폭은, 제1 소자 영역(DVR1) 상의 제1 내지 제3 반도체 패턴들(SP1-SP3) 각각의 폭보다 작을 수 있다. 제3 및 제4 채널 패턴(CH3, CH4) 각각의 제1 반도체 막들(SEL1)은, 제1 소자 영역(DVR1) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1-PO3)과 각각 동일한 레벨(또는 높이)에 위치할 수 있다.
제3 활성 패턴(AP3) 상에 복수개의 제3 소스/드레인 패턴들(SD3)이 제공될 수 있다. 제3 활성 패턴(AP3)의 상부에 복수개의 제3 리세스들(RS3)이 형성될 수 있다. 제3 소스/드레인 패턴들(SD3)이 제3 리세스들(RS3) 내에 각각 제공될 수 있다. 제3 소스/드레인 패턴들(SD3)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제3 소스/드레인 패턴들(SD3) 사이에 제3 채널 패턴(CH3)이 개재될 수 있다. 다시 말하면, 적층된 제1 및 제2 반도체 막들(SEL1, SEL2)이 한 쌍의 제3 소스/드레인 패턴들(SD3)을 서로 연결할 수 있다.
제4 활성 패턴(AP4) 상에 복수개의 제4 소스/드레인 패턴들(SD4)이 제공될 수 있다. 제4 활성 패턴(AP4)의 상부에 복수개의 제4 리세스들(RS4)이 형성될 수 있다. 제4 소스/드레인 패턴들(SD4)이 제4 리세스들(RS4) 내에 각각 제공될 수 있다. 제4 소스/드레인 패턴들(SD4)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제4 소스/드레인 패턴들(SD4) 사이에 제4 채널 패턴(CH4)이 개재될 수 있다. 다시 말하면, 적층된 제1 및 제2 반도체 막들(SEL1, SEL2)이 한 쌍의 제4 소스/드레인 패턴들(SD4)을 서로 연결할 수 있다.
도 5e를 다시 참조하면, 제3 소스/드레인 패턴(SD3)의 제1 방향(D1)으로의 최대 폭은, 제1 소스/드레인 패턴(SD1)의 제1 방향(D1)으로의 최대 폭보다 작을 수 있다. 제4 소스/드레인 패턴(SD4)의 제1 방향(D1)으로의 최대 폭은, 제2 소스/드레인 패턴(SD2)의 제1 방향(D1)으로의 최대 폭보다 작을 수 있다. 이는 제3 및 제4 활성 패턴들(AP3, AP4) 각각의 폭이, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 제1 방향(D1)으로의 폭보다 작기 때문이다.
제3 및 제4 소스/드레인 패턴들(SD3, SD4)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제3 및 제4 소스/드레인 패턴들(SD3, SD4)에 대한 구체적인 설명은, 앞서 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에서 설명한 것과 실질적으로 동일하거나 유사할 수 있다.
게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)뿐만 아니라 제3 및 제4 채널 패턴들(CH3, CH4)을 가로지를 수 있다. 도 5f를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)에서 제2 및 제3 채널 패턴들(CH2, CH3)을 거쳐 제4 채널 패턴(CH4)까지 제1 방향(D1)으로 연장될 수 있다. 다시 말하면, 제1 및 제2 소자 영역들(DVR1, DVR2)은 적어도 하나의 게이트 전극(GE)을 공유할 수 있다.
제1 소자 영역(DVR1) 상의 게이트 전극(GE)의 제2 방향(D2)으로의 폭은 제2 소자 영역(DVR2) 상의 게이트 전극(GE)의 제2 방향(D2)으로의 폭과 실질적으로 동일할 수 있다. 제2 소자 영역(DVR2) 상의 게이트 전극들(GE)간의 피치는, 제1 소자 영역(DVR1) 상의 게이트 전극들(GE)간의 상기 제1 피치와 실질적으로 동일할 수 있다.
게이트 전극(GE)은 제3 및 제4 채널 패턴들(CH3, CH4) 각각의 제2 상면(TS2) 및 양 제2 측벽들(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널의 세 면들을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
본 발명의 실시예에 따르면, 하나의 로직 셀 내에 서로 다른 타입의 트랜지스터들(즉, GAAFET과 FinFET)이 함께 제공될 수 있다. 도 5f에 나타난 바와 같이, 서로 다른 타입의 트랜지스터들은 하나의 게이트 전극(GE)을 공유할 수 있다. 도 5e에 나타난 바와 같이, 서로 다른 타입의 트랜지스터들은 하나의 활성 콘택(AC)을 공유할 수 있다. 구체적으로 GAAFET의 제2 소스/드레인 패턴(SD2)과 FinFET의 제4 소스/드레인 패턴(SD4)에 하나의 활성 콘택(AC)이 공통으로 연결될 수 있다.
도 4 및 도 5a 내지 도 5f를 다시 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 로직 셀(SC1)의 양 측에 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 한 쌍의 분리 구조체들(DB)은 제1 로직 셀(SC1)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 제1 로직 셀(SC1)의 활성 패턴을 인접하는 다른 셀의 활성 패턴으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 각각의 제1 내지 제4 소스/드레인 패턴들(SD1-SD4) 사이에 금속-반도체 화합물 층(SC), 예를 들어 실리사이드 층이 개재될 수 있다. 활성 콘택(AC)은, 금속-반도체 화합물 층(SC)을 통해 소스/드레인 패턴(SD1-SD4)과 전기적으로 연결될 수 있다. 예를 들어, 금속-반도체 화합물 층(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 적어도 하나의 게이트 콘택(GC)은 제1 내지 제4 활성 패턴들(AP1-AP4) 중 어느 하나와 중첩되게 배치될 수 있다. 예를 들어, 도 5a에 나타난 바와 같이 두 개의 게이트 콘택들(GC)이 제1 활성 패턴(AP1) 상에 제공될 수 있다 (도 5a 참조). 게이트 콘택(GC)은, 게이트 전극(GE) 상에서 위치의 제한 없이 자유롭게 배치될 수 있다.
본 발명의 일 실시예로, 도 5a, 도 5b 및 도 5c를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 제3 파워 배선(M1_R3) 및 하부 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
제1 파워 배선(M1_R1)은 제1 로직 셀(SC1)의 제4 경계(BD4) 상에 제공될 수 있다. 제3 파워 배선(M1_R3)은 제1 로직 셀(SC1)의 제3 경계(BD3) 상에 제공될 수 있다. 제1 내지 제3 파워 배선들(M1_R1-M1_R3)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 제1 소자 영역(DVR1)이 배치될 수 있다. 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 제2 소자 영역(DVR2)이 배치될 수 있다.
앞서 도 1을 참조하여 설명한 바와 같이, 제1 소자 영역(DVR1) 상에는 5개의 배선 트랙들이 제공될 수 있다. 따라서 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 최대 5개의 하부 배선들(M1_I)이 배치될 수 있다. 앞서 도 2를 참조하여 설명한 바와 같이, 제2 소자 영역(DVR2) 상에는 3개의 배선 트랙들이 제공될 수 있다. 따라서 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 최대 3개의 하부 배선들(M1_I)이 배치될 수 있다.
제1 금속 층(M1)의 하부 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 하부 배선들(M1_I) 각각의 선폭은, 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 상부 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 상부 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 일 예로, 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 구리, 루테늄, 알루미늄, 텅스텐, 몰리브데늄, 및 코발트 중에서 선택된 적어도 하나의 금속을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
도 3을 다시 참조하면, 제2 및 제3 로직 셀들(LC2, LC3) 각각은 도 5c, 도 5d, 도 5e 및 도 5f에 나타난 제2 소자 영역(DVR2) 만으로 구성될 수 있다. 제4 및 제5 로직 셀들(LC4, LC5) 각각은 도 5a, 도 5b, 도 5e 및 도 5f에 나타난 제1 소자 영역(DVR1) 만으로 구성될 수 있다.
본 발명의 실시예들에 따르면, 제1 소자 영역(DVR1)은 유효 게이트 폭(예를 들어, 도 5f의 TS1, BS1, 및 한 쌍의 SW1를 합친 길이)이 상대적으로 클 수 있다. 반면 제2 소자 영역(DVR2)은 유효 게이트 폭(예를 들어, 도 5f의 TS2, 및 한 쌍의 SW2를 합친 길이)이 상대적으로 작을 수 있다. 제1 소자 영역(DVR1)은 고 성능으로 동작할 수 있지만, 소모 전력이 큰 문제가 있다. 제2 소자 영역(DVR2)은 저 전력으로 동작할 수 있지만, 성능이 부족한 문제가 있다. 본 발명은 제1 소자 영역(DVR1) 단독, 제2 소자 영역(DVR2) 단독 또는 이들의 조합으로 로직 셀을 구성함으로써, 각 로직 셀에 최적화된 트랜지스터 타입을 제공할 수 있다.
도 6a 내지 도 11e는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a는 도 4의 A-A'선에 대응하는 단면도들이다. 도 8b, 도 9b, 도 10b, 및 도 11b는 도 4의 B-B'선에 대응하는 단면도들이다. 도 8c, 도 9c, 도 10c, 및 도 11c는 도 4의 C-C'선에 대응하는 단면도들이다. 도 6b, 도 7b, 도 8d, 도 9d, 도 10d, 및 도 11d는 도 4의 D-D'선에 대응하는 단면도들이다. 도 8e 및 도 9e는 도 4의 E-E'선에 대응하는 단면도들이다. 도 6c, 도 7c, 도 10e 및 도 11e는 도 4의 F-F'선에 대응하는 단면도들이다.
도 6a 내지 도 6c를 참조하면, 제1 소자 영역(DVR1) 및 제2 소자 영역(DVR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 제1 반도체 막들(SEL1) 및 제2 반도체 막들(SEL2)이 형성될 수 있다. 제1 반도체 막들(SEL1)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 제2 반도체 막들(SEL2)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
제1 반도체 막(SEL1)은 제2 반도체 막(SEL2)에 대해 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 예를 들어, 제1 반도체 막들(SEL1)은 실리콘-저마늄(SiGe)을 포함할 수 있고, 제2 반도체 막들(SEL2)은 실리콘(Si)을 포함할 수 있다. 제1 반도체 막들(SEL1) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
각각의 제1 소자 영역(DVR1) 및 제2 소자 영역(DVR2) 상에 마스크 패턴들이 형성될 수 있다. 상기 마스크 패턴들은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 내지 제4 활성 패턴들(AP1-AP4)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 소자 영역(DVR1) 상에 형성될 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4)은 제2 소자 영역(DVR2) 상에 형성될 수 있다.
제1 내지 제4 활성 패턴들(AP1-AP4) 상에 제1 내지 제4 적층 패턴들(STP1-STP4)이 각각 형성될 수 있다. 각각의 제1 내지 제4 적층 패턴들(STP1-STP4)은, 서로 교번적으로 적층된 제1 반도체 막들(SEL1) 및 제2 반도체 막들(SEL2)을 포함할 수 있다. 제1 내지 제4 적층 패턴들(STP1-STP4)은 상기 패터닝 공정 동안 제1 내지 제4 활성 패턴들(AP1-AP4)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 내지 제4 활성 패턴들(AP1-AP4) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 제1 내지 제4 적층 패턴들(STP1-STP4)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7a 내지 도 7c를 참조하면, 기판(100) 상에 제1 내지 제4 적층 패턴들(STP1-STP4)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 예를 들어, 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 본 발명의 일 실시예로, 게이트 스페이서(GS)는 적어도 두 개의 막들을 포함하는 다중 막(multi-layer)일 수 있다.
도 8a 내지 도 8e를 참조하면, 제1 내지 제4 적층 패턴들(STP1-STP4) 내에 각각 제1 내지 제4 리세스들(RS1-RS4)이 형성될 수 있다. 제1 내지 제4 리세스들(RS1-RS4)을 형성하는 동안, 제1 내지 제4 적층 패턴들(STP1-STP4) 사이의 소자 분리막(ST)이 더 리세스될 수 있다 (도 8e 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 내지 제4 적층 패턴들(STP1-STP4)을 식각하여, 제1 내지 제4 리세스들(RS1-RS4)이 각각 형성될 수 있다. 각각의 제1 내지 제4 리세스들(RS1-RS4)은, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다.
제2 리세스(RS2)를 형성하는 것은, 제1 반도체 막(SEL1)이 리세스된 영역 내에 내측 스페이서(IP)를 형성하는 것을 더 포함할 수 있다. 구체적으로, 제2 리세스(RS2)에 의해 노출된 제1 반도체 막들(SEL1)을 수평적으로 식각할 수 있다. 제1 반도체 막들(SEL1)이 제거된 영역들 내에 절연 물질을 채워, 내측 스페이서들(IP)이 각각 형성될 수 있다.
제2 반도체 막들(SEL2)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 제2 반도체 막들(SEL2)로부터, 서로 인접하는 제2 리세스들(RS2) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다. 서로 인접하는 제2 리세스들(RS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
서로 인접하는 제3 리세스들(RS3) 사이의 제1 및 제2 반도체 막들(SEL1, SEL2)은 제3 채널 패턴(CH3)을 구성할 수 있다. 서로 인접하는 제4 리세스들(RS4) 사이의 제1 및 제2 반도체 막들(SEL1, SEL2)은 제4 채널 패턴(CH4)을 구성할 수 있다.
도 9a 내지 도 9e를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 버퍼층(BFL)이 형성될 수 있다. 버퍼층(BFL)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
버퍼층(BFL)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 버퍼층(BFL)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 버퍼층(BFL)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 버퍼층(BFL)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
버퍼층(BFL) 상에 제2 SEG 공정을 수행하여, 메인층(MAL)이 형성될 수 있다. 메인층(MAL)은 제1 리세스(RS1)를 완전히 채우도록 형성될 수 있다. 메인층(MAL)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 메인층(MAL)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
버퍼층(BFL) 및 메인층(MAL)을 형성하는 동안, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 제3 SEG 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제2 소스/드레인 패턴(SD2)이 형성되는 동안, 제2 소스/드레인 패턴(SD2)이 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제2 소스/드레인 패턴(SD2)이 형성된 후 제2 소스/드레인 패턴(SD2)에 불순물이 주입될 수 있다.
제3 리세스들(RS3) 내에 제3 소스/드레인 패턴들(SD3)이 각각 형성될 수 있다. 본 발명의 일 실시예로, 제3 소스/드레인 패턴들(SD3)은, 상술한 제1 소스/드레인 패턴들(SD1)과 동시에 형성될 수 있다. 본 발명의 다른 실시예로, 제3 소스/드레인 패턴들(SD3)은, 상술한 제1 소스/드레인 패턴들(SD1)과 별개의 공정으로 형성될 수 있다.
제4 리세스들(RS4) 내에 제4 소스/드레인 패턴들(SD4)이 각각 형성될 수 있다. 본 발명의 일 실시예로, 제4 소스/드레인 패턴들(SD4)은, 상술한 제2 소스/드레인 패턴들(SD2)과 동시에 형성될 수 있다. 본 발명의 다른 실시예로, 제4 소스/드레인 패턴들(SD4)은, 상술한 제2 소스/드레인 패턴들(SD2)과 별개의 공정으로 형성될 수 있다.
제1 내지 제4 소스/드레인 패턴들(SD1-SD4), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
도 10a 내지 도 10e를 참조하면, 포토리소그래피를 이용하여, 희생 패턴(PP)의 일 영역을 선택적으로 오픈할 수 있다. 예를 들어, 제1 로직 셀(SC1)의 제3 및 제4 경계들(BD3, BD4) 상의 희생 패턴(PP)의 영역이 선택적으로 오픈될 수 있다. 오픈된 희생 패턴(PP)의 영역을 선택적으로 식각하여 제거할 수 있다. 희생 패턴(PP)이 제거된 공간에 절연 물질을 채워, 게이트 커팅 패턴(CT)이 형성될 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 내지 제4 채널 패턴들(CH1-CH4)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 10e 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
제1 소자 영역(DVR1) 상의 제1 반도체 막들(SEL1)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 10e 참조). 구체적으로, 제1 반도체 막들(SEL1)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 소자 영역(DVR1) 상의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 제1 반도체 막들(SEL1)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다.
일 실시예로, 제2 소자 영역(DVR2) 상의 외측 영역(ORG)을 덮는 마스크 막을 형성한 뒤, 노출된 제1 소자 영역(DVR1) 상의 제1 반도체 막들(SEL1)을 선택적으로 제거할 수 있다. 이로써 제2 소자 영역(DVR2) 상의 제1 반도체 막들(SEL1)은 제거되지 않고 그대로 잔류할 수 있다.
제1 소자 영역(DVR1) 상의 제1 반도체 막들(SEL1)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 제1 반도체 막들(SEL1)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다.
구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 11a 내지 도 11e를 참조하면, 노출된 제1 내지 제4 채널 패턴들(CH1-CH4) 상에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 예를 들어, 게이트 절연막(GI)은 제1 내지 제3 반도체 패턴들(SP1-SP3) 각각의 제1 상면(TS1), 제1 바닥면(BS1) 및 양 제1 측벽들(SW1)을 직접 덮도록 형성될 수 있다. 게이트 절연막(GI)은 제3 및 제4 채널 패턴들(CH3, CH4) 각각의 제2 상면(TS2), 및 양 제2 측벽들(SW2)을 직접 덮도록 형성될 수 있다.
게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 제1 소자 영역(DVR1) 상의 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성되는 제1 내지 제3 부분들(PO1, PO2, PO3) 및 외측 영역(ORG) 내에 형성되는 제4 부분(PO4)을 포함할 수 있다.
게이트 전극(GE)이 리세스되어, 그 높이가 줄어들 수 있다. 게이트 전극(GE)이 리세스 되는 동안 제1 및 제2 게이트 커팅 패턴들(CT1, CT2)의 상부도 살짝 리세스될 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 5a 내지 도 5f를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 형성될 수 있다.
각각의 활성 콘택(AC) 및 게이트 콘택(GC)을 형성하는 것은, 배리어 패턴(BM)을 형성하는 것 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다. 배리어 패턴(BM)은 콘포멀하게 형성될 수 있으며, 금속막/금속 질화막을 포함할 수 있다. 도전 패턴(FM)은 저저항 금속을 포함할 수 있다.
제1 로직 셀(SC1)의 제1 및 제2 경계들(BD1, BD2) 상에 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120)으로부터 게이트 전극(GE)을 관통하여 활성 패턴(AP1-AP4) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 구체적으로, 제3 층간 절연막(130)의 하부에 활성 및 게이트 콘택들(AC, GC)에 각각 연결되는 제1 비아들(VI1)이 형성될 수 있다. 제3 층간 절연막(130)의 상부에 제1 비아들(VI1)과 접촉하는 배선들(M1_R1, M1_R2, M1_R3, M1_I)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 C-C'선, D-D'선 및 F-F'선에 따른 단면도들이다. 후술할 본 발명의 실시예에서는, 도 4 및 도 5a 내지 도 5f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4 및 도 12a 내지 도 12c를 참조하면, 제3 채널 패턴(CH3)은 제3 활성 패턴(AP3)의 상부로서 제3 활성 패턴(AP3)과 동일한 반도체 물질을 포함할 수 있다. 즉, 제3 채널 패턴(CH3)과 제3 활성 패턴(AP3)은 서로 일체로 연결되며, 이들 사이의 경계는 존재하지 않을 수 있다.
제4 채널 패턴(CH4)은 제4 활성 패턴(AP4)의 상부로서 제4 활성 패턴(AP4)과 동일한 반도체 물질을 포함할 수 있다. 즉, 제4 채널 패턴(CH4)과 제4 활성 패턴(AP4)은 서로 일체로 연결되며, 이들 사이의 경계는 존재하지 않을 수 있다. 제3 및 제4 채널 패턴들(CH3, CH4)을 형성하는 것은, 벌크 실리콘 기판을 패터닝함으로써 제3 및 제4 활성 패턴들(AP3, AP4)과 동시에 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 소자 영역 및 제2 소자 영역을 포함하는 기판, 상기 제1 및 제2 소자 영역들은 제1 방향으로 서로 인접하고, 상기 제1 및 제2 소자 영역들은 상기 제1 방향에 교차하는 제2 방향으로 연장되며;
    상기 제1 소자 영역 상의 제1 폭을 갖는 제1 활성 패턴;
    상기 제2 소자 영역 상의 상기 제1 폭보다 작은 제2 폭을 갖는 제2 활성 패턴;
    상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결된 제1 소스/드레인 패턴, 상기 제1 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 제2 활성 패턴 상의 제2 채널 패턴 및 상기 제2 채널 패턴에 연결된 제2 소스/드레인 패턴, 상기 제2 채널 패턴은 상기 제2 활성 패턴으로부터 수직하게 돌출되며; 및
    상기 제1 채널 패턴으로부터 상기 제2 채널 패턴까지 상기 제1 방향으로 연장되는 게이트 전극을 포함하되,
    상기 게이트 전극은 상기 복수개의 반도체 패턴들 각각의 제1 상면, 제1 바닥면 및 양 제1 측벽들에 인접하고,
    상기 게이트 전극은 상기 제2 채널 패턴의 제2 상면 및 양 제2 측벽들에 인접하는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판 상의 제1 금속 층을 더 포함하되,
    상기 제1 금속 층은 제1 파워 배선, 제2 파워 배선, 제3 파워 배선 및 하부 배선들을 포함하고,
    상기 제1 내지 제3 파워 배선들 및 상기 하부 배선들은 상기 제2 방향으로 연장되며,
    상기 제1 소자 영역은 상기 제1 및 제2 파워 배선들 사이에 위치하고,
    상기 제2 소자 영역은 상기 제2 및 제3 파워 배선들 사이에 위치하는 반도체 소자.
  3. 제2항에 있어서,
    상기 하부 배선들은:
    상기 제1 및 제2 파워 배선들 사이의 제1 하부 배선들; 및
    상기 제2 및 제3 파워 배선들 사이의 제2 하부 배선들을 포함하고,
    상기 제1 및 제2 파워 배선들 사이에 상기 제1 하부 배선들이 배치되는 제1 배선 트랙들이 정의되고,
    상기 제2 및 제3 파워 배선들 사이에 상기 제2 하부 배선들이 배치되는 제2 배선 트랙들이 정의되며,
    상기 제1 배선 트랙들의 개수는 상기 제2 배선 트랙들의 개수보다 많은 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 및 제2 파워 배선들 사이의 피치는, 상기 제2 및 제3 파워 배선들 사이의 피치보다 큰 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 소스/드레인 패턴은 상기 제2 소스/드레인 패턴과 동일한 도전형을 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 방향으로 서로 인접하는 상기 제1 소스/드레인 패턴과 상기 제2 소스/드레인 패턴에 공통으로 연결되는 활성 콘택들 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 채널 패턴은 교번적으로 적층된 제1 반도체 막들 및 제2 반도체 막들을 포함하고,
    상기 제1 및 제2 반도체 막들은, 실리콘, 저마늄 및 실리콘-저마늄으로 이루어진 군에서 선택된 서로 다른 반도체 물질을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 반도체 막들은 각각 상기 복수개의 반도체 패턴들과 동일한 레벨에 제공되는 반도체 소자.
  9. 제7항에 있어서,
    상기 게이트 전극은, 상기 복수개의 반도체 패턴들을 사이에 각각 개재된 복수개의 부분들을 포함하고,
    상기 제1 반도체 막들은 각각 상기 게이트 전극의 상기 복수개의 부분들과 동일한 레벨에 제공되는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 소자 영역은 GAAFET 영역이고,
    상기 제2 소자 영역은 FinFET 영역인 반도체 소자.
  11. 기판;
    상기 기판 상의 제1 파워 배선, 제2 파워 배선 및 제3 파워 배선, 상기 제1 내지 제3 파워 배선들은 제1 방향을 따라 배열되고, 상기 제1 내지 제3 파워 배선들은 상기 제1 방향에 교차하는 제2 방향으로 연장되며;
    상기 제1 및 제2 파워 배선들 사이의 GAAFET 영역;
    상기 제2 및 제3 파워 배선들 사이의 FinFET 영역; 및
    상기 GAAFET 영역으로부터 상기 FinFET 영역까지 상기 제1 방향으로 연장되는 게이트 전극을 포함하되,
    상기 GAAFET 영역의 상기 제1 방향으로의 제1 높이는, 상기 FinFET 영역의 상기 제1 방향으로의 제2 높이보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 GAAFET 영역은 상기 FinFET 영역에 비해 빠른 속도로 동작하고,
    상기 FinFET 영역은 상기 GAAFET 영역에 비해 낮은 전력으로 동작하는 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 및 제2 파워 배선들 사이의 제1 하부 배선들;
    상기 제2 및 제3 파워 배선들 사이의 제2 하부 배선들을 더 포함하되,
    상기 제1 및 제2 파워 배선들 사이에 상기 제1 하부 배선들이 배치되는 제1 배선 트랙들이 정의되고,
    상기 제2 및 제3 파워 배선들 사이에 상기 제2 하부 배선들이 배치되는 제2 배선 트랙들이 정의되며,
    상기 제1 배선 트랙들의 개수는 상기 제2 배선 트랙들의 개수보다 많은 반도체 소자.
  14. 제11항에 있어서,
    상기 GAAFET 영역 및 상기 FinFET 영역 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하는 반도체 소자.
  15. 제11항에 있어서,
    상기 게이트 전극은, 상기 GAAFET 영역의 제1 채널의 제1 상면, 제1 바닥면 및 양 제1 측벽들에 인접하고,
    상기 게이트 전극은, 상기 FinFET 영역의 제2 채널의 제2 상면 및 양 제2 측벽들에 인접하는 반도체 소자.
  16. 기판 상의 제1 활성 패턴, 제2 활성 패턴, 제3 활성 패턴 및 제4 활성 패턴, 상기 제1 내지 제4 활성 패턴들은 제1 방향을 따라 순차적으로 배열되고, 상기 제1 내지 제4 활성 패턴들은 상기 제1 방향에 교차하는 제2 방향으로 연장되며;
    상기 제1 내지 제4 활성 패턴들 상에 각각 제공된 제1 채널 패턴, 제2 채널 패턴, 제3 채널 패턴 및 제4 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고, 상기 제3 및 제4 채널 패턴들은 상기 제3 및 제4 활성 패턴들로부터 각각 수직하게 돌출되며;
    상기 제1 채널 패턴으로부터 상기 제4 채널 패턴까지 상기 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극과 상기 제1 내지 제4 채널 패턴들 사이에 개재된 게이트 절연막을 포함하되,
    상기 게이트 절연막은, 상기 복수개의 반도체 패턴들 각각의 제1 상면, 제1 바닥면 및 양 제1 측벽들을 덮고,
    상기 게이트 절연막은, 상기 제3 및 제4 채널 패턴들 각각의 바닥면을 제외한 제2 상면 및 양 제2 측벽들을 덮는 반도체 소자.
  17. 제16항에 있어서,
    상기 기판 상의 제1 금속 층을 더 포함하되,
    상기 제1 금속 층은 파워 배선 및 하부 배선들을 포함하고,
    상기 파워 배선 및 상기 하부 배선들은 상기 제2 방향으로 연장되며,
    평면적 관점에서, 상기 파워 배선은 상기 제2 활성 패턴과 상기 제3 활성 패턴 사이에 위치하는 반도체 소자.
  18. 제16항에 있어서,
    상기 제3 및 제4 채널 패턴들 각각은 교번적으로 적층된 제1 반도체 막들 및 제2 반도체 막들을 포함하고,
    상기 제1 및 제2 반도체 막들은, 실리콘, 저마늄 및 실리콘-저마늄으로 이루어진 군에서 선택된 서로 다른 반도체 물질을 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 제2 반도체 막들은 각각 상기 복수개의 반도체 패턴들과 동일한 레벨에 제공되는 반도체 소자.
  20. 제16항에 있어서,
    상기 제1 및 제2 활성 패턴들 각각의 폭은, 상기 제3 및 제4 활성 패턴들 각각의 폭보다 큰 반도체 소자.
KR1020220051295A 2022-02-23 2022-04-26 반도체 소자 및 그의 제조 방법 KR20230126617A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW111139167A TW202334856A (zh) 2022-02-23 2022-10-17 半導體裝置
US18/049,036 US20230268412A1 (en) 2022-02-23 2022-10-24 Semiconductor device and method of fabricating the same
CN202211546997.1A CN116646355A (zh) 2022-02-23 2022-12-05 半导体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220023787 2022-02-23
KR20220023787 2022-02-23

Publications (1)

Publication Number Publication Date
KR20230126617A true KR20230126617A (ko) 2023-08-30

Family

ID=87846217

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220051295A KR20230126617A (ko) 2022-02-23 2022-04-26 반도체 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20230126617A (ko)

Similar Documents

Publication Publication Date Title
US11469228B2 (en) Semiconductor device
KR20220077273A (ko) 반도체 소자
KR20220031799A (ko) 반도체 소자
KR20220163538A (ko) 반도체 소자
KR20220090672A (ko) 반도체 소자
KR20220008956A (ko) 반도체 소자
US11469298B2 (en) Semiconductor device and method of fabricating the same
CN114551444A (zh) 半导体器件
TW202145349A (zh) 半導體元件
KR20230126617A (ko) 반도체 소자 및 그의 제조 방법
US20230268412A1 (en) Semiconductor device and method of fabricating the same
EP4372794A1 (en) Semiconductor device and method of fabricating the same
US20230290783A1 (en) Semiconductor devices and methods of manufacturing the same
US20240145345A1 (en) Semiconductor device and method of manufacturing the same
US20230215930A1 (en) Semiconductor device
US20230420552A1 (en) Semiconductor device and method of fabricating the same
US20210391433A1 (en) Semiconductor device
CN116646355A (zh) 半导体装置
JP2024073358A (ja) 半導体素子及びその製造方法
KR20240072643A (ko) 반도체 소자 및 그의 제조 방법
KR20220056904A (ko) 반도체 소자의 제조방법
KR20230161174A (ko) 반도체 소자
KR20230062794A (ko) 반도체 소자
KR20230048184A (ko) 반도체 소자
KR20230028602A (ko) 반도체 소자 및 그의 제조 방법