KR20220008956A - 반도체 소자 - Google Patents

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서재우
임승만
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상에 서로 다른 셀 높이를 갖는 제1 로직 셀 및 제2 로직 셀을 포함한다. 상기 제1 및 제2 로직 셀들 각각은: 제1 방향으로 이격된 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극 상의 제1 금속 층을 포함한다. 상기 제1 금속 층은, 제2 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하며, 상기 제1 및 제2 로직 셀들은, 상기 제1 및 제2 파워 배선들을 따라 상기 제2 방향으로 서로 인접하게 배치되고, 상기 제1 및 제2 활성 영역들은, 상기 제2 방향으로 상기 제1 로직 셀에서 상기 제2 로직 셀까지 연장된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도 및 성능이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 제1 로직 셀 및 제2 로직 셀을 포함할 수 있다. 상기 제1 및 제2 로직 셀들 각각은: 제1 방향으로 이격된 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극 상의 제1 금속 층을 포함할 수 있다. 상기 제1 금속 층은, 제2 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하며, 상기 제1 및 제2 로직 셀들은, 상기 제1 및 제2 파워 배선들을 따라 상기 제2 방향으로 서로 인접하게 배치되고, 상기 제1 및 제2 활성 영역들은, 상기 제2 방향으로 상기 제1 로직 셀에서 상기 제2 로직 셀까지 연장되며, 상기 제1 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제1 배선 트랙들 상에 정렬된 적어도 하나의 제1 하부 배선들을 더 포함하고, 상기 제2 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제2 배선 트랙들 상에 정렬된 적어도 하나의 제2 하부 배선들을 더 포함하며, 상기 제1 및 제2 배선 트랙들은 상기 제2 방향으로 연장되고, 상기 제2 배선 트랙들은 상기 제1 배선 트랙들로부터 각각 상기 제1 방향으로 오프셋될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 로직 셀 및 제2 로직 셀을 포함할 수 있다. 상기 제1 및 제2 로직 셀들 각각은: 제1 방향으로 이격된 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극 상의 제1 금속 층을 포함할 수 있다. 상기 제1 금속 층은, 제2 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하며, 상기 제1 및 제2 로직 셀들은, 상기 제1 및 제2 파워 배선들을 따라 상기 제2 방향으로 서로 인접하게 배치되고, 상기 제1 및 제2 활성 영역들은, 상기 제2 방향으로 상기 제1 로직 셀에서 상기 제2 로직 셀까지 연장되며, 상기 제1 및 제2 로직 셀들 각각의 상기 제1 활성 패턴은, 수직적으로 서로 이격되어 적층된 제1 채널 패턴들을 포함하고, 상기 제1 로직 셀의 상기 제1 채널 패턴들 중 최상부의 제1 채널 패턴은 상기 제1 방향으로 제1 폭을 갖고, 상기 제2 로직 셀의 상기 제1 채널 패턴들 중 최상부의 제1 채널 패턴은 상기 제1 방향으로 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 로직 셀 및 제2 로직 셀을 포함할 수 있다. 상기 제1 및 제2 로직 셀들 각각은: 제1 방향으로 이격된 제1 활성 영역 및 제2 활성 영역; 상기 제1 활성 영역 상의 제1 활성 핀들; 상기 제2 활성 영역 상의 제2 활성 핀들; 상기 제1 및 제2 활성 핀들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극 상의 제1 금속 층을 포함할 수 있다. 상기 제1 금속 층은, 제2 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하며, 상기 제1 및 제2 로직 셀들은, 상기 제1 및 제2 파워 배선들을 따라 상기 제2 방향으로 서로 인접하게 배치되고, 상기 제1 및 제2 활성 영역들은, 상기 제2 방향으로 상기 제1 로직 셀에서 상기 제2 로직 셀까지 연장되며, 상기 제1 로직 셀의 상기 제1 활성 핀들의 개수는, 상기 제2 로직 셀의 상기 제1 활성 핀들의 개수보다 크고, 상기 제1 로직 셀의 상기 게이트 전극의 상기 제1 방향으로의 길이는, 상기 제2 로직 셀의 상기 게이트 전극의 상기 제1 방향으로의 길이보다 클 수 있다.
본 발명에 따른 반도체 소자는 제1 셀 높이의 셀 블록 내에 제2 셀 높이를 갖는 로직 셀이 배치될 수 있다. 이로써, 상기 셀 블록 내에 발생하는 빈 공간에 효율적으로 제2 셀 높이의 로직 셀을 배치시킴으로써, 소자의 집적도를 향상시킬 수 있다. 또한 상기 셀 블록 내에 고속 동작이 필요한 영역마다 제2 셀 높이를 갖는 로직 셀을 배치시킴으로써, 소자의 성능을 효과적으로 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 M 영역을 보다 구체적으로 나타낸 평면도이다.
도 3a 내지 도 3f는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 4, 도 6, 및 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 도 7a, 및 도 9a는 각각 도 4, 도 6, 및 도 8의 A-A'선에 따른 단면도들이다.
도 5b, 도 7b, 및 도 9b는 각각 도 4, 도 6, 및 도 8의 B-B'선에 따른 단면도들이다.
도 5c, 도 7c, 및 도 9c는 각각 도 4, 도 6, 및 도 8의 C-C'선에 따른 단면도들이다.
도 7d, 및 도 9d는 각각 도 6, 및 도 8의 D-D'선에 따른 단면도들이다.
도 7e, 및 도 9e는 각각 도 6, 및 도 8의 E-E'선에 따른 단면도들이다.
도 7f, 및 도 9f는 각각 도 6, 및 도 8의 F-F'선에 따른 단면도들이다.
도 10은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 11은 도 1의 M 영역을 보다 구체적으로 나타낸 평면도이다.
도 12a 및 도 12b는 각각 도 11의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 13은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 M 영역을 나타낸 평면도이다.
도 14a 및 도 14b는 각각 도 13의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 15 및 도 16 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 17a 내지 도 17f는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1을 참조하면, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3) 이 제공될 수 있다. 구체적으로, 제1 및 제3 파워 배선들(M1_R1, M1_R3) 각각은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다. 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 제1 로직 셀들(LC1)이 배치되는 제1 셀 블록(CR1)이 정의될 수 있다. 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 제2 로직 셀들(LC2)이 배치되는 제2 셀 블록(CR2)이 정의될 수 있다.
제1 및 제2 로직 셀들(LC1, LC2) 각각은, 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 제1 및 제2 로직 셀들(LC1, LC2) 각각은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
제1 로직 셀들(LC1) 각각은 제1 방향(D1)으로 제1 셀 높이(HE1)를 가질 수 있다. 제2 로직 셀들(LC2) 각각은 제1 방향(D1)으로 제2 셀 높이(HE2)를 가질 수 있다. 제1 셀 높이(HE1)는 제2 셀 높이(HE2)보다 클 수 있다. 다시 말하면, 제1 로직 셀(LC1)은 상대적으로 큰 셀 높이로 정의된 표준셀이고, 제2 로직 셀(LC2)은 상대적으로 작은 높이로 정의된 표준셀이다.
제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2)간의 간격은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3)간의 간격보다 클 수 있다. 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2)간의 피치는 제1 셀 높이(HE1)와 동일하고, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3)간의 피치는 제2 셀 높이(HE2)와 동일할 수 있다.
제1 셀 블록(CR1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에서 제1 셀 높이(HE1)로 정의될 수 있다. 따라서, 제1 셀 블록(CR1)에는 제1 셀 높이(HE1)를 갖는 제1 로직 셀들(LC1)이 제2 방향(D2)을 따라 배치될 수 있다. 제2 셀 블록(CR2)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에서 제2 셀 높이(HE2)로 정의될 수 있다. 따라서, 제2 셀 블록(CR2)에는 제2 셀 높이(HE2)를 갖는 제2 로직 셀들(LC2)이 제2 방향(D2)을 따라 배치될 수 있다.
제1 셀 블록(CR1)은, 서로 인접하는 제1 로직 셀들(LC1) 사이에 개재된 적어도 하나의 제1 필러 셀(FI1)을 더 포함할 수 있다. 제2 셀 블록(CR2)은, 서로 인접하는 제2 로직 셀들(LC2) 사이에 개재된 적어도 하나의 제2 필러 셀(FI2)을 포함할 수 있다. 제1 및 제2 필러 셀들(FI1, FI2) 각각은, 로직 셀들이 설계된 회로에 따라 배치된 후 이들 사이의 빈 공간을 채우는 더미 셀일 수 있다. 다시 말하면, 제1 및 제2 필러 셀들(FI1, FI2)은 회로적으로 아무런 기능도 수행하지 않을 수 있다.
제1 셀 블록(CR1)은, 적어도 하나의 제2 로직 셀(LC2)을 포함할 수 있다. 한편, 제2 로직 셀(LC2)의 높이(HE2)는 제1 셀 블록(CR1)의 높이(HE1)보다 작으므로, 이들 사이의 높이 차를 보상하기 위한 랩퍼(Wrapper, WRP)가 제공될 수 있다. 예를 들어, 제1 방향(D1)으로 서로 대향하는 제2 로직 셀(LC2)의 측면들을 상에 한 쌍의 랩퍼들(WRP)이 각각 개재될 수 있다.
랩퍼(WRP)는 파워 배선을 포함할 수 있다. 예를 들어, 제1 파워 배선(M1_R1)이 랩퍼(WRP)를 통해 제2 로직 셀(LC2)을 향해 더 연장될 수 있다. 다시 말하면, 제1 파워 배선(M1_R1)의 제1 방향(D1)으로의 폭은, 제2 로직 셀(LC2)에 인접함에 따라 증가할 수 있다. 랩퍼(WRP)를 통해 제2 로직 셀(LC2) 내에도 제1 파워 배선(M1_R1)의 일부가 배치될 수 있다.
제1 셀 블록(CR1)은, 제1 로직 셀(LC1)과 그에 인접하는 제2 로직 셀(LC2) 사이에 개재된 혼성 필러 셀(Hybrid filler cell, HFI)을 더 포함할 수 있다. 혼성 필러 셀(HFI)은, 제1 로직 셀(LC1)과 제2 로직 셀(LC2) 사이의 디자인 룰의 차이에 따른 에러를 해소하기 위한 완충 영역일 수 있다. 예를 들어, 혼성 필러 셀(HFI)은 제1 파워 배선(M1_R1)의 폭을 늘려줄 수 있다. 다른 예로, 도시되진 않았지만, 혼성 필러 셀(HFI)은 활성 영역의 폭을 좁혀줄 수 있다.
결론적으로, 혼성 필러 셀(HFI)은 제1 로직 셀(LC1)의 레이어 디자인과 제2 로직 셀(LC2)의 레이어 디자인의 차이를 해소하기 위해, 레이어를 물리적으로 늘리거나, 레이어를 물리적으로 줄이거나, 또는 레이어의 위치를 변경할 수 있다.
본 발명의 일 실시예로, 제1 로직 셀(LC1)은 제2 로직 셀(LC2)에 비해 셀 높이가 더 크기 때문에, 제1 로직 셀(LC1) 내의 트랜지스터의 채널 크기는 제2 로직 셀(LC2) 내의 트랜지스터의 채널 크기보다 클 수 있다. 따라서, 제1 로직 셀(LC1)은 제2 로직 셀(LC2)에 비해 셀의 면적은 더 크지만 더 고속으로 동작할 수 있다.
원칙적으로 제1 셀 블록(CR1)에는 제1 셀 높이(HE1)를 갖는 제1 로직 셀들(LC1)만이 배치될 수 있다. 제1 셀 높이(HE1)보다 작은 제2 셀 높이(HE2)를 갖는 제2 로직 셀(LC2)은 디자인 룰에 의해 제1 셀 블록(CR1) 내에는 배치될 수 없다. 한편, 제1 로직 셀들(LC1)은 고속 동작이 필요한 회로에서만 선택적으로 제1 셀 블록(CR1) 내에 배치되므로, 제1 셀 블록(CR1) 내에는 빈 공간이 많이 발생할 수 있다. 하지만 상술한 바와 같이 디자인 룰에 의해 상기 빈 공간에 제2 로직 셀(LC2)을 배치할 수 없었다.
본 발명의 실시예들에 따르면, 제2 로직 셀(LC2)의 셀 높이를 늘려주는 랩퍼(WRP) 및 완충 영역인 혼성 필러 셀(HFI)을 통해, 제1 셀 블록(CR1)에도 제2 로직 셀(LC2)을 배치할 수 있다. 이로써, 제1 셀 블록(CR1) 내에 발생하는 빈 공간에 제1 필러 셀(FI1) 대신 적어도 하나의 제2 로직 셀들(LC2)을 배치할 수 있다. 이로써, 반도체 소자의 집적도를 향상시킬 수 있다.
도 2는 도 1의 M 영역을 보다 구체적으로 나타낸 평면도이다. 도 3a 내지 도 3f는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
기판(100) 상에 제1 로직 셀(LC1), 제2 로직 셀(LC2) 및 이들 사이의 혼성 필러 셀(HFI)이 제공될 수 있다. 각각의 제1 및 제2 로직 셀들(LC1, LC2) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다.
먼저 도 2 및 도 3a 내지 도 3d를 참조하여, 제1 로직 셀(LC1)에 대해 상세히 설명한다. 기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 3d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 3d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 2 및 도 3a 내지 도 3d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서(GS)는 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서(GS)의 상면은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서(GS)의 상면은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서(GS)는 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서(GS)는 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 3d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
도 3d를 다시 참조하면, 제1 로직 셀(LC1)의 게이트 전극(GE)의 양 단에는 각각 제1 커팅 패턴들(CT1)이 제공될 수 있다. 제1 커팅 패턴(CT1)은, 제1 로직 셀(LC1)의 게이트 전극(GE)을 인접하는 다른 로직 셀의 게이트 전극과 분리할 수 있다. 제1 커팅 패턴(CT1)은 실리콘 산화막 및/또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다. 제1 커팅 패턴(CT1)은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 로직 셀(LC1)의 양 경계들에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 제1 로직 셀(LC1)의 활성 영역(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 예를 들어, 제1 로직 셀(LC1)의 활성 콘택(AC)은 게이트 전극(GE)과 분리 구조체(DB) 사이에 제공될 수 있다. 상기 활성 콘택(AC)은 제1 방향(D1)으로 연장되면서 제2 소스/드레인 패턴(SD2)과 제1 소스/드레인 패턴(SD1)을 연결할 수 있다 (도 3c 참조).
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 일 예로, 도 3c를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 로직 셀(LC1)의 제1 금속 층(M1)은, 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 이들 사이의 제1 하부 배선들(M1_I1)을 포함할 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 각각은 제1 로직 셀(LC1)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(M1_I1)은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 하부 배선들(M1_I1)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
보다 구체적으로, 도 2를 다시 참조하면, 제1 로직 셀(LC1)의 제1 금속 층(M1)에 제1 배선 트랙들(MTR1)이 정의될 수 있다. 제1 배선 트랙들(MTR1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 정의될 수 있다. 제1 배선 트랙들(MTR1)은 제2 방향(D2)으로 서로 평행하게 연장되는 가상의 선들일 수 있다. 제1 배선 트랙들(MTR1)은 제1 피치(P1)로 제1 방향(D1)을 따라 배열될 수 있다.
제1 배선 트랙들(MTR1)은 제1 하부 배선들(M1_I1)이 배치될 위치를 정의할 수 있다. 다시 말하면, 어느 하나의 제1 하부 배선(M1_I1)은, 제1 배선 트랙들(MTR1) 중 어느 하나 상에 그와 정렬되어 배치될 수 있다. 도 2에는, 제1 로직 셀(LC1) 내에 세 개의 제1 하부 배선들(M1_I1)이 제1 배선 트랙들(MTR1) 상에 배치됨이 도시되어 있다.
제1 금속 층(M1)은, 하부 비아들(VI1)을 더 포함할 수 있다. 하부 비아들(VI1) 각각은 제1 금속 층(M1)의 배선 아래에 제공될 수 있다. 예를 들어, 하부 비아(VI1)는 활성 콘택(AC)과 제1 하부 배선(M1_I1) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 하부 비아(VI1)는 활성 콘택(AC)과 파워 배선(M1_R1 또는 M1_R2) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 하부 비아(VI1)는 게이트 콘택(GC)과 제1 하부 배선(M1_I1) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
일 예로, 제1 금속 층(M1)의 배선과 그 아래의 하부 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 상부 비아들(VI2)을 더 포함할 수 있다. 상부 비아들(VI2) 각각은 상부 배선(M2_I) 아래에 제공될 수 있다. 예를 들어, 상부 배선(M2_I)은 상부 비아(VI2)를 통해 제1 하부 배선(M1_I1)과 전기적으로 연결될 수 있다.
일 예로, 제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 하나의 공정으로 동시에 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5, M6, M7…)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 라우팅을 위한 배선들을 포함할 수 있다.
이어서 도 2, 도 3a, 도 3b, 도 3e 및 도 3f를 참조하여, 제2 로직 셀(LC2)에 대해 상세히 설명한다. 앞서 제1 로직 셀(LC1)에서 설명한 것과 중복되는 설명은 생략하고, 차이점에 대해 상세히 설명한다.
제2 로직 셀(LC2)의 제1 활성 영역(PR)의 제1 방향(D1)으로의 폭은, 제1 로직 셀(LC1)의 제1 활성 영역(PR)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 제2 로직 셀(LC2)의 제2 활성 영역(NR)의 제1 방향(D1)으로의 폭은, 제2 로직 셀(LC2)의 제2 활성 영역(NR)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 이는 앞서 도 1을 참조하여 설명한 바와 같이, 제2 로직 셀(LC2)의 셀 높이(HE2)가 제1 로직 셀(LC1)의 셀 높이(HE1)보다 작기 때문이다.
제2 로직 셀(LC2)의 제1 및 제2 활성 영역들(PR, NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제2 로직 셀(LC2)의 제1 활성 영역(PR) 상의 제1 활성 패턴들(AP1)의 최대 개수는, 제1 로직 셀(LC1)의 제1 활성 영역(PR) 상의 제1 활성 패턴들(AP1)의 최대 개수보다 작을 수 있다. 예를 들어, 제2 로직 셀(LC2)의 제1 활성 영역(PR) 상의 제1 활성 패턴들(AP1)의 최대 개수는 두 개인데 반하여, 제1 로직 셀(LC1)의 제1 활성 영역(PR) 상의 제1 활성 패턴들(AP1)의 최대 개수는 세 개이다 (도 3d 및 3e 참조). 제2 로직 셀(LC2)의 제2 활성 영역(NR) 상의 제2 활성 패턴들(AP2)의 최대 개수는, 제1 로직 셀(LC1)의 제2 활성 영역(NR) 상의 제2 활성 패턴들(AP2)의 최대 개수보다 작을 수 있다.
제2 로직 셀(LC2)의 게이트 전극(GE)의 양 단에는 제2 커팅 패턴들(CT2)이 각각 제공될 수 있다. 제2 커팅 패턴(CT2)은 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 앞서 설명한 제1 커팅 패턴(CT1)의 제1 폭(W1)보다 클 수 있다. 구체적으로, 랩퍼(WRP)에 의해 정의된 커팅 패턴에 의해, 제2 커팅 패턴(CT2)의 제2 폭(W2)이 제1 커팅 패턴(CT1)의 제1 폭(W1)보다 커질 수 있다. 제2 로직 셀(LC2) 내의 게이트 전극(GE)의 제1 방향(D1)으로의 길이는, 제1 로직 셀(LC1) 내의 게이트 전극(GE)의 제1 방향(D1)으로의 길이보다 작을 수 있다 (도 3d 및 3e 참조).
제2 로직 셀(LC2) 내에, 제1 방향(D1)으로 연장되며 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 서로 연결하는 활성 콘택(AC)이 제공될 수 있다. 제2 로직 셀(LC2)의 활성 콘택(AC)의 제1 방향(D1)으로의 길이는, 제1 로직 셀(LC1)의 활성 콘택(AC)의 제1 방향(D1)으로의 길이보다 작을 수 있다 (도 3c 및 3f 참조).
제2 로직 셀(LC2)의 제1 금속 층(M1)은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이의 제2 하부 배선들(M1_I2)을 포함할 수 있다. 도 2를 다시 참조하면, 제2 로직 셀(LC2)의 제1 금속 층(M1)에 제2 배선 트랙들(MTR2)이 정의될 수 있다. 제2 배선 트랙들(MTR2)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 정의될 수 있다. 제2 배선 트랙들(MTR2)은 제2 방향(D2)으로 서로 평행하게 연장되는 가상의 선들일 수 있다. 제2 배선 트랙들(MTR2)은 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다.
제2 배선 트랙들(MTR2)간의 제2 피치(P2)는, 제1 배선 트랙들(MTR1)간의 제1 피치(P1)와 실질적으로 동일할 수 있다. 제2 배선 트랙들(MTR2)은 각각 제1 배선 트랙들(MTR1)과 정렬되지 않을 수 있다. 다시 말하면, 제2 배선 트랙들(MTR2)은 제1 배선 트랙들(MTR1)로부터 각각 제1 방향(D1)으로 오프셋될 수 있다.
제2 배선 트랙들(MTR2)의 개수는 제1 배선 트랙들(MTR1)의 개수보다 작을 수 있다. 예를 들어, 제2 로직 셀(LC2)에는 네 개의 제2 배선 트랙들(MTR2)이 정의될 수 있지만, 제1 로직 셀(LC1)에는 다섯 개의 제1 배선 트랙들(MTR1)이 정의될 수 있다. 다시 말하면, 제2 로직 셀(LC2) 내에 제1 방향(D1)으로 배열될 수 있는 제2 하부 배선들(M1_I2)의 최대 개수는 네 개이고, 제1 로직 셀(LC1) 내에 제1 방향(D1)으로 배열될 수 있는 제1 하부 배선들(M1_I1)의 최대 개수는 다섯 개일 수 있다.
도 3d 및 도 3f를 다시 참조하면, 제1 로직 셀(LC1)의 제1 및 제2 파워 배선들(M1_R1, M1_R2) 각각의 제1 방향(D1)으로의 폭은 제3 폭(W3)일 수 있다. 제2 로직 셀(LC2)의 제1 및 제2 파워 배선들(M1_R1, M1_R2) 각각의 제1 방향(D1)으로의 폭은 제4 폭(W4)일 수 있다. 제4 폭(W4)은 제3 폭(W3)보다 클 수 있다. 구체적으로, 랩퍼(WRP)에 의해 정의된 파워 배선에 의해, 제4 폭(W4)이 제3 폭(W3)보다 커질 수 있다.
제2 금속 층(M2) 및 그 위에 추가로 적층된 금속 층들은, 제1 로직 셀(LC1)과 제2 로직 셀(LC2)간의 셀 높이의 차이에도 불구하고, 동일한 디자인 룰을 가질 수 있다.
도 4, 도 6, 및 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 도 7a, 및 도 9a는 각각 도 4, 도 6, 및 도 8의 A-A'선에 따른 단면도들이다. 도 5b, 도 7b, 및 도 9b는 각각 도 4, 도 6, 및 도 8의 B-B'선에 따른 단면도들이다. 도 5c, 도 7c, 및 도 9c는 각각 도 4, 도 6, 및 도 8의 C-C'선에 따른 단면도들이다. 도 7d, 및 도 9d는 각각 도 6, 및 도 8의 D-D'선에 따른 단면도들이다. 도 7e, 및 도 9e는 각각 도 6, 및 도 8의 E-E'선에 따른 단면도들이다. 도 7f, 및 도 9f는 각각 도 6, 및 도 8의 F-F'선에 따른 단면도들이다.
도 4 및 도 5a 내지 도 5c를 참조하면, 기판(100) 상에 제1 로직 셀(LC1)이 형성될 영역, 제2 로직 셀(LC2)이 형성될 영역 및 이들 사이의 혼성 필러 셀(HFI)이 형성될 영역이 제공될 수 있다.
기판(100)을 패터닝하여, 제2 방향(D2)으로 연장되는 복수개의 활성 패턴들(즉, 활성 핀들)이 형성될 수 있다. 활성 패턴들 사이에는 제1 트렌치(TR1)가 정의될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR)을 마스킹하고 기판(100)을 패터닝 하여, 제1 및 제2 활성 영역들(PR, NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
제1 및 제2 활성 영역들(PR, NR)을 제외한 영역의 활성 패턴들은 상기 패터닝 공정 동안 제거될 수 있다. 이로써, 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 잔류할 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 잔류할 수 있다.
예를 들어, 제1 로직 셀(LC1)의 제1 및 제2 활성 영역들(PR, NR) 각각에는 세 개의 활성 패턴들이 남을 수 있고, 제2 로직 셀(LC2)의 제1 및 제2 활성 영역들(PR, NR) 각각에는 두 개의 활성 패턴들이 남을 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 6 및 도 7a 내지 도 7f를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 7c 참고).
제1 활성 패턴(AP1)의 제1 리세스(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들(RS2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 8 및 도 9a 내지 도 9f를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 로직 셀(LC1)의 게이트 전극(GE)의 양 단에 제1 커팅 패턴들(CT1)이 형성될 수 있다. 제2 로직 셀(LC2)의 게이트 전극(GE)의 양 단에 제2 커팅 패턴들(CT2)이 형성될 수 있다. 제2 커팅 패턴(CT2)은 제1 커팅 패턴(CT1)보다 더 큰 폭을 갖도록 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 로직 셀들(LC1, LC2) 각각의 양 경계들에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 제1 및 제2 로직 셀들(LC1, LC2) 각각의 양 경계들에 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체(DB)를 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 2 및 도 3a 내지 도 3f를 다시 참조하면, 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 전기적으로 연결되는 게이트 콘택들(GC)이 형성될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 구체적으로, 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 형성될 수 있다. 제1 로직 셀(LC1)의 제1 배선 트랙들(MTR1)을 기준으로 제1 하부 배선들(M1_I1)이 형성될 수 있다. 제2 로직 셀(LC2)의 제2 배선 트랙들(MTR2)을 기준으로 제2 하부 배선들(M1_I2)이 형성될 수 있다. 일 예로, 제1 금속 층(M1)은 싱글 다마신 공정으로 형성될 수 있다.
제1 금속 층(M1) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)을 형성하는 것은, 상부 배선들(M2_I)을 형성하는 것을 포함할 수 있다. 일 예로, 상부 배선들(M2_I)은 듀얼 다마신 공정을 통해 형성될 수 있다.
도시되진 않았지만, 제4 층간 절연막(140) 상에 추가적인 금속 층들이 순차적으로 적층될 수 있다.
도 10은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 11은 도 1의 M 영역을 보다 구체적으로 나타낸 평면도이다. 도 12a 및 도 12b는 각각 도 11의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 3f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10을 참조하면, 제1 셀 블록(CR1) 내에, 제2 로직 셀(LC2)의 일 측에 인접하여 하나의 랩퍼(WRP)가 제공될 수 있다. 랩퍼(WRP)는 제2 파워 배선(M1_R2)에 인접하여 제공됨으로써, 제2 파워 배선(M1_R2)의 제1 방향(D1)으로의 폭을 증가시킬 수 있다. 한편, 앞서 도 1과는 다르게, 제1 파워 배선(M1_R1)에 인접하는 랩퍼(WRP)는 생략될 수 있다. 이로써, 제1 파워 배선(M1_R1)의 폭은 변하지 않고 일정하게 유지될 수 있다. 제2 로직 셀(LC2)의 셀 높이(HE2)를 제1 셀 높이(HE1)에 맞추기 위하여, 본 실시예의 랩퍼(WRP)의 폭은 도 1의 랩퍼(WRP)의 폭의 두 배가 되도록 설정될 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 혼성 필러 셀(HFI)을 사이에 두고 제2 로직 셀(LC2)이 제1 로직 셀(LC1)과 제2 방향(D2)으로 이격되어 제공될 수 있다. 앞서 도 2의 제2 로직 셀(LC2)과 비교하여, 본 실시예의 제2 로직 셀(LC2)은 제1 방향(D1)으로 오프셋될 수 있다. 이로써, 제2 파워 배선(M1_R2)의 폭이 더 증가될 수 있다. 제2 파워 배선(M1_R2) 아래의 제2 커팅 패턴(CT2)의 폭이 더 증가될 수 있다.
도 13은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 M 영역을 나타낸 평면도이다. 도 14a 및 도 14b는 각각 도 13의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 3f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13, 도 14a 및 도 14b를 참조하면, 제1 로직 셀(LC1)의 제1 활성 패턴들(AP1) 사이의 피치는 제3 피치(P3)일 수 있다. 제1 로직 셀(LC1)의 제2 활성 패턴들(AP2) 사이의 피치 역시 제3 피치(P3)일 수 있다.
제2 로직 셀(LC2)의 제2 활성 패턴들(AP2) 사이의 피치는 제4 피치(P4)일 수 있다. 제4 피치(P4)는 제3 피치(P3)와 다를 수 있다. 예를 들어, 제4 피치(P4)는 제3 피치(P3)보다 클 수 있다. 제2 로직 셀(LC2)의 제2 활성 패턴들(AP2) 사이의 피치 역시 제4 피치(P4)일 수 있다.
본 발명의 일 실시예로, 제1 로직 셀(LC1)의 제1 활성 패턴들(AP1)은 제2 로직 셀(LC2)의 제2 활성 패턴들(AP2)로부터 각각 제1 방향(D1)으로 오프셋될 수 있다 (도 13 참조). 결과적으로 본 실시예에 따르면, 혼성 필러 셀(HFI)을 사이에 두고 제1 로직 셀(LC1)의 활성 패턴들에 대한 디자인 룰과 제2 로직 셀(LC2)의 활성 패턴들에 대한 디자인 룰이 서로 상이할 수 있다.
도 15 및 도 16 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15를 참조하면, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 제2 로직 셀들(LC2)이 배치되는 제2 셀 블록(CR2)이 정의될 수 있다. 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 제2 로직 셀들(LC2)이 배치되는 제2 셀 블록(CR2)이 정의될 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 셀 블록들(CR2)의 높이들의 합은 제3 셀 높이(HE3)일 수 있다.
제1 방향(D1)으로 서로 인접하는 제2 셀 블록들(CR2)내에, 제1 셀 높이(HE1)를 갖는 제1 로직 셀(LC1)이 배치될 수 있다. 랩퍼(WRP)가 제1 로직 셀(LC1)과 제1 방향(D1)으로 인접하게 배치될 수 있다. 랩퍼(WRP)의 높이와 제1 로직 셀(LC1)의 높이가 합쳐져 제3 셀 높이(HE3)가 될 수 있다.
제1 로직 셀(LC1) 및 랩퍼(WRP) 각각의 양 측에 제3 셀 높이(HE3)를 갖는 혼성 필러 셀들(HFI)이 각각 배치될 수 있다. 혼성 필러 셀(HFI)은, 제1 로직 셀(LC1)과 제2 로직 셀(LC2) 사이의 디자인 룰의 차이에 따른 에러를 해소할 수 있다. 특히 본 실시예에 따르면, 혼성 필러 셀(HFI)은 제2 파워 배선(M1_R2)의 위치를 이동시킬 수 있다. 예를 들어, 혼성 필러 셀(HFI)은 제1 방향(D1)으로 연장되는 제2 파워 배선(M1_R2)의 연장부(EXT)를 포함할 수 있다. 이로써, 제1 로직 셀(LC1) 상의 제2 파워 배선(M1_R2)은 제2 로직 셀(LC2) 상의 제2 파워 배선(M1_R2)으로부터 제1 방향(D1)으로 오프셋될 수 있다.
본 실시예에 따르면, 상대적으로 작은 셀 높이를 갖는 제2 셀 블록들(CR2) 내에 상대적으로 큰 셀 높이를 갖는 제1 로직 셀(LC1)을 배치할 수 있다. 제1 로직 셀(LC1)과 제2 로직 셀(LC2)간의 레이아웃의 차이 및 디자인 룰의 차이는 랩퍼(WRP)와 혼성 필러 셀(HFI)을 통해 조절될 수 있다. 고밀도로 집적된 제2 로직 셀들(LC2) 사이에 필요에 따라 고속 동작이 가능한 제1 로직 셀(LC1)을 선택적으로 배치할 수 있다. 이로써, 반도체 소자의 집적도를 향상시킴과 동시에 소자의 성능을 개선할 수 있다.
도 16을 참조하면, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 제1 로직 셀들(LC1)이 배치되는 제1 셀 블록(CR1)이 정의될 수 있다. 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 제2 로직 셀들(LC2)이 배치되는 제2 셀 블록(CR2)이 정의될 수 있다. 제1 셀 블록(CR1)의 높이와 제2 셀 블록(CR2)의 높이의 합은 제5 셀 높이(HE5)일 수 있다.
제1 셀 블록(CR1) 내에 제4 셀 높이(HE4)를 갖는 제3 로직 셀(LC3)이 배치될 수 있다. 제4 셀 높이(HE4)는 제1 셀 높이(HE1)보다 클 수 있다. 랩퍼(WRP)가 제3 로직 셀(LC3)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 랩퍼(WRP)의 높이와 제3 로직 셀(LC3)의 높이의 합은 제5 셀 높이(HE5)와 동일할 수 있다.
제3 로직 셀(LC3) 및 랩퍼(WRP) 각각의 양 측에 제5 셀 높이(HE5)를 갖는 혼성 필러 셀들(HFI)이 각각 배치될 수 있다. 혼성 필러 셀(HFI)은, 제1 로직 셀(LC1)과 제3 로직 셀(LC3) 사이의 디자인 룰의 차이에 따른 에러를 해소할 수 있다. 특히 본 실시예에 따르면, 혼성 필러 셀(HFI)은 제2 파워 배선(M1_R2)의 위치를 이동시킬 수 있다. 예를 들어, 혼성 필러 셀(HFI)은 제1 방향(D1)으로 연장되는 제2 파워 배선(M1_R2)의 연장부(EXT)를 포함할 수 있다. 이로써, 제1 로직 셀(LC1) 상의 제2 파워 배선(M1_R2)은 제3 로직 셀(LC3) 상의 제2 파워 배선(M1_R2)으로부터 제1 방향(D1)으로 오프셋될 수 있다.
본 실시예 역시 상대적으로 큰 셀 높이를 갖는 제3 로직 셀(LC3)을 제1 및 제2 셀 블록들(CR1, CR2) 내에 배치시킴으로써, 배치된 셀들 내에 필요에 따라 더욱 고속으로 동작하는 셀을 삽입할 수 있다. 이로써, 반도체 소자의 집적도를 향상시킴과 동시에 소자의 성능을 개선할 수 있다.
도 17a 내지 도 17f는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 단면도들이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 17a 내지 도 17f를 참조하면, 기판(100)의 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 각각 제공될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 트렌치(TR1)에 의해 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은 제2 트렌치(TR2)에 의해 정의될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 17d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 2 및 도 3a 내지 도 3f를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 17d 및 도 17e를 참조하면, 제2 로직 셀(LC2)의 제1 활성 영역(PR)의 제1 방향(D1)으로의 폭은, 제1 로직 셀(LC1)의 제1 활성 영역(PR)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 이로써, 제2 로직 셀(LC2)의 제1 활성 패턴(AP1)의 제1 방향(D1)으로의 폭은, 제1 로직 셀(LC1)의 제1 활성 패턴(AP1)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 구체적으로, 제1 로직 셀(LC1)의 제1 활성 패턴(AP1)의 최상부의 제1 채널 패턴(CH1)의 최대 폭은 제5 폭(W5)일 수 있다. 제2 로직 셀(LC2)의 제1 활성 패턴(AP1)의 최상부의 제1 채널 패턴(CH1)의 최대 폭은 제6 폭(W6)일 수 있다. 제5 폭(W5)은 제6 폭(W6)보다 클 수 있다. 예를 들어, 제5 폭(W5)은 제6 폭(W6)의 1.2배 내지 2배일 수 있다.
제2 로직 셀(LC2)의 제2 활성 영역(NR)의 제1 방향(D1)으로의 폭은, 제1 로직 셀(LC1)의 제2 활성 영역(NR)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 이로써, 제2 로직 셀(LC2)의 제2 활성 패턴(AP2)의 제1 방향(D1)으로의 폭은, 제1 로직 셀(LC1)의 제2 활성 패턴(AP2)의 제1 방향(D1)으로의 폭보다 작을 수 있다.
도 17c 및 도 17f를 참조하면, 제2 로직 셀(LC2)의 제1 소스/드레인 패턴(SD1)의 제1 방향(D1)으로의 최대 폭은, 제1 로직 셀(LC1)의 제1 소스/드레인 패턴(SD1)의 제1 방향(D1)으로의 최대 폭보다 작을 수 있다. 제2 로직 셀(LC2)의 제2 소스/드레인 패턴(SD2)의 제1 방향(D1)으로의 최대 폭은, 제2 로직 셀(LC2)의 제2 소스/드레인 패턴(SD2)의 제1 방향(D1)으로의 최대 폭보다 작을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 제1 로직 셀 및 제2 로직 셀을 포함하되, 상기 제1 및 제2 로직 셀들 각각은:
    제1 방향으로 이격된 제1 활성 영역 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극 상의 제1 금속 층을 포함하고,
    상기 제1 금속 층은, 제2 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하며,
    상기 제1 및 제2 로직 셀들은, 상기 제1 및 제2 파워 배선들을 따라 상기 제2 방향으로 서로 인접하게 배치되고,
    상기 제1 및 제2 활성 영역들은, 상기 제2 방향으로 상기 제1 로직 셀에서 상기 제2 로직 셀까지 연장되며,
    상기 제1 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제1 배선 트랙들 상에 정렬된 적어도 하나의 제1 하부 배선들을 더 포함하고,
    상기 제2 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제2 배선 트랙들 상에 정렬된 적어도 하나의 제2 하부 배선들을 더 포함하며,
    상기 제1 및 제2 배선 트랙들은 상기 제2 방향으로 연장되고,
    상기 제2 배선 트랙들은 상기 제1 배선 트랙들로부터 각각 상기 제1 방향으로 오프셋된 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 로직 셀들 각각은:
    상기 제1 및 제2 활성 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 및 제2 소스/드레인 패턴들은 상기 게이트 전극의 일 측에 인접하고;
    상기 제1 및 제2 소스/드레인 패턴들 상의 활성 콘택; 및
    상기 게이트 전극 상의 게이트 콘택을 더 포함하고,
    상기 적어도 하나의 제1 하부 배선들은, 상기 제1 로직 셀의 상기 활성 및 게이트 콘택들 중 적어도 하나와 전기적으로 연결되고,
    상기 적어도 하나의 제2 하부 배선들은, 상기 제2 로직 셀의 상기 활성 및 게이트 콘택들 중 적어도 하나와 전기적으로 연결되는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 및 제2 로직 셀들 각각의 상기 활성 콘택은, 상기 제1 방향으로 연장되면서 상기 제1 및 제2 소스/드레인 패턴들을 서로 연결하고,
    상기 제1 로직 셀의 상기 활성 콘택의 상기 제1 방향으로의 길이는, 상기 제2 로직 셀의 상기 활성 콘택의 상기 제1 방향으로의 길이보다 큰 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 및 제2 로직 셀들 각각의 상기 제1 활성 패턴은, 복수개의 제1 활성 패턴들을 포함하고,
    상기 제1 로직 셀의 상기 제1 활성 패턴들의 개수는, 상기 제2 로직 셀의 상기 제1 활성 패턴들의 개수보다 큰 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 및 제2 로직 셀들 각각의 상기 제1 활성 패턴은, 수직적으로 서로 이격되어 적층된 제1 채널 패턴들을 포함하고,
    상기 제1 로직 셀의 상기 제1 채널 패턴들 중 최상부의 제1 채널 패턴은 상기 제1 방향으로 제1 폭을 갖고,
    상기 제2 로직 셀의 상기 제1 채널 패턴들 중 최상부의 제1 채널 패턴은 상기 제1 방향으로 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 및 제2 로직 셀들 각각은, 상기 게이트 전극의 일 단에 제공된 커팅 패턴을 더 포함하고,
    상기 제1 로직 셀의 상기 커팅 패턴의 상기 제1 방향으로의 폭은, 상기 제2 로직 셀의 상기 커팅 패턴의 상기 제1 방향으로의 폭보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 로직 셀의 상기 게이트 전극의 상기 제1 방향으로의 길이는, 상기 제2 로직 셀의 상기 게이트 전극의 상기 제1 방향으로의 길이보다 큰 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 로직 셀의 상기 제1 파워 배선의 폭은, 상기 제2 로직 셀의 상기 제1 파워 배선의 폭보다 큰 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 배선 트랙들 사이의 피치는 상기 제2 배선 트랙들 사이의 피치와 실질적으로 동일한 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 배선 트랙들의 개수는 상기 제2 배선 트랙들의 개수보다 큰 반도체 소자.
  11. 기판 상의 제1 로직 셀 및 제2 로직 셀을 포함하되, 상기 제1 및 제2 로직 셀들 각각은:
    제1 방향으로 이격된 제1 활성 영역 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극 상의 제1 금속 층을 포함하고,
    상기 제1 금속 층은, 제2 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하며,
    상기 제1 및 제2 로직 셀들은, 상기 제1 및 제2 파워 배선들을 따라 상기 제2 방향으로 서로 인접하게 배치되고,
    상기 제1 및 제2 활성 영역들은, 상기 제2 방향으로 상기 제1 로직 셀에서 상기 제2 로직 셀까지 연장되며,
    상기 제1 및 제2 로직 셀들 각각의 상기 제1 활성 패턴은, 수직적으로 서로 이격되어 적층된 제1 채널 패턴들을 포함하고,
    상기 제1 로직 셀의 상기 제1 채널 패턴들 중 최상부의 제1 채널 패턴은 상기 제1 방향으로 제1 폭을 갖고,
    상기 제2 로직 셀의 상기 제1 채널 패턴들 중 최상부의 제1 채널 패턴은 상기 제1 방향으로 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 게이트 전극은, 적층된 상기 제1 채널 패턴들 각각을 둘러싸는 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제1 배선 트랙들 상에 정렬된 적어도 하나의 제1 하부 배선들을 더 포함하고,
    상기 제2 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제2 배선 트랙들 상에 정렬된 적어도 하나의 제2 하부 배선들을 더 포함하며,
    상기 제1 배선 트랙들의 개수는 상기 제2 배선 트랙들의 개수보다 큰 반도체 소자.
  14. 제11항에 있어서,
    상기 제1 로직 셀의 셀 높이는 상기 제2 로직 셀의 셀 높이보다 더 큰 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 로직 셀과 상기 제2 로직 셀 사이에 개재된 혼성 필러 셀을 더 포함하되,
    상기 혼성 필러 셀을 통해 상기 제1 및 제2 활성 영역들 중 적어도 하나의 폭이 변화하고,
    상기 혼성 필러 셀을 통해 상기 제1 및 제2 파워 배선들 중 적어도 하나의 폭이 변화하는 반도체 소자.
  16. 기판 상의 제1 로직 셀 및 제2 로직 셀을 포함하되, 상기 제1 및 제2 로직 셀들 각각은:
    제1 방향으로 이격된 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역 상의 제1 활성 핀들;
    상기 제2 활성 영역 상의 제2 활성 핀들;
    상기 제1 및 제2 활성 핀들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극 상의 제1 금속 층을 포함하고,
    상기 제1 금속 층은, 제2 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하며,
    상기 제1 및 제2 로직 셀들은, 상기 제1 및 제2 파워 배선들을 따라 상기 제2 방향으로 서로 인접하게 배치되고,
    상기 제1 및 제2 활성 영역들은, 상기 제2 방향으로 상기 제1 로직 셀에서 상기 제2 로직 셀까지 연장되며,
    상기 제1 로직 셀의 상기 제1 활성 핀들의 개수는, 상기 제2 로직 셀의 상기 제1 활성 핀들의 개수보다 크고,
    상기 제1 로직 셀의 상기 게이트 전극의 상기 제1 방향으로의 길이는, 상기 제2 로직 셀의 상기 게이트 전극의 상기 제1 방향으로의 길이보다 큰 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 로직 셀의 상기 제1 활성 핀들간의 피치는, 상기 제2 로직 셀의 상기 제1 활성 핀들간의 피치와 다른 반도체 소자.
  18. 제16항에 있어서,
    상기 제1 로직 셀의 상기 제1 활성 핀들은 상기 제2 로직 셀의 상기 제1 활성 핀들로부터 각각 상기 제1 방향으로 오프셋된 반도체 소자.
  19. 제16항에 있어서,
    상기 제1 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제1 배선 트랙들 상에 정렬된 적어도 하나의 제1 하부 배선들을 더 포함하고,
    상기 제2 로직 셀의 상기 제1 금속 층은, 상기 제1 및 제2 파워 배선들 사이에 정의된 제2 배선 트랙들 상에 정렬된 적어도 하나의 제2 하부 배선들을 더 포함하며,
    상기 제1 배선 트랙들의 개수는 상기 제2 배선 트랙들의 개수보다 큰 반도체 소자.
  20. 제1항에 있어서,
    상기 제1 로직 셀의 상기 제1 파워 배선의 폭은, 상기 제2 로직 셀의 상기 제1 파워 배선의 폭보다 큰 반도체 소자.
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