TW202203459A - 半導體元件 - Google Patents

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兪炫圭
柳志秀
徐在禹
林承萬
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南韓商三星電子股份有限公司
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Abstract

本發明揭露一種半導體元件,包括基底上的第一邏輯單元及第二邏輯單元。第一邏輯單元及第二邏輯單元中的每一者包含:第一主動區及第二主動區,在第一方向上彼此相鄰;閘極電極,跨第一主動區及第二主動區延行且在第一方向上縱向延伸;以及第一金屬層,處於閘極電極上。第一金屬層包含在垂直於第一方向的第二方向上縱向延伸且彼此平行的第一電力線及第二電力線。第一邏輯單元及第二邏輯單元沿著第一電力線及第二電力線在第二方向上彼此相鄰。第一主動區及第二主動區在第二方向上自第一邏輯單元縱向延伸至第二邏輯單元。

Description

半導體元件
本發明概念是關於一種半導體元件,且更特定言之,是關於一種包含場效電晶體的半導體元件。
由於半導體元件的較小大小、多功能性及/或低製造成本,因此半導體元件在電子行業中為有益的。半導體元件可涵蓋儲存邏輯資料的半導體記憶體元件、處理邏輯資料的操作的半導體邏輯元件以及具有記憶體及邏輯部件兩者的混合半導體元件。隨著電子行業的進階發展,半導體元件已愈來愈需要高整合度。舉例而言,半導體元件已愈來愈要求高可靠度、高速度及/或多功能性。半導體元件逐漸複雜化且整合以滿足此等所要求特性。
本發明概念的一些實例實施例提供一種包含場效電晶體的半導體元件,所述場效電晶體的整合及效能得以改良。
根據本發明概念的一些實例實施例,半導體元件可包括基底上的第一邏輯單元及第二邏輯單元。第一邏輯單元及第二邏輯單元中的每一者可包含:第一主動區及第二主動區,在第一方向上彼此相鄰;閘極電極,跨第一主動區及第二主動區延行且在第一方向上縱向延伸;以及第一金屬層,處於閘極電極上。第一金屬層可包含在垂直於第一方向的第二方向上縱向延伸且彼此平行的第一電力線及第二電力線。第一邏輯單元及第二邏輯單元可沿著第一電力線及第二電力線在第二方向上彼此相鄰。第一主動區及第二主動區可在第二方向上自第一邏輯單元縱向延伸至第二邏輯單元。第一邏輯單元的第一金屬層可更包含在第一電力線與第二電力線之間的第一線軌上對準的一或多個第一下部線。第二邏輯單元的第一金屬層可更包含在第一電力線與第二電力線之間的第二線軌上對準的一或多個第二下部線。第一線軌及第二線軌可在第二方向上延伸。第一邏輯單元的相鄰第一線軌的不同組之間的距離可能相同。第二邏輯單元的相鄰第二線軌的不同組之間的距離可能相同。第一邏輯單元的第一線軌中的至少一者可在一或多個第一下部線的第一方向上安置於中心處。第二邏輯單元的第二線軌中的至少一者可在一或多個第二下部線的第一方向上安置於中心處。第二線軌可在第一方向上自對應的第一線軌偏移。
根據本發明概念的一些實例實施例,半導體元件可包括基底上的第一邏輯單元及第二邏輯單元。第一邏輯單元及第二邏輯單元中的每一者可包含:第一主動區及第二主動區,在第一方向上彼此相鄰;第一主動圖案及第二主動圖案,分別處於第一主動區及第二主動區上;閘極電極,跨第一主動圖案及第二主動圖案延行且在第一方向上縱向延伸;以及第一金屬層,處於閘極電極上。第一金屬層可包含在垂直於第一方向的第二方向上縱向延伸且彼此平行的第一電力線及第二電力線。第一邏輯單元及第二邏輯單元可沿著第一電力線及第二電力線在第二方向上彼此相鄰。第一主動區及第二主動區可在第二方向上自第一邏輯單元延伸至第二邏輯單元。第一邏輯單元及第二邏輯單元中的每一者的第一主動圖案可包含豎直地堆疊且彼此間隔開的多個第一通道圖案。第一邏輯單元上的第一通道圖案的最上部者可在第一方向上具有第一寬度。第二邏輯單元上的第一通道圖案的最上部者可在第一方向上具有第二寬度。第一寬度可大於第二寬度。
根據本發明概念的一些實例實施例,半導體元件可包括基底上的第一邏輯單元及第二邏輯單元。第一邏輯單元及第二邏輯單元中的每一者可包含:第一主動區及第二主動區,在第一方向上彼此相鄰;多個第一主動鰭片,處於第一主動區上;多個第二主動鰭片,處於第二主動區上;閘極電極,跨第一主動鰭片及第二主動鰭片延行且在第一方向上縱向延伸;以及第一金屬層,處於閘極電極上。第一金屬層可包含在垂直於第一方向的第二方向上縱向延伸且彼此平行的第一電力線及第二電力線。第一邏輯單元及第二邏輯單元可沿著第一電力線及第二電力線在第二方向上彼此相鄰。第一主動區及第二主動區可在第二方向上自第一邏輯單元延伸至第二邏輯單元。第一邏輯單元上的第一主動鰭片的數目可大於第二邏輯單元上的第一主動鰭片的數目。第一邏輯單元上的閘極電極的第一方向上的長度可大於第二邏輯單元上的閘極電極的第一方向上的長度。
圖1示出繪示根據本發明概念的一些實例實施例的半導體元件的平面圖。
參考圖1,基底100在其上可設置有第一電力線M1_R1、第二電力線M1_R2以及第三電力線M1_R3。舉例而言,第一電力線M1_R1及第三電力線M1_R3中的每一者可為路徑,通過所述路徑提供汲極電壓VDD,例如電源電壓。將理解,儘管術語第一、第二、第三等可在本文中用於描述各種部件、組件、區、層及/或區段,但此等部件、組件、區、層及/或區段不應受此等術語限制。除非上下文另有指示,否則此等術語僅用於將一個部件、組件、區、層或區段與另一部件、組件、區、層或區段區分開來,例如作為命名常規。因此,在不脫離本發明的教示的情況下,下文在本說明書的一個章節中所論述的第一部件、組件、區、層或區段可稱為本說明書的另一章節中或申請專利範圍中的第二部件、組件、區、層或區段。另外,在某些情況下,即使在本說明書中未使用「第一」、「第二」等描述術語,但所述術語在申請專利範圍中仍可稱為「第一」或「第二」,以便將不同的所主張部件彼此區分開來。第二電力線M1_R2可為路徑,通過所述路徑提供源電壓VSS,例如接地電壓。第一電力線M1_R1、第二電力線M1_R2以及第三電力線M1_R3可在第二方向D2上縱向延伸且可彼此平行。描述為在特定方向上「縱向」延伸的物件、層或物件或層的部分具有在特定方向上的長度及垂直於彼方向的寬度,其中長度大於寬度。
第一單元區塊CR1可限定於第一電力線M1_R1與第二電力線M1_R2之間,且第一邏輯單元LC1可安置於第一單元區塊CR1上。第二單元區塊CR2可限定於第二電力線M1_R2與第三電力線M1_R3之間,且第二邏輯單元LC2可安置於第二單元區塊CR2上。
第一邏輯單元LC1及第二邏輯單元LC2中的每一者可意謂執行特定功能的邏輯元件或邏輯電路(例如AND、OR、XOR、XNOR或反相器)。舉例而言,第一邏輯單元LC1及第二邏輯單元LC2中的每一者可包含用於構成邏輯元件的電晶體,且亦包含用於使電晶體彼此連接的佈線。
第一邏輯單元LC1中的每一者可在垂直於第二方向D2的第一方向D1上具有第一單元高度HE1。第二邏輯單元LC2中的每一者可在第一方向D1上具有第二單元高度HE2。第一單元高度HE1可大於第二單元高度HE2。舉例而言,第一邏輯單元LC1可為限定為具有相對較大的單元高度的標準單元,且第二邏輯單元LC2可為限定為具有相對較小的單元高度的標準單元。
第一電力線M1_R1與第二電力線M1_R2之間的間隔可大於第二電力線M1_R2與第三電力線M1_R3之間的間隔。第一電力線M1_R1與第二電力線M1_R2之間的間距可與第一單元高度HE1一致,且第二電力線M1_R2與第三電力線M1_R3之間的間距可與第二單元高度HE2一致。
第一單元區塊CR1可限定為第一電力線M1_R1與第二電力線M1_R2之間的第一單元高度HE1。因此,在第一單元區塊CR1上,各自具有第一單元高度HE1的第一邏輯單元LC1可沿著第二方向D2安置。第二單元區塊CR2可限定為第二電力線M1_R2與第三電力線M1_R3之間的第二單元高度HE2。因此,在第二單元區塊CR2上,各自具有第二單元高度HE2的第二邏輯單元LC2可沿著第二方向D2安置。
第一單元區塊CR1可更包含插入於鄰近的第一邏輯單元LC1之間的至少一個第一填充單元FI1。第二單元區塊CR2可更包含插入於鄰近的第二邏輯單元LC2之間的至少一個第二填充單元FI2。第一填充單元FI1及第二填充單元FI2中的每一者可為填充根據設計電路而安置的邏輯單元之間的空間的虛擬單元。舉例而言,第一填充單元FI1及第二填充單元FI2中的每一者可包含主動圖案、源極/汲極圖案、金屬層、閘極電極、主動接點、閘極接點、分離結構以及切割圖案中的至少一者。舉例而言,第一填充單元FI1及第二填充單元FI2可不具有電路功能。
第一單元區塊CR1可包含至少一個第二邏輯單元LC2。由於第二邏輯單元LC2的第二單元高度HE2小於第一單元區塊CR1的第一單元高度HE1,因此可提供包裝器WRP以補償其之間的高度差。舉例而言,可將一對包裝器WRP置放於第二邏輯單元LC2的在第一方向D1上面向彼此的側向表面上。
包裝器WRP可包含電力線。在一些實例實施例中,第一電力線M1_R1可進一步經由包裝器WRP朝向第二邏輯單元LC2縱向延伸。舉例而言,第一電力線M1_R1可在第一方向D1上具有隨著接近第二邏輯單元LC2而增大的寬度。在下文中,第一電力線M1_R1、第二電力線M1_R2以及第三電力線M1_R3中的每一者的寬度可稱為處於第一方向D1上。第一電力線M1_R1的一部分可經由包裝器WRP安置於第二邏輯單元LC2中。
第一單元區塊CR1可更包含插入於彼此相鄰的第一邏輯單元LC1與第二邏輯單元LC2之間的混合填充單元HFI。混合填充單元HFI可為解決由第一邏輯單元LC1與第二邏輯單元LC2之間的設計規則的差異所引起的誤差的緩衝區。舉例而言,混合填充單元HFI可增大第一電力線M1_R1的寬度。對於另一實例,儘管未繪示,但混合填充單元HFI可減小主動區的寬度。
總之,為了消除第一邏輯單元LC1與第二邏輯單元LC2之間的層設計的差異,混合填充單元HFI可實體地延伸一層,可實體地收縮一層,或可改變所述層的位置。舉例而言,混合填充單元HFI可包含主動圖案、源極/汲極圖案、金屬層、閘極電極、主動接點、閘極接點、分離結構以及切割圖案中的至少一者。在一個實例中,混合填充單元HFI可不具有電路功能。
在一些實例實施例中,因為第一邏輯單元LC1具有大於第二邏輯單元LC2的單元高度的單元高度,故第一邏輯單元LC1中的電晶體可具有大於第二邏輯單元LC2中的電晶體的通道大小的通道大小。因此,即使第一邏輯單元LC1具有大於第二邏輯單元LC2的單元面積的單元面積,但第一邏輯單元LC1亦可以比第二邏輯單元LC2的速度更高的速度進行操作。
一般而言,第一單元區塊CR1可僅包含各自具有第一單元高度HE1的第一邏輯單元LC1。設計規則可能不允許第一單元區塊CR1包含第二單元高度HE2小於第一單元高度HE1的第二邏輯單元LC2。第一邏輯單元LC1可僅在需要高速操作的電路中選擇性地安置於第一單元區塊CR1上,且因此可在第一單元區塊CR1中存在大量空白空間。然而,如上文所論述,設計規則可能不允許第二邏輯單元LC2佔據空白空間。
根據本發明概念的一些實例實施例,由於包裝器WRP增大第二邏輯單元LC2的單元高度,且由於混合填充單元HFI充當緩衝區,因此第二邏輯單元LC2亦可安置於第一單元區塊CR1上。因此,代替第一填充單元FI1,至少一個第二邏輯單元LC2可安置於存在於第一單元區塊CR1中的空白空間上。因此,半導體元件可在整合時增大。
圖2示出繪示圖1的區段M的詳細平面圖。圖3A、圖3B、圖3C、圖3D、圖3E以及圖3F示出分別沿著圖2的線A-A'、線B-B'、線C-C'、線D-D'、線E-E'以及線F-F'截取的橫截面圖。
基底100在其上可設置有第一邏輯單元LC1、第二邏輯單元LC2以及第一邏輯單元LC1與第二邏輯單元LC2之間的混合填充單元HFI。第一邏輯單元LC1及第二邏輯單元LC2中的每一者可包含構成邏輯電路的邏輯電晶體。
以下將參考圖2及圖3A至圖3D詳細地描述第一邏輯單元LC1。基底100可包含第一主動區PR及第二主動區NR。在一些實例實施例中,第一主動區PR可為PMOS-FET區域,且第二主動區NR可為NMOS-FET區域。基底100可為化合物半導體基底或包含矽、鍺或矽-鍺的半導體基底。舉例而言,基底100可為矽基底。
第一主動區PR及第二主動區NR可藉由形成於基底100的上部部分上的第二溝渠TR2限定。第二溝渠TR2可定位於第一主動區PR與第二主動區NR之間。第一主動區PR及第二主動區NR可在第一方向D1上跨第二溝渠TR2彼此間隔開。第一主動區PR及第二主動區NR中的每一者可在與第一方向D1相交的第二方向D2上延伸。
第一主動圖案AP1及第二主動圖案AP2可分別設置於第一主動區PR及第二主動區NR上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上縱向延伸且可彼此平行。第一主動圖案AP1及第二主動圖案AP2可為基底100的豎直突出的部分。可在鄰近的第一主動圖案AP1之間以及鄰近的第二主動圖案AP2之間限定第一溝渠TR1。第一溝渠TR1可比第二溝渠TR2更淺。
元件隔離層ST可填充第一溝渠TR1及第二溝渠TR2。元件隔離層ST可包含氧化矽層。第一主動圖案AP1及第二主動圖案AP2可具有其自元件隔離層ST向上豎直突起的上部部分(參見圖3D)。第一主動圖案AP1及第二主動圖案AP2中的每一者可在其上部部分處具有鰭形狀。元件隔離層ST可不覆蓋第一主動圖案AP1及第二主動圖案AP2的上部部分。元件隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2的下部側壁。
第一源極/汲極圖案SD1可設置於第一主動圖案AP1的上部部分上。第一源極/汲極圖案SD1可為具有第一導電型(例如,p型)的雜質區。第一通道圖案CH1可插入於一對第一源極/汲極圖案SD1之間。第二源極/汲極圖案SD2可設置於第二主動圖案AP2的上部部分上。第二源極/汲極圖案SD2可為具有第二導電型(例如,n型)的雜質區。第二通道圖案CH2可插入於一對第二源極/汲極圖案SD2之間。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長製程形成的磊晶圖案。舉例而言,第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可具有其與第一通道圖案CH1及第二通道圖案CH2的頂部表面共面的頂部表面。對於另一實例,第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可具有其高於第一通道圖案CH1及第二通道圖案CH2的頂部表面的頂部表面。
第一源極/汲極圖案SD1可包含半導體部件(例如,SiGe),所述半導體部件的晶格常數大於基底100的半導體部件的晶格常數。因此,第一源極/汲極圖案SD1可提供具有壓縮應力的第一通道圖案CH1。舉例而言,第二源極/汲極圖案SD2可包含與基底100的半導體部件相同的半導體部件(例如,Si)。
閘極電極GE可設置成在第一方向D1上縱向延伸,同時跨第一主動圖案AP1及第二主動圖案AP2延行。閘極電極GE可沿著第二方向D2配置。閘極電極GE可與第一通道圖案CH1及第二通道圖案CH2豎直重疊。閘極電極GE可包圍第一通道圖案CH1及第二通道圖案CH2中的每一者的頂部表面及相對側壁。
返回參考圖3D,閘極電極GE可設置於第一通道圖案CH1的第一頂部表面TS1及第一通道圖案CH1的至少一個第一側壁SW1上。閘極電極GE可設置於第二通道圖案CH2的第二頂部表面TS2及第二通道圖案CH2的至少一個第二側壁SW2上。舉例而言,根據一些實例實施例的電晶體可為三維場效電晶體(例如,three-dimensional field effect transistor;3DFET),其中閘極電極GE三維地包圍第一通道圖案CH1及第二通道圖案CH2。
返回參考圖2及圖3A至圖3D,一對閘極間隔件GS可安置於閘極電極GE中的每一者的相對側壁上。閘極間隔件GS可在第一方向D1上沿著閘極電極GE延伸。閘極間隔件GS可具有高於閘極電極GE的頂部表面的頂部表面。閘極間隔件GS的頂部表面可與下文將論述的第一層間介電層110的頂部表面共面。閘極間隔件GS可包含SiCN、SiCON以及SiN中的一或多者。可替代地,閘極間隔件GS可包含由SiCN、SiCON以及SiN中的兩者或大於兩者組成的多層。
閘極封蓋圖案GP可設置於閘極電極GE中的每一者上。閘極封蓋圖案GP可在第一方向D1上沿著閘極電極GE延伸。閘極封蓋圖案GP可包含具有相對於將在下文論述的第一層間介電層110及第二層間介電層120的蝕刻選擇性的材料。舉例而言,閘極封蓋圖案GP可包含SiON、SiCN、SiCON以及SiN中的一或多者。
閘極介電圖案GI可插入於閘極電極GE與第一主動圖案AP1之間以及閘極電極GE與第二主動圖案AP2之間。閘極介電圖案GI可沿著上覆於閘極介電圖案GI的閘極電極GE的底部表面延伸。舉例而言,閘極介電圖案GI可覆蓋第一通道圖案CH1的第一頂部表面TS1及第一側壁SW1。閘極介電圖案GI可覆蓋第二通道圖案CH2的第二頂部表面TS2及第二側壁SW2。閘極介電圖案GI可覆蓋下伏於閘極電極GE的元件隔離層ST的頂部表面(參見圖3D)。
在一些實例實施例中,閘極介電圖案GI可包含介電常數大於氧化矽層的介電常數的高k介電材料。舉例而言,高k介電材料可包含氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅中的一或多者。
閘極電極GE可包含第一金屬圖案及第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極介電圖案GI上且與第一通道圖案CH1及第二通道圖案CH2相鄰。第一金屬圖案可包含控制電晶體的臨限電壓的功函數金屬。第一金屬圖案的厚度及組成物可經調整以達成所要臨限電壓。
第一金屬圖案可包含金屬氮化物層。舉例而言,第一金屬圖案可包含氮(N)及鈦(Ti)、鉭(Ta)、鋁(Al)、鎢(W)以及鉬(Mo)中的一或多者。第一金屬圖案可更包含碳(C)。第一金屬圖案可包含堆疊的多個功函數金屬層。
第二金屬圖案可包含電阻小於第一金屬圖案的電阻的金屬。舉例而言,第二金屬圖案可包含鎢(W)、鋁(Al)、鈦(Ti)以及鉭(Ta)中的一或多者。
再次參考圖3D,第一切割圖案CT1可對應地設置於第一邏輯單元LC1的閘極電極GE的相對末端上。第一切割圖案CT1可將第一邏輯單元LC1的閘極電極GE與同其相鄰的不同邏輯單元的閘極電極分開。第一切割圖案CT1可包含介電材料,諸如氧化矽層及/或氮化矽層。第一切割圖案CT1可在第一方向D1上具有第一寬度W1。
第一層間介電層110可設置於基底100上。第一層間介電層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間介電層110可具有與閘極封蓋圖案GP的頂部表面及閘極間隔件GS的頂部表面實質上共面的頂部表面。第一層間介電層110在其上可設置有覆蓋閘極封蓋圖案GP的第二層間介電層120。第三層間介電層130可設置於第二層間介電層120上。第四層間介電層140可設置於第三層間介電層130上。舉例而言,第一層間介電層110至第四層間介電層140可包含氧化矽層。
一對分離結構DB可設置於第一邏輯單元LC1的在第二方向D2上面向彼此的相對邊界上。分離結構DB可在第一方向D1上平行於閘極電極GE延伸。
分離結構DB可穿透第一層間介電層110及第二層間介電層120,且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分離結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分離結構DB可將第一邏輯單元LC1的第一主動區PR及第二主動區NR中的每一者與同其相鄰的不同邏輯單元的主動區分開。
主動接點AC可設置成穿透第一層間介電層110及第二層間介電層120且與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2具有電連接。舉例而言,第一邏輯單元LC1的主動接點AC可設置於閘極電極GE與分離結構DB之間。主動接點AC可在第一方向D1上延伸以將第二源極/汲極圖案SD2連接至第一源極/汲極圖案SD1(參見圖3C)。
主動接點AC可為自對準接點。在一些實例實施例中,閘極封蓋圖案GP及閘極間隔件GS可用於以自對準方式形成主動接點AC。舉例而言,主動接點AC可覆蓋閘極間隔件GS的側壁的至少一部分。儘管未繪示,但主動接點AC可部分地覆蓋閘極封蓋圖案GP的頂部表面。
矽化物圖案SC可插入於主動接點AC與第一源極/汲極圖案SD1之間以及主動接點AC與第二源極/汲極圖案SD2之間。主動接點AC可通過矽化物圖案SC電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。如本文中所使用,術語「電連接」可用於描述經組態以使得電信號可自一個物件傳遞至另一物件的物件。相反,實體地連接至絕緣層的被動導電組件(例如,導線、襯墊、內部電線等)未電連接至彼組件。矽化物圖案SC可包含金屬矽化物,例如,矽化鈦、矽化鉭、矽化鎢、矽化鎳以及矽化鈷中的一或多者。
閘極接點GC可設置成穿透第二層間介電層120及閘極封蓋圖案GP且與對應的閘極電極GE具有電連接。舉例而言,參考圖3C,上部介電圖案UIP可填充與閘極接點GC相鄰的主動接點AC的上部部分。因此,防止由閘極接點GC與其相鄰的主動接點AC之間的接觸引起的電短路可為可能的。
主動接點AC及閘極接點GC中的每一者可包含導電圖案FM及包圍導電圖案FM的障壁圖案BM。舉例而言,導電圖案FM可包含鋁、銅、鎢、鉬以及鈷中的一或多者。障壁圖案BM可覆蓋導電圖案FM的側壁及底部表面。障壁圖案BM可包含金屬層及金屬氮化物層。金屬層可包含鈦、鉭、鎢、鎳、鈷以及鉑中的一或多者。金屬氮化物層可包含氮化鈦(TiN)層、氮化鉭(TaN)層、氮化鎢(WN)層、氮化鎳(NiN)層、氮化鈷(CoN)層以及氮化鉑(PtN)層中的一或多者。
第一金屬層M1可設置於第三層間介電層130中。在實例實施例中,儘管未繪示,但第一金屬層M1可設置於第三層間介電層130上。第一邏輯單元LC1的第一金屬層M1可包含第一電力線M1_R1、第二電力線M1_R2以及第一電力線M1_R1與第二電力線M1_R2之間的第一下部線M1_I1。
第一電力線M1_R1及第二電力線M1_R2可各自在第二方向D2上縱向延伸,同時跨第一邏輯單元LC1延行。第一下部線M1_I1可安置於第一電力線M1_R1與第二電力線M1_R2之間。第一下部線M1_I1中的每一者可具有在第二方向D2上縱向延伸的線性或桿形狀。
在一些實例實施例中,返回參考圖2,第一線軌MTR1可限定於第一邏輯單元LC1的第一金屬層M1上。第一線軌MTR1可限定於第一電力線M1_R1與第二電力線M1_R2之間。第一線軌MTR1可為在第二方向D2上彼此平行延伸的假想線。第一線軌MTR1可以第一間距P1沿著第一方向D1配置。舉例而言,第一間距P1可為相鄰的第一線軌MTR1之間的距離。
第一線軌MTR1可限定安置有第一下部線M1_I1的位置。舉例而言,第一線軌MTR1中的一者可安置於第一下部線M1_I1中的一者的第一方向D1上的中心處。圖2繪示第一邏輯單元LC1包含五個第一線軌MTR1及與對應第一線軌MTR1對準安置的三個第一下部線M1_I1。
第一金屬層M1可更包含下部通孔VI1。下部通孔VI1中的每一者可設置於第一金屬層M1的某一佈線下方。舉例而言,下部通孔VI1可插入於主動接點AC與第一下部線M1_I1之間且將所述主動接點AC及所述第一下部線M1_I1電連接。下部通孔VI1可插入於主動接點AC與第一電力線M1_R1及第二電力線M1_R2中的一者之間且將所述主動接點AC及所述第一電力線M1_R1及所述第二電力線M1_R2中的一者電連接。下部通孔VI1可插入於閘極接點GC與第一下部線M1_I1之間且將所述閘極接點GC及所述第一下部線M1_I1電連接。
在一些實例實施例中,第一金屬層M1及其下伏的下部通孔VI1的某一佈線可個別地藉由單獨製程形成。舉例而言,第一金屬層M1及下部通孔VI1的某一佈線可各自藉由單金屬鑲嵌製程形成。次20奈米製程可用於製造根據一些實例實施例的半導體元件。
第二金屬層M2可設置於第四層間介電層140中。在實例實施例中,儘管未繪示,但第二金屬層M2可設置於第四層間介電層140上。第二金屬層M2可包含上部線M2_I。第二金屬層M2的上部線M2_I中的每一者可具有在第一方向D1上縱向延伸的線性或桿形狀。舉例而言,上部線M2_I可在第一方向D1上縱向延伸且可彼此平行。
第二金屬層M2可更包含上部通孔VI2。上部通孔VI2中的每一者可設置於上部線M2_I下方。上部線M2_I可通過上部通孔VI2電連接至第一下部線M1_I1。
在一些實例實施例中,第二金屬層M2的上部線M2_I及其下伏的上部通孔VI2可在單個製程中同時形成。舉例而言,雙金屬鑲嵌製程可用於同時形成第二金屬層M2的上部通孔VI2及上部線M2_I。
第一金屬層M1及第二金屬層M2可具有其包含相同或不同導電材料的佈線。舉例而言,第一金屬層M1及第二金屬層M2可具有其佈線,所述佈線包含選自鋁、銅、鎢、鉬以及鈷的至少一種金屬材料。儘管未繪示,但第四層間介電層140在其上可進一步設置有堆疊於其上的金屬層。堆疊的金屬層中的每一者可包含用於選路的佈線。
下文將參考圖2、圖3A、圖3B、圖3E以及圖3F詳細地描述第二邏輯單元LC2。在以下實施例中,將省略對與關於第一邏輯單元LC1所提及的特徵重複的特徵的描述,且將詳細論述其差異。
第二邏輯單元LC2上的第一主動區PR的第一方向D1上的寬度可小於第一邏輯單元LC1上的第一主動區PR的第一方向D1上的寬度。第二邏輯單元LC2上的第二主動區NR的第一方向D1上的寬度可小於第一邏輯單元LC1上的第二主動區NR的第一方向D1上的寬度。此可由以下引起:如上文參考圖1所論述,第二邏輯單元LC2的單元高度HE2小於第一邏輯單元LC1的單元高度HE1。
在第二邏輯單元LC2上,可將第一主動圖案AP1及第二主動圖案AP2分別設置於第一主動區PR及第二主動區NR上。第二邏輯單元LC2的第一主動區PR上的第一主動圖案AP1的最大數目可小於第一邏輯單元LC1的第一主動區PR上的第一主動圖案AP1的最大數目。舉例而言,最大限度地兩個第一主動圖案AP1可設置於第二邏輯單元LC2的第一主動區PR上,而最大限度地三個第一主動圖案AP1可設置於第一邏輯單元LC1的第一主動區PR上(參見圖3D及圖3E)。第二邏輯單元LC2的第二主動區NR上的第二主動圖案AP2的最大數目可小於第一邏輯單元LC1的第二主動區NR上的第二主動圖案AP2的數目。
第二切割圖案CT2可對應地設置於第二邏輯單元LC2上的閘極電極GE的相對末端上。第二切割圖案CT2可在第一方向D1上具有第二寬度W2。第二寬度W2可大於上文所論述的第一切割圖案CT1的第一寬度W1。舉例而言,由包裝器WRP限定的切割圖案可使得第二切割圖案CT2的第二寬度W2變得大於第一切割圖案CT1的第一寬度W1。第二邏輯單元LC2上的閘極電極GE的第一方向D1上的長度可小於第一邏輯單元LC1上的閘極電極GE的第一方向D1上的長度(參見圖3D及圖3E)。
第二邏輯單元LC2在其中可包含在第一方向D1上縱向延伸且將第一源極/汲極圖案SD1及第二源極/汲極圖案SD2彼此電連接的主動接點AC。第二邏輯單元LC2上的主動接點AC的第一方向D1上的長度可小於第一邏輯單元LC1上的主動接點AC的第一方向D1上的長度(參見圖3C及圖3F)。
第二邏輯單元LC2的第一金屬層M1可包含第一電力線M1_R1與第二電力線M1_R2之間的第二下部線M1_I2。返回參考圖2,第二線軌MTR2可限定於第二邏輯單元LC2的第一金屬層M1上。第二線軌MTR2可限定於第一電力線M1_R1與第二電力線M1_R2之間。第二線軌MTR2可為在第二方向D2上彼此平行延伸的假想線。第二線軌MTR2可以第二間距P2沿著第一方向D1配置。舉例而言,第二間距P2可為相鄰的第二線軌MTR2之間的距離。
第二線軌MTR2可限定安置有第二下部線M1_I2的位置。舉例而言,第二線軌MTR2中的一者可安置於第二下部線M1_I2中的一者的第一方向D1上的中心處。圖2繪示第二邏輯單元LC2包含四個第二線軌MTR2及與對應第二線軌MTR2對準安置的兩個第二下部線M1_I2。
第二線軌MTR2之間的第二間距P2可與第一線軌MTR1之間的第一間距P1實質上相同。在一些實例中,第二線軌MTR2之間的第二間距P2可與第一線軌MTR1之間的第一間距P1不同。第二線軌MTR2可不與第一線軌MTR1對準。舉例而言,第二線軌MTR2可在第一方向D1上自對應第一線軌MTR1偏移。
第二線軌MTR2的數目可小於第一線軌MTR1的數目。在一些實例實施例中,四個第二線軌MTR2可限定於第二邏輯單元LC2上,且五個第一線軌MTR1可限定於第一邏輯單元LC1上。舉例而言,第二邏輯單元LC2可包含可在第一方向D1上配置的最大限度地四個第二下部線M1_I2,且第一邏輯單元LC1可包含可在第一方向D1上配置的最大限度地五個第一下部線M1_I1。
返回參考圖3D及圖3F,在第一邏輯單元LC1上,第一電力線M1_R1及第二電力線M1_R2中的每一者在第一方向D1上可具有第三寬度W3。在第二邏輯單元LC2上,第一電力線M1_R1及第二電力線M1_R2中的每一者在第一方向D1上可具有第四寬度W4。第四寬度W4可大於第三寬度W3。舉例而言,由包裝器WRP限定的電力線可使得第四寬度W4變得大於第三寬度W3。
儘管第一邏輯單元LC1與第二邏輯單元LC2之間存在單元高度差,但第二金屬層M2及其上覆的額外金屬層可具有相同設計規則。
圖4、圖6以及圖8示出繪示根據本發明概念的一些實例實施例的製造半導體元件的方法的平面圖。圖5A、圖7A以及圖9A分別示出沿著圖4、圖6以及圖8的線A-A'截取的橫截面圖。圖5B、圖7B以及圖9B分別示出沿著圖4、圖6以及圖8的線B-B'截取的橫截面圖。圖5C、圖7C以及圖9C分別示出沿著圖4、圖6以及圖8的線C-C'截取的橫截面圖。圖7D及圖9D分別示出沿著圖6及圖8的線D-D'截取的橫截面圖。圖7E及圖9E分別示出沿著圖6及圖8的線E-E'截取的橫截面圖。圖7F及圖9F分別示出沿著圖6及圖8的線F-F'截取的橫截面圖。
參考圖4及圖5A至圖5C,基底100在其上可設置有將形成第一邏輯單元LC1的區、將形成第二邏輯單元LC2的區以及混合填充單元HFI將形成於第一邏輯單元LC1與第二邏輯單元LC2之間的區。
基底100可經歷圖案化製程以形成在第二方向D2上縱向延伸的多個主動圖案(或主動鰭片)。第一溝渠TR1可限定於主動圖案之間。
基底100可經圖案化,同時第一主動區PR及第二主動區NR經遮蔽,以使得第二溝渠TR2可形成以限定第一主動區PR及第二主動區NR。第二溝渠TR2可比第一溝渠TR1形成得更深。
圖案化製程可移除除第一主動區PR及第二主動區NR外的區上的主動圖案。因此,第一主動圖案AP1可保持在第一主動區PR上,且第二主動圖案AP2可保持在第二主動區NR上。
舉例而言,三個主動圖案可保持在第一邏輯單元LC1上的第一主動區PR及第二主動區NR中的每一者上,且兩個主動圖案可保持在第二邏輯單元LC2上的第一主動區PR及第二主動區NR中的每一者上。
元件隔離層ST可形成於基底100上,從而填充第一溝渠TR1及第二溝渠TR2。元件隔離層ST可包含介電材料,諸如氧化矽層。可使元件隔離層ST凹入,直至暴露第一主動圖案AP1及第二主動圖案AP2的上部部分為止。因此,第一主動圖案AP1及第二主動圖案AP2的上部部分可自元件隔離層ST向上豎直突起。
參考圖6及圖7A至圖7F,犧牲圖案PP可形成為跨第一主動圖案AP1及第二主動圖案AP2延行。犧牲圖案PP中的每一者可形成為具有在第一方向D1上延伸的線性或桿形狀。
舉例而言,犧牲圖案PP的形成可包含在基底100的整個表面上形成犧牲層,在犧牲層上形成硬罩幕圖案MA,以及使用硬罩幕圖案MA作為蝕刻罩幕以圖案化犧牲層。犧牲層可包含多晶矽。
一對閘極間隔件GS可形成於犧牲圖案PP中的每一者的相對側壁上。閘極間隔件GS的形成可包含:在基底100的整個表面上共形地形成閘極間隔件層,以及非等向性地蝕刻閘極間隔件層。閘極間隔件層可包含SiCN、SiCON以及SiN中的一或多者。可替代地,閘極間隔件層可為包含SiCN、SiCON以及SiN中的一或多者的多層。
第一源極/汲極圖案SD1可形成於第一主動圖案AP1的上部部分上。一對第一源極/汲極圖案SD1可形成於犧牲圖案PP中的每一者的相對側上。
舉例而言,硬罩幕圖案MA及閘極間隔件GS可用作蝕刻罩幕以蝕刻第一主動圖案AP1的上部部分,由此形成第一凹口RS1。在蝕刻第一主動圖案AP1的上部部分期間,元件隔離層ST可在第一主動圖案AP1之間凹入(參見圖7C)。
可執行選擇性磊晶生長製程,其中第一主動圖案AP1的第一凹口RS1的內壁用作晶種層以形成第一源極/汲極圖案SD1。第一源極/汲極圖案SD1的形成可限定一對第一源極/汲極圖案SD1之間的第一通道圖案CH1。舉例而言,選擇性磊晶生長製程可包含化學氣相沈積(chemical vapor deposition;CVD)或分子束磊晶法(molecular beam epitaxy;MBE)。第一源極/汲極圖案SD1可包含半導體部件(例如,SiGe),所述半導體部件的晶格常數大於基底100的半導體部件的晶格常數。第一源極/汲極圖案SD1中的每一者可由多個半導體層形成。
舉例而言,雜質可在用於形成第一源極/汲極圖案SD1的選擇性磊晶生長製程期間原位植入。對於另一實例,在第一源極/汲極圖案SD1形成之後,雜質可植入至第一源極/汲極圖案SD1中。第一源極/汲極圖案SD1可摻雜為具有第一導電型(例如,p型)。
第二源極/汲極圖案SD2可形成於第二主動圖案AP2的上部部分上。一對第二源極/汲極圖案SD2可形成於犧牲圖案PP中的每一者的相對側上。
舉例而言,硬罩幕圖案MA及閘極間隔件GS可用作蝕刻罩幕以蝕刻第二主動圖案AP2的上部部分,由此形成第二凹口RS2。可執行選擇性磊晶生長製程,其中第二主動圖案AP2的第二凹口RS2的內壁用作晶種層以形成第二源極/汲極圖案SD2。第二源極/汲極圖案SD2的形成可限定一對第二源極/汲極圖案SD2之間的第二通道圖案CH2。舉例而言,第二源極/汲極圖案SD2可包含與基底100的半導體部件相同的半導體部件(例如,Si)。第二源極/汲極圖案SD2可摻雜為具有第二導電型(例如,n型)。
可執行不同製程以依次形成第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。舉例而言,第一源極/汲極圖案SD1及第二源極/汲極SD2不可同時形成。
參考圖8及圖9A至圖9F,第一層間介電層110可形成以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬罩幕圖案MA以及閘極間隔件GS。舉例而言,第一層間介電層110可包含氧化矽層。
第一層間介電層110可經平坦化,直至暴露犧牲圖案PP的頂部表面。回蝕或化學機械研磨(chemical mechanical polishing;CMP)製程可用於使第一層間介電層110平坦化。硬罩幕圖案MA皆可在平坦化製程期間移除。因此,第一層間介電層110可具有與犧牲圖案PP的頂部表面及閘極間隔件GS的頂部表面實質上共面的頂部表面。
可用對應閘極電極GE置換犧牲圖案PP。舉例而言,可選擇性地移除經暴露犧牲圖案PP。犧牲圖案PP的移除可形成空的空間。閘極介電圖案GI、閘極電極GE以及閘極封蓋圖案GP可形成於空的空間中的每一者中。閘極電極GE可包含第一金屬圖案及第一金屬圖案上的第二金屬圖案。第一金屬圖案可由能夠控制電晶體的臨限電壓的功函數金屬形成,且第二金屬圖案可由電阻低的金屬形成。
第一切割圖案CT1可對應地形成於第一邏輯單元LC1上的閘極電極GE的相對末端上。第二切割圖案CT2可對應地形成於第二邏輯單元LC2上的閘極電極GE的相對末端上。第二切割圖案CT2可形成為具有大於第一切割圖案CT1的寬度的寬度。
第二層間介電層120可形成於第一層間介電層110上。第二層間介電層120可包含氧化矽層。
一對分離結構DB可形成於第一邏輯單元LC1及第二邏輯單元LC2中的每一者的相對邊界上。分離結構DB可形成以與形成於第一邏輯單元LC1及第二邏輯單元LC2中的每一者的相對邊界上的閘極電極GE重疊。舉例而言,分離結構DB的形成可包含形成穿透第一層間介電層110及第二層間介電層120且延伸至第一圖案AP1及第二圖案AP2中的孔,且隨後用介電層填充所述孔。
返回參考圖2及圖3A至圖3F,主動接點AC可形成以穿透第二層間介電層120及第一層間介電層110且與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2具有電連接。閘極接點GC可形成以穿透第二層間介電層120及閘極封蓋圖案GP且與閘極電極GE具有電連接。
第三層間介電層130可形成於第二層間介電層120上。第一金屬層M1可形成於第三層間介電層130中。在實例實施例中,儘管未繪示,但第一金屬層M1可形成於第三層間介電層130上。舉例而言,第一電力線M1_R1及第二電力線M1_R2可形成。可基於第一邏輯單元LC1的第一線軌MTR1形成第一下部線M1_I1。可基於第二邏輯單元LC2的第二線軌MTR2形成第二下部線M1_I2。舉例而言,第一金屬層M1可藉由單金屬鑲嵌製程形成。
第四層間介電層140可形成於第一金屬層M1上。第二金屬層M2可形成於第四層間介電層140中。在實例實施例中,儘管未繪示,但第二金屬層M2可形成於第四層間介電層140上。第二金屬層M2的形成可包含形成上部線M2_I。舉例而言,上部線M2_I可藉由雙金屬鑲嵌製程形成。
儘管圖中未繪示,但額外導電層可依次形成於第四層間介電層140中。
圖10示出繪示根據本發明概念的一些實例實施例的半導體元件的平面圖。圖11示出繪示圖1的區段M的詳細平面圖。圖12A及圖12B示出分別沿著圖11的線A-A'及線B-B'截取的橫截面圖。在如下的實施例中,將省略與參考圖1、圖2、圖3A至圖3F所論述的內容重複的對技術特徵的詳細描述,且將詳細論述其差異。
參考圖10,第一單元區塊CR1可包含與第二邏輯單元LC2的一側相鄰的單個包裝器WRP。包裝器WRP可設置成與第二電力線M1_R2相鄰,且可允許第二電力線M1_R2在第一方向D1上具有增大的寬度。與上文在圖1中所繪示的內容不同,此處可省略與第一電力線M1_R1相鄰的包裝器WRP。因此,第一電力線M1_R1可具有恆定而不改變的寬度。為了允許第二邏輯單元LC2具有與第一單元高度HE1相同的單元高度HE2,本實施例的包裝器WRP可設定為具有為圖1中所繪示的包裝器WRP的寬度的兩倍的寬度。
參考圖11、圖12A以及圖12B,第二邏輯單元LC2可跨混合填充單元HFI在第二方向D2上與第一邏輯單元LC1間隔開。與圖2的第二邏輯單元LC2相比,本實施例的第二邏輯單元LC2可在第一方向D1上偏移。因此,第二電力線M1_R2可在第一方向D1上具有增大的寬度。第二電力線M1_R2下方的第二切割圖案CT2可在第一方向D1上具有增大的寬度。
圖13示出繪示根據本發明概念的一些實例實施例的半導體元件的圖1中所描繪的區段M的平面圖。圖14A及圖14B示出分別沿著圖13的線A-A'及線B-B'截取的橫截面圖。在如下的實施例中,將省略與參考圖1、圖2、圖3A至圖3F所論述的內容重複的對技術特徵的詳細描述,且將詳細論述其差異。
參考圖13、圖14A以及圖14B,第三間距P3可設置於第一邏輯單元LC1的第一主動圖案AP1之間。第三間距P3亦可設置於第一邏輯單元LC1的第二主動圖案AP2之間。
第四間距P4可設置於第二邏輯單元LC2的第一主動圖案AP1之間。第四間距P4可與第三間距P3不同。舉例而言,第四間距P4可大於第三間距P3。在一些實例中,第四間距P4可與第三間距P3相同。第四間距P4亦可設置於第二邏輯單元LC2的第二主動圖案AP2之間。
在一些實例實施例中,第一邏輯單元LC1的第一主動圖案AP1可在第一方向D1上自第二邏輯單元LC2的第一主動圖案AP1偏移(參見圖13)。總之,根據本實施例,設計規則的差異可設置於混合填充單元HFI兩端以及第一邏輯單元LC1的主動圖案與第二邏輯單元LC2的主動圖案之間。
圖15及圖16示出繪示根據本發明概念的一些實例實施例的半導體元件的平面圖。在如下的實施例中,將省略與參考圖1、圖2、圖3A至圖3F所論述的內容重複的對技術特徵的詳細描述,且將詳細論述其差異。
參考圖15,第二單元區塊CR2可限定於第一電力線M1_R1與第二電力線M1_R2之間,且可包含安置於其中的第二邏輯單元LC2。第二單元區塊CR2可限定於第二電力線M1_R2與第三電力線M1_R3之間,且可包含安置於其中的第二邏輯單元LC2。可提供第三單元高度HE3作為在第一方向D1上彼此相鄰的第二單元區塊CR2的高度的總和。
具有第一單元高度HE1的第一邏輯單元LC1可安置於在第一方向D1上彼此相鄰的第二單元區塊CR2中。包裝器WRP及第一邏輯單元LC1可安置成在第一方向D1上彼此相鄰。包裝器WRP及第一邏輯單元LC1的高度的總和可對應於第三單元高度HE3。
各自具有第三單元高度HE3的混合填充單元HFI可對應地安置於第一邏輯單元LC1及包裝器WRP中的每一者的相對側上。混合填充單元HFI可解決由第一邏輯單元LC1與第二邏輯單元LC2之間的設計規則的差異所引起的誤差。特定言之,根據本實施例,混合填充單元HFI可改變第二電力線M1_R2的位置。舉例而言,混合填充單元HFI可包含第二電力線M1_R2的延伸部EXT,所述延伸部EXT可在第一方向D1上延伸。因此,第一邏輯單元LC1上的第二電力線M1_R2可在第一方向D1上自第二邏輯單元LC2上的第二電力線M1_R2偏移。
根據本實施例,具有相對較大單元高度的第一邏輯單元LC1可安置於具有相對較小單元高度的第二單元區塊CR2中。包裝器WRP及混合填充單元HFI可調整第一邏輯單元LC1與第二邏輯單元LC2之間的佈局及設計規則的差異。若有需要,可以高速度操作的第一邏輯單元LC1可選擇性地安置於以高密度整合的第二邏輯單元LC2之間。因此,半導體元件可在整合及效能兩者上增加。
參考圖16,第一單元區塊CR1可限定於第一電力線M1_R1與第二電力線M1_R2之間,且可包含安置於其中的第一邏輯單元LC1。第二單元區塊CR2可限定於第二電力線M1_R2與第三電力線M1_R3之間,且可包含安置於其中的第二邏輯單元LC2。可提供第五單元高度HE5作為第一單元區塊CR1及第二單元區塊CR2的高度的總和。
第一單元區塊CR1可包含具有第四單元高度HE4的第三邏輯單元LC3。第四單元高度HE4可大於第一單元高度HE1。包裝器WRP可安置於第三邏輯單元LC3與第三電力線M1_R3之間。包裝器WRP及第三邏輯單元LC3的高度的總和可與第五單元高度HE5一致。
各自具有第五單元高度HE5的混合填充單元HFI可對應地安置於第三邏輯單元LC3及包裝器WRP中的每一者的相對側上。混合填充單元HFI可解決由第一邏輯單元LC1與第三邏輯單元LC3之間的設計規則的差異所引起的誤差。特定言之,根據本實施例,混合填充單元HFI可改變第二電力線M1_R2的位置。舉例而言,混合填充單元HFI可包含第二電力線M1_R2的延伸部EXT,所述延伸部EXT可在第一方向D1上延伸。因此,第一邏輯單元LC1上的第二電力線M1_R2可在第一方向D1上自第三邏輯單元LC3上的第二電力線M1_R2偏移。
根據本實施例,具有相對較大單元高度的第三邏輯單元LC3可安置於第一單元區塊CR1及第二單元區塊CR2中,且因此高速可操作單元(若需要)可插入於所安置的單元之間。因此,半導體元件可在整合及效能兩者上增加。
圖17A、圖17B、圖17C、圖17D、圖17E以及圖17F示出繪示根據本發明概念的一些實例實施例的半導體元件的分別沿著圖2的線A-A'、線B-B'、線C-C'、線D-D'、線E-E'以及線F-F'截取的橫截面圖。在如下的實施例中,將省略與上文參考圖2及圖3A至圖3F所提及的內容重複的對技術特徵的詳細描述,且將詳細論述其差異。
參考圖2及圖17A至圖17F,第一主動圖案AP1及第二主動圖案AP2可對應地設置於基底100的第一主動區PR及第二主動區NR上。第一溝渠TR1可限定第一主動圖案AP1及第二主動圖案AP2。第二溝渠TR2可限定第一主動區PR及第二主動區NR。元件隔離層ST可設置於基底100上。元件隔離層ST可填充第一溝渠TR1及第二溝渠TR2。
第一主動圖案AP1可包含豎直堆疊的第一通道圖案CH1。堆疊的第一通道圖案CH1可在垂直於第一方向D1及第二方向D2的第三方向D3上彼此間隔開。堆疊的第一通道圖案CH1可彼此豎直地重疊。第二主動圖案AP2可包含豎直堆疊的第二通道圖案CH2。堆疊的第二通道圖案CH2可在第三方向D3上彼此間隔開。堆疊的第二通道圖案CH2可彼此豎直地重疊。第一通道圖案CH1及第二通道圖案CH2可包含矽(Si)、鍺(Ge)以及矽-鍺(SiGe)中的一或多者。
第一主動圖案AP1可更包含第一源極/汲極圖案SD1。堆疊的第一通道圖案CH1可插入於一對鄰近的第一源極/汲極圖案SD1之間。堆疊的第一通道圖案CH1可將所述對鄰近的第一源極/汲極圖案SD1彼此連接。
第二主動圖案AP2可更包含第二源極/汲極圖案SD2。堆疊的第二通道圖案CH2可插入於一對鄰近的第二源極/汲極圖案SD2之間。堆疊的第二通道圖案CH2可將所述對鄰近的第二源極/汲極圖案SD2彼此連接。
閘極電極GE可設置為在第一方向D1上縱向延伸,同時跨第一通道圖案CH1及第二通道圖案CH2延行。閘極電極GE可與第一通道圖案CH1及第二通道圖案CH2豎直地重疊。一對閘極間隔件GS可安置於閘極電極GE的相對側壁上。閘極封蓋圖案GP可設置於閘極電極GE上。
閘極電極GE可包圍第一通道圖案CH1及第二通道圖案CH2中的每一者(參見圖17D)。閘極電極GE可設置於第一通道圖案CH1的第一頂部表面TS1、第一通道圖案CH1的至少一個第一側壁SW1以及第一通道圖案CH1的第一底部表面BS1上。閘極電極GE可設置於第二通道圖案CH2的第二頂部表面TS2、第二通道圖案CH2的至少一個第二側壁SW2以及第二通道圖案CH2的第二底部表面BS2上。舉例而言,閘極電極GE可包圍第一通道圖案CH1及第二通道圖案CH2中的每一者的頂部表面、底部表面以及相對側壁。根據本實施例的電晶體可為多橋通道FET(multi-bridge channel FET;MBCFET)(例如,三維場效電晶體(3D FET)),其中閘極電極GE三維地包圍第一通道圖案CH1及第二通道圖案CH2。
閘極介電圖案GI可設置於閘極電極GE與第一通道圖案CH1及第二通道圖案CH2中的每一者之間。閘極介電圖案GI可包圍第一通道圖案CH1及第二通道圖案CH2中的每一者。
在第二主動區NR上,介電圖案IP可插入於閘極介電圖案GI與第二源極/汲極圖案SD2之間。閘極介電圖案GI及介電圖案IP可將閘極電極GE與第二源極/汲極圖案SD2分開。相反,可自第一主動區PR省略介電圖案IP。
第一層間介電層110及第二層間介電層120可設置於基底100的整個表面上。主動接點AC可設置為穿透第一層間介電層110及第二層間介電層120且對應地與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2具有電連接。閘極接點GC可設置為穿透第二層間介電層120及閘極封蓋圖案GP且與閘極電極GE具有電連接。
第三層間介電層130可設置於第二層間介電層120上。第四層間介電層140可設置於第三層間介電層130上。第一金屬層M1可設置於第三層間介電層130中。第二金屬層M2可設置於第四層間介電層140中。在實例實施例中,儘管未繪示,但第一金屬層M1及第二金屬層M2可分別設置於第三層間介電層130及第四層間介電層140上。關於第一金屬層M1及第二金屬層M2的詳細描述可與上文參考圖2及圖3A至圖3F所論述的內容實質上相同。
參考圖17D及圖17E,第二邏輯單元LC2上的第一主動區PR的第一方向D1上的寬度可小於第一邏輯單元LC1上的第一主動區PR的第一方向D1上的寬度。因此,第二邏輯單元LC2上的第一主動圖案AP1的第一方向D1上的寬度可小於第一邏輯單元LC1上的第一主動圖案AP1的第一方向D1上的寬度。舉例而言,可提供第五寬度W5作為在第一邏輯單元LC1上的第一主動圖案AP1的頂部處的第一通道圖案CH1的最大寬度。可提供第六寬度W6作為在第二邏輯單元LC2上的第一主動圖案AP1的頂部處的第一通道圖案CH1的最大寬度。第五寬度W5可大於第六寬度W6。舉例而言,第五寬度W5可為第六寬度W6的約1.2倍至約2倍。
第二邏輯單元LC2上的第二主動區NR的第一方向D1上的寬度可小於第一邏輯單元LC1上的第二主動區NR的第一方向D1上的寬度。因此,第二邏輯單元LC2上的第二主動圖案AP2的第一方向D1上的寬度可小於第一邏輯單元LC1上的第二主動圖案AP2的第一方向D1上的寬度。
參考圖17C及圖17F,第二邏輯單元LC2上的第一源極/汲極圖案SD1的第一方向D1上的最大寬度可小於第一邏輯單元LC1上的第一源極/汲極圖案SD1的第一方向D1上的最大寬度。第二邏輯單元LC2上的第二源極/汲極圖案SD2的第一方向D1上的最大寬度可小於第一邏輯單元LC1上的第二源極/汲極圖案SD2的第一方向D1上的最大寬度。
根據本發明概念,半導體元件可經組態以使得具有第二單元高度的邏輯單元可安置於具有第一單元高度的單元區塊中。因此,具有第二單元高度的邏輯單元可有效地安置於存在於單元區塊中的空的空間中,此可導致半導體元件的整合的增加。此外,在單元區塊中,具有第二單元高度的邏輯單元可安置於需要高速操作的每一區上,此可導致半導體元件的效能的有效提高。
儘管本發明概念的一些實例實施例已參考隨附圖式進行論述,但將理解,可在不脫離如以下申請專利範圍中所闡述的本發明的精神及範疇的情況下對本文作出形式及細節的各種改變。
100:基底 110:第一層間介電層 120:第二層間介電層 130:第三層間介電層 140:第四層間介電層 A-A'、B-B'、C-C'、D-D'、E-E'、F-F':線 AC:主動接點 AP1:第一主動圖案 AP2:第二主動圖案 BM:障壁圖案 BS1:第一底部表面 BS2:第二底部表面 CH1:第一通道圖案 CH2:第二通道圖案 CR1:第一單元區塊 CR2:第二單元區塊 CT1:第一切割圖案 CT2:第二切割圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:分離結構 EXT:延伸部 FI1:第一填充單元 FI2:第二填充單元 FM:導電圖案 GC:閘極接點 GE:閘極電極 GI:閘極介電圖案 GP:閘極封蓋圖案 GS:閘極間隔件 HE1:第一單元高度 HE2:第二單元高度 HE3:第三單元高度 HE4:第四單元高度 HE5:第五單元高度 HFI:混合填充單元 IP:介電圖案 LC1:第一邏輯單元 LC2:第二邏輯單元 LC3:第三邏輯單元 M:區段 M1:第一金屬層 M1_I1:第一下部線 M1_I2:第二下部線 M1_R1:第一電力線 M1_R2:第二電力線 M1_R3:第三電力線 M2:第二金屬層 M2_I:上部線 MA:硬罩幕圖案 MTR1:第一線軌 MTR2:第二線軌 NR:第二主動區 P1:第一間距 P2:第二間距 P3:第三間距 P4:第四間距 PP:犧牲圖案 PR:第一主動區 RS1:第一凹口 RS2:第二凹口 SC:矽化物圖案 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 ST:元件隔離層 SW1:第一側壁 SW2:第二側壁 TR1:第一溝渠 TR2:第二溝渠 TS1:第一頂部表面 TS2:第二頂部表面 UIP:上部介電圖案 VDD:汲極電壓 VI1:下部通孔 VI2:上部通孔 VSS:源電壓 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度 W6:第六寬度 WRP:包裝器
圖1示出繪示根據本發明概念的一些實例實施例的半導體元件的平面圖。 圖2示出繪示根據實例實施例的圖1的區段M的詳細平面圖。 圖3A、圖3B、圖3C、圖3D、圖3E以及圖3F分別示出根據實例實施例的沿著圖2的線A-A'、線B-B'、線C-C'、線D-D'、線E-E'以及線F-F'截取的橫截面圖。 圖4、圖6以及圖8示出繪示根據本發明概念的一些實例實施例的製造半導體元件的方法的平面圖。 圖5A、圖7A以及圖9A分別示出根據實例實施例的沿著圖4、圖6以及圖8的線A-A'截取的橫截面圖。 圖5B、圖7B以及圖9B分別示出根據實例實施例的沿著圖4、圖6以及圖8的線B-B'截取的橫截面圖。 圖5C、圖7C以及圖9C分別示出根據實例實施例的沿著圖4、圖6以及圖8的線C-C'截取的橫截面圖。 圖7D及圖9D分別示出根據實例實施例的沿著圖6及圖8的線D-D'截取的橫截面圖。 圖7E及圖9E分別示出根據實例實施例的沿著圖6及圖8的線E-E'截取的橫截面圖。 圖7F及圖9F分別示出根據實例實施例的沿著圖6及圖8的線F-F'截取的橫截面圖。 圖10示出繪示根據本發明概念的一些實例實施例的半導體元件的平面圖。 圖11示出繪示根據實例實施例的圖1的區段M的詳細平面圖。 圖12A及圖12B分別示出根據實例實施例的沿著圖11的線A-A'及線B-B'截取的橫截面圖。 圖13示出繪示根據本發明概念的一些實例實施例的半導體元件的圖1中所描繪的區段M的平面圖。 圖14A及圖14B分別示出根據實例實施例的沿著圖13的線A-A'及線B-B'截取的橫截面圖。 圖15及圖16示出繪示根據本發明概念的一些實例實施例的半導體元件的平面圖。 圖17A、圖17B、圖17C、圖17D、圖17E以及圖17F示出繪示根據本發明概念的一些實例實施例的半導體元件的分別沿著圖2的線A-A'、線B-B'、線C-C'、線D-D'、線E-E'以及線F-F'截取的橫截面圖。
CR1:第一單元區塊
CR2:第二單元區塊
D1:第一方向
D2:第二方向
D3:第三方向
FI1:第一填充單元
FI2:第二填充單元
HE1:第一單元高度
HE2:第二單元高度
HFI:混合填充單元
LC1:第一邏輯單元
LC2:第二邏輯單元
M:區段
M1_R1:第一電力線
M1_R2:第二電力線
M1_R3:第三電力線
VDD:汲極電壓
VSS:源電壓
WRP:包裝器

Claims (20)

  1. 一種半導體元件,包括: 第一邏輯單元及第二邏輯單元,處於基底上,其中所述第一邏輯單元及所述第二邏輯單元中的每一者包含: 第一主動區及第二主動區,在第一方向上彼此相鄰; 閘極電極,跨所述第一主動區及所述第二主動區延行且在所述第一方向上縱向延伸;以及 第一金屬層,處於所述閘極電極上, 其中所述第一金屬層包含在垂直於所述第一方向的第二方向上縱向延伸且彼此平行的第一電力線及第二電力線, 其中所述第一邏輯單元及所述第二邏輯單元沿著所述第一電力線及所述第二電力線在所述第二方向上彼此相鄰, 其中所述第一主動區及所述第二主動區在所述第二方向上自所述第一邏輯單元縱向延伸至所述第二邏輯單元, 其中所述第一邏輯單元的所述第一金屬層更包含在所述第一電力線與所述第二電力線之間的第一線軌上對準的一或多個第一下部線, 其中所述第二邏輯單元的所述第一金屬層更包含在所述第一電力線與所述第二電力線之間的第二線軌上對準的一或多個第二下部線, 其中所述第一線軌及所述第二線軌在所述第二方向上延伸, 其中所述第一邏輯單元的相鄰第一線軌的不同組之間的距離相同, 其中所述第二邏輯單元的相鄰第二線軌的不同組之間的距離相同, 其中所述第一邏輯單元的所述第一線軌中的至少一者在所述一或多個第一下部線的所述第一方向上安置於中心處, 其中所述第二邏輯單元的所述第二線軌中的至少一者在所述一或多個第二下部線的所述第一方向上安置於中心處,且 其中所述第二線軌分別在所述第一方向上自對應的第一線軌偏移。
  2. 如請求項1所述的半導體元件,其中所述第一邏輯單元及所述第二邏輯單元中的每一者更包含: 第一主動圖案及第二主動圖案,分別處於所述第一主動區及所述第二主動區上; 第一源極/汲極圖案及第二源極/汲極圖案,分別處於所述第一主動圖案的上部部分及所述第二主動圖案的上部部分上,所述第一源極/汲極圖案及所述第二源極/汲極圖案與所述閘極電極的一側相鄰; 主動接點,處於所述第一源極/汲極圖案及所述第二源極/汲極圖案上;以及 閘極接點,處於所述閘極電極上, 其中所述一或多個第一下部線電連接至所述第一邏輯單元上的所述主動接點及所述閘極接點中的至少一者,且 其中所述一或多個第二下部線電連接至所述第二邏輯單元上的所述主動接點及所述閘極接點中的至少一者。
  3. 如請求項2所述的半導體元件,其中: 所述第一邏輯單元及所述第二邏輯單元中的每一者的所述主動接點在所述第一方向上縱向延伸且將所述第一源極/汲極圖案及所述第二源極/汲極圖案彼此電連接,且 所述第一邏輯單元上的所述主動接點的所述第一方向上的長度大於所述第二邏輯單元上的所述主動接點的所述第一方向上的長度。
  4. 如請求項2所述的半導體元件,其中所述第一邏輯單元及所述第二邏輯單元中的每一者上的所述第一主動圖案為多個第一主動圖案中的一者, 其中所述第一邏輯單元上的所述多個第一主動圖案的數目大於所述第二邏輯單元上的所述多個第一主動圖案的數目。
  5. 如請求項2所述的半導體元件,其中所述第一邏輯單元及所述第二邏輯單元中的每一者上的所述第一主動圖案包含豎直地堆疊且彼此間隔開的多個第一通道圖案, 其中所述第一邏輯單元上的所述第一通道圖案的最上部者在所述第一方向上具有第一寬度, 其中所述第二邏輯單元上的所述第一通道圖案的最上部者在所述第一方向上具有第二寬度,且 其中所述第一寬度大於所述第二寬度。
  6. 如請求項1所述的半導體元件,其中所述第一邏輯單元及所述第二邏輯單元中的每一者更包含在所述第一方向上在所述閘極電極的末端上的切割圖案,且 其中所述第一邏輯單元上的所述切割圖案的所述第一方向上的寬度大於所述第二邏輯單元上的所述切割圖案的所述第一方向上的寬度。
  7. 如請求項1所述的半導體元件,其中所述第一邏輯單元上的所述閘極電極的所述第一方向上的長度大於所述第二邏輯單元上的所述閘極電極的所述第一方向上的長度。
  8. 如請求項1所述的半導體元件,其中所述第一邏輯單元上的所述第一電力線的所述第一方向上的寬度小於所述第二邏輯單元上的所述第一電力線的所述第一方向上的寬度。
  9. 如請求項1所述的半導體元件,其中所述第一線軌之間的間距與所述第二線軌之間的間距實質上相同。
  10. 如請求項1所述的半導體元件,其中所述第一線軌的數目大於所述第二線軌的數目。
  11. 一種半導體元件,包括: 第一邏輯單元及第二邏輯單元,處於基底上,其中所述第一邏輯單元及所述第二邏輯單元中的每一者包含: 第一主動區及第二主動區,在第一方向上彼此相鄰; 第一主動圖案及第二主動圖案,分別處於所述第一主動區及所述第二主動區上; 閘極電極,跨所述第一主動圖案及所述第二主動圖案延行且在所述第一方向上縱向延伸;以及 第一金屬層,處於所述閘極電極上, 其中所述第一金屬層包含在垂直於所述第一方向的第二方向上縱向延伸且彼此平行的第一電力線及第二電力線, 其中所述第一邏輯單元及所述第二邏輯單元沿著所述第一電力線及所述第二電力線在所述第二方向上彼此相鄰, 其中所述第一主動區及所述第二主動區在所述第二方向上自所述第一邏輯單元縱向延伸至所述第二邏輯單元, 其中所述第一邏輯單元及所述第二邏輯單元中的每一者的所述第一主動圖案包含豎直地堆疊且彼此間隔開的多個第一通道圖案, 其中所述第一邏輯單元上的所述第一通道圖案的最上部者在所述第一方向上具有第一寬度, 其中所述第二邏輯單元上的所述第一通道圖案的最上部者在所述第一方向上具有第二寬度,且 其中所述第一寬度大於所述第二寬度。
  12. 如請求項11所述的半導體元件,其中所述閘極電極包圍堆疊的第一通道圖案中的每一者。
  13. 如請求項11所述的半導體元件,其中: 所述第一邏輯單元的所述第一金屬層更包含在所述第一電力線與所述第二電力線之間的第一線軌上對準的一或多個第一下部線, 所述第二邏輯單元的所述第一金屬層更包含在所述第一電力線與所述第二電力線之間的第二線軌上對準的一或多個第二下部線,且 所述第一線軌的數目大於所述第二線軌的數目。
  14. 如請求項11所述的半導體元件,其中所述第一邏輯單元的所述第一方向上的單元高度大於所述第二邏輯單元的所述第一方向上的單元高度。
  15. 如請求項11所述的半導體元件,更包括: 混合填充單元,處於所述第一邏輯單元與所述第二邏輯單元之間, 其中所述混合填充單元改變所述第一主動區及所述第二主動區中的至少一者的所述第一方向上的寬度,且 其中所述混合填充單元改變所述第一電力線及所述第二電力線中的至少一者的所述第一方向上的寬度。
  16. 一種半導體元件,包括: 第一邏輯單元及第二邏輯單元,處於基底上,其中所述第一邏輯單元及所述第二邏輯單元中的每一者包含: 第一主動區及第二主動區,在第一方向上彼此相鄰; 多個第一主動鰭片,處於所述第一主動區上; 多個第二主動鰭片,處於所述第二主動區上; 閘極電極,跨所述第一主動鰭片及所述第二主動鰭片延行且在所述第一方向上縱向延伸;以及 第一金屬層,處於所述閘極電極上, 其中所述第一金屬層包含在垂直於所述第一方向的第二方向上縱向延伸且彼此平行的第一電力線及第二電力線, 其中所述第一邏輯單元及所述第二邏輯單元沿著所述第一電力線及所述第二電力線在所述第二方向上彼此相鄰, 其中所述第一主動區及所述第二主動區在所述第二方向上自所述第一邏輯單元延伸至所述第二邏輯單元, 其中所述第一邏輯單元上的所述第一主動鰭片的數目大於所述第二邏輯單元上的所述第一主動鰭片的數目,且 其中所述第一邏輯單元上的所述閘極電極的所述第一方向上的長度大於所述第二邏輯單元上的所述閘極電極的所述第一方向上的長度。
  17. 如請求項16所述的半導體元件,其中所述第一邏輯單元的所述第一主動鰭片之間的間距與所述第二邏輯單元的所述第一主動鰭片之間的間距不同。
  18. 如請求項16所述的半導體元件,其中所述第一邏輯單元的所述第一主動鰭片在所述第一方向上自所述第二邏輯單元的對應第一主動鰭片偏移。
  19. 如請求項16所述的半導體元件,其中: 所述第一邏輯單元的所述第一金屬層更包含在所述第一電力線與所述第二電力線之間的第一線軌上對準的一或多個第一下部線, 所述第二邏輯單元的所述第一金屬層更包含在所述第一電力線與所述第二電力線之間的第二線軌上對準的一或多個第二下部線,且 所述第一線軌的數目大於所述第二線軌的數目。
  20. 如請求項16所述的半導體元件,其中所述第一邏輯單元上的所述第一電力線的所述第一方向上的寬度小於所述第二邏輯單元上的所述第一電力線的所述第一方向上的寬度。
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