CN112349716B - 半导体装置 - Google Patents

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Abstract

公开了一种半导体装置，所述半导体装置包括：第一有源图案，在基底的有源区域上在第一方向上延伸；第一源极/漏极图案，位于第一有源图案的上部上的凹部中；栅电极，横跨第一有源图案的上部上的第一沟道图案延伸并且在与第一方向相交的第二方向上延伸；以及有源接触件，电连接到第一源极/漏极图案。

Description

半导体装置
本申请要求于2019年8月7日在韩国知识产权局提交的第10-2019-0095991号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置，并且更具体地，涉及一种包括场效应晶体管的半导体装置以及一种制造该半导体装置的方法。
背景技术
半导体装置由于其小尺寸、多功能和/或低制造成本而在电子工业中是有益的。半导体装置可以涵盖存储逻辑数据的半导体存储器装置、处理逻辑数据的操作的半导体逻辑装置，以及具有存储器元件和逻辑元件两者的混合半导体装置。随着电子工业的先进发展，半导体装置对高集成度的需求已经增加。例如，半导体装置对高可靠性、高速度和/或多功能性的要求已增加。为了满足这些要求的特性，半导体装置已经逐渐复杂化和集成化。
发明内容
本发明构思的一些示例实施例提供了一种具有改善的电学特性的半导体装置。
根据本发明构思的一些示例实施例，一种半导体装置包括：第一有源图案，在基底的第一有源区上沿第一方向延伸；第一源极/漏极图案，位于第一有源图案的上部上的凹部中；栅电极，横跨第一有源图案的上部上的第一沟道图案延伸，其中，栅电极在与第一方向不同的第二方向上延伸并且设置在第一沟道图案的顶表面和至少一个侧壁上；以及有源接触件，电连接到第一源极/漏极图案。当在沿着第一方向截取的第一有源图案的剖面中观看时，凹部包括：第一内侧壁，相对于基底的底表面以第一角度从第一有源图案的顶表面朝向第一沟道图案延伸；以及第二内侧壁，相对于基底的底表面以不同于第一角度的第二角度从第一内侧壁朝向凹部的底部延伸。第一源极/漏极图案包括在凹部的下部中的第一层和第一层上的第二层。第一层覆盖第二内侧壁。第二层覆盖第一内侧壁的至少一部分。第一内侧壁的所述至少一部分被第一层暴露。第一层具有在第二内侧壁上的侧部分和在凹部的底部上的中心部分。侧部分所处的高度比中心部分所处的高度高。第一层和第二层包括硅锗(SiGe)。第一层中的锗(Ge)的浓度在10at％至45at％的范围中。第二层中的锗(Ge)的浓度在50at％至70at％的范围中。
根据本发明构思的一些示例实施例，一种半导体装置包括：第一有源图案、第二有源图案和第三有源图案，位于基底的有源区上，其中，第一有源图案至第三有源图案在第一方向上彼此平行地延伸并且在与第一方向相交的第二方向上彼此间隔开；器件隔离层，位于基底上并且覆盖第一有源图案至第三有源图案中的每个的下侧壁，其中，第一有源图案至第三有源图案中的每个的上部从器件隔离层的顶表面向上突出；源极/漏极图案，连续地位于第一有源图案至第三有源图案上；栅电极，横跨第一有源图案至第三有源图案延伸；以及有源接触件，电连接到源极/漏极图案。源极/漏极图案包括分别位于第一有源图案至第三有源图案上并且在第二方向上彼此间隔开的第一个第一层至第三个第一层，以及连续地设置在第一个第一层至第三个第一层上的第二层。当在沿着第二方向截取的源极/漏极图案的剖面中观看时，第一个第一层的高度比第二个第一层的高度高。第三个第一层的高度比第二个第一层的高度高。第一个第一层至第三个第一层和第二层包括硅锗(SiGe)。所述第一个第一层至第三个第一层中的每个中的锗(Ge)的浓度在10at％至45at％的范围中。第二层中的锗(Ge)的浓度在50at％至70at％的范围中。
根据本发明构思的一些示例实施例，一种半导体装置包括：有源图案，在基底的PMOSFET区上在第一方向上延伸；器件隔离层，位于基底上并且覆盖有源图案的下侧壁，有源图案的上部从器件隔离层的顶表面向上突出；源极/漏极图案，位于有源图案的上部上的沟道之间的凹部中；栅电极，横跨有源图案的上部延伸，栅电极在与第一方向不同的第二方向上延伸；第一层间介电层，位于源极/漏极图案和栅电极上；第二层间介电层，位于第一层间介电层上；有源接触件，穿透第一层间介电层和第二层间介电层并且具有与源极/漏极图案的电连接；栅极接触件，穿透第二层间介电层并且具有与栅电极的电连接；硅化物图案，位于源极/漏极图案和有源接触件之间；第三层间介电层，位于第二层间介电层上；第一连接线和第二连接线，位于第三层间介电层中；第一过孔，位于第三层间介电层中，将第一连接线电连接到有源接触件；以及第二过孔，位于第三层间介电层中，将第二连接线电连接到栅极接触件。当在沿着第一方向截取的有源图案的剖面中观看时，凹部包括：第一内侧壁，相对于基底的底表面以第一角度从有源图案的顶表面朝向沟道延伸；第二内侧壁，相对于基底的底表面以与第一角度不同的第二角度从第一内侧壁朝向凹部的底部延伸。源极/漏极图案包括位于凹部的下部中的第一层和位于第一层上的第二层。第一层覆盖第二内侧壁。第二层覆盖第一内侧壁的至少一部分。第一内侧壁的所述至少一部分被第一层暴露。第一层包括位于第二内侧壁上的侧部分和位于凹部的底部上的中心部分。侧部分所处的高度比中心部分所处的高度高。第一层和第二层包括硅锗(SiGe)。第一层中的锗(Ge)的浓度在10at％至45at％的范围中。第二层中的锗(Ge)的浓度在50at％至70at％的范围中。
附图说明
图1示出了示出根据本发明构思的一些示例实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D示出分别沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图3示出了示出图2A的部分M的放大剖视图。
图4、图6、图8和图10示出了根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
图5、图7A、图9A和图11A分别示出了沿图4、图6、图8和图10的线A-A'截取的剖视图。
图7B、图9B和图11B分别示出了沿图6、图8和图10的线B-B'截取的剖视图。
图7C、图9C和图11C分别示出了沿图6、图8和图10的线C-C'截取的剖视图。
图11D示出了沿图10的线D-D'截取的剖视图。
图12示出了沿图1的线A-A'截取的剖视图，图1示出了根据本发明构思的一些示例实施例的半导体装置。
图13示出了示出图12的部分M的放大剖视图。
图14A、图14B、图14C和图14D示出了分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图，图1示出了根据本发明构思的一些示例实施例的半导体装置。
具体实施方式
图1示出了示出根据本发明构思的一些示例实施例的半导体装置的平面图。图2A、图2B、图2C和图2D示出分别沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3示出了示出图2A的部分M的放大剖视图。
参照图1，图2A至图2D和图3，可以提供包括第一有源区PR和第二有源区NR的基底100。基底100可以是化合物半导体基底或者包括硅、锗、硅-锗等的半导体基底。例如，基底100可以是硅基底。
在本发明构思的实施例中，第一有源区PR和第二有源区NR均可以是包括构成半导体装置的逻辑电路的逻辑晶体管的逻辑单元区。例如，基底100的逻辑单元区可以包括构成逻辑电路的逻辑晶体管。第一有源区PR和第二有源区NR可以包括逻辑晶体管中的至少一个。第一有源区PR可以是正(即，p沟道)金属氧化物半导体场效应晶体管(PMOSFET)区，第二有源区NR可以是负(即，n沟道)金属氧化物半导体场效应晶体管(NMOSFET)区。
第一有源区PR和第二有源区NR可以由形成在基底100的上部上的第二沟槽TR2限定。第二沟槽TR2可以位于第一有源区PR与第二有源区NR之间。第一有源区PR和第二有源区NR可以在第一方向D1上横跨第二沟槽TR2彼此间隔开。第一有源区PR和第二有源区NR中的每个可以在与第一方向D1相交的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可以分别设置在第一有源区PR和第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上彼此平行地延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的竖直突出部分。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间和相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅层。第一有源图案AP1和第二有源图案AP2可以使它们的上部从器件隔离层ST竖直地向上突出(见图2D)。第一有源图案AP1和第二有源图案AP2的上部中的每个可以具有鳍形状。例如，第一有源图案AP1和第二有源图案AP2中的每个的鳍形状可以从基底100的顶表面突出。在一些实施例中，第一有源图案AP1和第二有源图案AP2可以是基底100的一部分并且以这种方式，从基底100突出是指突出经过基底100的顶表面。第一有源图案AP1和第二有源图案AP2可以从基底的顶表面外延地形成或者通过使基底100图案化来形成。
器件隔离层ST可以不覆盖第一有源图案AP1的上部或第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1的下侧壁和第二有源图案AP2的下侧壁。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区。第一沟道图案CH1可以置于一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区。第二沟道图案CH2可以置于一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。在示例实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以使它们的顶表面与第一沟道图案CH1和第二沟道图案CH2的顶表面共面。在另一示例实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以使它们的顶表面比第一沟道图案CH1和第二沟道图案CH2的顶表面高。
第一源极/漏极图案SD1可以包括其的晶格常数比基底100的半导体元素(例如，Si)的晶格常数大的半导体元素(例如，SiGe)。在示例实施例中，SiGe可以是具有硅和锗的任何摩尔比(即，具有形式为Si(1-x)Gex的分子式，其中，x是小于1的小数)的合金。第一源极/漏极图案SD1可以因此将压缩应力提供给第一沟道图案CH1。例如，第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，Si)。
栅电极GE可以设置为在第一方向D1上延伸，同时横跨第一有源图案AP1和第二有源图案AP2延伸。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以竖直地与第一沟道图案CH1和第二沟道图案CH2叠置。栅电极GE中的每个可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和相对的侧壁。
返回参照图2D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1和第一沟道图案CH1的至少一个第一侧壁SW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2和第二沟道图案CH2的至少一个第二侧壁SW2上。在这个意义上，根据本实施例的晶体管可以是其中第一沟道图案CH1和第二沟道图案CH2被栅电极GE三维地围绕的诸如鳍式场效应晶体管(FinFET)的三维场效应晶体管。
再次参照图1、图2A至图2D和图3，一对栅极间隔件GS可以设置在栅电极GE中的每个的相对侧壁上。栅极间隔件GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS可以使它们的顶表面比栅电极GE的顶表面高。栅极间隔件GS的顶表面可以与下面将讨论的第一层间介电层110的顶表面共面。栅极间隔件GS可以包括SiCN、SiCON和SiN中的一种或更多种。可选地，栅极间隔件GS可以包括多层，该多层包括SiCN、SiCON和SiN中的两种或更多种。
栅极盖图案GP可以设置在栅电极GE中的每个上。栅极盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极盖图案GP可以包括相对于下面将讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
栅极介电图案GI可以置于栅电极GE与第一有源图案AP1之间以及栅电极GE与第二有源图案AP2之间。栅极介电图案GI可以沿着栅电极GE的覆盖栅极介电图案GI的底表面延伸。例如，栅极介电图案GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧壁SW1。栅极介电图案GI可以覆盖第二沟道图案CH2的第二顶表面TS2和第二侧壁SW2。栅极介电图案GI可以覆盖器件隔离层ST的位于栅电极GE下方的顶表面(见图2D)。
在本发明构思的实施例中，栅极介电图案GI可以包括其的介电常数比氧化硅层的介电常数大的高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
在本发明构思的另一实施例中，栅极介电图案GI可以包括铁电体。包括铁电体的栅极介电图案GI可以用作负电容器。例如，当向铁电体供应有外部电压时，可以存在由铁电体中偶极子的迁移导致的从初始极化状态到不同极化状态的相变引起的负电容效应的发生。在这种情况下，包括根据本发明构思的铁电体的晶体管可以具有增加的总电容，并且因此可以增加亚阈值摆动特性并且可以降低操作电压。
栅极介电图案GI的铁电体可以包括掺杂有(或包含)锆(Zr)、硅(Si)、铝(Al)和镧(La)中的一种或更多种的氧化铪。因为氧化铪以一定比例掺杂有锆(Zr)、硅(Si)、铝(Al)和镧(La)中的一种或更多种，所以铁电体的至少一部分可以具有斜方晶体结构。当铁电体的至少一部分具有斜方晶体结构时，可以发生负电容效应。铁电体在其具有斜方晶体结构的部分处可以具有10％至50％的体积比。
当铁电体包括锆掺杂的氧化铪(ZrHfO)时，Zr原子与Zr原子和Hf原子的比率或Zr/(Hf+Zr)的比率可以落在大约45at％至大约55at％的范围中。当铁电体包括硅掺杂的氧化铪(SiHfO)时，硅(Si)原子与硅(Si)原子和铪(Hf)原子的比率或Si/(Hf+Si)的比率可以落在大约4at％至大约6at％的范围中。当铁电体包括铝掺杂的氧化铪(AlHfO)时，Al原子与Al原子和Hf原子的比率或Al/(Hf+Al)的比率可以落在大约5at％至大约10at％的范围中。当铁电体包括镧掺杂的氧化铪(LaHfO)时，La原子与La原子和Hf原子的比率或La/(Hf+La)的比率可以落在大约5at％至大约10at％的范围中。
栅电极GE可以包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电图案GI上并且与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。可以调整第一金属图案的厚度和组分以实现期望的阈值电压。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)和从钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中选择的至少一种金属。第一金属图案还可以包括碳(C)。第一金属图案可以包括堆叠的多个功函数金属层。
第二金属图案可以包括其的电阻比第一金属图案的电阻低的金属。例如，第二金属图案可以包括钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的一种或更多种。
第一层间介电层110可以设置在基底100上。第一层间介电层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间介电层110可以具有与栅极盖图案GP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。第一层间介电层110上可以设置有覆盖栅极盖图案GP的第二层间介电层120。第三层间介电层130可以设置在第二层间介电层120上。例如，第一层间介电层110、第二层间介电层120和第三层间介电层130可以包括氧化硅层。
有源接触件AC可以设置为穿透第一层间介电层110和第二层间介电层120并且相应地具有与第一源极/漏极图案SD1和第二源极/漏极图案SD2的电连接。有源接触件AC中的每个可以设置在一对栅电极GE之间。
有源接触件AC可以是自对准接触件。例如，栅极盖图案GP和栅极间隔件GS可以用于以自对准方式形成有源接触件AC。有源接触件AC例如可以覆盖栅极间隔件GS的侧壁的至少一部分。尽管未示出，但是有源接触件AC可以部分地覆盖栅极盖图案GP的顶表面。
硅化物图案SC可以置于有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2中的一个。硅化物图案SC可以包括例如硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的一种或更多种的金属硅化物。
填充第二沟槽TR2的器件隔离层ST上可以设置有穿透第二层间介电层120和栅极盖图案GP并且具有与栅电极GE的电连接的至少一个栅极接触件GC。
有源接触件AC和栅极接触件GC中的每个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼和钴中的一种或更多种。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属层和金属氮化物层。金属层可以包括钛、钽、钨、镍、钴和铂中的一种或更多种。金属氮化物层可以包括氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的一种或更多种。
第一布线层可以设置在第三层间介电层130中。第一布线层可以包括多条连接线IL和连接线IL下方的多个过孔VI。连接线IL可以沿着第二方向D2彼此平行地延伸。连接线IL可以布置在第一方向D1上。
过孔VI可以设置在有源接触件AC与连接线IL中的第一连接线之间。第一连接线可以通过过孔VI电连接到有源接触件AC。过孔VI可以设置在栅极接触件GC与连接线IL中的第二连接线之间。第二连接线可以通过过孔VI电连接到栅极接触件GC。
尽管未示出，但是第一布线层可以设置有多个堆叠的布线层。逻辑单元可以通过连接线IL和过孔VI彼此连接，从而构成逻辑电路。
将返回参照图2A、图2C和图3进一步详细讨论第一源极/漏极图案SD1。凹部RS可以形成在第一有源图案AP1的上部上。凹部RS可以形成在一对相邻的第一沟道图案CH1之间。第一源极/漏极图案SD1可以设置在凹部RS中。
第一源极/漏极图案SD1可以包括缓冲层BL、缓冲层BL上的主层ML和主层ML上的盖层CL。在本发明构思的实施例中，缓冲层BL可以包括第一半导体层SL1和第二半导体层SL2。主层ML可以包括第三半导体层SL3和第四半导体层SL4。盖层CL可以包括第五半导体层SL5。在本发明构思的另一实施例中，缓冲层BL可以由一个半导体层组成。主层ML可以由一个半导体层组成。
返回参照图3，将基于第一源极/漏极图案SD1在第二方向D2上的剖面来描述第一源极/漏极图案SD1。凹部RS可以包括一对内侧壁RSw和在一对内侧壁RSw之间的底部RSb。内侧壁RSw可以在凹部RS的上部处具有第一内侧壁IS1和从第一内侧壁IS1朝向底部RSb延伸的第二内侧壁IS2。
第一内侧壁IS1可以从第一有源图案AP1的顶表面AP1t朝向第一沟道图案CH1对角地延伸。第一内侧壁IS1可以相对于基底100的底表面具有第一角度θ1。例如，第一角度θ1可以在大约30°至大约70°的范围中。大约5nm至大约10nm的长度可以设置为从第一有源图案AP1的顶表面AP1t(例如，鳍的顶表面)到第一内侧壁IS1下方的第一水平LV1的第一深度TK1。
第二内侧壁IS2可以从第一内侧壁IS1在接近竖直的方向上向下延伸。第二内侧壁IS2可以具有弯曲表面。第二内侧壁IS2的上部可以相对于基底100的底表面具有第二角度θ2。可以在位于距第一有源图案AP1的顶表面AP1t(或鳍的顶表面)第二深度TK2的第二水平LV2处测量第二角度θ2。第二深度TK2可以为大约15nm。第二角度θ2可以比第一角度θ1大。第二角度θ2可以在大约70°至大约90°的范围中。在示例实施例中，在第一水平LV1处，凹部RS的侧壁可以被划分为第一内侧壁IS1和第二内侧壁IS2。第一水平LV1可以被定义为边界，在该边界处凹部RS的侧壁倾斜角可以从第一角度θ1改变到第二角度θ2。
缓冲层BL可以覆盖凹部RS的内侧壁RSw和底部RSb。缓冲层BL可以覆盖凹部RS的第二内侧壁IS2，但是可以不覆盖凹部RS的第一内侧壁IS1。本发明不限于此。在示例实施例中，缓冲层BL可以不覆盖第一内侧壁IS1的至少一部分。缓冲层BL可以暴露第一内侧壁IS1的至少一部分。
当在沿着第二方向D2截取的剖面中观看时，缓冲层BL可以具有U形状。例如，缓冲层BL可以包括在凹部RS的内侧壁RSw上沿着凹部RS中的第二内侧壁IS1向上延伸的侧部分SIP和在凹部RS的底部RSb上覆盖凹部RS的底部RSb的中心部分CEP。缓冲层BL的中心部分CEP可以在第一高度H1处具有顶端，并且缓冲层BL的侧部分SIP可以在第二高度H2处具有顶端。第二高度H2可以比第一高度H1高。第一高度H1和第二高度H2可以从诸如凹部RS的底部RSb的最低部分的基准测量。缓冲层BL的顶端可以处于比第一有源图案AP1的顶表面AP1t的水平低的水平处。例如，缓冲层BL的顶端可以处于第二水平LV2处。
主层ML可以设置在缓冲层BL上，从而覆盖凹部RS的内侧壁。主层ML可以填充凹部RS。主层ML可以直接覆盖凹部RS的未覆盖有缓冲层BL的第一内侧壁IS1。主层ML可以直接覆盖凹部RS的被缓冲层BL暴露的第一内侧壁IS1。主层ML可以具有与第一有源图案AP1的顶表面AP1t基本上共面或比第一有源图案AP1的顶表面AP1t低的顶表面。
盖层CL可以设置在主层ML上。盖层CL可以覆盖主层ML的被暴露的表面。盖层CL可以共形地形成在主层ML的被暴露的表面上。盖层CL可以保护主层ML。
缓冲层BL和主层ML中的每个可以包括其的晶格常数比基底100的半导体元素的晶格常数大的半导体元素。例如，当基底100包括硅(Si)时，缓冲层BL和主层ML可以包括硅锗(SiGe)。锗(Ge)可以具有比硅(Si)的晶格常数大的晶格常数。
缓冲层BL可以包含其的浓度相对低的锗(Ge)。例如，缓冲层BL的第一半导体层SL1可以包含其的浓度范围为大约15at％至大约25at％的锗(Ge)。缓冲层BL的第二半导体层SL2可以包含其的浓度比包含在第一半导体层SL1中的锗(Ge)的浓度大的锗(Ge)。第二半导体层SL2可以具有大约25at％至大约75at％的锗浓度。在示例实施例中，缓冲层BL可以具有大约10at％至大约45at％的锗浓度。缓冲层BL的锗浓度可以沿着第三方向D3增加。
主层ML可以包含与缓冲层BL相比其的浓度相对高的锗(Ge)。例如，主层ML的第三半导体层SL3可以具有大约50at％至大约60at％的锗浓度。主层ML的第四半导体层SL4可以具有比第三半导体层SL3的锗浓度大的锗浓度。第四半导体层SL4的锗浓度可以在大约55at％至大约70at％的范围中。总之，主层ML可以具有大约50at％至大约70at％的锗浓度。主层ML的锗浓度可以沿着第三方向D3增加。
缓冲层BL和主层ML可以包括致使第一源极/漏极图案SD1具有p型导电性的杂质(例如，硼)。主层ML可以具有比缓冲层BL的杂质浓度(例如，原子百分比)大的杂质浓度。
缓冲层BL可以防止主层ML与基底100(或第一有源图案AP1)之间的堆叠错误。堆叠错误的发生可能增加沟道电阻。堆叠错误可能最频繁地发生在凹部RS的底部RSb上。因此，为了防止堆叠错误，缓冲层BL的中心部分CEP可以被形成为具有大于特定值的第三厚度T3。当缓冲层BL的厚度变得增加以防止堆叠错误时，主层ML可以在凹部RS中具有被减小的体积。主层ML的体积的减小会降低PMOSFET的性能(例如，源极/漏极的电阻)。
根据本发明构思的一些实施例，缓冲层BL可以在凹部RS的底部RSb上具有大于特定值的第三厚度T3，因此可以防止堆叠错误。此外，缓冲层BL可以在凹部RS的内侧壁RSw上的其侧部分SIP处具有小于第三厚度T3的第四厚度T4。例如，缓冲层BL不形成在凹部RS的第一内侧壁IS1上。主层ML可以在凹部RS中可靠地具有大于特定值的体积。
因此，根据本发明构思的一些实施例，可以防止堆叠错误以减小PMOSFET的沟道电阻，并且进一步地，可以充分地获得主层ML的体积以提高PMOSFET的性能。
盖层CL的第五半导体层SL5可以包括与基底100的半导体元素相同的半导体元素。例如，第五半导体层SL5可以包括单晶硅(Si)。第五半导体层SL5可以具有大约95at％至大约100at％的硅浓度。第五半导体层SL5可以具有大约0at％至大约5at％的锗浓度。被包含在第四半导体层SL4中的锗(Ge)可以扩散到第五半导体层SL5中，结果，第五半导体层SL5可以包含其的量极小(例如，等于或小于大约5at％)的锗(Ge)。
凹部RS的底部RSb上的第一半导体层SL1可以具有比凹部RS的底部RSb上的第二半导体层SL2的第二厚度T2小的第一厚度T1。如上所讨论的，缓冲层BL的中心部分CEP可以具有第三厚度T3。第三厚度T3可以是第一厚度T1和第二厚度T2的总和。
如先前所提及的，缓冲层BL的侧部分SIP可以在第二方向D2上具有第四厚度T4。可以在位于距第一有源图案AP1的顶表面AP1t(或鳍的顶表面)第三深度TK3处的第三水平LV3处测量第四厚度T4。第三深度TK3可以为大约20nm。在第三水平LV3处，第一源极/漏极图案SD1可以在第二方向D2上具有最大宽度。第四厚度T4可以比第三厚度T3小。第四厚度T4与第三厚度T3的比率或T4/T3的比率可以在大约0.3至大约0.7的范围中。
返回参照图2C，将基于第一源极/漏极图案SD1在第一方向D1上的剖面来描述第一源极/漏极图案SD1。缓冲层BL可以设置在第一有源图案AP1中的每个上。在第一有源图案AP1中的第一个第一有源图案AP1-1上的缓冲层BL可以在第四水平LV4处具有顶表面。在第一有源图案AP1中的第二个第一有源图案AP1-2上的缓冲层BL可以在第五水平LV5处具有顶表面。在第一有源图案AP1中的第三个第一有源图案AP1-3上的缓冲层BL可以在第四水平LV4处具有顶表面。第五水平LV5可以比第四水平LV4低。在这样的情况下，第一有源图案AP1中的第二个第一有源图案AP1-2上的缓冲层BL可以具有比第一有源图案AP1中的第一个第一有源图案AP1-1上的缓冲层BL的高度(或竖直长度)小的高度(或竖直长度)。在第一有源图案AP1中的第二个第一有源图案AP1-2上的缓冲层BL的高度(或竖直长度)可以比第一有源图案AP1中的第三个第一有源图案AP1-3上的缓冲层BL的高度(或竖直长度)小。
主层ML可以设置在第一有源图案AP1上。例如，设置在对应的第一有源图案AP1上的主层ML可以整体地合并以在第一有源图案AP1上形成单个主层ML。
主层ML可以包括第一侧面FA1、第二侧面FA2、第三侧面FA3和第四侧面FA4。第一侧面FA1至第四侧面FA4可以是第三半导体层SL3的表面。第一侧面FA1至第四侧面FA4可以具有在相同晶体学空间群中的晶面(诸如{111}面)。根据本发明构思的一些示例实施例，主层ML可以包括分别位于第一个第一有源图案AP1-1、第二个第一有源图案AP1-2和第三个第一有源图案AP1-3上的第一主层ML-1、第二主层ML-2和第三主层ML-3。第一主层ML-1可以具有第一侧面FA1、第二侧面FA2、第五侧面FA5和第六侧面FA6。第二主层ML-2可以具有第七侧面FA7、第八侧面FA8、第九侧面FA9和第十侧面FA10。第三主层ML-3可以具有第三侧面FA3、第四侧面FA4、第十一侧面FA11和第十二侧面FA12。第一主层ML-1的第五侧面FA5和第六侧面FA6可以与第二主层ML-2的第七侧面FA7和第八侧面FA8彼此合并。第二主层ML-2的第九侧面FA9和第十侧面FA10可以与第三主层ML-3的第十一侧面FA11和第十二侧面FA12彼此合并。
主层ML的尖锐边缘SE可以由第一侧面FA1和第二侧面FA2或者由第三侧面FA3和第四侧面FA4限定。例如，尖锐边缘SE可以是形成在第一侧面FA1和第二侧面FA2彼此接合或第三侧面FA3和第四侧面FA4彼此接合处的线。尖锐边缘SE可以在与第一有源图案AP1的纵向方向(即，第二方向)交叉的方向上水平地延伸。例如，尖锐边缘SE可以平行于第一方向D1延伸。
盖层CL可以设置在主层ML上。盖层CL可以覆盖主层ML的第一侧面FA1至第四侧面FA4。盖层CL可以覆盖主层ML的尖锐边缘SE。第一源极/漏极图案SD1可以在第一方向D1上在主层ML的尖锐边缘SE位于其处的水平处具有最大宽度。
有源接触件AC和硅化物图案SC可以设置在第一源极/漏极图案SD1上。在这种情况下，硅化物图案SC可以不仅与主层ML的顶表面接触而且与盖层CL的顶表面接触。例如，盖层CL可以使第一源极/漏极图案SD1与硅化物图案SC之间的接触面积增加。接触面积的增加可以由硅化物图案SC与主层ML和盖层CL之间的接触面积引起，该接触面积比硅化物图案SC与主层ML之间的接触面积大。
图4、图6、图8和图10示出了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图5、图7A、图9A和图11A分别示出了沿图4、图6、图8和图10的线A-A'截取的剖视图。图7B、图9B和图11B分别示出了沿图6、图8和图10的线B-B'截取的剖视图。图7C、图9C和图11C分别示出了沿图6、图8和图10的线C-C'截取的剖视图。图11D示出了沿图10的线D-D'截取的剖视图。
参照图4和图5，可以提供包括第一有源区PR和第二有源区NR的基底100。可以将基底100图案化以形成第一有源图案AP1和第二有源图案AP2。本发明不限于此。在示例实施例中，可以在基底100上外延地形成第一有源图案AP1和第二有源图案AP2。可以在第一有源区PR上形成第一有源图案AP1，可以在第二有源区NR上形成第二有源图案AP2。可以在第一有源图案AP1之间和第二有源图案AP2之间形成第一沟槽TR1。
可以将基底100图案化以在第一有源区PR与第二有源区NR之间形成第二沟槽TR2。可以将第二沟槽TR2形成为比第一沟槽TR1深。
可以在基底100上形成填充第一沟槽TR1和第二沟槽TR2的器件隔离层ST。器件隔离层ST可以包括诸如氧化硅层的介电材料。器件隔离层ST可以凹陷直到使第一有源图案AP1和第二有源图案AP2的上部暴露。因此，第一有源图案AP1和第二有源图案AP2的上部可以从器件隔离层ST竖直向上突出。
参照图6和图7A至图7C，可以将牺牲图案PP形成为横跨第一有源图案AP1和第二有源图案AP2延伸。牺牲图案PP中的每个可以形成为具有在第一方向D1上延伸的线性形状或者条形形状。例如，牺牲图案PP的形成可以包括：在基底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案MA；以及使用硬掩模图案MA作为蚀刻掩模以使牺牲层图案化。牺牲层可以包括多晶硅层。
可以在牺牲图案PP中的每个的相对侧壁上形成一对栅极间隔件GS。也可以在第一有源图案AP1和第二有源图案AP2中的每个的相对侧壁上形成栅极间隔件GS。第一有源图案AP1和第二有源图案AP2中的每个的相对侧壁可以是既不被器件隔离层ST覆盖也不被牺牲图案PP覆盖的暴露部分。
栅极间隔件GS的形成可以包括在基底100的整个表面上共形地形成栅极间隔件层并且各向异性地蚀刻该栅极间隔件层。栅极间隔件层可以包括SiCN、SiCON和SiN中的一种或更多种。可选地，栅极间隔件层可以是包括SiCN、SiCON和SiN中的两种或更多种的多层。
参照图8和图9A至图9C，可以在第一有源图案AP1和第二有源图案AP2的上部上形成凹部RS。可以在牺牲图案PP中的每个的相对侧上形成一对凹部RS。凹部RS的形成可以包括执行其中将硬掩模图案MA和栅极间隔件GS用作蚀刻掩模以蚀刻第一有源图案AP1和第二有源图案AP2的上部的蚀刻工艺。当执行蚀刻工艺时，可以从第一有源图案AP1和第二有源图案AP2中的每个的相对侧壁去除栅极间隔件GS。可以在蚀刻工艺期间使暴露的器件隔离层ST凹陷。
可以形成第一掩模层MP以选择性地覆盖第二有源图案AP2。第一掩模层MP可以选择性地覆盖第二有源区NR，但是可以暴露第一有源区PR。第一掩模层MP可以暴露第一有源图案AP1。
可以形成第一源极/漏极图案SD1以填充第一有源图案AP1上的由第一掩模层MP暴露的凹部RS。例如，第一源极/漏极图案SD1的形成可以包括执行其中将凹部RS的内侧壁用作种子层的选择性外延生长工艺。当形成第一源极/漏极图案SD1时，可以在一对第一源极/漏极图案SD1之间限定第一沟道图案CH1。例如，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
第一源极/漏极图案SD1可以包括其的晶格常数比基底100包括的第一半导体元素的晶格常数大的第二半导体元素。例如，第一半导体元素可以是硅(Si)，第二半导体元素可以是锗(Ge)。第一源极/漏极图案SD1可以由多个半导体层形成。第一源极/漏极图案SD1的形成可以包括形成顺序堆叠的第一半导体层SL1至第五半导体层SL5。第一半导体层SL1和第二半导体层SL2可以构成缓冲层BL，第三半导体层SL3和第四半导体层SL4可以构成主层ML，第五半导体层SL5可以构成盖层CL。
可以通过其中使用第一有源图案AP1上的凹部RS的内侧壁作为种子层的第一选择性外延生长工艺来形成缓冲层BL。缓冲层BL可以包含其的浓度低的第二半导体元素。可以掺杂缓冲层BL以包括低浓度杂质。例如，缓冲层BL可以包括掺杂有硼(B)的硅锗(SiGe)。缓冲层BL可以具有大约10at％至大约45at％的锗浓度。
返回参照图3，可以将缓冲层BL形成为覆盖凹部RS的内侧壁RSw和底部RSb。缓冲层BL可以不覆盖第一内侧壁IS1的至少一部分，而是可以使第一内侧壁IS1的至少一部分暴露。在第一选择性外延生长工艺期间，可以提供源气体以使缓冲层BL生长，并且也可以提供蚀刻气体以抑制缓冲层BL的生长。蚀刻气体可以包括HCl、Cl2或其组合。可以控制第一选择性外延生长工艺的工艺条件(例如，蚀刻气体的温度、压力和流速)以允许缓冲层BL生长而不覆盖凹部RS的第一内侧壁IS1。
可以通过其中使用缓冲层BL作为种子层的第二选择性外延生长工艺来形成主层ML。主层ML可以包含其的浓度高的第二半导体元素。包含在主层ML中的第二半导体元素可以具有比包含在缓冲层BL中的第二半导体元素的浓度大的浓度。可以掺杂主层ML以包括其的浓度比缓冲层BL中包括的杂质的浓度高的杂质。例如，主层ML可以包括掺杂有硼(B)的硅锗(SiGe)。主层ML可以具有大约50at％至大约70at％的锗浓度。再次参照图3，主层ML可以形成为直接覆盖凹部RS的第一内侧壁IS1。凹部RS的第一内侧壁IS1被缓冲层BL暴露。
可以通过其中使用主层ML作为种子层的第三选择性外延生长工艺来形成盖层CL。盖层CL可以形成为共形地覆盖主层ML的表面。盖层CL可以包括与基底100的第一半导体元素相同的第一半导体元素。例如，盖层CL可以包括单晶硅(Si)。盖层CL可以具有大约95at％至大约100at％的硅浓度。在实施例中，可以在比第一选择性外延生长工艺和第二选择性外延生长工艺的温度低的温度下执行第三选择性外延生长工艺。
参照图10和图11A至图11D，可以去除第一掩模层MP。可以形成第二掩模层以选择性地覆盖第一有源图案AP1。第二掩模层可以选择性地覆盖第一有源区PR，但是可以暴露第二有源区NR。第二掩模层可以暴露第二有源图案AP2。
可以形成第二源极/漏极图案SD2以填充第二有源图案AP2上的由第二掩模层暴露的凹部RS。例如，第二源极/漏极图案SD2的形成可以包括执行其中使用凹部RS的暴露的内侧壁作为种子层的选择性外延生长工艺。第二源极/漏极图案SD2可以包含与基底100的第一半导体元素相同的第一半导体元素，诸如硅(Si)。此后，可以去除第二掩模层。
可以形成第一层间介电层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、栅极间隔件GS和掩模图案MA。例如，第一层间介电层110可以包括氧化硅层。
可以对第一层间介电层110执行平坦化工艺，直到暴露牺牲图案PP的顶表面。可以采用回蚀或化学机械抛光(CMP)工艺来使第一层间介电层110平坦化。结果，第一层间介电层110可以具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。
可以用栅电极GE和栅极介电图案GI来替换牺牲图案PP中的每个。例如，可以选择性地去除暴露的牺牲图案PP。可以在牺牲图案PP被去除的空的空间中形成栅极介电图案GI。可以在栅极介电图案GI上形成填充空的空间的栅电极GE。
可以通过原子层沉积(ALD)工艺和/或化学氧化工艺共形地形成栅极介电图案GI。栅极介电图案GI可以包括例如高k介电材料。可选地，栅极介电图案GI可以包括铁电体。
栅电极GE的形成可以包括在栅极介电图案GI上形成栅电极层并且使栅电极层平坦化。例如，栅电极层可以包括包含金属氮化物的第一栅电极层和包含低电阻金属的第二栅电极层。
可以选择性地蚀刻栅电极GE的上部以使栅电极GE凹陷。凹陷的栅电极GE可以具有比第一层间介电层110的顶表面和栅极间隔件GS的顶表面低的顶表面。可以在凹陷的栅电极GE上形成栅极盖图案GP。栅极盖图案GP的形成可以包括形成覆盖凹陷的栅电极GE的栅极盖层，并且使栅极盖层平坦化直到暴露第一层间介电层110的顶表面。栅极盖层可以包括例如SiON、SiCN、SiCON和SiN中的一种或更多种。
返回参照图1和图2A至图2D，可以在第一层间介电层110上形成第二层间介电层120。可以形成有源接触件AC以穿透第二层间介电层120和第一层间介电层110并且具有与第一源极/漏极图案SD1和第二源极/漏极图案SD2的电连接。可以形成栅极接触件GC以穿透第二层间介电层120和栅极盖图案GP并且具有与栅电极GE的电连接。有源接触件AC和栅极接触件GC的形成可以包括形成填充接触孔的阻挡图案BM并且在阻挡图案BM上形成导电图案FM。
可以在有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间形成硅化物图案SC。硅化物图案SC的形成可以包括对第一源极/漏极图案SD1和第二源极/漏极图案SD2执行硅化工艺。例如，硅化物图案SC可以包括硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的一种或更多种。
可以在第二层间介电层120上形成第三层间介电层130。可以在第三层间介电层130中形成第一布线层。第一布线层的形成可以包括形成多条连接线IL并且在连接线IL下方形成多个过孔VI。可以通过采用镶嵌工艺或双镶嵌工艺形成连接线IL和过孔VI。
图12示出了沿图1的线A-A'截取的剖视图，示出了根据本发明构思的一些示例实施例的半导体装置。图13示出了示出图12的部分M的放大剖视图。在下面的实施例中，将省略对与上面参照图1、图2A至图2D和图3所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
参照图1、图2B至图2D、图12和图13，第一源极/漏极图案SD1的缓冲层BL可以覆盖凹部RS的第二内侧壁IS2的一部分。缓冲层BL可以不覆盖凹部RS的第二内侧壁IS2的至少一部分，而是可以暴露第二内侧壁IS2的至少一部分。缓冲层BL可以不覆盖凹部RS的第一内侧壁IS1。主层ML可以直接覆盖凹部RS的第一内侧壁IS1并且也可以直接覆盖凹部RS的第二内侧壁IS2的至少一部分。主层ML可以覆盖第一内侧壁IS1以及第二内侧壁IS2的未被缓冲层BL覆盖的至少一部分。
缓冲层BL可以不存在于第三水平LV3处，在第三水平LV3处，第一源极/漏极图案SD1在第二方向D2上具有最大宽度。例如，上面在图3中讨论的第四厚度T4与第三厚度T3的比率可以是零。缓冲层BL的在第二内侧壁IS2上的侧部分SIP可以具有在第三高度H3处的顶端。第三高度H3可以比第三水平LV3低。
根据本发明构思的一些实施例，因为缓冲层BL选择性地形成在凹部RS的下部中，所以主层ML可以具有相对大的体积。结果，PMOSFET的性能可以提高。
图14A、图14B、图14C和图14D示出了分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图，示出了根据本发明构思的一些示例实施例的半导体装置。在下面的实施例中，将省略对与先前参照图1、图2A至图2D和图3所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
参照图1和图14A至图14D，可以提供包括第一有源区PR和第二有源区NR的基底100。器件隔离层ST可以设置在基底100上。器件隔离层ST可以在基底100的上部上限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别限定在第一有源区PR和第二有源区NR上。
第一有源图案AP1中的每个可以在其上设置有竖直地堆叠的第一沟道图案CH1。堆叠在第一有源图案AP1上的第一沟道图案CH1可以在第三方向D3上彼此间隔开。堆叠在第一有源图案AP1上的第一沟道图案CH1可以彼此竖直地叠置。
第二有源图案AP2中的每个可以在其上设置有竖直地堆叠的第二沟道图案CH2。堆叠在第二有源图案AP2上的第二沟道图案CH2可以在第三方向D3上彼此间隔开。堆叠在第二有源图案AP2上的第二沟道图案CH2可以彼此竖直地叠置。第一沟道图案CH1和第二沟道图案CH2可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种或更多种。
第一源极/漏极图案SD1可以设置在第一有源图案AP1中的每个上。凹部RS可以形成在第一有源图案AP1上，第一源极/漏极图案SD1可以填充第一有源图案AP1上的对应的凹部RS。堆叠的第一沟道图案CH1可以置于一对相邻的第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以使一对相邻的第一源极/漏极图案SD1连接。根据本实施例的第一源极/漏极图案SD1的描述可以与上面参照图1、图2A至图2D和图3讨论的第一源极/漏极图案SD1的描述基本相同。
第二源极/漏极图案SD2可以设置在第二有源图案AP2中的每个上。凹部RS可以形成在第二有源图案AP2上，并且第二源极/漏极图案SD2可以填充第二有源图案AP2上的对应的凹部RS。堆叠的第二沟道图案CH2可以置于一对相邻的第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以使一对相邻的第二源极/漏极图案SD2连接。
栅电极GE可以设置为在第一方向D1上延伸，同时横跨第一沟道图案CH1和第二沟道图案CH2延伸。栅电极GE可以使第一沟道图案CH1和第二沟道图案CH2竖直地叠置。一对栅极间隔件GS可以设置在栅电极GE中的每个的相对侧壁上。栅极盖图案GP可以设置在栅电极GE上。
栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个(见图14D)。栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1、至少一个第一侧壁SW1和第一底表面BS1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2、至少一个第二侧壁SW2和第二底表面BS2上。例如，栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面、底表面和相对的侧壁。在这个意义上，根据本实施例的晶体管可以是其中第一沟道图案CH1和第二沟道图案CH2被栅电极GE三维地围绕的诸如多桥沟道场效应晶体管(MBCFET)的三维场效应晶体管。
栅极介电图案GI可以设置在栅电极GE与第一沟道图案CH1和第二沟道图案CH2中的每个之间。栅极介电图案GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个。
在第二有源区NR上，介电图案IP可以置于栅极介电图案GI与第二源极/漏极图案SD2之间。栅电极GE可以横跨栅极介电图案GI和介电图案IP与第二源极/漏极图案SD2间隔开。相反，介电图案IP可以不设置在第一有源区PR上。
第一层间介电层110和第二层间介电层120可以设置在基底100的整个表面上。有源接触件AC可以设置为穿透第一层间介电层110和第二层间介电层120，并且相应地具有与第一源极/漏极图案SD1和第二源极/漏极图案SD2的连接。栅极接触件GC可以设置为穿透第二层间介电层120和栅极盖图案GP并且具有与栅电极GE的连接。
第三层间介电层130可以设置在第二层间介电层120上。第三层间介电层130可以在其中设置有包括多条连接线IL和多个过孔VI的第一布线层。
可以构造根据本发明构思的半导体装置，使得PMOSFET的源极/漏极图案可以具有它们的防止有源图案与源极/漏极图案的主层之间的堆叠错误的缓冲层。结果，PMOSFET可以使沟道电阻减小。此外，源极/漏极图案的主层可以可靠地具有大于特定值的体积，这可以带来PMOSFET的性能提高。
尽管参照附图已经讨论了本发明构思的一些示例实施例，但是将理解的是，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，将理解的是，上面描述的实施例在所有方面仅是说明性的而非限制性的。

Claims (19)

1.一种半导体装置，所述半导体装置包括：
第一有源图案，在基底的第一有源区上在第一方向上延伸；
第一源极/漏极图案，位于第一有源图案的上部的凹部中；
栅电极，横跨第一有源图案的上部的第一沟道图案延伸，其中，栅电极在与第一方向不同的第二方向上延伸，并且设置在第一沟道图案的顶表面和至少一个侧壁上；以及
有源接触件，电连接到第一源极/漏极图案，
其中，当在第一有源图案沿着第一方向截取的剖面中观看时，凹部包括：第一内侧壁，相对于基底的底表面以第一角度从第一有源图案的顶表面朝向第一沟道图案延伸；以及第二内侧壁，相对于基底的底表面以与第一角度不同的第二角度从第一内侧壁朝向凹部的底部延伸，
第一源极/漏极图案包括凹部的下部中的第一层和第一层上的第二层，
第一层覆盖第二内侧壁，
第二层覆盖第一内侧壁的至少一部分，第一内侧壁的所述至少一部分被第一层暴露，
第一层具有位于第二内侧壁上的侧部分和位于凹部的底部上的中心部分，侧部分的高度比中心部分的高度高，
第一层和第二层包括硅-锗，
第一层中的锗的浓度在10at％至45at％的范围中，并且
第二层中的锗的浓度在50at％至70at％的范围中，
其中，第一角度和第二角度中的每个角度相对于基底的底表面逆时针地测量，第一角度在30°至70°的范围中，第二角度在70°至90°的范围中，并且
其中，凹部的最大宽度位于凹部的底部与第一内侧壁和第二内侧壁之间的边界之间。
2.根据权利要求1所述的半导体装置，其中，
第一层的中心部分具有第一厚度，
第一层的侧部分具有第二厚度，并且
第一厚度比第二厚度大。
3.根据权利要求2所述的半导体装置，其中，
第一源极/漏极图案在第一水平处具有在第一方向上的最大宽度，
第二厚度在第一水平处测量，并且
第二厚度与第一厚度的比率在0.3至0.7的范围中。
4.根据权利要求1所述的半导体装置，其中，彼此堆叠的第一层和第二层填充凹部的空间。
5.根据权利要求1所述的半导体装置，其中，第一源极/漏极图案还包括第二层上的第三层，
其中，第三层中的硅的浓度在95at％至100at％的范围中。
6.根据权利要求1所述的半导体装置，其中，第二层覆盖第二内侧壁的被第一层暴露的至少一部分和第一内侧壁。
7.根据权利要求6所述的半导体装置，其中，
第一源极/漏极图案在第一水平处具有在第一方向上的最大宽度，并且
第一层的侧部分的高度比第一水平低。
8.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第二有源图案，在基底的第二有源区上在第一方向上延伸；以及
第二源极/漏极图案，位于第二有源图案的上部的凹部中，
其中，栅电极横跨第二有源图案的上部的第二沟道图案延伸，
其中，第一有源区是PMOSFET区，并且
其中，第二有源区是NMOSFET区。
9.根据权利要求1所述的半导体装置，其中，
第一沟道图案包括竖直地堆叠的多个第一沟道图案，并且
栅电极围绕所述多个第一沟道图案中的每个的顶表面、底表面和相对侧壁。
10.一种半导体装置，所述半导体装置包括：
第一有源图案、第二有源图案和第三有源图案，位于基底的有源区域上，其中，第一有源图案至第三有源图案在第一方向上彼此平行地延伸，并且在与第一方向相交的第二方向上彼此间隔开；
器件隔离层，位于基底上并且覆盖第一有源图案至第三有源图案中的每个的下侧壁，其中，第一有源图案至第三有源图案中的每个的上部从器件隔离层的顶表面向上突出；
源极/漏极图案，连续地位于第一有源图案至第三有源图案上；
栅电极，横跨第一有源图案至第三有源图案延伸；以及
有源接触件，电连接到源极/漏极图案，
其中，
源极/漏极图案包括：第一个第一层至第三个第一层，分别位于第一有源图案至第三有源图案上，并且在第二方向上彼此间隔开；以及第二层，连续地设置在第一个第一层至第三个第一层上，
当在沿着第二方向截取的源极/漏极图案的剖面中观看时，第一个第一层的高度比第二个第一层的高度高，并且第三个第一层的高度比第二个第一层的高度高，
第一个第一层至第三个第一层和第二层包括硅-锗，
第一个第一层至第三个第一层中的每个中的锗的浓度在10at％至45at％的范围中，并且
第二层中的锗的浓度在50at％至70at％的范围中。
11.根据权利要求10所述的半导体装置，其中，
当在沿着第二方向截取的源极/漏极图案的剖面中观看时，第二层具有第一侧面、第二侧面、第三侧面和第四侧面，
第一边缘限定在第一侧面和第二侧面彼此接合处，并且
第二边缘限定在第三侧面和第四侧面彼此接合处。
12.根据权利要求11所述的半导体装置，其中，源极/漏极图案还包括覆盖第二层的第一侧面至第四侧面的第三层，
其中，第三层中的硅的浓度在95at％至100at％的范围中。
13.根据权利要求12所述的半导体装置，所述半导体装置还包括位于源极/漏极图案与有源接触件之间的硅化物图案，
其中，当在沿着第二方向截取的源极/漏极图案的剖面中观看时，硅化物图案与第二层的顶表面和第三层的顶表面接触。
14.根据权利要求10所述的半导体装置，其中，第二层包括：
第一个第二层，具有第一有源图案上的第一侧面、第二侧面、第五侧面和第六侧面；
第二个第二层，具有第二有源图案上的第七侧面至第十侧面；以及
第三个第二层，具有第三有源图案上的第三侧面、第四侧面、第十一侧面和第十二侧面，并且
其中，第一个第二层和第二个第二层彼此合并，并且第二个第二层和第三个第二层彼此合并。
15.一种半导体装置，所述半导体装置包括：
有源图案，在基底的PMOSFET区上在第一方向上延伸；
器件隔离层，位于基底上并且覆盖有源图案的下侧壁，有源图案的上部从器件隔离层的顶表面向上突出；
源极/漏极图案，位于有源图案的上部上的沟道之间的凹部中，
栅电极，横跨有源图案的上部延伸，栅电极在与第一方向不同的第二方向上延伸；
第一层间介电层，位于源极/漏极图案和栅电极上；
有源接触件，穿透第一层间介电层并且电连接到源极/漏极图案；
栅极接触件，穿透第一层间介电层并且电连接到栅电极；
硅化物图案，位于源极/漏极图案与有源接触件之间；
第二层间介电层，位于第一层间介电层上；
第一连接线和第二连接线，位于第二层间介电层中；
第一过孔，使第一连接线电连接到有源接触件；以及
第二过孔，使第二连接线电连接到栅极接触件，
其中，当在沿着第一方向截取的有源图案的剖面中观看时，凹部包括：
第一内侧壁，相对于基底的底表面以第一角度从有源图案的顶表面朝向沟道延伸；以及
第二内侧壁，相对于基底的底表面以与第一角度不同的第二角度从第一内侧壁朝向凹部的底部延伸，
其中，源极/漏极图案包括凹部的下部中的第一层和第一层上的第二层，
第一层覆盖第二内侧壁，
第二层覆盖第一内侧壁的被第一层暴露的至少一部分，
第一层包括第二内侧壁上的侧部分和凹部的底部上的中心部分，侧部分的高度比中心部分的高度高，
第一层和第二层包括硅-锗，
第一层中的锗的浓度在10at％至45at％的范围中，并且
第二层中的锗的浓度在50at％至70at％的范围中，
其中，第一角度和第二角度中的每个角度相对于基底的底表面逆时针地测量，第一角度在30°至70°的范围中，第二角度在70°至90°的范围中，并且
其中，凹部的最大宽度位于凹部的底部与第一内侧壁和第二内侧壁之间的边界之间。
16.根据权利要求15所述的半导体装置，其中，
第一层的中心部分具有第一厚度，
第一层的侧部分具有第二厚度，
源极/漏极图案在第一水平处在第一方向上具有最大宽度，
第二厚度在第一水平处测量，并且
第二厚度与第一厚度的比率在0.3至0.7的范围中。
17.根据权利要求15所述的半导体装置，其中，彼此堆叠的第一层和第二层填充凹部的空间。
18.根据权利要求15所述的半导体装置，其中，源极/漏极图案还包括堆叠在第二层上的第三层，
其中，第三层中的硅的浓度在95at％至100at％的范围中。
19.根据权利要求15所述的半导体装置，其中，第一层包括第一半导体层和第一半导体层上的第二半导体层，其中，
第二半导体层中的锗的浓度比第一半导体层中的锗的浓度大，
第一半导体层在凹部的底部上具有第一厚度，
第二半导体层在凹部的底部上具有第二厚度，并且
第二厚度比第一厚度大。
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