CN112992686A - 半导体装置 - Google Patents

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CN112992686A
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line
metal pattern
pattern
metal
interlayer insulating
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CN202010945564.8A
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洪元赫
李钟振
金洛焕
郑恩志
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体装置包括：晶体管，其位于衬底上；第一层间绝缘层，其位于晶体管上；第一层间绝缘层的上部分中的第一下互连线和第二下互连线；以及分别位于第一下互连线和第二下互连线上的第一过孔和第二过孔。第一下互连线的线宽大于第二下互连线的线宽。第一下互连线和第二下互连线中的每一个包括第一金属图案。第一下互连线还包括第二金属图案，第二金属图案位于第一金属图案上并包含与第一金属图案的金属材料不同的金属材料。第二金属图案不存在于第二下互连线中。第二过孔包括分别与第一层间绝缘层的顶表面和第二下互连线的顶表面接触的第一部分和第二部分，并且第二部分的底表面的最低水平高度低于第一过孔的底表面的最低水平高度。

Description

半导体装置
相关申请的交叉引用
本申请要求于2019年12月16日在韩国知识产权局提交的韩国专利申请No.10-2019-0167872的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本公开涉及一种半导体装置，更具体地，涉及一种包括场效应晶体管的半导体装置及其制造方法。
背景技术
半导体装置包括具有金属氧化物半导体场效应晶体管(MOS-FET)的集成电路。为了满足对具有较小图案尺寸和/或减少的设计规则的半导体装置的不断增长的需求，MOS-FET不断缩小。MOS-FET的缩小会导致半导体装置的操作特性劣化。正在进行各种研究以克服与半导体装置的缩小相关的技术限制并实现更高性能的半导体装置。
发明内容
本发明构思的一些示例实施例提供了一种具有改善的电特性的半导体装置。
根据本发明构思的一些示例实施例，一种半导体装置可以包括：晶体管，其位于衬底上；第一层间绝缘层，其位于晶体管上；第一层间绝缘层的上部分中的第一下互连线和第二下互连线；以及分别位于第一下互连线和第二下互连线上的第一过孔和第二过孔。第一下互连线的线宽可以大于第二下互连线的线宽。第一下互连线和第二下互连线中的每一个可以包括第一金属图案。第一下互连线还可以包括第二金属图案，第二金属图案位于第一金属图案上并包含与第一金属图案的金属材料不同的金属材料，第二金属图案可以不存在于第二下互连线中。第二过孔可以包括第一部分和第二部分，所述第一部分与第一层间绝缘层的顶表面接触，所述第二部分与第二下互连线的顶表面接触，第二部分的底表面的最低水平高度可以低于第一过孔的底表面的最低水平高度。
根据本发明构思的一些示例实施例，一种半导体装置可以包括：晶体管，其位于衬底上；第一层间绝缘层，其位于晶体管上；以及第一层间绝缘层的上部分中的第一下互连线和第二下互连线。第一下互连线的线宽可以大于第二下互连线的线宽。第一下互连线和第二下互连线中的每一个可以包括第一金属图案，第一下互连线还可以包括第二金属图案，其设置在第一金属图案上并包含与第一金属图案的金属材料不同的金属材料。第二金属图案可以在第一下互连线中具有最大体积，第一金属图案可以在第二下互连线中具有最大体积。第二下互连线的顶表面的最高水平高度可以低于第一下互连线的顶表面的最高水平高度，第一下互连线的第二金属图案的顶表面可以高于第一下互连线的第一金属图案的顶表面。
根据本发明构思的一些示例实施例，一种半导体装置可以包括：衬底，其包括有源区；器件隔离层，其位于有源区上以限定有源图案，并覆盖有源图案中的每一个的侧表面的下部分，有源图案中的每一个的上部分突出至器件隔离层上方；位于有源图案中的每一个的上部分中的一对源极/漏极图案；沟道图案，其位于该对源极/漏极图案之间；栅电极，其与沟道图案交叉并在第一方向上延伸；栅极间隔件，其在栅电极的两侧并与栅电极一同在第一方向上延伸；栅极介电图案，其位于栅电极与沟道图案之间以及栅电极与栅极间隔件之间；栅极封盖图案，其位于栅电极的顶表面上并与栅电极一同在第一方向上延伸；第一层间绝缘层，其位于栅极封盖图案上；有源接触件，其穿过第一层间绝缘层并电连接到源极/漏极图案中的至少一个；第一金属层，其设置在第一层间绝缘层上的第二层间绝缘层中；以及第二金属层，其位于第二层间绝缘层上的第三层间绝缘层中。第一金属层可以包括第一下互连线和第二下互连线，第一下互连线和第二下互连线在与第一方向交叉的第二方向上延伸并且它们中的至少一个电连接到有源接触件。第二金属层可以包括第一上互连线和第二上互连线，第一上互连线和第二上互连线通过第一过孔和第二过孔分别电连接到第一下互连线和第二下互连线。第一下互连线的线宽可以大于第二下互连线的线宽。第一下互连线和第二下互连线中的每一个可以包括第一金属图案，第一下互连线还可以包括第二金属图案，其设置在第一金属图案上并包含与第一金属图案的金属材料不同的金属材料。第二金属图案可以不存在于第二下互连线中。第二过孔可以包括第一部分和第二部分，所述第一部分与第二层间绝缘层的顶表面接触，所述第二部分与第二下互连线的顶表面接触。第二部分的底表面的最低水平高度可以低于第一过孔的底表面的最低水平高度。
附图说明
通过下面结合附图的简要描述，将更加清楚地理解示例实施例。附图代表如本文中所述的非限制性示例实施例。
图1是示出了根据本发明构思的一些示例实施例的半导体装置的平面图。
图2A至图2D分别是沿图1的线A-A’、线B-B’、线C-C’和线D-D’截取的截面图。
图3是示出了图2D的部分M和N的放大截面图。
图4是示出了根据本发明构思的一些示例实施例的用于下互连线的金属的电阻率的曲线图。
图5、图7、图9和图11是示出了根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
图6、图8A、图10A和图12A分别是沿图5、图7、图9和图11的线A-A’截取的截面图。
图8B、图10B和图12B分别是沿图7、图9和图11的线B-B’截取的截面图。
图10C和图12C分别是沿图9和图11的线C-C’截取的截面图。
图10D和图12D分别是沿图9和图11的线D-D’截取的截面图。
图13至图19是示出了根据本发明构思的一些示例实施例的形成下互连线的方法并且具体示出了图2D的部分M和N的放大截面图。
图20是示出了根据本发明构思的一些示例实施例的下互连线并且具体示出了图2D的部分M和N的放大截面图。
图21是示出了根据本发明构思的一些示例实施例的下互连线的截面图。
图22是示出了根据本发明构思的一些示例实施例的第一下互连线的截面图。
图23A至图23D是分别沿图1的线A-A’、线B-B’、线C-C’和线D-D’截取以示出根据本发明构思的一些示例实施例的半导体装置的截面图。
应该注意，这些附图旨在示出在某些示例实施例中使用的方法、结构和/或材料的一般特性以及对以下提供的书面描述进行补充。然而，这些附图不是按比例绘制的，并且可以不精确地反映任何给定实施例的精确的结构或性能特性，并且不应被解释为定义或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，可以减小或放大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
具体实施方式
图1是示出了根据本发明构思的一些示例实施例的半导体装置的平面图。图2A至图2D分别是沿图1的线A-A’、线B-B’、线C-C’和线D-D’截取的截面图。图3是示出了图2D的部分M和N的放大截面图。
参照图1和图2A至图2D，逻辑单元LC可以设置在衬底100上。在本说明书中，逻辑单元LC可以指被配置为执行特定功能的逻辑器件(例如，反相器、触发器等)。例如，逻辑单元LC可以包括构成逻辑器件的晶体管和将晶体管彼此连接的互连线。
衬底100可以包括第一有源区PR和第二有源区NR。在一些示例实施例中，第一有源区PR可以是PMOSFET区，第二有源区NR可以是NMOSFET区。衬底100可以是半导体衬底(例如，硅衬底、锗衬底或硅锗衬底)或者化合物半导体衬底。例如，衬底100可以是硅晶片。
第一有源区PR和第二有源区NR可以被形成在衬底100的上部分中的第二沟槽TR2限定。第二沟槽TR2可以设置在第一有源区PR与第二有源区NR之间。第一有源区PR和第二有源区NR可以在第一方向D1上彼此间隔开，并且第二沟槽TR2插设在第一有源区PR与第二有源区NR之间。第一有源区PR和第二有源区NR中的每一个可以在与第一方向D1不同的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可以分别设置在第一有源区PR和第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸，并且可以彼此平行。第一有源图案AP1和第二有源图案AP2可以是衬底100的在竖直方向(例如，第三方向D3)上突出的部分。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间以及相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2更浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以由氧化硅形成或包括氧化硅。第一有源图案AP1和第二有源图案AP2的上部分可以是在器件隔离层ST上方竖直延伸的突出图案(例如，见图2D)。第一有源图案AP1和第二有源图案AP2的上部分中的每一个可以形状像鳍。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2的上部分。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的侧表面的下部分。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部分中。第一源极/漏极图案SD1可以是第一导电类型(例如，p型)的杂质区。第一沟道图案CH1可以插设在一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部分中。第二源极/漏极图案SD2可以是第二导电类型(例如，n型)的杂质区。第二沟道图案CH2可以插设在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。作为示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以与第一沟道图案CH1和第二沟道图案CH2的顶表面共面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以高于第一沟道图案CH1和第二沟道图案CH2的顶表面。
第一源极/漏极图案SD1可以包括其晶格常数大于衬底100中的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，第一源极/漏极图案SD1可以在第一沟道图案CH1上施加压应力。作为示例，第二源极/漏极图案SD2可以包括用作衬底100的半导体元素(例如，Si)。
栅电极GE可以被设置为与第一有源图案AP1和第二有源图案AP2交叉，并且在第一方向D1上延伸。栅电极GE可以被布置为在第二方向D2上以第一节距P1彼此间隔开。当在平面图中观看时，栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2叠置。栅电极GE中的每一个可以包围第一沟道图案CH1和第二沟道图案CH2中的每一个的顶表面和相对的侧表面。
返回参照图2D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1上和第一沟道图案CH1的至少一个第一侧表面SW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2上和第二沟道图案CH2的至少一个第二侧表面SW2上。例如，根据一些示例实施例的晶体管可以是其中栅电极GE被设置为三维地围绕沟道图案CH1和CH2的三维场效应晶体管(例如，FinFET)。
返回参照图1和图2A至图2D，一对栅极间隔件GS可以设置在栅电极GE中的每一个的相对的侧表面上。栅极间隔件GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS的顶表面可以高于栅电极GE的顶表面。栅极间隔件GS的顶表面可以与以下将描述的第一层间绝缘层110的顶表面共面。栅极间隔件GS可以由SiCN、SiCON和SiN中的至少一种形成，或者包括它们中的至少一种。在一些示例实施例中，栅极间隔件GS可以是包括选自SiCN、SiCON和SiN的至少两种不同的材料的多层结构。
栅极封盖图案GP可以设置在栅电极GE中的每一个上。栅极封盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极封盖图案GP可以由相对于以下将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的至少一种材料形成，或者包括所述至少一种材料。例如，栅极封盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者包括它们中的至少一种。
栅极介电图案GI可以插设在栅电极GE与第一有源图案AP1之间以及栅电极GE与第二有源图案AP2之间。栅极介电图案GI可以沿着其上的栅电极GE的底表面延伸。作为示例，栅极介电图案GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧表面SW1。栅极介电图案GI可以覆盖第二沟道图案CH2的第二顶表面TS2和两个第二侧表面SW2。栅极介电图案GI可以覆盖栅电极GE(例如，见图12D)下方的器件隔离层ST的顶表面。
在一些示例实施例中，栅极介电图案GI可以由介电常数高于氧化硅层的介电常数的高k介电材料形成，或者包括所述高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铅锌铌酸盐中的至少一种。
栅电极GE可以包括第一金属和第一金属上的第二金属。第一金属可以设置在栅极介电图案GI上，并且可以与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属可以包括调整晶体管的阈值电压的功函数金属。通过调整第一金属的厚度和组成，可以实现具有期望的阈值电压的晶体管。
第一金属可以包括金属氮化物层。例如，第一金属可以包括选自由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中的至少一种金属以及氮(N)。在一些示例实施例中，第一金属还可以包括碳(C)。第一金属可以包括堆叠的多个功函数金属层。
第二金属可以包括电阻低于第一金属的电阻的金属。例如，第二金属可以包括选自由钨(W)、铝(Al)、钛(Ti)和钽(Ta)组成的组中的至少一种金属。
第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以基本与栅极封盖图案GP的顶表面和栅极间隔件GS的顶表面基本共面。第二层间绝缘层120可以设置在第一层间绝缘层110上以覆盖栅极封盖图案GP。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。在一些示例实施例中，第一层间绝缘层110至第四层间绝缘层140可以由氧化硅形成，或者包括氧化硅。
一对隔离结构DB可以设置在逻辑单元LC的在第二方向D2上彼此相对的两侧。隔离结构DB可以在第一方向D1上延伸并且与栅电极GE平行。在一些示例实施例中，彼此相邻的隔离结构DB与栅电极GE之间的节距可以等于第一节距P1。
隔离结构DB可以被设置为穿过第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。隔离结构DB可以穿过第一有源图案AP1和第二有源图案AP2中的每一个的上部分。隔离结构DB可以将逻辑单元LC的第一有源区PR和第二有源区NR与相邻的逻辑单元的有源区分离。
有源接触件AC可以被设置为穿过第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。有源接触件AC中的每一个可以设置在一对栅电极GE之间。
有源接触件AC可以是自对准接触件。例如，有源接触件AC可以使用栅极封盖图案GP和栅极间隔件GS通过自对准工艺来形成。例如，有源接触件AC可以覆盖栅极间隔件GS的侧表面的至少一部分。尽管未示出，但是在一些示例实施例中，有源接触件AC可以覆盖栅极封盖图案GP的顶表面的一部分。
硅化物图案SC可以插设在有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC可以由至少一种金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴)形成，或者包括所述至少一种金属硅化物材料。
栅极接触件GC可以被设置为穿过第二层间绝缘层120和栅极封盖图案GP并且连接到栅电极GE。当在平面图中观看时，栅极接触件GC可以设置在第一有源区PR与第二有源区NR之间。栅极接触件GC的底表面可以与栅电极GE的顶表面接触。栅极接触件GC的顶表面可以与第二层间绝缘层120的顶表面共面。
有源接触件AC和栅极接触件GC中的每一个可以包括导电图案FM和包围导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼和钴中的至少一种金属形成，或者包括所述至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧表面和底表面。阻挡图案BM可以包括金属层和金属氮化物层中的至少一个。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成或包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种形成，或者包括它们中的至少一种。
第一金属层M1可以设置在第三层间绝缘层130中。第一金属层M1可以包括第一下互连线LIL1、第二下互连线LIL2和下过孔VI。下过孔VI可以设置在第一下互连线LIL1和第二下互连线LIL2下方。
第一下互连线LIL1可以被设置为在第二方向D2上延伸，并且与逻辑单元LC交叉。第一下互连线LIL1可以用作电力线。例如，可以将漏极电压VDD或源极电压VSS施加至第一下互连线LIL1。
参照图1，在第二方向D2上延伸的第一单元边界CB1可以限定在逻辑单元LC的区中。在第二方向D2上延伸的第二单元边界CB2可以限定在逻辑单元LC的与第一单元边界CB1相对的区中。施加了漏极电压VDD(例如，电源电压)的第一下互连线LIL1可以设置在第一单元边界CB1上。施加了漏极电压VDD的第一下互连线LIL1可以沿着第一单元边界CB1或者在第二方向D2上延伸。施加了源极电压VSS(例如，接地电压)的第一下互连线LIL1可以设置在第二单元边界CB2上。施加了源极电压VSS的第一下互连线LIL1可以沿着第二单元边界CB2或者在第二方向D2上延伸。
第二下互连线LIL2可以设置在被施加有漏极电压VDD的第一下互连线LIL1与被施加有源极电压VSS的第一下互连线LIL1之间。第二下互连线LIL2可以在第二方向D2上延伸，并且可以彼此平行。当在平面图中观看时，第二下互连线LIL2可以为线形或条形图案。第二下互连线LIL2可以被布置为在第一方向D1上以第二节距P2彼此间隔开。第二节距P2可以小于第一节距P1。
第一下互连线LIL1中的每一个的线宽可以为第一宽度W1。第二下互连线LIL2中的每一个的线宽可以为第二宽度W2。第二宽度W2可以小于第一宽度W1。例如，第一宽度W1可以大于12nm。第二宽度W2可以小于12nm。
下过孔VI可以插设在第一下互连线LIL1和第二下互连线LIL2与有源接触件AC之间。下过孔VI可以插设在第二下互连线LIL2与栅极接触件GC之间。
蚀刻停止层ESL可以插设在第三层间绝缘层130与第四层间绝缘层140之间。第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括上互连线UIL。
上互连线UIL可以在第一方向D1上延伸并且可以彼此平行。当在平面图中观看时，上互连线UIL可以为线形或条形图案。上互连线UIL可以在第二方向D2上布置。
上互连线UIL可以包括线部分HEP和过孔部分VEP。线部分HEP可以设置在第四层间绝缘层140的上部分中，并且可以在第一方向D1上延伸。过孔部分VEP可以设置在第四层间绝缘层140的下部分中，并且可以从线部分HEP朝向第一金属层M1延伸。例如，过孔部分VEP可以是插设在第一金属层M1与线部分HEP之间以将它们彼此连接的过孔插塞。
线部分HEP和过孔部分VEP可以彼此连接以构成单个导电元件(例如，用作上互连线UIL)。在一些示例实施例中，构成上互连线UIL的线部分HEP和过孔部分VEP可以通过双镶嵌工艺来形成。
将参照图3更详细地描述根据一些示例实施例的第一下互连线LIL1和第二下互连线LIL2。
首先，将更详细地描述第一下互连线LIL1。第一下互连线LIL1可以包括阻挡金属图案BAP、阻挡金属图案BAP上的第一金属图案MEP1、第一金属图案MEP1上的第二金属图案MEP2和第二金属图案MEP2上的金属封盖图案CAP。
阻挡金属图案BAP的上部分可以凹陷以限定凹陷区RS。在一些示例实施例中，阻挡金属图案BAP的顶表面BAPt可以低于第三层间绝缘层130的顶表面130t。阻挡金属图案BAP可以具有‘U’形截面。
阻挡金属图案BAP可以改善第一下互连线LIL1与第三层间绝缘层130之间的粘合性质。阻挡金属图案BAP可以用作减少或防止第二金属图案MEP2中的金属元素扩散到第三层间绝缘层130中的阻挡件。阻挡金属图案BAP可以由氮化钽(TaN)、氮化钛(TiN)、氧化钽(TaO)、氧化钛(TiO)、氮化锰(MnN)和氧化锰(MnO)中的至少一种形成或包括氮化钽(TaN)、氮化钛(TiN)、氧化钽(TaO)、氧化钛(TiO)、氮化锰(MnN)和氧化锰(MnO)中的至少一种。
第一金属图案MEP1可以包括下部分LP和从下部分LP在第三方向D3上延伸的一对上部分UP。例如，第一金属图案MEP1可以具有‘U’形截面。第三层间绝缘层130的顶表面130t可以处于第一水平高度LV1。第一金属图案MEP1的上部分UP的顶表面MEP1t可以处于第二水平高度LV2。第二水平高度LV2可以低于第一水平高度LV1。第一金属图案MEP1的上部分UP可以在第一方向D1上具有第一厚度T1。
第一金属图案MEP1可以由具有相对较短的电子平均自由程(eMFP)的金属材料(例如，钌(Ru)、钴(Co)、钨(W)或钼(Mo))形成，或者包括该金属材料，以下将描述eMFP。第一金属图案MEP1可以在其具有相对小的厚度(例如，12nm或更小的第一厚度T1)时具有低电阻率性质。
第二金属图案MEP2可以设置在被第一金属图案MEP1的下部分LP和所述一对上部分UP包围的空间中。换言之，第二金属图案MEP2的底表面可以与第一金属图案MEP1的下部分LP接触。第二金属图案MEP2的两个侧表面可以分别与第一金属图案MEP1的所述一对上部分UP接触。在构成第一下互连线LIL1的金属图案中，第二金属图案MEP2可以具有最大体积。
第二金属图案MEP2可以具有弯曲的顶表面MEP2t。第二金属图案MEP2的顶表面MEP2t的最高水平高度可以处于第三水平高度LV3。第三水平高度LV3可以处于第一水平高度LV1与第二水平高度LV2之间。
第二金属图案MEP2可以由与第一金属图案MEP1的金属材料不同的金属材料形成，或者包括与第一金属图案MEP1的金属材料不同的金属材料。第二金属图案MEP2可以由具有相对长的eMFP的金属材料(例如，铜(Cu))形成，或者包括该金属材料。第二金属图案MEP2可以在其具有相对大的线宽时具有低电阻率性质。
金属封盖图案CAP可以覆盖第一金属图案MEP1的顶表面MEP1t和第二金属图案MEP2的顶表面MEP2t。金属封盖图案CAP可以被设置为具有薄且均匀的厚度。金属封盖图案CAP可以由钌(Ru)、钴(Co)和石墨烯中的至少一种形成或包括钌(Ru)、钴(Co)和石墨烯中的至少一种。
第一下互连线LIL1的顶表面LIL1t的最高水平高度可以处于第四水平高度LV4。在一些示例实施例中，第四水平高度LV4可以与第一水平高度LV1相同或基本相同。在一些示例实施例中，第四水平高度LV4可以处于第一水平高度LV1与第三水平高度LV3之间。
接下来，将更详细地描述第二下互连线LIL2。第二下互连线LIL2可以包括阻挡金属图案BAP、阻挡金属图案BAP上的第一金属图案MEP1和第一金属图案MEP1上的金属封盖图案CAP。与第一下互连线LIL1不同，可以从第二下互连线LIL2省略第二金属图案MEP2。
第二下互连线LIL2的阻挡金属图案BAP可以由与第一下互连线LIL1的阻挡金属图案BAP的材料相同的材料形成，或者包括与第一下互连线LIL1的阻挡金属图案BAP的材料相同的材料。第二下互连线LIL2的第一金属图案MEP1可以由与第一下互连线LIL1的第一金属图案MEP1的材料相同的材料形成，或者包括与第一下互连线LIL1的第一金属图案MEP1的材料相同的材料。第二下互连线LIL2的金属封盖图案CAP可以由与第一下互连线LIL1的金属封盖图案CAP的材料相同的材料形成，或者包括与第一下互连线LIL1的金属封盖图案CAP的材料相同的材料。
第二下互连线LIL2的第一金属图案MEP1可以在第一方向D1上具有第二厚度T2。第二厚度T2可以比第一厚度T1的两倍更大。在一些示例实施例中，第二厚度T2可以小于12nm。
第二下互连线LIL2的第一金属图案MEP1的顶表面MEP1t可以具有弯曲形状。第一金属图案MEP1的顶表面MEP1t的最高水平高度可以处于第二水平高度LV2。第二水平高度LV2可以低于第一水平高度LV1。第二下互连线LIL2的金属封盖图案CAP可以覆盖第一金属图案MEP1的顶表面MEP1t。
第二下互连线LIL2的顶表面LIL2t的最高水平高度可以处于第五水平高度LV5。第五水平高度LV5可以低于第一下互连线LIL1的顶表面LIL1t的第四水平高度LV4。第五水平高度LV5可以处于第一水平高度LV1与第二水平高度LV2之间。
蚀刻停止层ESL可以覆盖第一下互连线LIL1的顶表面LIL1t、第二下互连线LIL2的顶表面LIL2t和第三层间绝缘层130的顶表面130t。蚀刻停止层ESL可以填充阻挡金属图案BAP上的凹陷区RS。
上互连线UIL的过孔部分VEP可以穿过蚀刻停止层ESL，并且可以与第一下互连线LIL1的顶表面LIL1t接触。由于第一下互连线LIL1具有相对大的线宽，因此过孔部分VEP可以与第一下互连线LIL1对准而不错位。在一些示例实施例中，上互连线UIL的过孔部分VEP可以与第一下互连线LIL1的中心对准。过孔部分VEP可以具有沿着第一下互连线LIL1的顶表面LIL1t弯曲的底表面。第一下互连线LIL1上的过孔部分VEP的底表面的最低水平高度可以处于第六水平高度LV6。
上互连线UIL的过孔部分VEP可以穿过蚀刻停止层ESL，并且可以与第二下互连线LIL2的顶表面LIL2t接触。在一些示例实施例中，上互连线UIL的过孔部分VEP可以在第一方向D1上相对于第二下互连线LIL2的中心偏移。因此，过孔部分VEP可以包括与第三层间绝缘层130的顶表面130t接触的第一部分PA1和与第二下互连线LIL2的顶表面LIL2t接触的第二部分PA2。
与第一部分PA1相比，第二部分PA2可以朝第二下互连线LIL2突出或在向下方向上突出。因此，第一部分PA1和第二部分PA2可以形成楼梯结构。第一部分PA1的底表面可以高于第二部分PA2的底表面。
过孔部分VEP的第二部分PA2的底表面可以具有沿着第二下互连线LIL2的顶表面LIL2t弯曲的轮廓。过孔部分VEP的第二部分PA2的底表面的最低水平高度可以处于第七水平高度LV7。第七水平高度LV7可以低于第六水平高度LV6。
在其中过孔图案以偏移的方式形成在线宽和节距相对小的第二下互连线LIL2上的一些示例实施例中，在相邻的第二下互连线LIL2之间可以形成短路。这会导致半导体装置的故障。返回参照图2D，第二下互连线LIL2可以被形成为其顶表面低于第三层间绝缘层130的顶表面。因此，即使第二下互连线LIL2上的过孔部分VEP在第一方向D1上偏移，过孔部分VEP也可以不接触与该第二下互连线LIL2相邻的其它第二下互连线LIL2。也就是说，即使过孔部分VEP以偏移的方式形成，也可以减少或防止在相邻的第二下互连线LIL2之间形成短路。
图4是示出了根据本发明构思的一些示例实施例的用于下互连线的金属的电阻率的曲线图。详细地，图4示出了根据下互连线的线宽的金属的电阻率变化。
如图4中所示，互连线的电阻率可以根据构成互连线的金属材料的种类和互连线的线宽而变化。当互连线具有几十纳米或更小的线宽时，互连线的电阻率可以随着线宽减小而增大。由减小互连线的线宽导致的电阻率的这种增大可以是非线性的。
在其中互连线的线宽降低至特定值以下的一些示例实施例中，在eMFP彼此不同的金属材料之间可以发生电阻率反转现象。具体地，与具有12nm或更大的eMFP值的铜(Cu)相比，在具有12nm或更小的eMFP值的钌(Ru)和钴(Co)中，由减小线宽导致的电阻率增大可以更小。例如，当线具有大约12nm或更小的线宽时，包含钌或钴的线的电阻率可以低于包含铜的线的电阻率。铜、钴和钌的eMFP值在室温和大气压下可以分别为39nm、11.8nm和6.6nm。
相反，在相对大的线宽处，铜的电阻率可以低于钌和钴的电阻率。例如，当线具有大约20nm的线宽时，包含铜的线的电阻率可以低于包含钌或钴的线的电阻率。
在一些示例实施例中，参照图3和图4，由具有相对大的eMFP值的金属(例如，铜(Cu))形成的第二金属图案MEP2可以在具有相对大的线宽的第一下互连线LIL1中具有最大体积。
由具有相对小的eMFP值的金属(例如，钌或钴)形成的第一金属图案MEP1可以在具有相对小的线宽的第二下互连线LIL2中具有最大体积。
根据本发明构思的一些示例实施例，考虑到互连线的线宽和电阻率的非线性，可以选择用于互连线的金属材料以优化或减小互连线的电阻率特性。因此，可能能够改善半导体装置的操作速度和/或电特性。
图5、图7、图9和图11是示出了根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图6、图8A、图10A和图12A分别是沿图5、图7、图9和图11的线A-A’截取的截面图。图8B、图10B和图12B分别是沿图7、图9和图11的线B-B’截取的截面图。图10C和图12C分别是沿图9和图11的线C-C’截取的截面图。图10D和图12D分别是沿图9和图11的线D-D’截取的截面图。
参照图5和图6，可以提供包括第一有源区PR和第二有源区NR的衬底100。第一有源区PR和第二有源区NR可以在衬底100上限定逻辑单元LC。
可以通过使衬底100图案化来形成第一有源图案AP1和第二有源图案AP2。可以在第一有源区PR上形成第一有源图案AP1，并且可以在第二有源区NR上形成第二有源图案AP2。可以在第一有源图案AP1之间和在第二有源图案AP2之间形成第一沟槽TR1。可以通过使衬底100的位于第一有源区PR与第二有源区NR之间的一部分图案化来形成第二沟槽TR2。第二沟槽TR2可以被形成为其深度大于第一沟槽TR1的深度。
可以在衬底100上形成器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以由绝缘材料(例如，氧化硅)形成，或者包括该绝缘材料。器件隔离层ST可以凹陷以使第一有源图案AP1和第二有源图案AP2的上部分暴露。例如，第一有源图案AP1和第二有源图案AP2的上部分可以在器件隔离层ST上方竖直地突出。
参照图7、图8A和图8B，牺牲图案PP可以被形成为与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可以被形成为具有在第一方向D1上延伸的线形或条形。如图1中所示，牺牲图案PP可以被形成为在第二方向D2上以第一节距P1彼此间隔开。
详细地，牺牲图案PP的形成可以包括：在衬底100上形成牺牲层；在牺牲层上形成硬掩模图案MA；以及使用硬掩模图案MA作为蚀刻掩模使牺牲层图案化。牺牲层可以由多晶硅形成或包括多晶硅。
可以在牺牲图案PP中的每一个的两个侧表面上形成一对栅极间隔件GS。栅极间隔件GS的形成可以包括：在衬底100上共形地形成栅极间隔件层；以及各向异性地蚀刻栅极间隔件层。在一些示例实施例中，栅极间隔件层可以由SiCN、SiCON和SiN中的至少一种形成，或者包括它们中的至少一种。在一些示例实施例中，栅极间隔件层可以是包括SiCN层、SiCON层和SiN层中的至少两层的多层结构。
参照图9和图10A至图10D，可以在第一有源图案AP1的上部分中形成第一源极/漏极图案SD1。可以在牺牲图案PP中的每一个的两侧形成一对第一源极/漏极图案SD1。
详细地，可以通过使用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部分以形成第一凹部RSR1。可以在蚀刻第一有源图案AP1的上部分期间使第一有源图案AP1之间的器件隔离层ST凹陷(例如，见图10C)。
可以通过使用第一有源图案AP1的第一凹部RSR1的内侧表面作为种子层执行选择性外延生长工艺来形成第一源极/漏极图案SD1。作为形成第一源极/漏极图案SD1的结果，第一沟道图案CH1可以限定在每对第一源极/漏极图案SD1之间。在一些示例实施例中，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以包括其晶格常数大于衬底100中的半导体元素的晶格常数的半导体元素(例如，SiGe)。第一源极/漏极图案SD1中的每一个可以是包括多个半导体层的多层结构。
在一些示例实施例中，第一源极/漏极图案SD1可以在选择性外延生长工艺期间被原位掺杂。在一些示例实施例中，可以在形成第一源极/漏极图案SD1之后，将杂质注入第一源极/漏极图案SD1中。可以将第一源极/漏极图案SD1掺杂为具有第一导电类型(例如，p型)。
可以在第二有源图案AP2上形成第二源极/漏极图案SD2。可以在牺牲图案PP中的每一个的两侧形成一对第二源极/漏极图案SD2。
详细地，可以通过使用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模蚀刻第二有源图案AP2的上部分来形成第二凹部RSR2。可以通过使用第二有源图案AP2的第二凹部RSR2的内侧表面作为种子层执行选择性外延生长工艺来形成第二源极/漏极图案SD2。作为形成第二源极/漏极图案SD2的结果，第二沟道图案CH2可以限定在每对第二源极/漏极图案SD2之间。在一些示例实施例中，第二源极/漏极图案SD2可以包括用作衬底100的半导体元素(例如，Si)。可以将第二源极/漏极图案SD2掺杂为具有第二导电类型(例如，n型)。
可以通过不同的工艺顺序地形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。换言之，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以不同时形成。
参照图11和图12A至图12D，第一层间绝缘层110可以被形成为覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA以及栅极间隔件GS。在一些示例实施例中，第一层间绝缘层110可以由氧化硅形成或包括氧化硅。
可以将第一层间绝缘层110平面化以使牺牲图案PP的顶表面暴露。可以通过使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平面化。在一些示例实施例中，可以执行平面化工艺以完全去除硬掩模图案MA。因此，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面。
牺牲图案PP可以分别用栅电极GE替代。例如，可以选择性地去除被暴露的牺牲图案PP。作为去除牺牲图案PP的结果，可以形成空的空间。可以在所述空的空间中的每一个中形成栅极介电图案GI、栅电极GE和栅极封盖图案GP。栅电极GE可以包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以由能够调整晶体管的阈值电压的功函数金属形成，第二金属图案可以由其电阻低的金属材料形成。
可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以由氧化硅形成或包括氧化硅。有源接触件AC可以被形成为穿过第二层间绝缘层120和第一层间绝缘层110，并且电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可以被形成为穿过第二层间绝缘层120和栅极封盖图案GP，并且电连接到栅电极GE。
可以沿着逻辑单元LC的在第二方向D2上彼此相对的两侧形成一对隔离结构DB。隔离结构DB可以被形成为与形成在逻辑单元LC的所述两侧的栅电极GE叠置。例如，隔离结构DB的形成可以包括：形成通过第一层间绝缘层110和第二层间绝缘层120以及栅电极GE延伸到第一有源图案AP1和第二有源图案AP2中的孔；以及随后用绝缘层填充该孔。
返回参照图1和图2A至图2D，可以在第二层间绝缘层120上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。第一金属层M1的形成可以包括：形成第一下互连线LIL1、第二下互连线LIL2和下过孔VI。
可以在第一金属层M1上形成蚀刻停止层ESL。可以在蚀刻停止层ESL上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。第二金属层M2的形成可以包括：形成上互连线UIL。可以通过双镶嵌工艺来形成上互连线UIL。
图13至图19是示出了根据本发明构思的一些示例实施例的形成下互连线的方法并且具体示出了图2D的部分M和N的放大截面图。在下文中，将参照图13至图19更详细地描述根据本发明构思的一些示例实施例的形成第一下互连线LIL1和第二下互连线LIL2的方法。
参照图13，可以通过使第三层间绝缘层130的上部分图案化来形成第一布线孔ILH1和第二布线孔ILH2。第一布线孔ILH1和第二布线孔ILH2中的每一个可以是在第二方向D2上延伸的线形沟槽。第一布线孔ILH1和第二布线孔ILH2可以限定其中将形成第一下互连线LIL1和第二下互连线LIL2的区。
第一布线孔ILH1可以在第一方向D1上具有第一宽度W1。第二布线孔ILH2可以在上第一方向D1具有第二宽度W2。第一宽度W1可以大于第二宽度W2。
参照图14，可以在第一布线孔ILH1和第二布线孔ILH2中顺序地形成阻挡层BAL和第一金属层MEL1。阻挡层BAL可以被形成为具有薄且均匀的厚度。可以使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺来形成阻挡层BAL。
阻挡层BAL可以用作允许在后续步骤中将形成在其上的第一金属层MEL1稳定地附着于此的粘合层。阻挡层BAL可以由氮化钽(TaN)、氮化钛(TiN)、氧化钽(TaO)、氧化钛(TiO)、氮化锰(MnN)和氧化锰(MnO)中的至少一种形成，或者包括它们中的至少一种。
可以在阻挡层BAL上共形地形成第一金属层MEL1。可以使用ALD或CVD工艺来形成第一金属层MEL1。第一金属层MEL1可以被形成为部分地填充第一布线孔ILH1以及完全填充第二布线孔ILH2。
例如，第一金属层MEL1可以被形成为在第一布线孔ILH1的内侧表面上在第一方向D1上具有第三厚度T3。第二布线孔ILH2的内侧表面上的第一金属层MEL1可以在第一方向D1上具有第二厚度T2。第三厚度T3可以大于第二厚度T2的一半。
第一金属层MEL1可以由具有相对小的eMFP值的金属材料(例如，钌(Ru)、钴(Co)、钨(W)或钼(Mo))形成，或者包括该金属材料。填充第二布线孔ILH2的第一金属层MEL1可以在其具有相对小的厚度(例如，第二厚度T2，或者12nm或更小)时具有低电阻率性质。
在形成第一金属层MEL1之后，可以对第一金属层MEL1执行热处理工艺。可以通过热处理工艺进一步降低第一金属层MEL1的电阻率。
参照图15，可以对第一金属层MEL1执行蚀刻处理WE以各向同性低减小第一金属层MEL1的厚度。在一些示例实施例中，蚀刻处理WE可以包括各向同性蚀刻工艺(例如，湿法蚀刻工艺)。在一些示例实施例中，可以使用干法蚀刻工艺来执行蚀刻处理WE。
作为蚀刻处理WE的结果，可以减小第一金属层MEL1在第一布线孔ILH1中的总厚度。例如，第一金属层MEL1在第一布线孔ILH1的内侧表面上的厚度可以从第三厚度T3减小至第一厚度T1。换言之，可以减小第一金属层MEL1在第一布线孔ILH1中的体积。
在蚀刻处理WE期间，在位于第三层间绝缘层130上的区中，第二布线孔ILH2上的第一金属层MEL1的厚度可以减小，但是第二布线孔ILH2中的第一金属层MEL1可以不受蚀刻处理WE的影响。第二布线孔ILH2的内侧表面上的第一金属层MEL1可以维持为第二厚度T2。换言之，蚀刻处理WE可以减小第一金属层MEL1在第一布线孔ILH1中的体积，但是可以不导致第一金属层MEL1在第二布线孔ILH2中的体积变化。
参照图16，可以在第一金属层MEL1上形成第二金属层MEL2。第二金属层MEL2可以被形成为完全填充第一布线孔ILH1。由于已经用第一金属层MEL1填充第二布线孔ILH2，因此，可以不在第二布线孔ILH2中形成第二金属层MEL2。可以使用回流工艺或电镀工艺来形成第二金属层MEL2。
第二金属层MEL2可以由与第一金属层MEL1的金属材料不同的金属材料形成，或者包括与第一金属层MEL1的金属材料不同的金属材料。第二金属层MEL2可以由具有相对大的eMFP的金属材料(例如，铜(Cu))形成，或者包括该金属材料。作为上述蚀刻处理WE的结果，可以使填充第一布线孔ILH1的第二金属层MEL2的体积最大化。填充相对大的宽度的第一布线孔ILH1的第二金属层MEL2可以具有低电阻率性质。
参照图17，可以执行平面化工艺(例如，CMP工艺)直到第三层间绝缘层130的顶表面暴露于外部。因此，可以分别由阻挡层BAL、第一金属层MEL1和第二金属层MEL2形成阻挡金属图案BAP、第一金属图案MEP1和第二金属图案MEP2。
在平面化工艺期间，第一金属图案MEP1可以比第二金属图案MEP2凹陷得更多。在平面化工艺之后，第一金属图案MEP1的顶表面的最高水平高度可以位于第二水平高度LV2。第二金属图案MEP2的顶表面的最高水平高度可以位于第三水平高度LV3。第三水平高度LV3可以高于第二水平高度LV2。第三水平高度LV3可以低于第三层间绝缘层130的顶表面的第一水平高度LV1。
参照图18，可以执行蚀刻处理以使阻挡金属图案BAP选择性地凹陷。由于阻挡金属图案BAP的选择性的凹陷，可以在第三层间绝缘层130与第一金属图案MEP1之间形成凹陷区RS。
参照图19，可以在第一金属图案MEP1和第二金属图案MEP2的顶表面上选择性地形成金属封盖图案CAP。可以使用选择性原子层沉积工艺或选择性化学气相沉积工艺来形成金属封盖图案CAP。金属封盖图案CAP可以由钌(Ru)、钴(Co)和石墨烯中的至少一种形成，或者包括它们中的至少一种。
图20是示出了根据本发明构思的一些示例实施例的下互连线并具体示出了图2D的部分M和N的放大截面图。为了简要描述，先前参照图3描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图20，第一下互连线LIL1的第一金属图案MEP1可以具有第三厚度T3。第三厚度T3可以大于第二下互连线LIL2的第一金属图案MEP1的第二厚度T2的一半。根据一些示例实施例，可以通过省略参照图15描述的蚀刻处理WE来形成第一下互连线LIL1的第一金属图案MEP1。
在一些示例实施例中，第一下互连线LIL1的第一金属图案MEP1可以具有弯曲的顶表面。在第一下互连线LIL1中，第一金属图案MEP1的体积可以大于第二金属图案MEP2的体积。
图21是示出了根据本发明构思的一些示例实施例的下互连线的截面图。参照图21，除了第一下互连线LIL1和第二下互连线LIL2之外，下互连线还可以包括第三下互连线LIL3。第三下互连线LIL3的线宽可以为第三宽度W3。第三宽度W3可以大于第一下互连线LIL1的第一宽度W1。换言之，根据本发明构思的一些示例实施例，半导体装置的下互连线可以具有各种线宽。
第二金属图案MEP2在第三下互连线LIL3中的体积比可以大于第二金属图案MEP2在第一下互连线LIL1中的体积比。这里，所述体积比可以是第二金属图案的体积与下互连线的总体积之比。
根据本发明构思的一些示例实施例，如果下互连线的线宽增大，则设置在下互连线中并且具有大的eMFP值的金属材料的体积比可以增大。因此，即使下互连线的线宽增大，下互连线也可以具有低电阻。
图22是示出了根据本发明构思的一些示例实施例的第一下互连线的截面图。参照图22，第一下互连线LIL1可以包括线部分HEP和过孔部分VEP。根据一些示例实施例的第一下互连线LIL1的过孔部分VEP可以与根据图2C的下过孔VI对应。例如，根据一些示例实施例的第一下互连线LIL1可以包括通过双镶嵌工艺形成并构成单个导电结构的互连线和过孔插塞。
过孔部分VEP可以设置在线部分HEP的下部分LP下方。过孔部分VEP可以包括阻挡金属图案BAP和第一金属图案MEP1。过孔部分VEP在第一方向D1上的厚度可以为第四厚度T4。第四厚度T4可以大于第一厚度T1。例如，第四厚度T4可以小于或等于12nm。由于过孔部分VEP由具有相对低的eMFP的金属材料形成，因此过孔部分VEP的电阻可以减小。
图23A至图23D是分别沿图1的线A-A’、线B-B’、线C-C’和线D-D’截取的以示出根据本发明构思的一些示例实施例的半导体装置的截面图。为了简要描述，先前参照图1和图2A至图2D描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图1和图23A至图23D，可以提供包括第一有源区PR和第二有源区NR的衬底100。器件隔离层ST可以设置在衬底100上。器件隔离层ST可以将第一有源图案AP1和第二有源图案AP2限定在衬底100的上部分中。第一有源图案AP1和第二有源图案AP2可以分别限定在第一有源区PR和第二有源区NR上。
第一有源图案AP1可以包括竖直地堆叠在衬底100上的第一沟道图案CH1。堆叠的第一沟道图案CH1可以在第三方向D3上彼此间隔开。当在平面图中观看时，堆叠的第一沟道图案CH1可以彼此叠置。第二有源图案AP2可以包括竖直地堆叠在衬底100上的第二沟道图案CH2。堆叠的第二沟道图案CH2可以在第三方向D3上彼此间隔开。当在平面图中观看时，堆叠的第二沟道图案CH2可以彼此叠置。第一沟道图案CH1和第二沟道图案CH2可以由硅(Si)、锗(Ge)、硅锗(SiGe)中的至少一种形成，或者包括它们中的至少一种。
第一有源图案AP1还可以包括第一源极/漏极图案SD1。堆叠的第一沟道图案CH1可以插设在相邻的每对第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以将相邻的每对第一源极/漏极图案SD1彼此连接。
第二有源图案AP2还可以包括第二源极/漏极图案SD2。堆叠的第二沟道图案CH2可以插设在相邻的每对第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以将相邻的每对第二源极/漏极图案SD2彼此连接。
栅电极GE可以被设置为在第一方向D1上延伸，并且与第一沟道图案CH1和第二沟道图案CH2交叉。当在平面图中观看时，栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2叠置。一对栅极间隔件GS可以设置在栅电极GE的两个侧表面上。栅极封盖图案GP可以设置在栅电极GE上。
栅电极GE可以被设置为围绕第一沟道图案CH1和第二沟道图案CH2(例如，见图23D)中的每一个。栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1上、至少一个第一侧表面SW1上和第一底表面BS1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2上、至少一个第二侧表面SW2上和第二底表面BS2上。换言之，栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一个的顶表面、底表面和两个侧表面。根据一些示例实施例的晶体管可以是三维场效应晶体管(例如，多桥通道场效应晶体管(MBCFET))，其中，栅电极GE被设置为三维地围绕沟道图案CH1和CH2。
栅极介电图案GI可以设置在第一沟道图案CH1和第二沟道图案CH2中的每一个与栅电极GE之间。栅极介电图案GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一个。
在第二有源区NR上，绝缘图案IP可以插设在栅极介电图案GI与第二源极/漏极图案SD2之间。栅电极GE可以通过栅极介电图案GI和绝缘图案IP与第二源极/漏极图案SD2间隔开。相反，在第一有源区PR上，可以省略绝缘图案IP。
第一层间绝缘层110和第二层间绝缘层120可以被设置为覆盖衬底100。有源接触件AC可以被设置为穿过第一层间绝缘层110和第二层间绝缘层120，并且可以分别连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可以被设置为穿过第二层间绝缘层120和栅极封盖图案GP，并且可以连接到栅电极GE。
第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。第一金属层M1可以设置在第三层间绝缘层130中。第二金属层M2可以设置在第四层间绝缘层140中。第一金属层M1和第二金属层M2可以与参照图1和图2A至图2D描述的先前的示例实施例中的第一金属层M1和第二金属层M2相同或基本相同。
在根据本发明构思的一些示例实施例的半导体装置中，考虑到互连线的线宽和电阻率的非线性，可以选择用于互连线的金属材料来优化或减小互连线的电阻率特性。可以将线宽和节距小的互连线形成为其顶表面低于层间绝缘层的顶表面，因此，可以减少或防止当过孔以偏移方式形成时可能发生的短路问题。因此，可以改善半导体装置的电特性。
尽管已经具体示出并描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在此做出形式上和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
晶体管，其位于衬底上；
第一层间绝缘层，其位于所述晶体管上；
位于所述第一层间绝缘层的上部分中的第一下互连线和第二下互连线；以及
分别位于所述第一下互连线和所述第二下互连线上的第一过孔和第二过孔，
其中，所述第一下互连线的线宽大于所述第二下互连线的线宽，
所述第一下互连线和所述第二下互连线中的每一个包括第一金属图案，
所述第一下互连线还包括第二金属图案，所述第二金属图案位于所述第一金属图案上并包含与所述第一金属图案的金属材料不同的金属材料，
所述第二金属图案不存在于所述第二下互连线中，
所述第二过孔包括第一部分和第二部分，所述第一部分与所述第一层间绝缘层的顶表面接触，所述第二部分与所述第二下互连线的顶表面接触，并且
所述第二部分的底表面的最低水平高度低于所述第一过孔的底表面的最低水平高度。
2.根据权利要求1所述的半导体装置，其中，所述第二下互连线的顶表面的最高水平高度低于所述第一下互连线的顶表面的最高水平高度。
3.根据权利要求1所述的半导体装置，其中，所述第一金属图案包括其电子平均自由程小于12nm的金属材料，并且
所述第二金属图案包括其电子平均自由程大于12nm的金属材料。
4.根据权利要求3所述的半导体装置，其中，所述第一金属图案包括钌(Ru)、钴(Co)、钨(W)或钼(Mo)，并且
所述第二金属图案包括铜(Cu)。
5.根据权利要求1所述的半导体装置，其中，所述第二金属图案在所述第一下互连线中具有最大体积，并且
所述第一金属图案在所述第二下互连线中具有最大体积。
6.根据权利要求1所述的半导体装置，其中，所述第一下互连线的第一金属图案的上部分在水平方向上的厚度为第一厚度，
所述第二下互连线的第一金属图案在所述水平方向上的厚度为第二厚度，并且
所述第二厚度比所述第一厚度的两倍更大。
7.根据权利要求1所述的半导体装置，其中，所述第一下互连线的第一金属图案包括下部分和从所述下部分竖直地延伸的一对上部分，并且
所述第一下互连线的第二金属图案处于由所述下部分和该对上部分包围的空间中。
8.根据权利要求1所述的半导体装置，其中，所述第一下互连线和所述第二下互连线中的每一个还包括位于所述第一层间绝缘层与所述第一金属图案之间的阻挡金属图案，并且
所述阻挡金属图案的上部分凹陷以限定所述第一层间绝缘层与所述第一金属图案之间的凹陷区。
9.根据权利要求1所述的半导体装置，其中，所述第一下互连线还包括金属封盖图案，所述金属封盖图案覆盖所述第一金属图案的顶表面和所述第二金属图案的顶表面，并且
所述金属封盖图案包括钌(Ru)、钴(Co)或石墨烯。
10.根据权利要求1所述的半导体装置，还包括：
第二层间绝缘层，其位于所述第一层间绝缘层上；以及
上互连线，其位于所述第二层间绝缘层中，
其中，所述上互连线中的每一个包括在水平方向上延伸的线部分和位于所述线部分下方的过孔部分，
所述上互连线包括第一上互连线和第二上互连线，
所述第一上互连线的过孔部分构成所述第一过孔，并且
所述第二上互连线的过孔部分构成所述第二过孔。
11.根据权利要求1所述的半导体装置，其中，所述晶体管包括以第一节距布置的栅电极，
所述第二下互连线以第二节距布置，并且
所述第二节距小于所述第一节距。
12.根据权利要求1所述的半导体装置，其中，所述第一下互连线包括过孔部分作为所述第一下互连线的下部分，并且
所述第二金属图案不存在于所述过孔部分中。
13.一种半导体装置，包括：
晶体管，其位于衬底上；
第一层间绝缘层，其位于所述晶体管上；以及
位于所述第一层间绝缘层的上部分中的第一下互连线和第二下互连线，
其中，所述第一下互连线的线宽大于所述第二下互连线的线宽，
所述第一下互连线和所述第二下互连线中的每一个包括第一金属图案，
所述第一下互连线还包括第二金属图案，所述第二金属图案位于所述第一金属图案上并包含与所述第一金属图案的金属材料不同的金属材料，
所述第二金属图案在所述第一下互连线中具有最大体积，
所述第一金属图案在所述第二下互连线中具有最大体积，
所述第二下互连线的顶表面的最高水平高度低于所述第一下互连线的顶表面的最高水平高度，并且
所述第一下互连线的第二金属图案的顶表面高于所述第一下互连线的第一金属图案的顶表面。
14.根据权利要求13所述的半导体装置，其中，所述第二金属图案不存在于所述第二下互连线中。
15.根据权利要求13所述的半导体装置，还包括位于所述第一层间绝缘层的上部分中的第三下互连线，
其中，所述第三下互连线的线宽大于所述第一下互连线的线宽，
所述第三下互连线包括所述第一金属图案和所述第二金属图案，并且
所述第二金属图案在所述第三下互连线中的体积比大于所述第二金属图案在所述第一下互连线中的体积比。
16.根据权利要求13所述的半导体装置，其中，所述第一金属图案包括其电子平均自由程小于12nm的金属材料，并且
所述第二金属图案包括其电子平均自由程大于12nm的金属材料。
17.根据权利要求13所述的半导体装置，其中，所述第一下互连线的第一金属图案的上部分在水平方向上的厚度为第一厚度，
所述第二下互连线的第一金属图案在所述水平方向上的厚度为第二厚度，并且
所述第二厚度比所述第一厚度的两倍更大。
18.根据权利要求13所述的半导体装置，还包括：
第二层间绝缘层，其位于所述第一层间绝缘层上；以及
所述第二层间绝缘层中的第一上互连线和第二上互连线，
其中，所述第一上互连线和所述第二上互连线中的每一个包括在水平方向上延伸的线部分和位于所述线部分下方的过孔部分，
所述第一上互连线的过孔部分与所述第一下互连线的顶表面接触，
所述第二上互连线的过孔部分与所述第二下互连线的顶表面接触，并且
所述第二上互连线的过孔部分的底表面的最低水平高度低于所述第一上互连线的过孔部分的底表面的最低水平高度。
19.一种半导体装置，包括：
衬底，其包括有源区；
器件隔离层，其位于所述有源区上以限定有源图案，所述器件隔离层覆盖所述有源图案中的每一个的侧表面的下部分，所述有源图案中的每一个的上部分突出至所述器件隔离层上方；
位于所述有源图案中的每一个的上部分中的一对源极/漏极图案；
位于该对源极/漏极图案之间的沟道图案；
栅电极，其与所述沟道图案交叉并在第一方向上延伸；
栅极间隔件，其位于所述栅电极的两侧并与所述栅电极一同在所述第一方向上延伸；
栅极介电图案，其位于所述栅电极与所述沟道图案之间以及所述栅电极与所述栅极间隔件之间；
栅极封盖图案，其位于所述栅电极的顶表面上并与所述栅电极一同在所述第一方向上延伸；
第一层间绝缘层，其位于所述栅极封盖图案上；
有源接触件，其穿过所述第一层间绝缘层并电连接到所述源极/漏极图案中的至少一个；
第一金属层，其位于所述第一层间绝缘层上的第二层间绝缘层中；以及
第二金属层，其位于所述第二层间绝缘层上的第三层间绝缘层中，
其中，所述第一金属层包括第一下互连线和第二下互连线，所述第一下互连线和所述第二下互连线在与所述第一方向交叉的第二方向上延伸，并且所述第一下互连线和所述第二下互连线中的至少一个电连接到所述有源接触件，
所述第二金属层包括第一上互连线和第二上互连线，所述第一上互连线和所述第二上互连线通过第一过孔和第二过孔分别电连接到所述第一下互连线和所述第二下互连线，
所述第一下互连线的线宽大于所述第二下互连线的线宽，
所述第一下互连线和所述第二下互连线中的每一个包括第一金属图案，
所述第一下互连线还包括第二金属图案，所述第二金属图案设置在所述第一金属图案上并包含与所述第一金属图案的金属材料不同的金属材料，
所述第二金属图案不存在于所述第二下互连线中，
所述第二过孔包括第一部分和第二部分，所述第一部分与所述第二层间绝缘层的顶表面接触，所述第二部分与所述第二下互连线的顶表面接触，并且
所述第二部分的底表面的最低水平高度低于所述第一过孔的底表面的最低水平高度。
20.根据权利要求19所述的半导体装置，其中，所述第一金属图案包括其电子平均自由程小于12nm的金属材料，并且
所述第二金属图案包括其电子平均自由程大于12nm的金属材料。
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