JP2020010036A - 半導体素子 - Google Patents

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元 洪 金
完 敦 金
Wan-Don Kim
完 敦 金
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ヒョン ジュン ベク，
尚 鎮 玄
Sangjin Hyun
尚 鎮 玄
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Abstract

【課題】電気的特性を向上させた半導体素子を提供する。【解決手段】本発明の半導体素子は、活性パターンを含む基板と、活性パターンを横切るゲート電極と、活性パターンとゲート電極との間に介在する強誘電体パターンと、を有し、ゲート電極は、強誘電体パターン上の仕事関数金属パターンと、仕事関数金属パターンの上部に定義されたリセスを満たす電極パターンと、を含み、強誘電体パターンの最上部の上面は、リセスの底よりも低い。【選択図】図２Ａ

Description

本発明は、半導体素子に関し、より詳細には、電界効果トランジスタを含む半導体素子に関する。
半導体素子は、ＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）が次第に縮小されることによって、ＭＯＳ電界効果トランジスタのサイズの縮小（ｓｃａｌｅ ｄｏｗｎ）も次第に加速化されている。ＭＯＳ電界効果トランジスタのサイズの縮小に応じて半導体素子の動作特性が低下することがある。従って、半導体素子の高集積化に応じる限界を克服しながら、より優れた性能の半導体素子を形成するための多様な方法が研究されている。
米国特許第９，２９９，６１９号明細書 米国特許第９，８６５，７０３号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、電気的特性を向上させた半導体素子を提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体素子は、活性パターンを含む基板と、前記活性パターンを横切るゲート電極と、前記活性パターンと前記ゲート電極との間に介在する強誘電体パターンと、を有し、前記ゲート電極は、前記強誘電体パターン上の仕事関数金属パターンと、前記仕事関数金属パターンの上部に定義されたリセスを満たす電極パターンと、を含み、前記強誘電体パターンの最上部の上面は、前記リセスの底よりも低い。
上記目的を達成するためになされた本発明の他の態様による半導体素子は、第１活性パターン及び第２活性パターンを含む基板と、前記第１活性パターン及び第２活性パターンを横切るゲート電極と、前記第１活性パターン及び第２活性パターンと前記ゲート電極との間に介在する強誘電体パターンと、を有し、前記ゲート電極は、前記強誘電体パターン上の仕事関数金属パターンと、前記仕事関数金属パターンの上部に定義されたリセスを満たす電極パターンと、を含み、前記第１活性パターン上の前記リセスの底と前記強誘電体パターンの最上部の上面との高さの差は、前記第２活性パターン上の前記リセスの底と前記強誘電体パターンの最上部の上面との高さの差と異なる。
上記目的を達成するためになされた本発明の更に他の態様による半導体素子は、活性パターンを含む基板と、前記活性パターンを横切るゲート電極と、前記ゲート電極の側壁上のゲートスペーサーと、前記活性パターンと前記ゲート電極との間に介在する強誘電体パターンと、を有し、前記強誘電体パターンは、前記活性パターンの上面上の第１部分、及び前記第１部分から前記ゲートスペーサーの内側壁に沿って垂直に延長された第２部分を含み、前記ゲート電極は、前記強誘電体パターン上の第１仕事関数金属パターン及び前記第１仕事関数金属パターン上の第２仕事関数金属パターンを含み、前記第２仕事関数金属パターンは、前記第２部分の上面を覆う。
本発明による半導体素子によれば、トランジスタの閾値電圧スイング（Ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）特性を向上させ、動作電圧を減少させることができる。
本発明の一実施形態による半導体素子を説明するための平面図である。 図１のＡ−Ａ’線に沿う断面図である。 図１のＢ−Ｂ’線に沿う断面図である。 図１のＣ−Ｃ’線に沿う断面図である。 図１のＤ−Ｄ’線に沿う断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。 図３のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。 図５のＡ−Ａ’線に沿う断面図である。 図５のＢ−Ｂ’線に沿う断面図である。 図５のＣ−Ｃ’線に沿う断面図である。 図５のＤ−Ｄ’線に沿う断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。 図７のＡ−Ａ’線に沿う断面図である。 図７のＢ−Ｂ’線に沿う断面図である。 図７のＣ−Ｃ’線に沿う断面図である。 図７のＤ−Ｄ’線に沿う断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。 図９のＡ−Ａ’線に沿う断面図である。 図９のＢ−Ｂ’線に沿う断面図である。 図９のＣ−Ｃ’線に沿う断面図である。 図９のＤ−Ｄ’線に沿う断面図である。 強誘電体パターン及びゲート電極を形成する方法を説明するための図面であって、図９のＡ−Ａ’線に沿う断面図である。 強誘電体パターン及びゲート電極を形成する方法を説明するための図面であって、図９のＡ−Ａ’線に沿う断面図である。 強誘電体パターン及びゲート電極を形成する方法を説明するための図面であって、図９のＡ−Ａ’線に沿う断面図である。 本発明の他の実施形態による半導体素子を説明するための図面であって、図１のＡ−Ａ’線に沿う断面図である。 本発明の他の実施形態による半導体素子を説明するための図面であって、各々図１のＢ−Ｂ’線に沿う断面図である。 本発明の他の実施形態による半導体素子を説明するための図面であって、各々図１のＣ−Ｃ’線に沿う断面図である。 本発明の更に他の実施形態による半導体素子を説明するための平面図である。 図１５のＡ−Ａ’線に沿う断面図である。 図１５のＢ−Ｂ’線に沿う断面図である。 図１５のＣ−Ｃ’線に沿う断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態による半導体素子を説明するための平面図である。図２Ａ〜図２Ｄは、各々図１のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、及びＤ−Ｄ’線に沿う断面図である。
図１及び図２Ａ〜図２Ｄを参照すると、ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲを含む基板１００が提供される。基板１００は、シリコン、ゲルマニウム、シリコン−ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板である。一例として、基板１００はシリコン基板である。
一実施形態として、ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲは半導体素子のロジック回路を構成するロジックトランジスタが配置されるロジックセル領域である。一例として、基板１００のロジックセル領域上にロジック回路を構成するロジックトランジスタが配置される。ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲはロジックトランジスタの中の一部を含む。
基板１００の上部に形成された第２トレンチＴＲ２によってＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲが定義される。ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲの間に第２トレンチＴＲ２が位置する。ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲは第２トレンチＴＲ２を介して第１方向Ｄ１に互いに離隔される。ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲの各々は第１方向Ｄ１に交差する第２方向Ｄ２に延長される。
ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲ上に各々第１活性パターンＡＰ１及び第２活性パターンＡＰ２が提供される。第１及び第２活性パターン（ＡＰ１、ＡＰ２）は第２方向Ｄ２に延長される。第１及び第２活性パターン（ＡＰ１、ＡＰ２）は、基板１００の一部として、垂直に突出する部分である。互いに隣接する第１活性パターンＡＰ１の間及び互いに隣接する第２活性パターンＡＰ２の間に第１トレンチＴＲ１が定義される。第１トレンチＴＲ１は第２トレンチＴＲ２よりも浅い。
素子分離膜ＳＴが第１及び第２トレンチ（ＴＲ１、ＴＲ２）を満たす。素子分離膜ＳＴはシリコン酸化膜を含み得る。第１及び第２活性パターン（ＡＰ１、ＡＰ２）の上部は素子分離膜ＳＴ上に垂直に突出する（図２Ｃ参照）。第１及び第２活性パターン（ＡＰ１、ＡＰ２）の上部の各々はフィン（Ｆｉｎ）形状を有する。素子分離膜ＳＴは第１及び第２活性パターン（ＡＰ１、ＡＰ２）の上部を覆わない。素子分離膜ＳＴは第１及び第２活性パターン（ＡＰ１、ＡＰ２）の下部側壁を覆う。
第１活性パターンＡＰ１の上部に第１ソース／ドレーンパターンＳＤ１が提供される。第１ソース／ドレーンパターンＳＤ１は第１導電形（例えば、ｐ形）の不純物領域である。一対の第１ソース／ドレーンパターンＳＤ１の間に第１チャンネル領域ＣＨ１が介在する。第２活性パターンＡＰ２の上部に第２ソース／ドレーンパターンＳＤ２が提供される。第２ソース／ドレーンパターンＳＤ２は第２導電形（例えば、ｎ形）の不純物領域である。一対の第２ソース／ドレーンパターンＳＤ２の間に第２チャンネル領域ＣＨ２が介在する。
第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）は選択的エピタキシァル成長工程で形成されたエピタキシァルパターンである。第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）の上面は第１及び第２チャンネル領域（ＣＨ１、ＣＨ２）の上面よりも更に高いレベルに位置する。一例として、第１ソース／ドレーンパターンＳＤ１は基板１００の半導体元素の格子常数よりも大きい格子常数を有する半導体元素（例えば、ＳｉＧｅ）を含む。従って、第１ソース／ドレーンパターンＳＤ１は第１チャンネル領域ＣＨ１に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を提供することができる。一例として、第２ソース／ドレーンパターンＳＤ２は基板１００と同一の半導体元素（例えば、Ｓｉ）を含む。
第１及び第２活性パターン（ＡＰ１、ＡＰ２）を横切って第１方向Ｄ１に延長されるゲート電極ＧＥが提供される。ゲート電極ＧＥは第２方向Ｄ２に互いに離隔される。ゲート電極ＧＥは第１及び第２チャンネル領域（ＣＨ１、ＣＨ２）に垂直方向（第３方向）に重畳する。各々のゲート電極ＧＥは、第１及び第２チャンネル領域（ＣＨ１、ＣＨ２）の各々の上面及び両側壁を囲む（図２Ｃ参照）。
ゲート電極ＧＥの各々の両側壁上に一対のゲートスペーサーＧＳが配置される。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延長される。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面よりも高い。ゲートスペーサーＧＳの上面は後述する第１層間絶縁膜１１０の上面と共面をなす。ゲートスペーサーＧＳは、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも１つを含む。他の例として、ゲートスペーサーＧＳは、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも２つからなる多重膜（ｍｕｌｔｉ−ｌａｙｅｒ）を含む。
各々のゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供される。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１方向Ｄ１に延長される。ゲートキャッピングパターンＧＰは後述する第１及び第２層間絶縁膜（１１０、１２０）に対してエッチング選択性がある物質を含む。具体的に、ゲートキャッピングパターンＧＰは、ＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも１つを含む。
ゲート電極ＧＥと第１活性パターンＡＰ１との間及びゲート電極ＧＥと第２活性パターンＡＰ２との間に強誘電体パターンＦＥが介在する。強誘電体パターンＦＥは、その上のゲート電極ＧＥの底面に沿って延長される。一例として、強誘電体パターンＦＥは、第１チャンネル領域ＣＨ１の上面及び両側壁を覆う。強誘電体パターンＦＥは、第２チャンネル領域ＣＨ２の上面及び両側壁を覆う。強誘電体パターンＦＥは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆う（図２Ｃ参照）。
図２Ａ及び図２Ｂを再び参照すると、強誘電体パターンＦＥは、第１及び第２チャンネル領域（ＣＨ１、ＣＨ２）の各々の上面上の第１部分Ｐ１、及び第１部分Ｐ１から垂直に延長された第２部分Ｐ２を含む。第２部分Ｐ２はゲートスペーサーＧＳの内側壁に沿って垂直に（即ち、第３方向Ｄ３）延長される。第２部分Ｐ２の上面ＦＥｔはゲート電極ＧＥの上面よりも低い。
本発明による強誘電体パターンＦＥはネガティブキャパシター（負のキャパシター）として機能することができる。例えば、外部電圧が強誘電体パターンＦＥに印加されると、強誘電体パターンＦＥ内部のダイポール（ｄｉｐｏｌｅｓ）の移動によって初期極性状態から他の状態への位相変化による負のキャパシタンス効果（ｎｅｇａｔｉｖｅ ｃａｐａｃｉｔａｎｃｅ ｅｆｆｅｃｔ）が発生する。この場合、強誘電体パターンＦＥを含む本発明のトランジスタの全体キャパシタンスが増加する。従ってトランジスタの閾値電圧スイング（Ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）特性を向上させ、動作電圧を減少させることができる。
強誘電体パターンＦＥは、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びランタン（Ｌａ）の中の少なくとも１つがドーピングされた（又は含有された）ハフニウム酸化物を含み得る。ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びランタン（Ｌａ）の中の少なくとも１つが所定の比率でハフニウム酸化物にドーピングされることによって、強誘電体パターンＦＥの少なくとも一部は斜方晶の結晶構造（Ｏｒｔｈｏｒｈｏｍｂｉｃ ｃｒｙｓｔａｌ ｓｔｒｕｃｔｕｒｅ）を有することができる。強誘電体パターンＦＥの少なくとも一部が斜方晶の結晶構造を有する場合、負のキャパシタンス効果が発生する。強誘電体パターンＦＥ内で斜方晶の結晶構造を有する部分の体積比率は１０％〜５０％である。
強誘電体パターンＦＥにジルコニウムがドーピングされたハフニウム酸化物（ＺｒＨｆＯ）を含む場合、全体Ｚｒ及びＨｆ原子の中のＺｒ原子の比率（Ｚｒ／（Ｈｆ＋Ｚｒ））は４５ａｔ％〜５５ａｔ％である。強誘電体パターンＦＥにシリコンがドーピングされたハフニウム酸化物（ＳｉＨｆＯ）を含む場合、全体Ｓｉ及びＨｆ原子の中のＳｉ原子の比率（Ｓｉ／（Ｈｆ＋Ｓｉ））は４ａｔ％〜６ａｔ％である。強誘電体パターンＦＥにアルミニウムがドーピングされたハフニウム酸化物（ＡｌＨｆＯ）を含む場合、全体Ａｌ及びＨｆ原子の中のＡｌ原子の比率（Ａｌ／（Ｈｆ＋Ａｌ））は５ａｔ％〜１０ａｔ％である。強誘電体パターンＦＥにランタンがドーピングされたハフニウム酸化物（ＬａＨｆＯ）を含む場合、全体Ｌａ及びＨｆ原子の中のＬａ原子の比率（Ｌａ／（Ｈｆ＋Ｌａ））は５ａｔ％〜１０ａｔ％である。
図１及び図２Ａ〜図２Ｄを再び参照すると、各々のゲート電極ＧＥは、順次的に積層された第１仕事関数金属パターンＷＦ１、第２仕事関数金属パターンＷＦ２、バリアーパターンＢＭ、及び電極パターンＥＬを含む。第１仕事関数金属パターンＷＦ１は強誘電体パターンＦＥ上に提供される。即ち、強誘電体パターンＦＥは第１仕事関数金属パターンＷＦ１と第１及び第２チャンネル領域（ＣＨ１、ＣＨ２）との間に介在する。
図２Ａ及び図２Ｂを再び参照すると、第１仕事関数金属パターンＷＦ１は強誘電体パターンＦＥと類似の形状を有する。第１仕事関数金属パターンＷＦ１は、強誘電体パターンＦＥの第１部分Ｐ１を覆い、第２部分Ｐ２に沿って垂直に延長される。一例として、第１仕事関数金属パターンＷＦ１の上面は強誘電体パターンＦＥの第２部分Ｐ２の上面ＦＥｔよりも低い。第２仕事関数金属パターンＷＦ２は第１仕事関数金属パターンＷＦ１を覆う。第２仕事関数金属パターンＷＦ２は強誘電体パターンＦＥの第２部分Ｐ２の上面ＦＥｔを覆う。
第１仕事関数金属パターンＷＦ１は、金属窒化膜、例えばチタニウム窒化膜（ＴｉＮ）又はタンタル窒化膜（ＴａＮ）を含む。第２仕事関数金属パターンＷＦ２はアルミニウム又はシリコンがドーピングされた（又は含有された）金属カーバイドを含む。一例として、第２仕事関数金属パターンＷＦ２は、ＴｉＡｌＣ、ＴａＡｌＣ、ＴｉＳｉＣ、又はＴａＳｉＣを含む。
第２仕事関数金属パターンＷＦ２はその上部にリセスＲＳを含む。バリアーパターンＢＭ及び電極パターンＥＬが第２仕事関数金属パターンＷＦ２のリセスＲＳを満たす。バリアーパターンＢＭは、第２仕事関数金属パターンＷＦ２と電極パターンＥＬとの間に介在して、これらの間の金属元素の拡散を防止することができる。バリアーパターンＢＭは、金属窒化膜、例えばチタニウム窒化膜（ＴｉＮ）を含み得る。電極パターンＥＬは、第１仕事関数金属パターンＷＦ１及び第２仕事関数金属パターンＷＦ２に比べて抵抗が低い。一例として、電極パターンＥＬは、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）の中の少なくとも１つの低抵抗金属を含む。
リセスＲＳの底ＲＳｂは強誘電体パターンＦＥの第２部分Ｐ２の上面ＦＥｔよりも高い。強誘電体パターンＦＥの第２部分Ｐ２がチャンファリング（ｃｈａｍｆｅｒｉｎｇ）されたため、第２仕事関数金属パターンＷＦ２の上部は一対のゲートスペーサーＧＳの間を部分的に満たす。従って、第２仕事関数金属パターンＷＦ２の上部にリセスＲＳが定義される。
図１及び図２Ａ〜図２Ｄを再び参照すると、ＰＭＯＳＦＥＴ領域ＰＲ上の第１仕事関数金属パターンＷＦ１は順次的に積層された複数のパターンを含む。一例として、ＰＭＯＳＦＥＴ領域ＰＲ上の第１仕事関数金属パターンＷＦ１は、第１パターンＰＡ１、及び第１パターンＰＡ１上の第２パターンＰＡ２を含む。第２パターンＰＡ２の最上部のレベルは第１パターンＰＡ１の最上部のレベルよりも低い。第２パターンＰＡ２の厚さは第１パターンＰＡ１の厚さと異なる。第１パターンＰＡ１及び第２パターンＰＡ２は互いに異なるか又は同一の物質を含み得る。一例として、第１パターンＰＡ１及び第２パターンＰＡ２は全てチタニウム窒化膜（ＴｉＮ）を含む。
ＮＭＯＳＦＥＴ領域ＮＲ上の第１仕事関数金属パターンＷＦ１は１つのパターンを含む。即ち、ＮＭＯＳＦＥＴ領域ＮＲ上の第１仕事関数金属パターンＷＦ１は、ＰＭＯＳＦＥＴ領域ＰＲ上の第１仕事関数金属パターンＷＦ１の第２パターンＰＡ２が省略された形状を有する。結果的に、ＮＭＯＳＦＥＴ領域ＮＲ上の第１仕事関数金属パターンＷＦ１の厚さはＰＭＯＳＦＥＴ領域ＰＲ上の第１仕事関数金属パターンＷＦ１の厚さよりも薄い。
ＰＭＯＳＦＥＴ領域ＰＲ上の第２仕事関数金属パターンＷＦ２のリセスＲＳの底ＲＳｂはＮＭＯＳＦＥＴ領域ＮＲ上の第２仕事関数金属パターンＷＦ２のリセスＲＳの底ＲＳｂよりも高い。ＰＭＯＳＦＥＴ領域ＰＲ上の第２仕事関数金属パターンＷＦ２のリセスＲＳの第２方向Ｄ２の幅はＮＭＯＳＦＥＴ領域ＮＲ上の第２仕事関数金属パターンＷＦ２のリセスＲＳの第２方向Ｄ２の幅よりも小さい。これはＮＭＯＳＦＥＴ領域ＮＲ上の第１仕事関数金属パターンＷＦ１の厚さがＰＭＯＳＦＥＴ領域ＰＲ上の第１仕事関数金属パターンＷＦ１の厚さよりも薄いためである。
ＰＭＯＳＦＥＴ領域ＰＲ上のリセスＲＳの底ＲＳｂと強誘電体パターンＦＥの最上部の上面ＦＥｔとの間の第１高さ差ＤＩ１は、ＮＭＯＳＦＥＴ領域ＮＲ上のリセスＲＳの底ＲＳｂと強誘電体パターンＦＥの最上部の上面ＦＥｔとの間の第２高さ差ＤＩ２と異なる。一例として、第１高さ差ＤＩ１は第２高さ差ＤＩ２よりも大きい。
基板１００上に第１層間絶縁膜１１０が提供される。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）を覆う。第１層間絶縁膜１１０の上面はゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなす。第１層間絶縁膜１１０上に、ゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が配置される。一例として、第１及び第２層間絶縁膜（１１０、１２０）はシリコン酸化膜を含む。
一対のゲート電極ＧＥの間に、第１及び第２層間絶縁膜（１１０、１２０）を貫通して第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）に電気的に連結される少なくとも１つの活性コンタクトＡＣが配置される。活性コンタクトＡＣは、金属物質、例えばアルミニウム、銅、タングステン、モリブデン、及びコバルトの中の少なくとも１つを含む。
第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）と活性コンタクトＡＣとの間にシリサイド層（図示せず）が介在する。活性コンタクトＡＣはシリサイド層を通じて第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）に電気的に連結される。シリサイド層ＳＣは、金属−シリサイド（Ｍｅｔａｌ−Ｓｉｌｉｃｉｄｅ）を含み、一例としてチタニウム−シリサイド、タンタル−シリサイド、タングステン−シリサイド、ニッケル−シリサイド、及びコバルト−シリサイドの中の少なくとも１つを含む。
第２素子分離膜上に、第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥに電気的に連結される少なくとも１つのゲートコンタクトＧＣが配置される。ゲートコンタクトＧＣは活性コンタクトＡＣと同一の金属物質を含み得る。
本発明の実施形態によると、ゲート電極ＧＥとチャンネル領域（ＣＨ１、ＣＨ２）との間に強誘電体パターンＦＥが提供される。強誘電体パターンＦＥは、斜方晶の結晶構造を含むことによって、負のキャパシタンス効果を発生させる。結果的に、トランジスタの閾値電圧スイング特性を向上させ、動作電圧を減少させることができる。
図３、図５、図７、及び図９は、本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。図４、図６Ａ、図８Ａ、及び図１０Ａは、各々図３、図５、図７、及び図９のＡ−Ａ’線に沿う断面図である。図６Ｂ、図８Ｂ、及び、図１０Ｂは、各々図５、図７、及び図９のＢ−Ｂ’線に沿う断面図である。図６Ｃ、図８Ｃ、及び図１０Ｃは、各々図５、図７、及び図９のＣ−Ｃ’線に沿う断面図である。図６Ｄ、図８Ｄ、及び図１０Ｄは、各々図５、図７、及び図９のＤ−Ｄ’線に沿う断面図である。図１１〜図１３は、強誘電体パターン及びゲート電極を形成する方法を説明するための図面であって、図９のＡ−Ａ’線に沿う断面図である。
図３及び図４を参照すると、ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲを含む基板１００が提供される。基板１００をパターニングして、第１及び第２活性パターン（ＡＰ１、ＡＰ２）が形成される。ＰＭＯＳＦＥＴ領域ＰＲ上に第１活性パターンＡＰ１が形成され、ＮＭＯＳＦＥＴ領域ＮＲ上に第２活性パターンＡＰ２が形成される。第１活性パターンＡＰ１の間及び第２活性パターンＡＰ２の間に第１トレンチＴＲ１が形成される。
基板１００をパターニングしてＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲの間に第２トレンチＴＲ２が形成される。第２トレンチＴＲ２は第１トレンチＴＲ１よりも深く形成される。
基板１００上に第１及び第２トレンチ（ＴＲ１、ＴＲ２）を満たす素子分離膜ＳＴが形成される。素子分離膜ＳＴは、シリコン酸化膜のような絶縁物質を含む。第１及び第２活性パターン（ＡＰ１、ＡＰ２）の上部が露出される時まで素子分離膜ＳＴがリセスされる。従って、第１及び第２活性パターン（ＡＰ１、ＡＰ２）の上部は素子分離膜ＳＴの上に垂直に突出する。
図５及び図６Ａ〜図６Ｄを参照すると、第１及び第２活性パターン（ＡＰ１、ＡＰ２）を横切る犠牲パターンＰＰが形成される。犠牲パターンＰＰは第１方向Ｄ１に延長されるライン形状（ｌｉｎｅ ｓｈａｐｅ）又はバー形状（ｂａｒ ｓｈａｐｅ）に形成される。具体的に、犠牲パターンＰＰを形成することは、基板１００の全面上に犠牲膜を形成すること、犠牲膜上にハードマスクパターンＭＡを形成すること、及びハードマスクパターンＭＡをエッチングマスクとして犠牲膜をパターニングすることを含む。犠牲膜はポリシリコン膜を含み得る。
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成される。ゲートスペーサーＧＳは、第１及び第２活性パターン（ＡＰ１、ＡＰ２）の各々の両側壁上にも形成される。第１及び第２活性パターン（ＡＰ１、ＡＰ２）の各々の両側壁は、素子分離膜ＳＴ及び犠牲パターンＰＰによって覆われずに露出した部分である。
ゲートスペーサーＧＳを形成することは、基板１００の全面上にゲートスペーサー膜をコンフォーマルに形成すること及びゲートスペーサー膜を異方性エッチングすることを含む。ゲートスペーサー膜は、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも１つを含む。他の例として、ゲートスペーサー膜は、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも２つを含む多重膜（ｍｕｌｔｉ−ｌａｙｅｒ）である。
図７及び図８Ａ〜図８Ｄを参照すると、第１活性パターンＡＰ１の各々の上部に第１ソース／ドレーンパターンＳＤ１が形成される。一対の第１ソース／ドレーンパターンＳＤ１は、犠牲パターンＰＰの各々の両側に形成される。
具体的に、ハードマスクパターンＭＡ及びゲートスペーサーＧＳをエッチングマスクとして第１活性パターンＡＰ１の上部をエッチングして、第１リセス領域を形成する。第１活性パターンＡＰ１の上部をエッチングする間に、第１活性パターンＡＰ１の各々の両側壁上のゲートスペーサーＧＳが共に除去される。第１活性パターンＡＰ１の上部をエッチングする間に、第１活性パターンＡＰ１の間の素子分離膜ＳＴがリセスされる。
第１活性パターンＡＰ１の第１リセス領域の内側壁をシード層（ｓｅｅｄ ｌａｙｅｒ）とする選択的エピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）工程を遂行して、第１ソース／ドレーンパターンＳＤ１が形成される。第１ソース／ドレーンパターンＳＤ１が形成されることによって、一対の第１ソース／ドレーンパターンＳＤ１の間に第１チャンネル領域ＣＨ１が定義される。一例として、選択的エピタキシァル成長工程は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含む。第１ソース／ドレーンパターンＳＤ１は基板１００の半導体元素の格子常数よりも大きい格子常数を有する半導体元素（例えば、ＳｉＧｅ）を含む。各々の第１ソース／ドレーンパターンＳＤ１は多層の半導体層で形成される。
一例として、第１ソース／ドレーンパターンＳＤ１を形成するための選択的エピタキシァル成長工程の間に不純物がインシッツ（ｉｎ−ｓｉｔｕ）に注入される。他の例として、第１ソース／ドレーンパターンＳＤ１が形成された後、第１ソース／ドレーンパターンＳＤ１に不純物が注入される。第１ソース／ドレーンパターンＳＤ１は第１導電形（例えば、ｐ形）を有するようにドーピングされる。
第２活性パターンＡＰ２の各々の上部に第２ソース／ドレーンパターンＳＤ２が形成される。一対の第２ソース／ドレーンパターンＳＤ２は、犠牲パターンＰＰの各々の両側に形成される。
具体的に、ハードマスクパターンＭＡ及びゲートスペーサーＧＳをエッチングマスクとして第２活性パターンＡＰ２の上部をエッチングして、第２リセス領域を形成する。第２活性パターンＡＰ２の第２リセス領域の内側壁をシード層とする選択的エピタキシァル成長工程を遂行して、第２ソース／ドレーンパターンＳＤ２が形成される。第２ソース／ドレーンパターンＳＤ２が形成されることによって、一対の第２ソース／ドレーンパターンＳＤ２の間に第２チャンネル領域ＣＨ２が定義される。一例として、第２ソース／ドレーンパターンＳＤ２は基板１００と同一の半導体元素（例えば、Ｓｉ）を含む。第２ソース／ドレーンパターンＳＤ２は第２導電形（例えば、ｎ形）を有するようにドーピングされる。
第１ソース／ドレーンパターンＳＤ１と第２ソース／ドレーンパターンＳＤ２とは互いに異なる工程を通じて順次的に形成される。即ち、第１ソース／ドレーンパターンＳＤ１と第２ソース／ドレーンパターンＳＤ２とは同時に形成されない。
図９及び図１０Ａ〜図１０Ｄを参照すると、第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）、ハードマスクパターンＭＡ、及びゲートスペーサーＧＳを覆う第１層間絶縁膜１１０が形成される。一例として、第１層間絶縁膜１１０はシリコン酸化膜を含む。
犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化される。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行され得る。平坦化工程の間に、ハードマスクパターンＭＡは全て除去される。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなす。
犠牲パターンＰＰがゲート電極ＧＥに置き換わる。具体的に、露出された犠牲パターンＰＰが選択的に除去される。犠牲パターンＰＰが除去されることによって空いた空間が形成される。各々の空いた空間内に強誘電体パターンＦＥ、ゲート電極ＧＥ、及びゲートキャッピングパターンＧＰが形成される。
以下、図１１〜図１３を通じて強誘電体パターンＦＥ及びゲート電極ＧＥを形成する方法を詳細に説明する。図９及び図１１を参照すると、犠牲パターンＰＰが除去された空いた空間ＥＴを部分的に満たす強誘電体膜ＦＥＬが形成される。強誘電体膜ＦＥＬは、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びランタン（Ｌａ）の中の少なくとも１つがドーピングされた（又は含有された）ハフニウム酸化物を利用して形成され得る。強誘電体膜ＦＥＬ上に空いた空間ＥＴの下部を満たす充填物質（ＦＭ：ｆｉｌｌｉｎｇ ｍａｔｅｒｉａｌ）が形成される。
図９及び図１２を参照すると、充填物質ＦＭをマスクとして強誘電体膜ＦＥＬを選択的にエッチングして、強誘電体パターンＦＥが形成される。即ち、強誘電体膜ＦＥＬがチャンファリングされて強誘電体パターンＦＥが形成される。強誘電体パターンＦＥの最上部の上面ＦＥｔはゲートスペーサーＧＳの上面よりも低くなる。強誘電体パターンＦＥの最上部の上面ＦＥｔは充填物質ＦＭの上面と共面をなす。
図９及び図１３を参照すると、充填物質ＦＭが選択的に除去される。強誘電体パターンＦＥ上に第１仕事関数金属膜を形成し、これをチャンファリングして第１仕事関数金属パターンＷＦ１が形成される。第１仕事関数金属膜をチャンファリングすることは、先に図１２を参照して説明した強誘電体膜ＦＥＬのチャンファリング工程と実質的に同一である。
第１仕事関数金属パターンＷＦ１上に空いた空間ＥＴを部分的に満たす第２仕事関数金属膜ＷＦＬ２が形成される。第２仕事関数金属膜ＷＦＬ２は空いた空間ＥＴを完全に満たさない。従って、第２仕事関数金属膜ＷＦＬ２にリセスＲＳが定義される。第２仕事関数金属膜ＷＦＬ２のリセスＲＳを満たす充填物質ＦＭが形成される。
図９及び図１０Ａを再び参照すると、充填物質ＦＭをマスクとして第２仕事関数金属膜ＷＦＬ２をチャンファリングして、第２仕事関数金属パターンＷＦ２が形成される。充填物質ＦＭは選択的に除去される。第２仕事関数金属パターンＷＦ２のリセスＲＳを満たすバリアーパターンＢＭ及び電極パターンＥＬが順次的に形成される。
図１及び図２Ａ〜図２Ｄを再び参照すると、第１層間絶縁膜１１０上に第２層間絶縁膜１２０が形成される。第２層間絶縁膜１２０はシリコン酸化膜又はｌｏｗ−ｋ酸化膜を含む。一例として、ｌｏｗ−ｋ酸化膜はＳｉＣＯＨのように炭素がドーピングされたシリコン酸化膜を含む。第２層間絶縁膜１２０はＣＶＤ工程によって形成される。
第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレーンパターン（ＳＤ１、ＳＤ２）に電気的に連結される活性コンタクトＡＣが形成される。第２素子分離膜上に、第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥに電気的に連結されるゲートコンタクトＧＣが形成される。
図１４Ａ〜図１４Ｃは、本発明の他の実施形態による半導体素子を説明するための図面であって、各々図１のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿う断面図である。本実施形態では、先に図１及び図２Ａ〜図２Ｄを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１及び図１４Ａ〜図１４Ｃを参照すると、強誘電体パターンＦＥと第１チャンネル領域ＣＨ１との間及び強誘電体パターンＦＥと第２チャンネル領域ＣＨ２との間に界面膜ＩＬが介在する。界面膜ＩＬは素子分離膜ＳＴから垂直に突出する第１活性パターンＡＰ１の上部を覆う。具体的に、界面膜ＩＬは、第１チャンネル領域ＣＨ１の上面及び両側壁を直接覆う。界面膜ＩＬは素子分離膜ＳＴから垂直に突出する第２活性パターンＡＰ２の上部を覆う。具体的に、界面膜ＩＬは、第２チャンネル領域ＣＨ２の上面及び両側壁を直接覆う。一例として、界面膜ＩＬはシリコン酸化膜を含む。
図１５は、本発明の更に他の実施形態による半導体素子を説明するための平面図である。図１６Ａ〜図１６Ｃは、各々図１５のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿う断面図である。本実施形態では、先に図１及び図２Ａ〜図２Ｄを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１５及び図１６Ａ〜図１６Ｃを参照すると、基板１００の一領域上に活性パターンＡＰが提供される。一例として、基板１００の一領域はロジックセル領域である。ロジックセル領域上にロジック回路を構成するロジックトランジスタが配置される。
基板１００上に素子分離膜ＳＴが提供される。素子分離膜ＳＴは基板１００の上部に活性パターンＡＰを定義する。活性パターンＡＰは第２方向Ｄ２に延長されるライン形状又はバー（ｂａｒ）形状を有する。
素子分離膜ＳＴは互いに隣接する一対の活性パターンＡＰの間のトレンチＴＲを満たす。素子分離膜ＳＴの上面は活性パターンＡＰの上面よりも更に低い。
活性パターンＡＰ上に、ソース／ドレーンパターンＳＤ、及び互いに隣接する一対のソース／ドレーンパターンＳＤの間に介在するチャンネルパターンＣＨＰが提供される。チャンネルパターンＣＨＰは、順次的に積層された第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を含む。第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は基板１００の上面に垂直になる第３方向Ｄ３にそれぞれ離隔される。第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）はそれぞれ垂直方向に重畳する。各々のソース／ドレーンパターンＳＤは、第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の各々の一側壁に直接接触する。即ち、第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、互いに隣接する一対のソース／ドレーンパターンＳＤを連結する。
チャンネルパターンＣＨＰの第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）はそれぞれ同一の厚さを有するか又はそれぞれ異なる厚さを有する。一例として、チャンネルパターンＣＨＰの第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、第２方向Ｄ２にそれぞれ異なる最大長さを有する。一例として、第１半導体パターンＳＰ１の第２方向Ｄ２の最大長さは第１長さである。第２半導体パターンＳＰ２の第２方向Ｄ２の最大長さは第２長さである。第１長さは第２長さよりも大きい。
チャンネルパターンＣＨＰの第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、シリコン（Ｓｉ）、ゲルマニウム（ＧＥ）、及びシリコン−ゲルマニウム（ＳｉＧｅ）の中の少なくとも１つを含み得る。チャンネルパターンＣＨＰは第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を含むものとして例示しているが、半導体パターンの数は特別に制限されない。
各々のソース／ドレーンパターンＳＤは、チャンネルパターンＣＨＰの第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）及び活性パターンＡＰをシード層として形成されたエピタキシァルパターンである。一例として、ソース／ドレーンパターンＳＤはその中間部（ｍｉｄｄｌｅ ｐｏｒｔｉｏｎ）から第２方向Ｄ２の最大幅を有する（図１６Ａ参照）。ソース／ドレーンパターンＳＤの第２方向Ｄ２の幅は、その上部から中間部に行くほど増加する。ソース／ドレーンパターンＳＤの第２方向Ｄ２の幅は、中間部からその下部に行くほど減少する。ソース／ドレーンパターンＳＤはｐ形の不純物領域又はｎ形の不純物領域である。一例として、ソース／ドレーンパターンＳＤはＳｉＧｅ又はＳｉを含む。
チャンネルパターンＣＨＰを横切って第１方向Ｄ１に延長されるゲート電極ＧＥが提供される。ゲート電極ＧＥは第２方向Ｄ２に互いに離隔される。ゲート電極ＧＥはチャンネルパターンＣＨＰに垂直方向に重畳する。ゲート電極ＧＥの両側壁上に一対のゲートスペーサーＧＳが配置される。ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供される。
各々のゲート電極ＧＥは順次的に積層された第１仕事関数金属パターンＷＦ１、第２仕事関数金属パターンＷＦ２、バリアーパターンＢＭ、及び電極パターンＥＬを含む。第１仕事関数金属パターンＷＦ１は各々の第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を囲む（図１６Ｂ参照）。即ち、第１仕事関数金属パターンＷＦ１は第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の各々の上面、底面、及び両側壁を囲む。即ち、本実施形態によるトランジスタはゲート−オール−アラウンド（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ）形の電界効果トランジスタである。
各々の第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）と第１仕事関数金属パターンＷＦ１との間に強誘電体パターンＦＥが提供される。強誘電体パターンＦＥは各々の第１〜第３半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を囲む。強誘電体パターンＦＥは活性パターンＡＰの上部と第１仕事関数金属パターンＷＦ１との間に介在する。強誘電体パターンＦＥは素子分離膜ＳＴと第１仕事関数金属パターンＷＦ１との間に介在する。
強誘電体パターンＦＥ、第１仕事関数金属パターンＷＦ１、第２仕事関数金属パターンＷＦ２、バリアーパターンＢＭ、及び電極パターンＥＬに関する具体的な説明は、先に図１及び図２Ａ〜図２Ｄを参照して説明したことと実質的に同一である。
チャンネルパターンＣＨＰの第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２の間に第１空間ＳＡ１が定義される。即ち、垂直方向に互いに隣接する一対の半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に第１空間ＳＡ１が定義される。
強誘電体パターンＦＥ及び第１仕事関数金属パターンＷＦ１が第１空間ＳＡ１を満たす。強誘電体パターンＦＥは第１空間ＳＡ１をコンフォーマルに満たす。第１仕事関数金属パターンＷＦ１は、強誘電体パターンＦＥを除外した第１空間ＳＡ１の残りの領域を完全に満たす。第２仕事関数金属パターンＷＦ２、バリアーパターンＢＭ、及び電極パターンＥＬは第１空間ＳＡ１を満たさない。第１空間ＳＡ１内の強誘電体パターンＦＥはソース／ドレーンパターンＳＤに接する（図１６Ａ参照）。即ち、第１空間ＳＡ１内の強誘電体パターンＦＥはゲート電極ＧＥとソース／ドレーンパターンＳＤとの間に介在する。
チャンネルパターンＣＨＰの最上部の半導体パターン、即ち第３半導体パターンＳＰ３上に第２空間ＳＡ２が定義される。第２空間ＳＡ２は、一対のゲートスペーサーＧＳ、ゲートキャッピングパターンＧＰ、及び第３半導体パターンＳＰ３によって囲まれた空間である。
強誘電体パターンＦＥ、第１仕事関数金属パターンＷＦ１、第２仕事関数金属パターンＷＦ２、及び電極パターンＥＬが第２空間ＳＡ２を満たす。第２空間ＳＡ２を満たす強誘電体パターンＦＥ、第１仕事関数金属パターンＷＦ１、第２仕事関数金属パターンＷＦ２、及び電極パターンＥＬの形態は、先に図１及び図２Ａ〜図２Ｄを参照して説明したことと類似する。
基板１００の全面上に第１層間絶縁膜１１０及び第２層間絶縁膜１２０が提供される。第１及び第２層間絶縁膜（１１０、１２０）を貫通してソース／ドレーンパターンＳＤに連結される活性コンタクトＡＣが提供される。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ 基板
１１０ 第１層間絶縁膜
１２０ 第２層間絶縁膜
ＡＣ 活性コンタクト
ＡＰ 活性パターン
ＡＰ１、ＡＰ２ 第１、第２活性パターン
ＢＭ バリアーパターン
ＣＨ１、ＣＨ２ 第１、第２チャンネル領域
ＣＨＰ チャンネルパターン
ＥＬ 電極パターン
ＥＴ 空間
ＦＥ 強誘電体パターン
ＦＥＬ 強誘電体膜
ＦＥｔ ＦＥの第２部分（最上部）の上面
ＦＭ 充填物質
ＧＣ ゲートコンタクト
ＧＥ ゲート電極
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＩＬ 界面膜
ＭＡ ハードマスクパターン
ＮＲ ＮＭＯＳＦＥＴ領域
Ｐ１、Ｐ２ ＦＥの第１、第２部分
ＰＡ１、ＰＡ２ ＷＦ１の第１、第２パターン
ＰＰ 犠牲パターン
ＰＲ ＰＭＯＳＦＥＴ領域
ＲＳ リセス
ＲＳｂ リセスの底
ＳＡ１、ＳＡ２ 第１、第２空間
ＳＤ ソース／ドレーンパターン
ＳＤ１、ＳＤ２ 第１、第２ソース／ドレーンパターン
ＳＰ１〜ＳＰ３ 第１〜第３半導体パターン
ＳＴ 素子分離膜
ＴＲ トレンチ
ＴＲ１、ＴＲ２ 第１、第２トレンチ
ＷＦ１、ＷＦ２ 第１、第２仕事関数金属パターン
ＷＦＬ２ 第２仕事関数金属膜

Claims (20)

  1. 活性パターンを含む基板と、
    前記活性パターンを横切るゲート電極と、
    前記活性パターンと前記ゲート電極との間に介在する強誘電体パターンと、を有し、
    前記ゲート電極は、
    前記強誘電体パターン上の仕事関数金属パターンと、
    前記仕事関数金属パターンの上部に定義されたリセスを満たす電極パターンと、を含み、
    前記強誘電体パターンの最上部の上面は、前記リセスの底よりも低いことを特徴とする半導体素子。
  2. 前記ゲート電極の側壁上のゲートスペーサーを更に含み、
    前記強誘電体パターンは、前記活性パターンの上面上の第１部分、及び前記第１部分から前記ゲートスペーサーの内側壁に沿って垂直に延長された第２部分を含むことを特徴とする請求項１に記載の半導体素子。
  3. 前記強誘電体パターンは、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びランタン（Ｌａ）の中の少なくとも１つがドーピングされたハフニウム酸化物を含むことを特徴とする請求項１に記載の半導体素子。
  4. 前記強誘電体パターン内の斜方晶の結晶構造を有する部分の体積比率は、１０％〜５０％であることを特徴とする請求項３に記載の半導体素子。
  5. 前記ゲート電極は、前記リセスを満たし、前記電極パターンと前記仕事関数金属パターンとの間に介在するバリアーパターンを更に含むことを特徴とする請求項１に記載の半導体素子。
  6. 前記仕事関数金属パターンは、第１仕事関数金属パターン及び前記第１仕事関数金属パターン上の第２仕事関数金属パターンを含み、
    前記第１仕事関数金属パターンは、金属窒化膜を含み、
    前記第２仕事関数金属パターンは、アルミニウム又はシリコンが含有された金属カーバイドを含むことを特徴とする請求項１に記載の半導体素子。
  7. 前記基板上に、前記活性パターンを定義するトレンチを満たす素子分離膜を更に含み、
    前記活性パターンの上部は、前記素子分離膜上に垂直に突出し、
    前記強誘電体パターンは、前記活性パターンの上部の上面及び両側壁上に提供されることを特徴とする請求項１に記載の半導体素子。
  8. 前記活性パターン上に互いに離隔されて垂直に積層された一対の半導体パターンを更に含み、
    前記強誘電体パターン及び前記仕事関数金属パターンは、前記一対の半導体パターンの間の空間を満たすことを特徴とする請求項１に記載の半導体素子。
  9. 第１活性パターン及び第２活性パターンを含む基板と、
    前記第１活性パターン及び第２活性パターンを横切るゲート電極と、
    前記第１活性パターン及び第２活性パターンと前記ゲート電極との間に介在する強誘電体パターンと、を有し、
    前記ゲート電極は、
    前記強誘電体パターン上の仕事関数金属パターンと、
    前記仕事関数金属パターンの上部に定義されたリセスを満たす電極パターンと、を含み、
    前記第１活性パターン上の前記リセスの底と前記強誘電体パターンの最上部の上面との高さの差は、前記第２活性パターン上の前記リセスの底と前記強誘電体パターンの最上部の上面との高さの差と異なることを特徴とする半導体素子。
  10. 前記ゲート電極の側壁上のゲートスペーサーを更に含み、
    前記強誘電体パターンは、前記第１活性パターンの上面上の第１部分、及び前記第１部分から前記ゲートスペーサーの内側壁に沿って垂直に延長された第２部分を含むことを特徴とする請求項９に記載の半導体素子。
  11. 前記強誘電体パターンは、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びランタン（Ｌａ）の中の少なくとも１つがドーピングされたハフニウム酸化物を含むことを特徴とする請求項９に記載の半導体素子。
  12. 前記強誘電体パターン内の斜方晶の結晶構造を有する部分の体積比率は、１０％〜５０％であることを特徴とする請求項１１に記載の半導体素子。
  13. 前記ゲート電極は、前記リセスを満たし、前記電極パターンと前記仕事関数金属パターンとの間に介在するバリアーパターンを更に含むことを特徴とする請求項９に記載の半導体素子。
  14. 前記第１活性パターン及び前記第２活性パターン上に各々提供された第１ソース／ドレーンパターン及び第２ソース／ドレーンパターンを更に含み、
    前記第１ソース／ドレーンパターン及び第２ソース／ドレーンパターンは、前記ゲート電極の一側に隣接し、
    前記第１ソース／ドレーンパターン及び第２ソース／ドレーンパターンは、互いに異なる導電形を有することを特徴とする請求項９に記載の半導体素子。
  15. 前記仕事関数金属パターンは、第１仕事関数金属パターン及び前記第１仕事関数金属パターン上の第２仕事関数金属パターンを含み、
    前記第１活性パターン上の前記第１仕事関数金属パターンの厚さは、前記第２活性パターン上の前記第１仕事関数金属パターンの厚さと異なることを特徴とする請求項９に記載の半導体素子。
  16. 活性パターンを含む基板と、
    前記活性パターンを横切るゲート電極と、
    前記ゲート電極の側壁上のゲートスペーサーと、
    前記活性パターンと前記ゲート電極との間に介在する強誘電体パターンと、を有し、
    前記強誘電体パターンは、前記活性パターンの上面上の第１部分、及び前記第１部分から前記ゲートスペーサーの内側壁に沿って垂直に延長された第２部分を含み、
    前記ゲート電極は、前記強誘電体パターン上の第１仕事関数金属パターン及び前記第１仕事関数金属パターン上の第２仕事関数金属パターンを含み、
    前記第２仕事関数金属パターンは、前記第２部分の上面を覆うことを特徴とする半導体素子。
  17. 前記ゲート電極は、前記第２仕事関数金属パターンの上部に定義されたリセスを満たす電極パターンを更に含み、
    前記第２部分の上面は、前記リセスの底よりも低いことを特徴とする請求項１６に記載の半導体素子。
  18. 前記強誘電体パターンは、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びランタン（Ｌａ）の中の少なくとも１つがドーピングされたハフニウム酸化物を含むことを特徴とする請求項１６に記載の半導体素子。
  19. 前記第１仕事関数金属パターンは、金属窒化膜を含み、
    前記第２仕事関数金属パターンは、アルミニウム又はシリコンが含有された金属カーバイドを含むことを特徴とする請求項１６に記載の半導体素子。
  20. 前記基板上に、前記活性パターンを定義するトレンチを満たす素子分離膜を更に含み、
    前記活性パターンの上部は、前記素子分離膜上に垂直に突出し、
    前記強誘電体パターンは、前記活性パターンの上部の上面及び両側壁上に提供されることを特徴とする請求項１６に記載の半導体素子。

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