CN110690199B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括包含有源图案的衬底、在俯视图中交叉有源图案的栅电极、以及插置在有源图案和栅电极之间的铁电图案。栅电极包括设置在铁电图案上的功函数金属图案、以及填充形成在功函数金属图案的上部中的凹陷的电极图案。铁电图案的最上部的顶表面低于凹陷的底表面。

Description

半导体器件
技术领域
本公开涉及半导体器件，具体地，涉及包括场效应晶体管的半导体器件和制造该半导体器件的方法。
背景技术
半导体器件可以包括包含金属氧化物半导体场效应晶体管(MOS-FET)的集成电路。为了满足对具有小的图案尺寸和减小的设计规则的半导体器件日益增长的需求，MOS-FET正按比例缩小。MOS-FET的按比例缩小可能导致半导体器件的操作性能的劣化。正在进行各种研究以克服与半导体器件的按比例缩小相关联的技术局限并实现高性能半导体器件。
发明内容
本发明构思的实施方式提供了具有改善的电特性的半导体器件。
根据本发明构思的一实施方式，一种半导体器件可以包括包含有源图案的衬底、在俯视图中交叉有源图案的栅电极、以及插置在有源图案和栅电极之间的铁电图案。栅电极可以包括设置在铁电图案上的功函数金属图案、以及填充形成在功函数金属图案的上部中的凹陷的电极图案。铁电图案的最上部的顶表面可以低于凹陷的底表面。
根据本发明构思的一实施方式，一种半导体器件可以包括：衬底，包括第一有源图案和第二有源图案；栅电极，在俯视图中交叉第一有源图案和第二有源图案；以及铁电图案，插置在栅电极与第一有源图案和第二有源图案之间。栅电极可以包括设置在铁电图案上的功函数金属图案、形成在功函数金属图案的上部中的凹陷、以及形成在凹陷中的电极图案。凹陷的底表面与形成在第一有源图案上的铁电图案的最上部的顶表面之间的高度差可以不同于凹陷的底表面与形成在第二有源图案上的铁电图案的最上部的顶表面之间的高度差。
根据本发明构思的一实施方式，一种半导体器件可以包括包含有源图案的衬底、在俯视图中交叉有源图案的栅电极、设置在栅电极的侧表面上的栅间隔物、以及插置在有源图案和栅电极之间的铁电图案。铁电图案可以包括设置在有源图案的顶表面上的第一部分和沿着栅间隔物的内侧壁从第一部分延伸的第二部分。栅电极可以包括设置在铁电图案上的第一功函数金属图案和设置在第一功函数金属图案上的第二功函数金属图案。第二功函数金属图案可以覆盖铁电图案的第二部分的顶表面。
附图说明
示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示如这里描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一实施方式的半导体器件的俯视图。
图2A至2D是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
图3、5、7和9是示出根据本发明构思的一实施方式的制造半导体器件的方法的俯视图。
图4、6A、8A和10A是分别沿图3、5、7和9的线A-A'截取的剖视图。
图6B、8B和10B是分别沿图5、7和9的线B-B'截取的剖视图。
图6C、8C和10C是分别沿图5、7和9的线C-C'截取的剖视图。
图6D、8D和10D是分别沿图5、7和9的线D-D'截取的剖视图。
图11至13是沿图9的线A-A'截取并示出形成铁电图案和栅电极的方法的剖视图。
图14A至14C是分别沿图1的线A-A'、B-B'和C-C'截取并示出根据本发明构思的一实施方式的半导体器件的剖视图。
图15是示出根据本发明构思的一实施方式的半导体器件的俯视图。
图16A至16C是分别沿图15的线A-A'、B-B'和C-C'截取的剖视图。
应注意，这些图旨在说明某些示例实施方式中所利用的方法、结构和/或材料的一般特征，并补充下面提供的书面描述。然而，这些图不是按比例绘制的且可能不精确地反映给出的任何实施方式的精确的结构特征或性能特征，并且不应被解释为限定或限制示例实施方式所涵盖的值或属性的范围。例如，为清楚起见，分子、层、区域和/或结构元件的相对厚度和位置可以被减小或夸大。在各图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
图1是示出根据本发明构思的一实施方式的半导体器件的俯视图。图2A至2D是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
参照图1和图2A至2D，可以提供包括PMOSFET区域PR和NMOSFET区域NR的衬底100。衬底100可以是(例如，硅、锗或硅锗的)半导体衬底或化合物半导体衬底。作为示例，衬底100可以是硅晶片。
在一实施方式中，PMOSFET区域PR和NMOSFET区域NR可以是逻辑单元区域，构成半导体器件的逻辑电路的逻辑晶体管被集成在逻辑单元区域上。作为示例，构成逻辑电路的逻辑晶体管可以设置在衬底100的逻辑单元区域上。PMOSFET区域PR和NMOSFET区域NR可以包括一些逻辑晶体管。
第一沟槽TR1和第二沟槽TR2可以形成在衬底100的上部中。第二沟槽TR2可以形成在衬底100的上部中以限定PMOSFET区域PR和NMOSFET区域NR。第二沟槽TR2可以位于PMOSFET区域PR和NMOSFET区域NR之间。PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此间隔开，并且第二沟槽TR2插置在它们之间。PMOSFET区域PR和NMOSFET区域NR的每个可以沿交叉第一方向D1的第二方向D2延伸。
第一有源图案AP1和第二有源图案AP2可以分别提供在PMOSFET区域PR和NMOSFET区域NR上。第一有源图案AP1和第二有源图案AP2可以沿第二方向D2延伸。第一有源图案AP1和第二有源图案AP2可以是衬底100的一部分，该部分具有从衬底100的上表面起的垂直突出的形状。第一沟槽TR1可以形成在第一有源图案AP1中的两个相邻有源图案或第二有源图案AP2中的两个相邻有源图案之间，并由该两个相邻有源图案限定。第一沟槽TR1可以比第二沟槽TR2更浅。
器件隔离层ST可以被提供为填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括硅氧化物层。第一有源图案AP1和第二有源图案AP2的上部可以具有垂直地突出超过器件隔离层ST的形状(例如，参见图2C)。第一有源图案AP1和第二有源图案AP2的上部的每个可以具有鳍形状。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的下部侧表面。
第一源/漏图案SD1可以提供在第一有源图案AP1的上部上。第一源/漏图案SD1可以是第一导电类型(例如，p型)的杂质区域。第一沟道区域CH1可以插置在每对第一源/漏图案SD1之间。第二源/漏图案SD2可以提供在第二有源图案AP2的上部上。第二源/漏图案SD2可以是第二导电类型(例如，n型)的杂质区域。第二沟道区域CH2可以插置在每对第二源/漏图案SD2之间。
第一源/漏图案SD1和第二源/漏图案SD2可以是通过选择性外延生长工艺形成的外延图案。第一源/漏图案SD1和第二源/漏图案SD2可以具有位于比第一沟道区域CH1和第二沟道区域CH2的水平高的水平处的顶表面。在一实施方式中，第一源/漏图案SD1可以包括具有比衬底100中包括的半导体材料的晶格常数大的晶格常数的半导体材料(例如，SiGe)。在这种情况下，第一源/漏图案SD1可以对第一沟道区域CH1施加压应力。在一实施方式中，第二源/漏图案SD2可以包括与衬底100的半导体材料相同的半导体材料(例如，Si)。
栅电极GE可以被提供为，例如在俯视图中，交叉第一有源图案AP1和第二有源图案AP2，并沿第一方向D1延伸。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以与第一沟道区域CH1和第二沟道区域CH2垂直地重叠。每个栅电极GE可以被提供为面对第一沟道区域CH1和第二沟道区域CH2的每个的顶表面及相对的侧表面(例如，参见图2C)。例如，第一沟道区域CH1和第二沟道区域CH2的每个的相对的侧表面可以分别对应于有源图案AP1和AP2的鳍形状的部分侧表面，并且第一沟道区域CH1和第二沟道区域CH2的每个的相对的侧表面可以在第一方向D1上彼此间隔开。
一对栅间隔物GS可以分别设置在每个栅电极GE的相对的侧表面上。栅间隔物GS可以沿着栅极电极GE延伸并沿第一方向D1延伸。栅间隔物GS，例如，在垂直于第一方向D1和第二方向D2的第三方向D3上，可以具有高于栅电极GE的顶表面的顶表面。栅间隔物GS的顶表面可以与下面将描述的第一层间绝缘层110的顶表面共面。栅间隔物GS可以由SiCN、SiCON和SiN中的至少一种形成，或者包括SiCN、SiCON和SiN中的至少一种。在某些实施方式中，栅间隔物GS可以具有包括SiCN、SiCON和SiN层中的至少两个层的多层结构。
栅盖图案GP可以提供在每个栅电极GE上。栅盖图案GP可以沿着栅电极GE延伸并沿第一方向D1延伸。栅盖图案GP可以由至少一种这样的材料形成或者包括至少一种这样的材料，所述材料被选择为相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性。例如，栅盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者包括SiON、SiCN、SiCON和SiN中的至少一种。例如，栅盖图案GP可以相对于第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性。
铁电图案FE可以插置在栅电极GE和第一有源图案AP1之间以及栅电极GE和第二有源图案AP2之间。铁电图案FE可以沿着其上的栅电极GE的底表面，例如沿第一方向D1，延伸。作为示例，铁电图案FE可以覆盖第一沟道区域CH1的顶表面和相对的侧表面。铁电图案FE可以覆盖第二沟道区域CH2的顶表面和相对的侧表面。铁电图案FE可以覆盖栅电极GE之下的器件隔离层ST的顶表面(例如，参见图2C)。例如，铁电图案FE可以设置在栅电极GE和器件隔离层ST之间。
参照回图2A和2B，铁电图案FE可以包括第一部分P1和第二部分P2，第一部分P1提供在第一沟道区域CH1和第二沟道区域CH2的每个的顶表面上，第二部分P2从第一部分P1垂直地延伸。第二部分P2可以沿着栅间隔物GS的内侧壁(即，沿第三方向D3)垂直地延伸。第二部分P2的顶表面FEt可以低于栅电极GE的顶表面。例如，铁电图案FE的第一部分P1可以插置在栅电极GE与沟道区域CH1和CH2的每个之间，并且铁电图案FE的第二部分P2可以插置在栅电极GE与栅间隔物GS之间。
在一实施方式中，铁电图案FE可以用作负电容器。例如，当外部电压被施加到铁电图案FE时，由于铁电图案FE中的偶极子的移动，铁电图案FE的相可以被改变至与其初始极化状态不同的状态，因而可以发生负电容效应。在这种情况下，可以增大包括铁电图案FE的晶体管的总电容，并且这可以改善晶体管的亚阈值摆幅特性并降低工作电压。
铁电图案FE可以包括含锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种或者用锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种掺杂的铪氧化物。在铪氧化物用锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种以特定比率掺杂的情况下，铁电图案FE的至少一部分可以具有斜方晶体结构。当铁电图案FE的至少一部分具有斜方晶体结构时，可以发生负电容效应。斜方晶体结构的一部分与铁电图案FE的总体积的体积比可以在10％至50％的范围内。例如，斜方晶体结构的体积可以在铁电图案FE的总体积的10％至50％的范围内。
在铁电图案FE包括掺锆的铪氧化物(ZrHfO)的情况下，Zr原子的数量与Zr原子和Hf原子的数量之比(即，Zr/(Hf+Zr))可以在45at％至55at％的范围内。在铁电图案FE包括掺硅的铪氧化物(SiHfO)的情况下，Si原子的数量与Si原子和Hf原子的数量之比(即，Si/(Hf+Si))可以在4at％至6at％的范围内。在铁电图案FE包括掺铝的铪氧化物(AlHfO)的情况下，Al原子的数量与Al原子和Hf原子的数量之比(即，Al/(Hf+Al))可以在5at％至10at％的范围内。在铁电图案FE包括掺镧的铪氧化物(LaHfO)的情况下，La原子的数量与La原子和Hf原子的数量之比(即，La/(Hf+La))可以在5at％至10at％的范围内。
参照回图1和图2A至2D，每个栅电极GE可以包括顺序堆叠的第一功函数金属图案WF1、第二功函数金属图案WF2、阻挡图案BM和电极图案EL。第一功函数金属图案WF1可以提供在铁电图案FE上。例如，铁电图案FE可以插置在第一功函数金属图案WF1与第一沟道区域CH1和第二沟道区域CH2之间。
参照回图2A和2B，第一功函数金属图案WF1可以具有与铁电图案FE的形状相似的形状。例如，第一功函数金属图案WF1可以覆盖铁电图案FE的第一部分P1，并且可以沿着第二部分P2垂直地延伸。作为示例，第一功函数金属图案WF1的顶表面可以低于铁电图案FE的第二部分P2的顶表面FEt。第二功函数金属图案WF2可以覆盖第一功函数金属图案WF1。第二功函数金属图案WF2可以覆盖铁电图案FE的第二部分P2的顶表面FEt。
第一功函数金属图案WF1可以包括金属氮化物层(例如，钛氮化物层(TiN)或钽氮化物层(TaN))。第二功函数金属图案WF2可以包括含铝或硅或者用铝或硅掺杂的金属碳化物层。作为示例，第二功函数金属图案WF2可以包括TiAlC、TaAlC、TiSiC或TaSiC。第一功函数金属图案WF1和第二功函数金属图案WF2结合栅电极GE中包括的其它图案可以有助于允许晶体管(例如，PMOSFET和NMOSFET)具有合适的阈值电压。例如，第一功函数金属图案WF1和第二功函数金属图案WF2可以有助于降低晶体管的阈值电压。
第二功函数金属图案WF2可以包括形成在其上部中的凹陷RS。阻挡图案BM和电极图案EL可以填充第二功函数金属图案WF2的凹陷RS。阻挡图案BM可以插置在第二功函数金属图案WF2和电极图案EL之间，以防止金属元素在第二功函数金属图案WF2和电极图案EL之间扩散。阻挡图案BM可以包括金属氮化物层(例如，钛氮化物层(TiN))。电极图案EL可以具有比第一功函数金属图案WF1和第二功函数金属图案WF2的电阻低的电阻。作为示例，电极图案EL可以包括包含铝(Al)、钨(W)、钛(Ti)和钽(Ta)的低电阻金属中的至少一种。
凹陷RS可以具有比铁电图案FE的第二部分P2的顶表面FEt高的底表面RSb。因为铁电图案FE的第二部分P2被倒角(chamfer)，所以第二功函数金属图案WF2的上部可以部分填充一对栅间隔物GS之间的空间。因此，凹陷RS可以被限定在第二功函数金属图案WF2的上部中。例如，因为铁电图案FE的第二部分P2的顶表面低于凹陷RS的底部，所以第二功函数金属图案WF2可以在位于铁电图案FE的第二部分P2之上且位于凹陷RS之下的部分处填充在栅间隔物GS之间。
参照回图1和图2A至2D，PMOSFET区域PR上的第一功函数金属图案WF1可以包括多个顺序堆叠的图案。作为示例，PMOSFET区域PR上的第一功函数金属图案WF1可以包括第一图案PA1和设置在第一图案PA1上的第二图案PA2。第二图案PA2的最上部的水平可以低于第一图案PA1的最上部的水平。第二图案PA2的厚度可以不同于第一图案PA1的厚度。第一图案PA1和第二图案PA2可以包括不同的材料或相同的材料。作为示例，第一图案PA1和第二图案PA2两者可以包括钛氮化物(TiN)。例如，第一图案PA1和第二图案PA2的每个可以是钛氮化物层。
NMOSFET区域NR上的第一功函数金属图案WF1可以包括单个图案。例如，提供在PMOSFET区域PR上的第一功函数金属图案WF1中的第二图案PA2可以从NMOSFET区域NR上的第一功函数金属图案WF1中被省略。因此，NMOSFET区域NR上的第一功函数金属图案WF1的厚度可以小于PMOSFET区域PR上的第一功函数金属图案WF1的厚度。
PMOSFET区域PR上的第二功函数金属图案WF2的凹陷RS的底表面RSb可以高于NMOSFET区域NR上的第二功函数金属图案WF2的凹陷RS的底表面RSb。PMOSFET区域PR上的第二功函数金属图案WF2的凹陷RS在第二方向D2上的宽度可以小于NMOSFET区域NR上的第二功函数金属图案WF2的凹陷RS在第二方向D2上的宽度。这是因为NMOSFET区域NR上的第一功函数金属图案WF1的厚度小于PMOSFET区域PR上的第一功函数金属图案WF1的厚度。
PMOSFET区域PR上的凹陷RS的底表面RSb与铁电图案FE的最上部的顶表面FEt之间的第一高度差DI1可以不同于NMOSFET区域NR上的凹陷RS的底表面RSb与铁电图案FE的最上部的顶表面FEt之间的第二高度差DI2。作为示例，第一高度差DI1可以大于第二高度差DI2。
第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以覆盖栅间隔物GS以及第一源/漏图案SD1和第二源/漏图案SD2。第一层间绝缘层110的顶表面可以与栅盖图案GP的顶表面和栅间隔物GS的顶表面基本上共面。第二层间绝缘层120可以设置在第一层间绝缘层110上以覆盖栅盖图案GP。作为示例，第一层间绝缘层110和第二层间绝缘层120可以包括硅氧化物。
至少一个有源接触AC可以设置在一对栅电极GE之间以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以电连接到第一源/漏图案SD1和第二源/漏图案SD2。有源接触AC可以包括金属性材料(例如，铝、铜、钨、钼和钴)中的至少一种。
金属硅化物层(未示出)可以插置在第一源/漏图案SD1和第二源/漏图案SD2与有源接触AC之间。有源接触AC可以通过金属硅化物层电连接到第一源/漏图案SD1和第二源/漏图案SD2。金属硅化物层可以包括包含钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物的金属硅化物材料中的至少一种。
器件隔离层ST可以包括形成在第一沟槽TR1中的第一器件隔离层ST1和形成在第二沟槽TR2中的第二器件隔离层ST2。至少一个栅接触GC可以设置在第二器件隔离层ST2上以穿透第二层间绝缘层120和栅盖图案GP，并且可以电连接到栅电极GE。栅接触GC可以包括与有源接触AC相同的金属材料。在某些实施方式中，如图1所示，栅接触GC可以接触第二器件隔离层ST2。
根据本发明构思的一实施方式，铁电图案FE可以提供在栅电极GE与沟道区域CH1和CH2之间。铁电图案FE可以包括斜方晶体结构，引起负电容效应。结果，可以改善晶体管的亚阈值摆幅特性，并且可以降低晶体管的工作电压。
图3、5、7和9是示出根据本发明构思的一实施方式的制造半导体器件的方法的俯视图。图4、6A、8A和10A是分别沿图3、5、7和9的线A-A'截取的剖视图。图6B、8B和10B是分别沿图5、7和9的线B-B'截取的剖视图。图6C、8C和10C是分别沿图5、7和9的线C-C'截取的剖视图。图6D、8D和10D是分别沿图5、7和9的线D-D'截取的剖视图。图11至13是沿图9的线A-A'截取并示出形成铁电图案和栅电极的方法的剖视图。
参照图3和4，包括PMOSFET区域PR和NMOSFET区域NR的衬底100可以被提供。第一有源图案AP1和第二有源图案AP2可以通过图案化衬底100而形成。第一有源图案AP1可以形成在PMOSFET区域PR上，并且第二有源图案AP2可以形成在NMOSFET区域NR上。第一沟槽TR1可以在第一有源图案AP1之间以及第二有源图案AP2之间形成。
衬底100可以被图案化，以在PMOSFET区域PR和NMOSFET区域NR之间形成第二沟槽TR2。第二沟槽TR2可以形成为，例如在第三方向D3上，比第一沟槽TR1更深。
器件隔离层ST可以在衬底100上形成以填充第一沟槽TR1和第二沟槽TR2。例如，器件隔离层ST可以部分填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括绝缘材料(例如，硅氧化物层)。器件隔离层ST可以被凹入，以暴露第一有源图案AP1和第二有源图案AP2的上部。结果，第一有源图案AP1和第二有源图案AP2的上部可以具有，例如在第三方向D3上，垂直地突出超过器件隔离层ST的形状。
参照图5和图6A至6D，牺牲图案PP可以被形成，以例如在俯视图中交叉第一有源图案AP1和第二有源图案AP2。牺牲图案PP可以形成为具有沿第一方向D1延伸的线形或条形形状。例如，牺牲图案PP的形成可以包括在衬底100上形成牺牲层、在牺牲层上形成硬掩模图案MA、以及使用硬掩模图案MA作为蚀刻掩模图案化牺牲层。牺牲层可以包括多晶硅层。
一对栅间隔物GS可以在每个牺牲图案PP的相对的侧表面上形成。栅间隔物GS也可以形成在第一有源图案AP1和第二有源图案AP2的每个的相对的侧表面上。第一有源图案AP1和第二有源图案AP2的每个的相对的侧表面可以是未用器件隔离层ST和牺牲图案PP覆盖且被暴露的表面。例如，栅间隔物GS可以形成在相应的第一有源图案AP1和第二有源图案AP2的上部。
栅间隔物GS的形成可以包括在衬底100上共形地形成栅间隔物层、以及各向异性地蚀刻栅间隔物层。栅间隔物层可以包括SiCN、SiCON和SiN中的至少一种。在一实施方式中，栅间隔物层可以是包括SiCN、SiCON和SiN层中的至少两个层的多层结构。
参照图7和图8A至8D，第一源/漏图案SD1可以在每个第一有源图案AP1的上部上或上部中形成。一对第一源/漏图案SD1可以形成在每个牺牲图案PP的两侧。
例如，第一凹陷区域可以通过使用硬掩模图案MA和栅间隔物GS作为蚀刻掩模蚀刻第一有源图案AP1的上部而形成。在蚀刻第一有源图案AP1的上部期间，每个第一有源图案AP1的相对的侧表面上的栅间隔物GS可以被去除。在蚀刻第一有源图案AP1的上部期间，第一有源图案AP1之间的器件隔离层ST可以被凹入。
其中使用第一有源图案AP1的第一凹陷区域的内侧壁作为籽晶层的选择性外延生长工艺可以被执行，以形成第一源/漏图案SD1。作为形成第一源/漏图案SD1的结果，第一沟道区域CH1可以被限定在每对第一源/漏图案SD1之间。作为示例，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源/漏图案SD1可以包括具有比衬底100中包括的半导体材料的晶格常数大的晶格常数的半导体材料(例如，SiGe)。每个第一源/漏图案SD1可以由多个半导体层形成。
作为示例，在选择性外延生长工艺期间，第一源/漏图案SD1可以用杂质原位掺杂。作为另一示例，在形成第一源/漏图案SD1之后，杂质可以被注入到第一源/漏图案SD1中。第一源/漏图案SD1可以被掺杂为具有第一导电类型(例如，p型)。
第二源/漏图案SD2可以在每个第二有源图案AP2的上部上或上部中形成。一对第二源/漏图案SD2可以形成在每个牺牲图案PP的两侧。
例如，第二凹陷区域可以通过使用硬掩模图案MA和栅间隔物GS作为蚀刻掩模蚀刻第二有源图案AP2的上部而形成。其中使用第二有源图案AP2的第二凹陷区域的内侧壁作为籽晶层的选择性外延生长工艺可以被执行，以形成第二源/漏图案SD2。作为形成第二源/漏图案SD2的结果，第二沟道区域CH2可以被限定在每对第二源/漏图案SD2之间。在一实施方式中，第二源/漏图案SD2可以包括与衬底100的半导体材料相同的半导体材料(例如，Si)。第二源/漏图案SD2可以被掺杂为具有第二导电类型(例如，n型)。
第一源/漏图案SD1和第二源/漏图案SD2可以通过不同的工艺顺序地形成。例如，第一源/漏图案SD1和第二源/漏图案SD2可以不被同时形成。
参照图9和图10A至10D，第一层间绝缘层110可以被形成，以覆盖第一源/漏图案SD1和第二源/漏图案SD2、硬掩模图案MA以及栅间隔物GS。作为示例，第一层间绝缘层110可以包括硅氧化物层。
第一层间绝缘层110可以被平坦化以暴露牺牲图案PP的顶表面。第一层间绝缘层110的平坦化可以使用回蚀刻或化学机械抛光(CMP)工艺来执行。在平坦化工艺期间，所有硬掩模图案MA可以被去除。结果，第一层间绝缘层110可以具有与牺牲图案PP的顶表面和栅间隔物GS的顶表面基本上共面的顶表面。
牺牲图案PP可以用栅电极GE替换。例如，暴露的牺牲图案PP可以被选择性地去除。作为去除牺牲图案PP的结果，空的空间可以在其中设置牺牲图案的位置中形成。铁电图案FE、栅电极GE和栅盖图案GP可以在每个空的空间中形成。
在下文中，将参照图11至13详细描述形成铁电图案FE和栅电极GE的方法。参照图9和11，铁电层FEL可以被形成，以部分填充从中去除了牺牲图案PP的空的空间ET。铁电层FEL可以使用含锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种的铪氧化物形成。例如，铪氧化物可以用锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种掺杂。填充材料FM可以形成在铁电层FEL上以填充空的空间ET的下部。
参照图9和12，铁电层FEL可以使用填充材料FM作为掩模被选择性地蚀刻，以形成铁电图案FE。例如，铁电图案FE可以通过对铁电层FEL进行倒角(chamfering)而形成。例如，铁电图案FE可以通过蚀刻工艺，例如通过回蚀刻工艺，而形成。铁电图案FE的最上部的顶表面FEt可以低于栅间隔物GS的顶表面。铁电图案FE的最上部的顶表面FEt可以与填充材料FM的顶表面共面。
参照图9和13，填充材料FM可以被选择性地去除。第一功函数金属层可以在铁电图案FE上形成，并且第一功函数金属图案WF1可以通过对第一功函数金属层进行倒角而形成。第一功函数金属层的倒角可以与参照图12描述的对铁电层FEL进行倒角的工艺基本相同。
第二功函数金属层WFL2可以在第一功函数金属图案WF1上形成，以部分填充空的空间ET。第二功函数金属层WFL2可以不填充整个空的空间ET。因此，凹陷RS可以被限定在第二功函数金属层WFL2中。填充材料FM可以形成为填充第二功函数金属层WFL2的凹陷RS。例如，填充材料FM可以部分填充第二功函数金属层WFL2的凹陷RS。
参照回图9和10A，第二功函数金属图案WF2可以通过使用填充材料FM作为掩模对第二功函数金属层WFL2进行倒角而形成。接着，填充材料FM可以被选择性地去除。阻挡图案BM和电极图案EL可以被顺序地形成，以填充第二功函数金属图案WF2的凹陷RS。例如，阻挡图案BM的最上表面和电极图案EL的最上表面可以在与第二功函数金属图案WF2的最上表面相同的水平处。接着，栅盖层可以在第一层间绝缘层110、栅间隔物GS、第二功函数金属图案WF2、阻挡图案BM和电极图案EL上形成。栅盖层可以被图案化以形成栅盖图案GP。栅盖层可以通过化学机械抛光工艺被图案化。例如，栅盖图案GP的最上表面可以在与栅间隔物GS和第一层间绝缘层110的最上表面相同的水平处。
参照回图1和图2A至2D，第二层间绝缘层120可以在第一层间绝缘层110上形成。第二层间绝缘层120可以包括硅氧化物层或低k氧化物层。作为示例，低k氧化物可以包括掺碳的硅氧化物层，诸如SiCOH。第二层间绝缘层120可以通过CVD工艺形成。
有源接触AC可以被形成，以穿透第二层间绝缘层120和第一层间绝缘层110，并电连接到第一源/漏图案SD1和第二源/漏图案SD2。栅接触GC可以形成在第二器件隔离层ST2上，以穿透第二层间绝缘层120和栅盖图案GP，并电连接到栅电极GE。
图14A至14C是分别沿图1的线A-A'、B-B'和C-C'截取并示出根据本发明构思的一实施方式的半导体器件的剖视图。在以下描述中，先前参照图1和图2A至2D描述的元件可以由相同的附图标记标识，而不再重复其重叠描述。
参照图1和图14A至14C，界面层IL可以被插置在铁电图案FE和第一沟道区域CH1之间以及铁电图案FE和第二沟道区域CH2之间。界面层IL可以覆盖第一有源图案AP1的垂直地突出超过器件隔离层ST的上部。例如，界面层IL可以直接覆盖第一沟道区域CH1的顶表面和相对的侧表面。界面层IL可以覆盖第二有源图案AP2的垂直地突出超过器件隔离层ST的上部。例如，界面层IL可以直接覆盖第二沟道区域CH2的顶表面和相对的侧表面。作为示例，界面层IL可以包括硅氧化物层。
图15是示出根据本发明构思的一实施方式的半导体器件的俯视图。图16A至16C是分别沿图15的线A-A'、B-B'和C-C'截取的剖视图。在以下描述中，先前参照图1和图2A至2D描述的元件可以由相同的附图标记标识，而不再重复其重叠描述。
参照图15和图16A至16C，有源图案AP可以提供在衬底100的一区域上。作为示例，衬底100的该区域可以是逻辑单元区域。构成逻辑电路的逻辑晶体管可以设置在逻辑单元区域上。
器件隔离层ST可以提供在衬底100上。器件隔离层ST可以在衬底100的上部中限定有源图案AP。有源图案AP可以具有沿第二方向D2延伸的线形或条形形状。
器件隔离层ST可以填充形成在相邻的一对有源图案AP之间的沟槽TR。器件隔离层ST的顶表面可以低于有源图案AP的顶表面。
源/漏图案SD和插置在相邻的一对源/漏图案SD之间的沟道图案CHP可以提供在有源图案AP上。沟道图案CHP可以包括顺序堆叠的第一至第三半导体图案SP1、SP2和SP3。第一至第三半导体图案SP1、SP2和SP3可以在垂直于衬底100的顶表面的第三方向D3上彼此间隔开。第一至第三半导体图案SP1、SP2和SP3可以彼此垂直地重叠。每个源/漏图案SD可以与第一至第三半导体图案SP1、SP2和SP3的每个的侧表面直接接触。例如，第一至第三半导体图案SP1、SP2和SP3可以将相邻的一对源/漏图案SD彼此电连接。
沟道图案CHP的第一至第三半导体图案SP1、SP2和SP3可以具有相同的厚度或不同的厚度。作为示例，当在第二方向D2上测量时，沟道图案CHP的第一至第三半导体图案SP1、SP2和SP3的最大长度可以彼此不同。作为示例，第一半导体图案SP1在第二方向D2上的最大长度可以是第一长度。第二半导体图案SP2在第二方向D2上的最大长度可以是第二长度。第一长度可以大于第二长度。
沟道图案CHP的第一至第三半导体图案SP1、SP2和SP3可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。沟道图案CHP被示出为具有第一至第三半导体图案SP1、SP2和SP3，但本发明构思不限于特定数量的半导体图案。例如，沟道图案CHP可以具有一层或更多层的半导体图案。
每个源/漏图案SD可以是通过使用沟道图案CHP的第一至第三半导体图案SP1、SP2和SP3以及有源图案AP作为籽晶层而形成的外延图案。作为示例，源/漏图案SD在第二方向D2上的宽度可以在其中间部分处最大(例如，参见图16A)。源/漏图案SD在第二方向D2上的宽度可以从其顶部朝向中间部分增大。源/漏图案SD在第二方向D2上的宽度可以从中间部分朝向其底部减小。源/漏图案SD可以是p型杂质区域或n型杂质区域。作为示例，源/漏图案SD可以由SiGe或Si形成，或者包括SiGe或Si。
栅电极GE可以被提供为交叉沟道图案CHP并沿第一方向D1延伸。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以与沟道图案CHP垂直地重叠。一对栅间隔物GS可以设置在栅电极GE的相对的侧表面上。栅盖图案GP可以提供在栅电极GE上。
每个栅电极GE可以包括顺序堆叠的第一功函数金属图案WF1、第二功函数金属图案WF2、阻挡图案BM和电极图案EL。第一功函数金属图案WF1可以包围第一至第三半导体图案SP1、SP2和SP3的每个(例如，参见图16B)。例如，第一功函数金属图案WF1可以被提供为面对第一至第三半导体图案SP1、SP2和SP3的每个的顶表面、底表面和相对的侧表面。例如，根据本实施方式的晶体管可以是全包围栅型的场效应晶体管。
铁电图案FE可以提供在第一至第三半导体图案SP1、SP2和SP3的每个与第一功函数金属图案WF1之间。铁电图案FE可以包围第一至第三半导体图案SP1、SP2和SP3的每个。铁电图案FE可以插置在有源图案AP的上部和第一功函数金属图案WF1之间。铁电图案FE可以插置在器件隔离层ST和第一功函数金属图案WF1之间。
铁电图案FE、第一功函数金属图案WF1、第二功函数金属图案WF2、阻挡图案BM和电极图案EL可以与参照图1和图2A至2D描述的之前的实施方式中的铁电图案、第一功函数金属图案、第二功函数金属图案、阻挡图案和电极图案基本相同。
第一空间SA1可以被限定在沟道图案CHP的第一半导体图案SP1和第二半导体图案SP2之间。例如，第一空间SA1可以被限定在彼此垂直相邻的每对半导体图案SP1、SP2和SP3之间。
铁电图案FE和第一功函数金属图案WF1可以填充第一空间SA1。铁电图案FE可以被提供为共形地填充第一空间SA1。第一功函数金属图案WF1可以填充第一空间SA1的未用铁电图案FE填充的剩余区域。第二功函数金属图案WF2、阻挡图案BM和电极图案EL可以不填充第一空间SA1。第一空间SA1中的铁电图案FE可以与源/漏图案SD接触(例如，参见图16A)。例如，第一空间SA1中的铁电图案FE可以插置在沟道图案CHP和源/漏图案SD之间。
第二空间SA2可以被限定在沟道图案CHP的最上面的半导体图案(例如，第三半导体图案SP3)上。第二空间SA2可以是由一对栅间隔物GS、栅盖图案GP和第三半导体图案SP3包围的空间。
铁电图案FE、第一功函数金属图案WF1、第二功函数金属图案WF2、阻挡图案BM和电极图案EL可以填充第二空间SA2。填充第二空间SA2的铁电图案FE、第一功函数金属图案WF1、第二功函数金属图案WF2、阻挡图案BM和电极图案EL的结构或形状可以与参照图1和图2A至2D描述的之前的实施方式中的铁电图案、第一功函数金属图案、第二功函数金属图案、阻挡图案和电极图案的结构或形状相似。
第一层间绝缘层110和第二层间绝缘层120可以提供在衬底100上。有源接触AC可以被提供为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以电连接到源/漏图案SD。
根据本发明构思的一实施方式，半导体器件可以包括具有改善的亚阈值摆幅特性和降低的工作电压的晶体管。
虽然已经具体显示并描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求享有分别于2018年7月6日和2019年1月15日向韩国知识产权局提交的韩国专利申请第10-2018-0078866号和第10-2019-0005360号的优先权，其全部内容通过引用合并于此。

Claims (19)

1.一种半导体器件，包括：
包括有源图案的衬底；
在俯视图中交叉所述有源图案的栅电极；以及
插置在所述有源图案和所述栅电极之间的铁电图案，
其中，所述栅电极包括：
设置在所述铁电图案上的功函数金属图案；
电极图案，填充形成在所述功函数金属图案的上部中的凹陷，和
插置在所述电极图案和所述功函数金属图案之间的阻挡图案，所述阻挡图案填充所述凹陷的至少一部分，
其中所述铁电图案的最上部的顶表面低于所述凹陷的底表面。
2.根据权利要求1所述的器件，还包括设置在所述栅电极的侧表面上的栅间隔物，
其中所述铁电图案包括设置在所述有源图案的顶表面上的第一部分和沿着所述栅间隔物的内侧壁从所述第一部分垂直延伸的第二部分。
3.根据权利要求1所述的器件，其中所述铁电图案包括用锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种掺杂的铪氧化物。
4.根据权利要求3所述的器件，其中所述铁电图案包括具有斜方晶体结构的一部分，以及
具有斜方晶体结构的所述部分的体积在所述铁电图案的体积的10％至50％的范围内。
5.根据权利要求1所述的器件，其中所述功函数金属图案包括第一功函数金属图案和设置在所述第一功函数金属图案上的第二功函数金属图案，
其中所述第一功函数金属图案包括金属氮化物层，以及
其中所述第二功函数金属图案包括含铝的金属碳化物或含硅的金属碳化物。
6.根据权利要求1所述的器件，还包括形成在所述衬底中以限定所述有源图案的沟槽和填充所述沟槽的器件隔离层，
其中所述有源图案的上部垂直地突出超过所述器件隔离层，以及
其中所述铁电图案提供在所述有源图案的所述上部的顶表面和相对的侧表面上。
7.根据权利要求1所述的器件，还包括成对的半导体图案，所述成对的半导体图案堆叠在所述有源图案上，并且所述成对的半导体图案彼此垂直地间隔开，
其中所述铁电图案和所述功函数金属图案填充所述成对的半导体图案之间的空间。
8.一种半导体器件，包括：
衬底，包括第一有源图案和第二有源图案；
栅电极，在俯视图中交叉所述第一有源图案和所述第二有源图案；以及
铁电图案，插置在所述栅电极与所述第一有源图案和所述第二有源图案之间，
其中所述栅电极包括：
设置在所述铁电图案上的功函数金属图案；
形成在所述功函数金属图案的上部中的凹陷；和
形成在所述凹陷中的电极图案，
其中所述凹陷的底表面与形成在所述第一有源图案上的所述铁电图案的最上部的顶表面之间的高度差不同于所述凹陷的底表面与形成在所述第二有源图案上的所述铁电图案的最上部的顶表面之间的高度差。
9.根据权利要求8所述的器件，还包括设置在所述栅电极的侧表面上的栅间隔物，
其中所述铁电图案包括设置在所述第一有源图案的顶表面上的第一部分和沿着所述栅间隔物的内侧壁从所述第一部分垂直延伸的第二部分。
10.根据权利要求8所述的器件，其中所述铁电图案包括用锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种掺杂的铪氧化物。
11.根据权利要求10所述的器件，其中所述铁电图案包括具有斜方晶体结构的一部分，以及
其中具有斜方晶体结构的所述部分的体积在所述铁电图案的体积的10％至50％的范围内。
12.根据权利要求8所述的器件，其中所述栅电极还包括插置在所述电极图案和所述功函数金属图案之间的阻挡图案，所述阻挡图案形成在所述凹陷中。
13.根据权利要求8所述的器件，还包括分别提供在所述第一有源图案和所述第二有源图案上的第一源/漏图案和第二源/漏图案，
其中在俯视图中，所述第一源/漏图案和所述第二源/漏图案设置在所述栅电极的侧部上，以及
其中所述第一源/漏图案和所述第二源/漏图案具有彼此不同的导电类型。
14.根据权利要求8所述的器件，其中所述功函数金属图案包括第一功函数金属图案和设置在所述第一功函数金属图案上的第二功函数金属图案，以及
其中设置在所述第一有源图案上的所述第一功函数金属图案的厚度不同于设置在所述第二有源图案上的所述第一功函数金属图案的厚度。
15.一种半导体器件，包括：
包括有源图案的衬底；
在俯视图中交叉所述有源图案的栅电极；
设置在所述栅电极的侧表面上的栅间隔物；以及
插置在所述有源图案和所述栅电极之间的铁电图案，
其中所述铁电图案包括设置在所述有源图案的顶表面上的第一部分和沿着所述栅间隔物的内侧壁从所述第一部分延伸的第二部分，
其中所述栅电极包括设置在所述铁电图案上的第一功函数金属图案和设置在所述第一功函数金属图案上的第二功函数金属图案，以及
其中所述第二功函数金属图案覆盖所述铁电图案的所述第二部分的顶表面。
16.根据权利要求15所述的器件，其中所述第二功函数金属图案具有形成在所述第二功函数金属图案的上部中的凹陷，
其中所述栅电极还包括形成在所述凹陷中的电极图案，以及
其中所述铁电图案的所述第二部分的顶表面低于所述凹陷的底表面。
17.根据权利要求15所述的器件，其中所述铁电图案包括用锆(Zr)、硅(Si)、铝(Al)和镧(La)中的至少一种掺杂的铪氧化物。
18.根据权利要求15所述的器件，其中所述第一功函数金属图案包括金属氮化物层，以及
其中所述第二功函数金属图案包括含铝的金属碳化物或含硅的金属碳化物。
19.根据权利要求15所述的器件，还包括形成在所述衬底中以限定所述有源图案的沟槽和形成在所述沟槽中的器件隔离层，
其中所述有源图案的上部垂直地突出超过所述器件隔离层，以及
其中所述铁电图案提供在所述有源图案的所述上部的顶表面和相对的侧表面上。
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