CN105304710A - 双功函数掩埋栅型晶体管、形成方法和包括其的电子器件 - Google Patents

双功函数掩埋栅型晶体管、形成方法和包括其的电子器件 Download PDF

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Abstract

一种晶体管包括：源极区和漏极区，其形成在衬底中且彼此分隔开；沟槽，其形成在源极区和漏极区之间的衬底中；以及掩埋栅电极，其在沟槽的内部，其中，掩埋栅电极包括：下掩埋部分，其包括包含有含铝氮化钛的高功函数阻挡层、和设置在高功函数阻挡层之上的第一低电阻率层；以及上掩埋部分，其包括设置在下掩埋部分之上且与源极区和漏极区重叠的低功函数阻挡层、和设置在低功函数阻挡层之上的第二低电阻率层。

Description

双功函数掩埋栅型晶体管、形成方法和包括其的电子器件
相关申请的交叉引用
本申请要求2014年5月29日提交的申请号为10-2014-0065279的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
示例性实施例涉及一种晶体管，且更具体地，涉及一种双功函数掩埋栅型晶体管、用于制造所述晶体管的方法以及包括所述晶体管的电子器件。
背景技术
晶体管采用金属栅电极作为它们的栅电极。低电阻的金属栅电极可以降低栅极电阻。此外，由于金属栅电极具有高的功函数，所以它们可以降低沟道杂质剂量。这可能导致泄漏电流降低，从而提高了晶体管的性能。
然而，高功函数具有一个问题在于，在金属栅电极与杂质区(例如，源极区/漏极区)重叠的区域中增加了栅致漏极泄漏(gate-induceddrainleakage，GIDL)。具体地，难以降低在掩埋栅型晶体管中的栅致漏极泄漏，因为具有很大的金属栅电极与杂质区(包括源极区/漏极区)重叠的区域。
发明内容
一个实施例针对一种可以改善栅致漏极泄漏(GIDL)电流特性和驱动能力的掩埋栅型晶体管，以及用于制造所述掩埋栅型晶体管的方法。
根据一个实施例，一种晶体管包括：源极区和漏极区，其形成在衬底中以彼此分隔开；沟槽，其形成在源极区和漏极区之间的衬底中；以及掩埋栅电极，其被设置在沟槽中，其中，掩埋栅电极包括：下掩埋部分，其包括高功函数阻挡层和设置在高功函数阻挡层之上的第一低电阻率层，其中，高功函数阻挡层包括含铝氮化钛；以及上掩埋部分，其包括设置在下掩埋部分之上且与源极区和漏极区重叠的低功函数阻挡层、以及设置在低功函数阻挡层之上的第二低电阻率层。高功函数阻挡层可以包括氮化钛铝(TiAlN)。低功函数阻挡层可以包括无氟钨(fluorine-freetungsten，FFW)。低功函数阻挡层可以包括碳化钛(TiC)、碳化钛铝(TiAlC)或钛铝(TiAl)。第一低电阻率层和第二低电阻率层可以包括含金属的材料，其电阻率分别比高功函数阻挡层和低功函数阻挡层的电阻率更低。第一低电阻率层和第二低电阻率层可以包括钨。下掩埋部分还可以包括在高功函数阻挡层和第一低电阻率层之间的阻挡增强层。阻挡增强层可以包括氮化钛(TiN)，以及其中，高功函数阻挡层包括氮化钛铝(TiAlN)。
根据另一个实施例，一种晶体管包括：有源区，其包括鳍型区；隔离层，其被凹陷以暴露出鳍型区的上表面和的侧壁；源极区和漏极区，其形成在有源区中且彼此分隔开；沟槽，其形成在源极区和漏极区之间的有源区中且延伸至隔离层；以及掩埋栅电极，其被设置在沟槽中且覆盖鳍型区，其中，掩埋栅电极包括：下掩埋部分，其包括高功函数阻挡层和设置在高功函数阻挡层之上的第一低电阻率层，其中，高功函数阻挡层包括含铝氮化钛；以及上掩埋部分，其包括设置在下掩埋部分之上且与源极区和漏极区重叠的低功函数阻挡层、以及设置在低功函数阻挡层之上的第二低电阻率层。晶体管还可以包括在高功函数阻挡层和第一低电阻率层之间的阻挡增强层。高功函数阻挡层可以包括氮化钛铝(TiAlN)，并且阻挡增强层可以包括氮化钛(TiN)。低功函数阻挡层可以包括无氟钨(FFW)。低功函数阻挡层可以包括碳化钛(TiC)、碳化钛铝(TiAlC)或钛铝(TiAl)。第一低电阻率层和第二低电阻率层中的每个可以包括钨。
根据另一个实施例，一种用于制造晶体管的方法包括：在衬底中形成限定有源区的隔离层；形成穿过有源区和隔离层的沟槽；形成下掩埋栅电极，下掩埋栅电极包括设置在沟槽的底部和侧壁上且填充沟槽的部分的高功函数阻挡层；在下掩埋栅电极之上形成上掩埋栅电极，上掩埋栅电极包括低功函数阻挡层并且填充沟槽的部分；在上掩埋栅电极之上形成覆盖层；以及形成源极区和漏极区，源极区和漏极区通过沟槽在衬底上彼此分隔开，并且具有与低功函数阻挡层重叠的深度。用于制造晶体管的方法还可以包括在形成沟槽之后，通过将隔离层凹陷来形成鳍型区。高功函数阻挡层可以包括氮化钛铝(TiAlN)。低功函数阻挡层可以包括无氟钨(FFW)、碳化钛(TiC)、碳化钛铝(TiAlC)、钛铝(TiAl)或它们的组合。形成下掩埋栅电极可以包括：形成氮化钛铝(TiAlN)作为高功函数阻挡层；在氮化钛铝(TiAlN)之上形成氮化钛(TiN)；在氮化钛(TiN)之上形成填充沟槽的钨层；以及将氮化钛铝(TiAlN)、氮化钛(TiN)和钨层凹陷。形成上掩埋栅电极可以包括：在包括下掩埋栅电极的衬底的轮廓之上，形成无氟钨(FFW)层作为低功函数阻挡层；在无氟钨(FFW)层之上形成填充沟槽的钨层；以及将无氟钨(FFW)层和钨层凹陷。
附图说明
图1是图示根据一个实施例的晶体管的平面图。
图2A和图2B是图示根据第一实施例的晶体管的截面图。
图3A和图3B是图示根据第二实施例的晶体管的截面图。
图4A至4G是示例性地图示用于制造根据第一实施例的晶体管的方法的截面图。
图5A至5E是示例性地图示用于制造根据第二实施例的晶体管的方法的截面图。
图6A是比较用作第一阻挡层的材料的功函数的曲线图。
图6B是比较用作第一阻挡层的材料的泄漏电流的曲线图。
图7A是比较用作第二阻挡层的材料的功函数的曲线图。
图7B是比较用作第二阻挡层的材料的泄漏电流的曲线图。
图8是图示包括根据一个实施例的晶体管的半导体器件的一个实例的截面图。
图9是图示包括根据一个实施例的掩埋栅型晶体管的半导体器件的另一个实例的平面图。
图10是沿着图9中的线A-A’截取的半导体器件的截面图。
图11A至11C示出包括根据一个实施例的晶体管的集成电路的各种应用实例。
图12图示了包括根据一个实施例的晶体管的电子器件。
具体实施方式
下面将参照附图更详细地描述示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制性的。相同的附图标记在各种附图和实施例中表示相似的部分。
附图不一定按比例绘制，且在某些情况下，为了清楚地示出实施例的特征可能对比例进行夸大。当第一层被称作在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1是图示根据一个实施例的晶体管的平面图。
参见图1，晶体管100包括：掩埋栅电极105、第一杂质区106和第二杂质区107。隔离层102和有源区103形成在衬底101中。沟槽104可以形成在衬底101中。沟槽104被形成为穿过有源区103和隔离层102。掩埋栅电极105形成在沟槽104的内部。沟槽104使第一杂质区106和第二杂质区107彼此分隔开。沟槽104包括第一沟槽104A和第二槽104B。第一沟槽104A形成在有源区103中。第二沟槽104B形成在隔离层102中。沟槽104可以从第一沟槽104A连续地延伸至第二沟槽104B。
图2A和图2B是图示根据第一实施例的晶体管的截面图。图2A是沿着图1中的线A-A’截取的晶体管100的截面图。图2B是沿着图1的线B-B’截取的晶体管100的截面图。
晶体管200形成在衬底201中。衬底201包括半导体衬底。衬底201可以包括硅衬底或绝缘体上硅(silicon-on-insulator，SOI)衬底。隔离层202形成在衬底201中。隔离层202填充隔离沟槽203。隔离层202限定了在衬底201中的有源区204。有源区204可以具有岛的形状。
具有预定深度的沟槽205形成在衬底201中。沟槽205可以具有在一个方向上延伸的线的形状。沟槽205可以被形成为穿过有源区204和隔离层202。沟槽205的深度可以比隔离沟槽203的深度更浅。沟槽205可以以包括第一沟槽205A和第二沟槽205B。第一沟槽205A形成在有源区204中。第二沟槽205B形成在隔离层202中。第一沟槽205A和第二沟槽205B可以连续地形成。第一沟槽205A的底表面和第二沟槽205B的底表面可以被设置在同一水平处。
第一杂质区216和第二杂质区217形成在有源区204中。第一杂质区216和第二杂质区217掺杂有导电杂质。导电杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一杂质区216和第二杂质区217掺杂有相同导电类型的杂质。第一杂质区216和第二杂质区217被设置在沟槽205的两侧的有源区204中。第一杂质区216和第二杂质区217分别与源极区和漏极区相对应。第一杂质区216和第二杂质区217的底表面可以被定位在从有源区204的顶表面起的预定深度处。第一杂质区216和第二杂质区217可以接触沟槽205的侧壁。第一杂质区216和第二杂质区217的底表面可以被定位在比沟槽205的底表面更高的水平处。
栅电介质层206形成在沟槽205的底表面和侧壁上。栅电介质层206可以包括氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。高k材料可以具有相对氧化硅和氮化硅更高的介电常数(k)。
掩埋栅电极207形成在沟槽205中。掩埋栅电极207可以包括下掩埋部分208和上掩埋部分212。
下掩埋部分208包括第一阻挡层209和第一低电阻率层(或下部栅电极)211。第一低电阻率层211填充沟槽205的部分。第一阻挡层209被设置在第一低电阻率层211和栅电介质层206之间。阻挡增强层210可以被设置在第一阻挡层209和第一低电阻率层211之间。第一阻挡层209保护第一低电阻率层211免于扩散。阻挡增强层210增强对于第一低电阻率层211的保护，并且防止第一阻挡层209和第一低电阻率层211之间的反应。第一阻挡层209、阻挡增强层210和第一低电阻率层211的顶表面可以是彼此齐平。
上掩埋部分212包括第二阻挡层213和第二低电阻率层(或上部栅电极)214。第二低电阻率层214在下掩埋部分208之上填充沟槽205的部分。第二阻挡层213被设置在第二低电阻率层214和第一低电阻率层211之间。此外，第二阻挡层213的部分可以延伸以被设置在第二低电阻率层214和栅电介质层206之间。第二阻挡层213和第二低电阻率层214的顶表面可以是彼此齐平。
覆盖层215在上掩埋部分212之上填充沟槽205。覆盖层215保护掩埋栅电极207。覆盖层215包括电介质层。覆盖层215可以包括氮化硅。
在下文中，详细地描述掩埋栅电极207。
第一阻挡层209和第二阻挡层213由具有不同功函数的材料形成。第一阻挡层209具有比第二阻挡层213更大的功函数。第一阻挡层209包括高功函数材料。第二阻挡层213包括低功函数材料。高功函数材料的功函数值比硅的中间能隙功函数(mid-gapworkfunction)值更大。低功函数材料是具有比硅的中间能隙功函数更低的功函数的材料。具体而言，高功函数材料可以具有大约4.5eV更高的功函数值，而低功函数材料可以具有比大约4.5eV更低的功函数值。
第一阻挡层209和第二阻挡层213包括不同功函数的含金属材料。第一阻挡层209可以包括高功函数的含金属材料，并且第二阻挡层213可以包括低功函数的含金属材料。第一阻挡层209可以包括金属氮化物，而第二阻挡层213可以包括金属、金属化合物或金属碳化物。第一阻挡层209可以包括功函数调整材料。功函数调整材料可以包括铝(Al)。因此，第一阻挡层209可以包括含铝的金属氮化物。含铝的金属氮化物具有比不含铝的金属氮化物更高的功函数。在一个实施例中，第一阻挡层209可以包括含铝的氮化钛。含铝的氮化钛可以被称为氮化钛铝(TiAlN)或掺杂铝的氮化钛(Al-dopedTiN)。掺杂铝的氮化钛(Al-dopedTiN)可以通过沉积氮化钛(TiN)并且通过铝注入工艺来掺杂铝而形成。氮化钛铝(TiAlN)可以通过在氮化钛(TiN)被沉积以原位掺杂铝(即在同一工艺中)的沉积工艺期间加入含铝的源材料而形成。举一个实例，当氮化钛(TiN)通过化学气相沉积(CVD)工艺被沉积时，同时施加钛源材料、含氮材料以及铝源材料。
第一阻挡层209调整阈值电压Vt。例如，第一阻挡层209的高功函数增加阈值电压Vt。因而，沟道杂质剂量可以保持在低的水平。结果，泄漏电流和刷新特性被改善。
第二阻挡层213具有低功函数。第二阻挡层213可以包括无氟钨(FFW)。使用不包括氟(F)的钨(W)源材料来形成无氟钨。结果，阻止了第一低电阻率层211被氟攻击。此外，无氟钨防止第二低电阻率层214被扩散。此外，由于无氟钨具有比氮化钛(TiN)和氮化钨(WN)更低的电阻率，所以其优点在于使得掩埋栅电极207具有低的电阻。根据另一个实施例，第二阻挡层213可以包括无氟碳化钨(FFWC)，并且功函数可以通过调节碳含量来控制。根据另一个实施例，第二阻挡层213可以包括含钛材料，诸如钛铝(TiAl)、碳化钛(TiC)和碳化钛铝(TiAlC)。碳化钛铝(TiAlC)可以包括掺杂有铝的碳化钛(TiC)。
第二阻挡层213可以具有与第一杂质区216和第二杂质区217重叠的部分。由于第二阻挡层213具有低功函数，所以可以防止由于第二阻挡层213而在第一杂质区216和第二杂质区217之间发生栅致漏极泄漏(GIDL)。此外，第一阻挡层209不与第一杂质区216和第二杂质区217重叠。
第一低电阻率层211包括具有比第一阻挡层209的电阻率更低的电阻率的材料。第二低电阻率层214包括具有比第二阻挡层213的电阻率更低的电阻率的材料。第一低电阻率层211和第二低电阻率层214可以由相同的材料形成。第一低电阻率层211和第二低电阻率层214减少掩埋栅电极207的电阻。第一低电阻率层211和第二低电阻率层214包括低电阻率的含金属材料。第一低电阻率层211和第二低电阻率层214可以包括钨。
阻挡增强层210可以防止在第一阻挡层209和第一低电阻率层211之间的扩散。阻挡增强层210包括含金属的材料。阻挡增强层210可以包括金属氮化物。在另一个实施例中，阻挡增强层210可以包括氮化钛(TiN)。
如上所述，下掩埋部分208可以具有氮化钛铝/氮化钛/钨(TiAlN/TiN/W)的层叠结构，并且上掩埋部分212可以具有无氟钨/钨(FFW/W)的层叠结构。
晶体管200的沟道可以沿着第一杂质区216和第二杂质区217之间的沟槽205来限定。掩埋栅电极207可以是双功函数掩埋栅电极，如图2A所示。双功函数掩埋栅电极包括具有高功函数的第一阻挡层209和具有低功函数的第二阻挡层213。
图3A和图3B是图示根据第二实施例的晶体管的截面图。图3A是图示沿着图1中的线A-A’截取的第二实施例的晶体管的截面图。图3B是说明沿着图1中的线B-B’截取的第二实施例的晶体管200的截面图。第二实施例的晶体管200F的一些结构可以是与在第一实施例中出现的晶体管200的结构相同。在本文中将省略相同的结构的描述。
参见图3A和图3B，沟槽205包括第一沟槽205AF和第二沟槽205BF。第一沟槽205AF形成在有源区204中。第二沟槽205BF形成在隔离层202中。第一沟槽205AF和第二沟槽205BF可以连续地形成。在沟槽205中，第一沟槽205AF的底表面和第二沟槽205BF的底表面可被定位在不同的水平处。例如，第一沟槽205AF的底面可以被定位在比第二沟槽205BF的底表面更高的水平处。第一沟槽205AF的底表面和第二沟槽205BF的底表面之间的高度差通过隔离层202的凹陷来产生。因此，第二沟槽205BF包括具有比第一沟槽205AF更低的底表面的凹陷区R。凹陷的隔离层202通过附图标记202F来表示。
第一沟槽205AF的底部与第二沟槽205BF的底部之间的阶梯形成了有源区204中的鳍型区204F。简言之，有源区204包括鳍型区204F。
如上所述，鳍型区204F形成在第一沟槽205AF之下，并且鳍型区204F的侧壁通过凹陷区R暴露出。鳍型区204F是形成有沟道的部分。鳍型区204F被称作为鞍形鳍。鳍型区204F可以增加沟道的宽度并且改善电气特性。除了鳍型区204F之外，有源区204的下部不通过凹陷的隔离层202F暴露出。
栅电介质层206形成在鳍型区204F的侧壁上和鳍型区204F的上表面之上。下掩埋部分208覆盖了鳍型区204F的所有的侧壁和上部。下掩埋部分208形成在沟槽205中以填充凹陷区R。下掩埋部分208在隔离层202中的截面面积比在有源区204中的截面面积更宽。上掩埋部分212不被设置在鳍型区204F的侧壁的周围。鳍型区204F受第一阻挡层209的高功函数的影响。
根据第二实施例的晶体管200F被称作为掩埋栅型鳍沟道晶体管。
根据第一实施例和第二实施例，保证了充足的阈值电压特性，同时通过施加高功函数的第一阻挡层209至掩埋栅电极207的下掩埋部分208来控制在低水平处的沟道中的掺杂浓度。在本文中，当含铝的氮化钛用作第一阻挡层209时，基于氮化钛和栅电介质层206之间的铝来形成偶极。利用偶极，由于间隙氧所引起的能带的变化而获得高功函数的特性。
此外，通过施加低功函数的第二阻挡层213至掩埋栅电极207的上掩埋部分212来获得良好的栅致漏极泄漏(GIDL)特性，同时将第一杂质区216和第二杂质区217的掺杂浓度保持在低水平。在本文中，基于钨或者基于钛的低功函数材料用作第二阻挡层213。以这种方式，由于第二阻挡层213的低电阻率，而获得了高速操作特性。
此外，通过阻挡增强层210来防止在第一阻挡层209和第一低电阻率层211之间的反应。结果，抑制了第一阻挡层209的功函数的变化。
根据一个实施例的掩埋栅电极207是由金属材料形成的金属掩埋栅电极。因此，掩埋栅电极207具有低的电阻。
作为比较性实例，N型多晶硅可以用作低功函数层，以及P型多晶硅可以用作高功函数层。然而，多晶硅增加了掩埋栅电极的电阻。
此后描述的是用于制造根据第一实施例的晶体管的方法。图4A至图4G示例性地图示了用于制造根据第一实施例的晶体管的方法。图4A至图4G是沿着图1中的线A-A’截取的晶体管的截面图。
参见图4A，在衬底11中形成隔离层12。隔离层12限定了有源区14。可以通过浅沟槽隔离(shallowtrenchisolation，STI)工艺来形成隔离层12。可以通过刻蚀衬底11来形成隔离沟槽13。用电介质材料来填充隔离沟槽13，并且结果，形成了隔离层12。隔离层12可以包括顺序形成的壁氧化物、内衬和间隙填充电介质材料。可以通过层叠氮化硅和氧化硅来形成内衬层叠图案。氮化硅可以包括Si3N4，并且氧化硅可以包括SiO2。间隙填充电介质材料可以包括旋涂电介质(SOD)材料。根据另一个实施例，氮化硅可以用作隔离层12中的间隙填充电介质材料。
在衬底11中形成沟槽15。沟槽15中的每个可以被形成为与有源区14和隔离层12交叉的线形状。可以通过如下来形成沟槽15：在衬底11上形成掩模图案(未示出)，使用掩模图案(未示出)作为刻蚀掩模，以及执行刻蚀工艺。沟槽15可以被形成为比隔离槽13更浅。
在沟槽15的表面上形成栅电介质层16。可以通过热氧化工艺来形成栅电介质层16。根据另一个实施例，可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成栅电介质层16。栅电介质层16可以包括：高电介质材料、氧化物、氮化物、氮氧化物或它们的组合。高电介质材料可以是具有相对于氧化物或氮化物的介电常数更高的介电常数的电介质材料。例如，高电介质材料可以包括金属氧化物，诸如氧化铪和氧化铝。
参见图4B，在栅电介质层16之上形成初步第一阻挡层17A。初步第一阻挡层17A可以是沿着栅电介质层16的表面的轮廓形成的内衬图案。初步第一阻挡层17A具有比硅的中间能隙功函数(大约4.5eV)更高的功函数。初步第一阻挡层17A可以被称作为高功函数层。初步第一阻挡层17A可以包括含铝的氮化钛。含铝的氮化钛可以被称作为氮化钛铝(TiAlN)或掺杂铝的氮化钛(Al-dopedTiN)。可以通过沉积氮化钛(TiN)，并且通过铝注入工艺将铝掺杂在氮化钛上来形成掺杂铝的氮化钛(Al-dopedTiN)。可以通过在氮化钛(TiN)被沉积以原位地掺杂铝的沉积工艺期间加入含铝的源材料来形成氮化钛铝(TiAlN)。举一个实例，当通过化学气相沉积(CVD)工艺来沉积氮化钛(TiN)时，同时施加钛源材料、含氮材料以及铝源材料。
参见图4C，在初步第一阻挡层17A之上形成初步阻挡增强层18A。初步阻挡增强层18A可以是沿着初步第一阻挡层17A的表面的轮廓形成的内衬图案。初步阻挡增强层18A和初步第一阻挡层17A可以是不同的材料。初步阻挡增强层18A可以由含金属的材料形成。初步阻挡增强层18A可以包括金属氮化物。例如，初步阻挡增强层18A可以包括氮化钛。
在初步阻挡增强层18A之上形成初步第一低电阻率层19A。初步第一低电阻率层19A填充沟槽15。初步第一低电阻率层19A包括低电阻率的金属材料。初步第一低电阻率层19A可以包括钨。可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成初步第一低电阻率层19A。
参见图4D，执行第一凹陷工艺，使得初步第一阻挡层、初步阻挡增强层以及初步第一低电阻率层保留在沟槽15中。可以通过回蚀工艺来执行第一凹陷工艺。作为第一凹陷工艺的结果，形成了第一阻挡层17、阻挡增强层18和第一低电阻率层19。从初步第一阻挡层17A的回蚀工艺中形成第一阻挡层17。从初步第一低电阻率层19A的回蚀工艺中形成第一低电阻率层19。从初步阻挡增强层18A的回蚀工艺中形成阻挡增强层18。可以在回蚀工艺之前执行平坦化工艺。
下掩埋部分20被形成为第一凹陷工艺的结果。下掩埋部分20包括第一阻挡层17、阻挡增强层18以及第一低电阻率层19。下掩埋部分20被凹陷，使得下掩埋部分20的上表面是比有源区14的上表面更低。
参见图4E，形成了初步第二阻挡层21A。初步第二阻挡层21A可以是沿着栅电介质16的轮廓形成的、并且在下掩埋部分20的表面之上延伸的内衬图案。初步第二阻挡层21A包括低功函数的材料。初步第二阻挡层21A可以包括低功函数的含金属材料。初步第二阻挡层21A可以包括无氟钨(FFW)。根据另一个实施例，初步第二阻挡层21A可以包括无氟碳化钨(FFWC)，并且功函数可以通过调整碳含量来控制。根据另一个实施例，第二阻挡层213可以包括钛铝(TiAl)、碳化钛(TiC)、碳化钛铝(TiAlC)或它们的组合。
在初步第二阻挡层21A之上形成初步第二低电阻率层22A。初步第二低电阻率层22A在下掩埋部分20之上填充沟槽15。初步第二低电阻率层22A包括低电阻率的金属材料。初步第二低电阻率层22A可以包括钨。第一低电阻率层19和初步第二低电阻率层22A可以由相同的材料形成。
参见图4F，执行第二凹陷工艺，使得初步第二阻挡层和初步第二低电阻率层保留在沟槽15中。可以通过回蚀工艺来执行第二凹陷工艺。作为第二凹陷工艺的结果，形成了第二阻挡层21和第二低电阻率层22。通过对初步第二阻挡层21A的回蚀工艺来形成第二阻挡层21。通过对初步第二低电阻率层22A的回蚀工艺来形成第二低电阻率层22。可以在回蚀工艺之前执行平坦化工艺。
上掩埋部分23被形成为第二凹陷工艺的结果。上掩埋部分23包括第二阻挡层21和第二低电阻率层22。
作为第一凹陷工艺和第二凹陷工艺的结果，形成了掩埋栅电极24。掩埋栅电极24包括下掩埋部分20和上掩埋部分23。由于掩埋栅电极24包括高功函数的第一阻挡层17和低功函数第二阻挡层21，所以掩埋栅电极24可以被称为双功函数掩埋栅电极。
掩埋栅电极24的上掩埋部分23的上表面位于在比衬底11的上表面更低的水平处。掩埋栅电极24的上掩埋部分23和衬底11的表面之间的空间被称作为凹陷的间隙区25。
参见图4G，在掩埋栅电极24之上形成覆盖层26。覆盖层26包括电介质材料。用覆盖层26来填充凹陷的间隙区25。覆盖层26可以包括氮化硅。随后，覆盖层26可以被平坦化以暴露出衬底11的表面。
在形成覆盖层26之后，通过注入工艺或其它的掺杂工艺来执行杂质掺杂工艺。结果，在衬底11中形成第一杂质区27和第二杂质区28。当执行杂质掺杂工艺时，覆盖层26用作阻挡层。第一杂质区27和第二杂质区28分别变成源极区和漏极区。
第一杂质区27和第二杂质区28的底表面可以具有与上掩埋部分23重叠的深度。因此，第二阻挡层21可以具有与第一杂质区27和第二杂质区28重叠的部分。
图5A至5E是示例性地图示用于制造根据所述第二实施例的晶体管的方法的截面图。图5A至图5E是沿着图1中的线B-B’截取的晶体管的截面图。
参见图5A，在衬底11之上形成隔离层12。隔离层12限定了有源区14。可以通过浅沟槽隔离(STI)工艺来形成隔离层12。
参见图5B，在衬底11中形成沟槽15。每个沟槽15可以被形成为与有源区14和隔离层12交叉的线形状。可以通过如下来形成沟槽15：在衬底11上形成掩模图案来(未示出)，使用掩模图案(未示出)作为刻蚀掩模，以及执行刻蚀工艺。沟槽15可以被形成为比隔离沟槽13更浅。
参见图5C，隔离层12被凹陷至预定的深度。结果，形成了凹陷区R，并且有源区14的上部由于凹陷区R而形成鳍型区14F。除了鳍型区14F之外，有源区14的下部不被凹陷的隔离层12F暴露出。每个沟槽15包括第一沟槽15AF和第二沟槽15BF。第一沟槽15AF形成在有源区14中，并且第二沟槽15BF形成在隔离层12中。第一沟槽15AF和第二沟槽15BF可以连续地形成。在每个沟槽15中，第一沟槽15AF和第二沟槽15BF可以具有不同水平处的底表面。例如，第一沟槽15AF的底表面B1可以被定位成比第二沟槽15BF的底表面B2更高。第一沟槽15AF和第二沟槽15BF之间的阶梯差由沟槽15之下的隔离层12被凹陷引起。第二沟槽15BF包括凹陷区R，其底表面B2比第一沟槽15AF的底表面B1更低。由于第一沟槽15AF和第二沟槽15BF之间的阶梯差，所以在有源区14中形成鳍型区14F。
参见图5D，在鳍型区14F之上形成栅电介质层16。随后，可以执行与根据第一实施例的制造方法相同的工艺。具体地，形成了下掩埋部分20。下掩埋部分20包括第一阻挡层17、阻挡增强层18以及第一低电阻率层19。第一阻挡层17覆盖鳍型区14F的上部和两个侧壁。因此，鳍型区14F受到第一阻挡层17的高功函数的影响。
参见图5E，在下掩埋部分20之上形成上掩埋部分23。上掩埋部分23包括第二阻挡层21和第二低电阻率层22。结果，形成了包括下掩埋部分20和上掩埋部分23的掩埋栅电极24。
在下掩埋部分20之上形成覆盖层26。
尽管未示出，随后可以形成第一杂质区27和第二杂质区28(见图4G)。
图6A是比较用作第一阻挡层的材料的功函数的曲线图。图6B是比较用作第一阻挡层的材料的泄漏电流的曲线图。图6A和6B比较了第一样品(TiN)和第二样品(TiAlN/TiN)。第一样品由氮化钛单独形成，而第二样品通过将氮化钛铝和氮化钛层叠形成。使用第一样品的掩埋栅电极的下掩埋部分可以是TiN/W。使用第二样品的掩埋栅电极的下掩埋部分可以是TiAlN/TiN/W。
参见图6A，当使用第二样品(TiAlN/TiN)时，平带电压(aflatbandvoltage)朝向正方向(见附图标记301)偏移。简言之，包括在氮化钛铝(TiAlN)中的铝形成偶极，其将平带电压向有效功函数增加的方向偏移。
参见图6B，可以看出第一样品和第二样品具有等效水平的泄漏电流。
可以从图6A和6B中看出，具有包括氮化钛铝(TiAlN)和氮化钛(TiN)的第一阻挡层的掩埋栅电极具有比具有包括氮化钛(TiN)的第一阻挡层的掩埋栅电极更高的功函数。
图7A是比较用作第二阻挡层的材料的功函数的曲线图。图7B是比较用作第二阻挡层的材料的泄漏电流的曲线图。图7A和7B比较了第三样品(TiN)和第四样品(FFW)。使用第三样品的掩埋栅电极的上掩埋部分可以是TiN/W。使用第四样品的掩埋栅电极的上掩埋部分可以是FFW/W。
参见图7A，当使用无氟钨(FFW)时，平带电压朝向负方向(见附图标记302)偏移。简言之，当使用无氟钨(FFW)时，可以得到低功函数。
参见图7B，可以看出氮化钛(TiN)和无氟钨(FFW)具有大致等效水平的泄漏电流。
可以从图7A和图7B中看出，具有包括无氟钨(FFW)的第二阻挡层的掩埋栅电极具有比具有包括氮化钛(TiN)的第二阻挡层的掩埋栅电极更低的功函数。
图8是图示包括根据一个实施例的晶体管的半导体器件的一个实例的截面图。
参见图8，半导体器件400包括第一晶体管420和第二晶体管440。第一晶体管420和第二晶体管440形成在衬底401中，并且它们通过隔离层402彼此隔开。
第一晶体管420包括掩埋栅电极406、第一源极区415和第一漏极区416。掩埋栅电极406形成在沟槽403中。沟槽403延伸穿过隔离层402和有源区404。第一栅电介质层405形成在沟槽403的表面上。掩埋栅电极406包括下掩埋部分407和上掩埋部分411。下掩埋部分407包括高功函数阻挡层408、阻挡增强层409和第一低电阻率层410。上掩埋部分411包括低功函数阻挡层412和第二低电阻率层413。
第二晶体管440包括平面栅电极432、第二源极区433和第二漏极区434。第二栅电介质层431形成在平面栅电极432之下。平面栅电极432可以包括多晶硅、金属、金属氮化物、金属化合物或者它们的组合。第二栅电介质层431可以包括氧化硅、氮化硅、氮氧化硅或高k电介质材料。高k电介质材料可以包括基于铪的材料。第二栅电介质层431可以包括界面层和高电介质材料层的叠层。界面层可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。
如上所述，半导体器件400包括被集成在一个衬底401上的具有掩埋栅电极406的第一晶体管420和具有平面栅电极432的第二晶体管440。在形成第一晶体管420之后，可以形成第二晶体管440。
在半导体器件400中，第一晶体管420和第二晶体管440都可以是NMOSFET。
半导体器件400可以是CMOSFET。例如，第一晶体管420可以是NMOSFET，而第二晶体管440可以是PMOSFET。在PMOSFET的情况下，P型功函数的材料可以用作平面栅电极432。
第一晶体管420被称作为掩埋栅型晶体管，并且第二晶体管440被称作为平面栅型晶体管。平面栅型晶体管是非掩埋栅型晶体管的一个实例。非掩埋栅型晶体管的另一个实例是通常的鳍型晶体管。通常的鳍型晶体管不同于掩埋栅型鳍沟道晶体管。在通常的鳍型晶体管中，通过单独地凹陷隔离层而不形成沟槽，并且使得有源区凸出来形成鳍型区。此外，通常的鳍型晶体管可以通过刻蚀有源区来形成鳍型区。
在半导体器件400中，第一晶体管420可以用作设置在存储器单元中的晶体管，而第二晶体管440可以用作设置在外围电路区中的晶体管。
如上所述，通过形成包括高功函数阻挡层408和低功函数阻挡层412的掩埋栅电极406，并且形成低功函数阻挡层412以与第一源极区415和第一漏极区416重叠，可以减小栅致漏极泄漏(GIDL)以及减小栅极电阻。
根据一个实施例，可以改善半导体器件400的性能。
图9是图示包括根据一个实施例的掩埋栅型晶体管的半导体器件的另一个实例的平面图。图9示出半导体器件的存储器单元阵列。图10是沿着图9中的线A-A’截取的半导体器件的截面图。
参见图9和图10，存储器单元阵列500包括：多个掩埋字线506、在与掩埋字线506交叉的方向上延伸的多个位线520，以及多个存储元件525。
此后，详细地描述存储器单元阵列500。
隔离层502形成在衬底501中。隔离层502限定了多个有源区503。形成与有源区503交叉的栅极沟槽504。栅电介质层505形成在栅极沟槽504的表面上。
填充每个栅极沟槽504的部分的掩埋字线506形成在栅电介质层505之上。每个掩埋字线506包括下掩埋部分507和上掩埋部分511。下掩埋部分507包括：高功函数阻挡层508、阻挡增强层509和第一低电阻率层510。上掩埋部分511包括：低功函数阻挡层512和第二低电阻率层513。掩埋字线506具有与根据第一实施例的掩埋栅电极207相同的结构。根据另一个实施例，鳍型区还可以类似于第二实施例而形成在掩埋字线506之下。
覆盖层514形成在掩埋字线506之上。第一杂质区515和第二杂质区516形成在每个掩埋字线506的两侧上的衬底501中。掩埋字线506、第一杂质区515和第二杂质区516可以形成掩埋栅型晶体管。
可以形成与第一杂质区515电连接的位线结构。位线结构包括位线520和位线硬掩模层521。每个位线结构还可以包括在一个位线520和一个第一杂质区515之间的第一接触插塞519。间隔件522形成在每个位线结构的侧壁上。插塞隔离层518形成在衬底501之上。第一接触插塞519可以形成在第一接触孔517中。第一接触插塞519分别与第一杂质区515电连接。每个第一接触孔517的直径可以比每个位线520的线宽更窄。第一接触插塞519和位线520可以具有相同的线宽。因此，间隙存在于第一接触插塞519和第一接触孔517的侧壁之间，并且间隔件522被延伸以填充间隙。第一杂质区515的表面可以被凹陷。结果，增加了第一接触插塞519和第一杂质区515之间的接触面积。位线520可以具有在与掩埋字线506延伸的方向交叉的方向上延伸的线形状。位线520可以包括多晶硅、金属硅化物、金属氮化物和金属。位线硬掩模层521可以包括氧化硅或氮化硅。第一接触插塞519可以包括多晶硅、金属硅化物、金属氮化物和金属。
间隔件522包括电介质材料。间隔件522可以包括氧化硅、氮化硅、或者氧化硅和氮化硅的组合。间隔件522可以是多层间隔件。例如，间隔件522可以具有氮化硅/氧化硅/氮化硅(NON)的层叠结构。每个间隔件522可以具有嵌入空气间隙的多间隔件结构。
存储元件525可以形成在第二杂质区516之上。第二接触插塞523可以形成在存储元件525和第二杂质区516之间。此外，穿通插塞隔离层518的第二接触孔524形成，并且第二接触插塞523可以形成在第二接触孔524中。第二接触插塞523与第二杂质区516电连接。第二接触插塞523可以包括多晶硅、金属、金属硅化物和金属氮化物。例如，第二接触插塞523可以包括层叠有多晶硅、金属硅化物和金属的插塞结构。
插塞隔离层518可以是单层或多层。插塞隔离层518可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。插塞隔离层518可以通过镶嵌工艺来形成。插塞隔离层518将相邻的第二接触插塞523彼此隔离。根据另一个实施例，围绕第二接触插塞523的侧壁的接触间隔件(未示出)可以进一步形成。接触间隔件(未示出)中的每个可以具有嵌入空气间隙的多间隔件结构。在另一个实施例中，没有空气间隙可以形成在间隔件522中。插塞隔离层518和位线结构的上表面可以被定位在相同的水平处。
根据另一个实施例，第三接触插塞(未示出)可以进一步形成在第二接触插塞523之上。第三接触插塞(未示出)可以被形成为与位线结构和第二接触插塞523重叠。第三接触插塞(未示出)可以包括诸如金属的导电材料。
与第二接触插塞523电连接的存储元件525可以形成在第二接触插塞523之上。存储元件525可以被形成为不同的形式。
存储元件525可以是电容器。在这种情况下，存储元件525可以包括与第二接触插塞523接触的储存节点。储存节点可以具有圆柱形形状或柱体形状。电容器电介质层可以形成在每个储存节点的表面上。电容器电介质层可以包括氧化锆、氧化铝、氧化铪等。例如，电容器电介质层可以具有包括第一氧化锆、氧化铝和第二氧化锆的层叠的ZAZ结构。板节点形成在电容器电介质层之上。储存节点和板节点可以包括含金属的材料。
存储元件525中的每个可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括硫族化物的元素，例如碲(Te)或硒(Se)。根据另一个实施例，可变电阻器可以包括过渡金属氧化物。根据另一个实施例，可变电阻器可以包括磁性隧道结(MTJ)。
如上所述，通过形成包括高功函数阻挡层508和低功函数阻挡层512的掩埋字线506，并且形成低功函数阻挡层512以与第一杂质区515和第二杂质区516重叠，除了减小栅极电阻之外，还可以降低栅致漏极泄漏(GIDL)。
根据一个实施例，防止数据保持时间下降，且因而可以改善存储器单元阵列500的刷新特性。
根据一个实施例的晶体管可以被集成在晶体管电路中。此外，根据一个实施例的晶体管可以被应用于集成电路，以用于各种目的。例如，根据一个实施例的晶体管可以被应用于包括绝缘栅场效应晶体管(IGFET)、高电子迁移率晶体管(HEMT)、功率晶体管以及薄膜晶体管(TFT)的集成电路中。
根据一个实施例的晶体管和集成电路可以被安装在电子器件上。电子器件可以包括存储器件和非存储器件。存储器件可以包括：静态随机存取存储器(staticrandomaccessmemory，SRAM)、动态随机存取存储器(dynamicrandomaccessmemory，DRAM)、快闪存储器、磁性随机存取存储器(magneticrandomaccessmemory，MRAM)、阻变随机存取存储器(resistiverandomaccessmemory，ReRAM)、自旋转移力矩随机存取存储器(spintransfertorquerandomaccessmemory，STTRAM)、铁电随机存取存储器(ferroelectricrandomaccessmemory，FeRAM)等。非存储器件包括逻辑电路。逻辑电路可以包括：感测放大器、解码器、用于控制存储器件的输入/输出电路等。此外，逻辑电路可以包括各种集成电路(IC)。例如，逻辑电路可以包括微处理器、移动设备的应用处理器等。此外，非存储器件包括逻辑门，诸如与非(NAND)门、用于显示器件的驱动器IC和诸如功率管理IC(PMIC)的功率半导体器件。电子器件可以包括：计算系统、图像传感器、照相机、移动期间、显示器件、传感器、医疗器件、光电器件、射频识别(RFID)器件、太阳能电池、用于汽车的半导体器件、用于铁路车辆的半导体器件以及用于飞机的半导体器件。
此后描述的是包括根据一个实施例的晶体管的各种应用实例。
图11A至图11C示出包括根据一个实施例的晶体管的集成电路的各种应用实例。
图11A中所示的集成电路600包括多个高电压晶体管601和多个低电压晶体管602。
图11B中所示的集成电路700包括多个逻辑晶体管701和多个非逻辑晶体管702。
图11C中所示的集成电路800包括用于存储器件的晶体管801和用于非存储器件的晶体管802。
上述高电压晶体管601、低电压晶体管602、逻辑晶体管701、非逻辑晶体管702、用于存储器件的晶体管801以及用于非存储器件的晶体管802可以包括根据上述实施例的掩埋栅型晶体管。包括在集成电路600、700和800中的掩埋栅型晶体管包括形成在沟槽中的掩埋栅电极。掩埋栅电极包括双功函数的掩埋栅电极。掩埋栅电极包括：下掩埋部分，其包括高功函数阻挡层和第一低电阻率层；以及上掩埋部分，其包括低功函数阻挡层和第二低电阻率层。低功函数阻挡层与源极区和漏极区重叠。结果，改善了栅致漏极泄漏(GIDL)特性。
因此，可以改善集成电路600、700和800的性能。
图12图示了包括根据一个实施例的晶体管的电子器件。
参见图12，电子器件900包括多个晶体管。电子器件900可以包括多个PMOSFET901、多个NMOSFET902以及多个CMOSFET903。PMOSFET901、NMOSFET902和CMOSFET903中的一个或多个可以包括根据一个实施例的掩埋栅型晶体管。包括在电子器件900中的掩埋栅型晶体管包括形成在沟槽中的掩埋栅电极。掩埋栅电极包括：下掩埋部分，其包括高功函数阻挡层和第一低电阻率层；以及上掩埋部分，其包括低功函数阻挡层和第二低电阻率层。低功函数阻挡层与源极区和漏极区重叠。因此，栅致漏极泄漏(GIDL)特性得到改善。因此，电子器件900可以具有快的操作速度，并且被制造在小区域中。
根据一个实施例，通过在掩埋栅电极和源极区/漏极区之间形成低功函数阻挡层，可以改善掩埋栅型晶体管的电流驱动能力并且减小栅致漏极泄漏(GIDL)。
根据一个实施例，由于掩埋栅电极的下掩埋部分被形成为包括含铝(Al)的高功函数层，所以至沟道的杂质掺杂剂量可以通过高功函数层来减小。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种晶体管，包括：
源极区和漏极区，其形成在衬底中且彼此分隔开；
沟槽，其形成在所述源极区和所述漏极区之间的所述衬底中；以及
掩埋栅电极，其被设置在所述沟槽中，
其中，所述掩埋栅电极包括：
下掩埋部分，其包括高功函数阻挡层和设置在所述高功函数阻挡层之上的第一低电阻率层，其中，所述高功函数阻挡层包括含铝氮化钛；以及
上掩埋部分，其包括设置在所述下掩埋部分之上且与所述源极区和所述漏极区重叠的低功函数阻挡层、和设置在所述低功函数阻挡层之上的第二低电阻率层。
技术方案2.如技术方案1所述的晶体管，其中，所述高功函数阻挡层包括氮化钛铝TiAlN。
技术方案3.如技术方案1所述的晶体管，其中，所述低功函数阻挡层包括无氟钨FFW。
技术方案4.如技术方案1所述的晶体管，其中，所述低功函数阻挡层包括碳化钛TiC、碳化钛铝TiAlC或钛铝TiAl。
技术方案5.如技术方案1所述的晶体管，其中，所述第一低电阻率层和所述第二低电阻率层包括含金属的材料，其电阻率分别比所述高功函数阻挡层和所述低功函数阻挡层的电阻率更低。
技术方案6.如技术方案1所述的晶体管，其中，所述第一低电阻率层和所述第二低电阻率层包括钨。
技术方案7.如技术方案1所述的晶体管，其中，所述下掩埋部分还包括：
阻挡增强层，其在所述高功函数阻挡层和所述第一低电阻率层之间。
技术方案8.如技术方案7所述的晶体管，其中，所述阻挡增强层包括氮化钛TiN，以及
其中，所述高功函数阻挡层包括氮化钛铝TiAlN。
技术方案9.一种晶体管，包括：
有源区，其包括鳍型区；
隔离层，其被凹陷以暴露所述鳍型区的上表面和侧壁；
源极区和漏极区，其形成在所述有源区中且彼此分隔开；
沟槽，其形成在所述源极区和所述漏极区之间的所述有源区中且延伸至所述隔离层；以及
掩埋栅电极，其被设置在所述沟槽中且覆盖所述鳍型区，
其中，所述掩埋栅电极包括：
下掩埋部分，其包括高功函数阻挡层和设置在所述高功函数阻挡层之上的第一低电阻率层，其中，所述高功函数阻挡层包括含铝氮化钛；以及
上掩埋部分，其包括设置在所述下掩埋部分之上且与所述源极区和所述漏极区重叠的低功函数阻挡层、和设置在所述低功函数阻挡层之上的第二低电阻率层。
技术方案10.如技术方案9所述的晶体管，还包括：
阻挡增强层，其在所述高功函数阻挡层和所述第一低电阻率层之间。
技术方案11.如技术方案10所述的晶体管，其中，所述高功函数阻挡层包括氮化钛铝TiAlN，并且所述阻挡增强层包括氮化钛TiN。
技术方案12.如技术方案9所述的晶体管，其中，所述低功函数阻挡层包括无氟钨FFW。
技术方案13.如技术方案9所述的晶体管，其中，所述低功函数阻挡层包括碳化钛TiC、碳化钛铝TiAlC或钛铝TiAl。
技术方案14.如技术方案9所述的晶体管，其中，所述第一低电阻率层和所述第二低电阻率层中的每个包括钨。
技术方案15.一种用于制造晶体管的方法，包括：
在衬底中形成限定有源区的隔离层；
形成穿过所述有源区和所述隔离层延伸的沟槽；
形成下掩埋栅电极，其包括设置在所述沟槽的底部和侧壁上且填充所述沟槽的部分的高功函数阻挡层；
在所述下掩埋栅电极之上形成上掩埋栅电极，其中，所述上掩埋栅电极包括低功函数阻挡层并且填充所述沟槽的部分；
在所述上掩埋栅电极之上形成覆盖层；以及
形成源极区和漏极区，其通过所述沟槽而在所述衬底中彼此分隔开，并且每个都具有与所述低功函数阻挡层重叠的深度。
技术方案16.如技术方案15所述的方法，还包括：
在形成所述沟槽之后，通过将所述隔离层凹陷来形成鳍型区。
技术方案17.如技术方案15所述的方法，其中，所述高功函数阻挡层包括氮化钛铝TiAlN。
技术方案18.如技术方案15所述的方法，其中，所述低功函数阻挡层包括无氟钨FFW、碳化钛TiC、碳化钛铝TiAlC、钛铝TiAl或它们的组合。
技术方案19.如技术方案15所述的方法，其中，形成所述下掩埋栅电极包括：
形成氮化钛铝TiAlN作为所述高功函数阻挡层；
在所述氮化钛铝TiAlN之上形成氮化钛TiN；
在所述氮化钛TiN之上形成填充所述沟槽的钨层；以及
将所述氮化钛铝TiAlN、氮化钛(TiN)和钨层凹陷。
技术方案20.如技术方案15所述的方法，其中，形成所述上掩埋栅电极包括：
在包括所述下掩埋栅电极的所述衬底的轮廓之上，形成无氟钨FFW层作为所述低功函数阻挡层；
在所述无氟钨FFW层之上形成填充所述沟槽的钨层；以及
将所述无氟钨FFW层和钨层凹陷。

Claims (10)

1.一种晶体管，包括：
源极区和漏极区，其形成在衬底中且彼此分隔开；
沟槽，其形成在所述源极区和所述漏极区之间的所述衬底中；以及
掩埋栅电极，其被设置在所述沟槽中，
其中，所述掩埋栅电极包括：
下掩埋部分，其包括高功函数阻挡层和设置在所述高功函数阻挡层之上的第一低电阻率层，其中，所述高功函数阻挡层包括含铝氮化钛；以及
上掩埋部分，其包括设置在所述下掩埋部分之上且与所述源极区和所述漏极区重叠的低功函数阻挡层、和设置在所述低功函数阻挡层之上的第二低电阻率层。
2.如权利要求1所述的晶体管，其中，所述高功函数阻挡层包括氮化钛铝TiAlN。
3.如权利要求1所述的晶体管，其中，所述低功函数阻挡层包括无氟钨FFW。
4.如权利要求1所述的晶体管，其中，所述低功函数阻挡层包括碳化钛TiC、碳化钛铝TiAlC或钛铝TiAl。
5.如权利要求1所述的晶体管，其中，所述第一低电阻率层和所述第二低电阻率层包括含金属的材料，其电阻率分别比所述高功函数阻挡层和所述低功函数阻挡层的电阻率更低。
6.如权利要求1所述的晶体管，其中，所述第一低电阻率层和所述第二低电阻率层包括钨。
7.如权利要求1所述的晶体管，其中，所述下掩埋部分还包括：
阻挡增强层，其在所述高功函数阻挡层和所述第一低电阻率层之间。
8.如权利要求7所述的晶体管，其中，所述阻挡增强层包括氮化钛TiN，以及
其中，所述高功函数阻挡层包括氮化钛铝TiAlN。
9.一种晶体管，包括：
有源区，其包括鳍型区；
隔离层，其被凹陷以暴露所述鳍型区的上表面和侧壁；
源极区和漏极区，其形成在所述有源区中且彼此分隔开；
沟槽，其形成在所述源极区和所述漏极区之间的所述有源区中且延伸至所述隔离层；以及
掩埋栅电极，其被设置在所述沟槽中且覆盖所述鳍型区，
其中，所述掩埋栅电极包括：
下掩埋部分，其包括高功函数阻挡层和设置在所述高功函数阻挡层之上的第一低电阻率层，其中，所述高功函数阻挡层包括含铝氮化钛；以及
上掩埋部分，其包括设置在所述下掩埋部分之上且与所述源极区和所述漏极区重叠的低功函数阻挡层、和设置在所述低功函数阻挡层之上的第二低电阻率层。
10.一种用于制造晶体管的方法，包括：
在衬底中形成限定有源区的隔离层；
形成穿过所述有源区和所述隔离层延伸的沟槽；
形成下掩埋栅电极，其包括设置在所述沟槽的底部和侧壁上且填充所述沟槽的部分的高功函数阻挡层；
在所述下掩埋栅电极之上形成上掩埋栅电极，其中，所述上掩埋栅电极包括低功函数阻挡层并且填充所述沟槽的部分；
在所述上掩埋栅电极之上形成覆盖层；以及
形成源极区和漏极区，其通过所述沟槽而在所述衬底中彼此分隔开，并且每个都具有与所述低功函数阻挡层重叠的深度。
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