CN110649021B - 具有掩埋沟道阵列晶体管的极低温半导体器件 - Google Patents

具有掩埋沟道阵列晶体管的极低温半导体器件 Download PDF

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Abstract

一种具有掩埋沟道阵列晶体管的极低温半导体器件包括：隔离区，其对衬底中具有第一P型离子浓度的有源区进行限定；衬底中的栅极结构；以及离子注入区，其在栅极结构下方的有源区中并且具有第二P型离子浓度，其中，栅极结构包括：栅极电介质层，其共形地设置在栅极沟槽的内侧壁上；下栅电极，其设置在栅极电介质层上；以及上栅电极，其设置在下栅电极上，其中，下栅电极具有比上栅电极相对更低的功函数。

Description

具有掩埋沟道阵列晶体管的极低温半导体器件
相关申请的交叉引用
本申请要求2018年6月26日提交的申请号为10-2018-0073177的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开总体涉及一种极低温半导体器件。更具体地，本公开涉及一种包括掩埋沟道阵列晶体管的极低温半导体器件。
背景技术
近来，已经提出了具有掩埋沟道阵列晶体管的极低温半导体器件作为下一代半导体器件。极低温半导体器件具有优异的特性，诸如高速操作、低功耗、图案小型化、集成度提高、数据保持时间增加和刷新周期延长。然而，可能出现如下问题：诸如由于可归因于字线访问增加的行锤击现象而引起数据损坏，以及诸如当器件在极低温范围内工作时阈值电压升高。
发明内容
本公开的示例性实施例包括极低温半导体器件以及用于形成极低温半导体器件的方法，每个极低温半导体器件包括具有用于减小阈值电压的多个功函数的栅电极和具有用于增大阈值电压的离子注入区的掩埋沟道阵列晶体管。
本公开不限于上述实施例，并且本领域技术人员从以下描述中可以清楚地理解未提及的其他实施例。
根据本公开的一个实施例，极低温半导体器件可以包括：隔离区，其对在衬底中具有第一P型离子浓度的有源区进行限定；栅极结构，其设置在衬底中；以及离子注入区，其具有第二P型离子浓度并设置在栅极结构下方的有源区中。栅极结构可以包括：栅极电介质层，其共形地设置在栅极沟槽的内侧壁上；下栅电极，其设置在栅极电介质层上；以及上栅电极，其设置在下栅电极上。下栅电极可以具有比上栅电极相对更低的功函数。
下栅电极可以包括掺杂有N型离子的多晶硅。
下栅电极可以以内衬形状共形地设置在栅极电介质层上。
极低温半导体器件还可以包括设置在下栅电极与上栅电极之间的中间栅电极。
中间栅电极可以包括阻挡金属。
中间栅电极可以以内衬形状共形地设置在下栅电极上。
上栅电极可以包括金属、金属合金或金属化合物。
上栅电极可以填充栅沟槽并且具有水平延伸的轨道形状。
极低温半导体器件还可以包括覆盖上栅电极的上表面的覆盖栅电极。
覆盖栅电极可以包括下覆盖栅电极和设置在下覆盖栅电极上的上覆盖栅电极。
下覆盖栅电极可以包括阻挡金属，并且上覆盖栅电极可以包括掺杂有N型离子的多晶硅。
根据本公开的一个实施例，极低温半导体器件可以包括：隔离区，其对衬底中的有源区进行限定；栅极结构，其设置在衬底中；以及离子注入区，其设置在栅极结构下方的有源区中。栅极结构可以包括：栅极电介质层，其共形地设置在栅极沟槽的内侧壁上；下栅电极，其设置在栅极电介质层上；中间栅电极，其设置在下栅电极上；以及上栅电极，其设置在中间栅电极上。下栅电极可以具有相对低的功函数，并且上栅电极可以具有相对低的电阻。
有源区可以具有相对低的P型离子浓度，而离子注入区可以具有相对高的P型离子浓度。
下栅电极可以包括掺杂有N型离子的多晶硅。
中间栅电极可以包括氮化钛。
上栅电极可以包括金属。
下栅电极可以被共形地设置为包围中间栅电极的底表面和侧表面。
中间栅电极可以被共形地设置为包围上栅电极的底表面和侧表面。
极低温半导体器件还可以包括覆盖上栅电极的上表面的上覆盖栅电极。上覆盖栅电极和下栅电极可以包括相同的材料。
极低温半导体器件还可以包括下覆盖栅电极，其设置在上栅电极的上表面和上覆盖栅电极之间。下覆盖栅电极和中间栅电极可以包括相同的材料。
其他实施例的细节包括在详细描述和附图中。
附图说明
图1A至图1F是示出根据本发明的各种实施例的极低温半导体器件的截面图。
图2A至图2Q、图3A至图3D、图4A至图4E、图5A至图5E、图6A至图6D和图7A至图7I是示出用于形成半导体器件的方法的截面图。
图8A是概念性地示出根据实施例的存储模块的示图，并且图8B和图8C是概念性地示出根据本公开实施例的电子系统的框图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本公开的实施例可以具有不同的形式，并且不应该被解释为限于本文所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并且将向本领域技术人员充分传达权利要求的范围。
在整个说明书中，相同的附图标记表示相同的元件。因此，尽管在相应的附图中没有提及或描述相同或相似的附图标记，但是可以参考其他附图来描述附图标记。此外，尽管元件不由附图标记表示，但是可以参考其他附图来描述这些元件。
图1A至图1F是示出根据本公开的各种实施例的极低温半导体器件100A至100F的截面图。
参考图1A，根据一个实施例的极低温半导体器件100A可以包括设置在具有有源区ACT的衬底10中的隔离区ISO、设置在衬底10的有源区ACT中的栅极结构70、下层间电介质层75、设置在下层间电介质层75上的中间层间电介质层89和位线结构80、储存结构90和上层间电介质层99。
衬底10可以包括硅晶片、外延生长的单晶硅层、绝缘体上硅(SOI)或化合物半导体层。出于说明的目的，下面将以与硅晶片一致的方式描述衬底10。衬底10可以用诸如硼(B)的P型离子以低浓度掺杂。
隔离区ISO可以包括浅沟槽隔离(STI)区。例如，隔离区ISO可以包括填充设置在衬底10中的隔离沟槽的绝缘材料。
有源区ACT可以包括与体区对应的阱区，以及与其表面相邻的源极/漏极区15。有源区ACT的体区可以包括P型离子，并且源极/漏极区15可以包括N型离子。
栅极结构70可以具有与掩埋在衬底10中或延伸到衬底10中一致的形状或几何形状。栅极结构70可以包括设置在栅极沟槽(例如，图2C中所示的“Tg”)中的栅极电介质层20、下栅电极30、上栅电极50和栅极覆盖层65。离子注入区17可以位于有源区ACT中的栅极沟槽Tg下方。
栅极电介质层20可以被配置为内衬于栅极沟槽Tg的内壁的层。栅极沟槽Tg可以是圆柱状阱，或者作为沿直线方向延伸穿过衬底的槽状元件。在任一示例中，栅极电介质层20可以具有如图1A所示的杯状截面形状，其遵循与栅极沟槽Tg相同的截面形状。栅极电介质层20可以包括氧化硅层、硅氧化物层或具有高介电常数的金属氧化物层(诸如氧化铪层(HfOx))。
下栅电极30可以在栅极沟槽Tg中具有轨道状的形状或插塞状的形状。下栅电极30的底表面和侧表面可以由栅极电介质层20包围或者与栅极电介质层20接触。下栅电极30的上表面可以位于比源极/漏极区15的底表面相对更低的水平处。下栅电极30可以包括具有相对低的功函数的导体。例如，下栅电极30可以包括掺杂有诸如磷(P)或砷(As)的N型离子的多晶硅。
在极低温范围内，栅极结构70的沟道区的阈值电压通常大于同一器件在室温下的阈值电压。然而，当阈值电压上升时，沟道的尺寸和有效性降低，并且可能难以产生沟道。为此，半导体器件的操作速度降低，同时半导体器件的功耗增加。在一个实施例中，下栅电极30包括掺杂有具有相对低的功函数的N型离子的多晶硅，以补偿在极低温条件下沟道区的阈值电压的增加。下栅电极30包括掺杂有具有较低功函数的N型离子的多晶硅，并且可以在较低的电压电平下导通。换言之，与具有下栅电极30(其材料具有相对较高的功函数)的器件相比，可以在极低温范围中有效地减小阈值电压。
上栅电极50可以在栅极沟槽Tg中的下栅电极30上具有轨道状的形状或插塞状的形状。上栅电极50的侧表面可以由栅极电介质层20包围。上栅电极50的上表面可以位于比源极/漏极区15的底表面相对更高的水平处。上栅电极50可以包括具有比下栅电极30更高的功函数的导体。在一些实施例中，上栅电极50可以包括具有比下栅电极30更低电阻的导体。例如，上栅电极50可以包括金属、金属化合物或金属合金。作为非限制性示例，上栅电极50可以包括钨(W)。在其他实施例中，上栅电极50可以包括具有比下栅电极30更高的功函数和更低电阻的导体，并且保持能够形成欧姆接触。例如，作为非限制性示例，上栅电极50可以包括阻挡金属，诸如氮化钛(TiN)。
与上栅电极50相比，具有掺杂有N型离子的多晶硅的下栅电极30具有相对高的电阻。因此，栅极结构70的电阻可能增大。然而，因为栅极结构70还包括与下栅电极30相比具有相对低的电阻的上栅电极50，所以由于下栅电极30导致的栅极结构70的电阻的任何增加可以利用上栅电极50整体地或者部分地得到补偿。
栅极覆盖层65可以设置在上栅电极50上以完全填充栅极沟槽Tg。栅极覆盖层65的侧表面的一些部分可以由栅极电介质层20包围。栅极覆盖层65可以包括硅氮化物或硅氧化物。在一个实施例中，栅极覆盖层65可以包括硅氮化物。
离子注入区17可以包括以比有源区ACT的阱区的浓度更高的浓度掺杂的P型离子。换言之，有源区ACT可以具有相对低的P型离子浓度，并且离子注入区17可以具有相对高的P型离子浓度。栅极结构70和源极/漏极区15可以形成掩埋沟道阵列晶体管结构。在掩埋沟道阵列晶体管结构中，沟道区可以沿着栅极电介质层20的轮廓形成在有源区ACT中，即，与栅极电介质层20共用或者靠近栅极电介质层20。有源区ACT的阱区和离子注入区17可以包括P型离子，而源极/漏极区15可以包括N型离子。
离子注入区17可以通过增大沟道区中的P型离子浓度来增大沟道区的阈值电压。然而，掺杂有具有低功函数的N型离子的多晶硅(诸如下栅电极30中可能用的)会导致过度降低阈值电压的效果。还没有结合可接受的制造工艺完全开发出可以在下栅电极30中使用的如下材料：该材料在不过度减小阈值电压的情况下，导致极低温范围内的较低阈值电压。可以考虑将铌(Nb)或锌(Zn)用于能够在不减损所需功能特性的情况下将阈值电压降低到有限程度的材料。然而，这种材料可能难以获得或难以用作下栅电极，因为针对这些材料尚未开发稳定的制造工艺，这也会导致器件的单价更高。因此，在极低温范围内，预期的阈值电压的增大可以通过具有相对较低功函数的下栅电极来解决，同时可以通过使用离子注入区17将阈值电压增大到所期望的大小来减轻过度减小阈值电压的风险。
下层间电介质层75可以设置在衬底10、隔离区ISO和栅极结构70上。下层间电介质层75可以包括硅氮化物层、硅氧化物层或其组合中的一种。作为示例，下层间电介质层75可以包括与栅极覆盖层65相同的材料。
位线结构80可以包括下位线81、上位线83和位线覆盖间隔件85。下位线81可以通过垂直穿透下层间电介质层75而耦接到衬底10中的有源区ACT的源极/漏极区15的中心部分。下位线81可以具有轨道状、柱状或插塞状的几何形状。下位线81可以具有相对于下层间电介质层75的上表面沿向上方向突出的上部。下位线81可以是包括掺杂多晶硅、金属、金属硅化物或金属化合物的单层，或包括其任意组合的多层。上位线83可以具有轨道状的形状。上位线83可以包括耦接到下位线81的金属或金属化合物。位线覆盖间隔件85可以共形地覆盖上位线83的侧表面和上表面以及下位线81的自下层间电介质层75延伸的暴露部分。位线覆盖间隔件85可以包括硅氮化物。
中间层间电介质层89可以被设置为包围位线结构80的暴露的侧表面。中间层间电介质层89的上表面可以与位线结构80的上表面基本上共面。
储存结构90可以包括储存接触插塞91、下储存电极93、储存电介质层95和上储存电极97。储存接触插塞91可以耦接到衬底10的有源区ACT的源极/漏极区15。储存接触插塞91可以穿透中间层间电介质层89和下层间电介质层75以与源极/漏极区15对接。储存接触插塞91可以具有柱状的几何形状。下储存电极93可以具有圆柱状的形状。储存接触插塞91和下储存电极93可以包括导体，诸如掺杂多晶硅、金属、金属硅化物、金属化合物、金属合金或其任意组合。储存电介质层95可以共形地设置在下储存电极93的表面上以及中间层间电介质层89和位线结构80的上表面上。储存电介质层95可以包括硅氧化物、硅氮化物、金属氧化物(诸如氧化铪(HfOx))、高k材料或其任意组合。上储存电极97可以设置在储存电介质层95上以填充下储存电极93之间的区域。上储存电极97可以包括掺杂多晶硅、金属、金属硅化物、金属化合物、金属合金或其任意组合。
上层间电介质层99可以设置在储存结构90上，并且可以是基本上平坦的或平面的。上层间电介质层99可以包括硅氮化物或硅氧化物。
参考图1B，根据一个实施例的极低温半导体器件100B可以包括位于具有有源区ACT的衬底10中的隔离区ISO、掩埋在衬底10的有源区ACT中的栅极结构70、下层间电介质层75、设置在下层间电介质层75上的中间层间电介质层89和位线结构80、储存结构90以及上层间电介质层99。
栅极结构70可以包括设置在栅极沟槽(例如，图2C中所示的“Tg”)中的栅极电介质层20、下栅电极30、上栅电极50、覆盖栅电极60和栅极覆盖层65。离子注入区17可以位于有源区ACT的栅极沟槽Tg的下方。
栅极电介质层20可以以内衬形状共形地设置在栅极沟槽Tg的内侧壁上。栅极电介质层20可以被配置为内衬于栅极沟槽Tg的内壁的层。栅极沟槽Tg可以是圆柱状阱，或者作为沿直线方向延伸穿过衬底的槽状元件。栅极电介质层20可以包括氧化硅层、硅氧化物层或具有高介电常数的金属氧化物层(诸如氧化铪层(HfOx))。
下栅电极30可以在栅极沟槽Tg中的栅极电介质层20的一部分上具有轨道状或插塞状的形状，并且可以设置成具有比源极/漏极区15的底表面低的上表面。下栅电极30的底表面和侧表面可以由栅极电介质层20包围或者与栅极电介质层20接触。下栅电极30可以包括具有相对低的功函数的导体。例如，下栅电极30可以包括掺杂有N型离子的多晶硅。
上栅电极50可以在栅极沟槽Tg中的下栅电极30上具有轨道状或插塞状的形状，并且可以设置成具有比源极/漏极区15的底表面低的上表面。上栅电极50可以包括具有比下栅电极30相对更高的功函数的导体。另外，上栅电极50可以包括具有比下栅电极30更低的电阻的导体。例如，上栅电极50可以包括金属、金属化合物或金属合金。具体地，作为非限制性示例，上栅电极50可以包括钨(W)。在一些实施例中，上栅电极50可以包括具有比下栅电极30相对更高的功函数和相对更低的电阻的导体，并且保持能够形成欧姆接触。例如，作为非限制性示例，上栅电极50可以包括阻挡金属，诸如氮化钛(TiN)。
覆盖栅电极60可以在栅极沟槽Tg中的上栅电极50上具有轨道状或插塞状的形状。覆盖栅电极60可以包括多晶硅，例如掺杂有N型离子的多晶硅。覆盖栅电极60可以防止或减少在上栅电极50与栅极覆盖层65之间的离子扩散或离子迁移。覆盖栅电极60还可以改善上栅电极50与栅极覆盖层65的粘附力。例如，当上栅电极50包括金属并且栅极覆盖层65包括硅氧化物时，氧原子可以从栅极覆盖层65迁移并扩散到上栅电极50中，引起金属氧化。或者，金属原子可以从上栅电极50迁移并扩散到栅极覆盖层65中，引起电迁移现象。另外，当上栅电极50与栅极覆盖层65之间的粘附力差时，可能发生层分离或层离缺陷。包含覆盖栅电极60可以防止或限制这些现象的影响。
栅极覆盖层65可以设置在覆盖栅电极60上以填充栅极沟槽Tg。针对本文参考图1B描述的实施例，极低温半导体器件100B的与上述极低温半导体器件100A的组件、特征和配置相同或相似的组件、特征和配置，对其的详细描述在此可以适用而不再重复。
在图1B中，具有相对低的功函数的覆盖栅电极60位于栅极沟槽Tg的与源极/漏极区15共用的区域或靠近源极/漏极区15的区域中。结果，可以减轻栅致漏极泄漏(GIDL)。
参考图1C，根据一个实施例的极低温半导体器件100C可以包括在具有有源区ACT的衬底10中的隔离区ISO、在衬底10的有源区ACT中的栅极结构70、下层间电介质层75、设置在下层间电介质层75上的中间层间电介质层89和位线结构80、储存结构90以及上层间电介质层99。
栅极结构70可以包括设置在栅极沟槽中(例如，图2C中所示的“Tg”)的栅极电介质层20、下栅电极30、中间栅电极40、上栅电极50和栅极覆盖层65。离子注入区17可以位于有源区ACT的栅极沟槽Tg下方。
栅极电介质层20可以以内衬形状共形地设置在栅极沟槽Tg的内侧壁上。栅极电介质层20可以包括氧化硅层、硅氧化物层或具有高介电常数的金属氧化物层(诸如氧化铪层(HfOx))。
下栅电极30可以在栅极沟槽Tg中的栅极电介质层20的一部分上具有轨道状的形状或插塞状的形状，并且可以设置成具有比源极/漏极区15的底表面低的上表面。下栅电极30可以包括具有相对低的功函数的导体。例如，下栅电极30可以包括掺杂有N型离子的多晶硅。
中间栅电极40可以在栅极沟槽Tg中的下栅电极30上具有轨道状的形状或插塞状的形状，并且可以设置成具有比源极/漏极区15的底表面低的上表面。中间栅电极40可以包括能够形成欧姆接触的导体，该欧姆接触防止下栅电极30与上栅电极50之间的物理和化学反应。例如，中间栅电极40可以包括阻挡金属，诸如氮化钛(TiN)。中间栅电极40的功函数可以相对高于下栅电极30的功函数并且相对低于上栅电极50的功函数。中间栅电极40的电阻可以相对低于下栅电极30的电阻并且相对高于上栅电极50的电阻。
上栅电极50可以在栅极沟槽Tg中的中间栅电极40上具有轨道状或插塞状的形状或几何形状。上栅电极50可以包括导体，该导体与中间栅电极40和下栅电极30两者相比具有相对高的功函数和相对低的电阻。例如，上栅电极50可以包括金属。
栅极覆盖层65可以设置在上栅电极50上以填充栅极沟槽Tg。栅极覆盖层65可以包括不与上栅电极50物理和化学反应的电介质材料。例如，栅极覆盖层65可以包括硅氮化物。针对本文参考图1C描述的实施例，极低温半导体器件100C的与上述极低温半导体器件100A的组件、特征和配置相同或相似的组件、特征和配置，对其的详细描述在此可以适用而不再重复。
参考图1D，根据一个实施例的极低温半导体器件100D可以包括：在具有有源区ACT的衬底10中的隔离区ISO、在衬底10的有源区ACT中的栅极结构70、下层间电介质层75、设置在下层间电介质层75上的中间层间电介质层89和位线结构80、储存结构90和上层间电介质层99。栅极结构70可以包括设置在栅极沟槽(例如，图2C中所示的“Tg”)中的栅极电介质层20、下栅电极31、上栅电极50和栅极覆盖层65。离子注入区17可以位于有源区ACT的栅极沟槽Tg下方。
栅极电介质层20可以以内衬形状共形地设置在栅极沟槽Tg的侧壁上。栅极电介质层20可以包括氧化硅层、硅氧化物层或具有高介电常数的金属氧化物层(诸如氧化铪层(HfOx))。
下栅电极31可以共形地设置在栅极沟槽Tg中的栅极电介质层20的至少一部分上。作为示例，如图1D所示，栅极电介质电介质层20和下栅电极31都可以具有杯状或碗状的截面形状。下栅电极31可以包括具有相对低的功函数的导体。例如，下栅电极31可以包括掺杂有N型离子的多晶硅。
上栅电极50可以在栅极沟槽Tg中的下栅电极31上具有轨道状或插塞状的形状。上栅电极50可以包括具有相对高的功函数和相对低的电阻的导体。例如，上栅电极50可以包括金属。在一些实施例中，上栅电极50可以包括具有比下栅电极31更低电阻的导体。例如，上栅电极50可以包括金属、金属化合物或金属合金。具体地，作为非限制性示例，上栅电极50可以包括钨(W)。在其他实施例中，上栅电极50可以包括具有比下栅电极31更高的功函数和更低电阻的导体，并且保持能够形成欧姆接触。例如，作为非限制性示例，上栅电极50可以包括阻挡金属，诸如氮化钛(TiN)。
栅极覆盖层65可以设置在上栅电极50上以填充栅极沟槽Tg。栅极覆盖层65可以包括不与上栅电极50物理和化学反应的电介质材料。例如，栅极覆盖层65可以包括硅氮化物。当上栅电极50包括阻挡金属时，栅极覆盖层65可以包括硅氧化物。
下栅电极31和上栅电极50的上表面可以位于比源极/漏极区15的底部或最低部分相对更高的水平处。栅极结构70的沟道区在通过栅极电介质层20与下栅电极31间隔开的区域中的衬底10中延伸。针对本文参考图1D描述的实施例，极低温半导体器件100D的与上述极低温半导体器件100A的组件、特征和配置相同或相似的组件、特征和配置，对其的详细描述在此可以适用而不再重复。
在图1D中，具有相对低的功函数的下栅电极31位于栅极沟槽Tg的与源极/漏极区15共用的区域中或靠近源极/漏极区15的区域中，因此可以减轻或阻止栅致漏极泄漏(GIDL)。
参考图1E，根据一个实施例的极低温半导体器件100E可以包括：在具有有源区ACT的衬底10中的隔离区ISO、设置在衬底10的有源区ACT中的栅极结构70、下层间电介质层75、设置在下层间电介质层75上的中间层间电介质层89和位线结构80、储存结构90和上层间电介质层99。栅极结构70可以包括设置在栅极沟槽(例如，图2C中所示的“Tg”)中的栅极电介质层20、下栅电极31、上栅电极50、覆盖栅电极60和栅极覆盖层65。
下栅电极31可以包括具有相对低的功函数的导体。例如，下栅电极31可以包括掺杂有N型离子的多晶硅。
上栅电极50可以包括具有相对高的功函数和相对低的电阻的导体。例如，上栅电极50可以包括金属。上栅电极50可以包括能够与下栅电极31形成欧姆接触的导体。例如，上栅电极50可以包括诸如氮化钛(TiN)的阻挡金属。上栅电极50可以比下栅电极31具有更高的功函数和更低的电阻。
覆盖栅电极60可以包括掺杂有N型离子的多晶硅。覆盖栅电极60可以防止或减轻在上栅电极50与栅极覆盖层65之间的离子扩散或迁移。覆盖栅电极60还可以改善上栅电极50与栅极覆盖层65的粘附力。以上参考图1B提供了覆盖栅电极60的详细描述。
在图1E中，具有相对低的功函数的覆盖栅电极60位于栅极沟槽Tg的与源极/漏极区15共用的区域或靠近源极/漏极区15的区域中，从而可以减轻或防止栅致漏极泄漏(GIDL)。针对本文参考图1E描述的实施例，极低温半导体器件100E的与上述极低温半导体器件100A的组件、特征和配置相同或相似的组件、特征和配置，对其详细描述在此可以适用而不再重复。
参考图1F，根据一个实施例的极低温半导体器件100F可以包括在具有有源区ACT的衬底10中的隔离区ISO、在衬底10的有源区ACT中的栅极结构70、下层间电介质层75、设置在下层间电介质层75上的中间层间电介质层89和位线结构80、储存结构90和上层间电介质层99。栅极结构70可以包括位于栅极沟槽(参见图2C中所示的“Tg”)中的栅极电介质层20、下栅电极31、中间栅电极41、上栅电极50、下覆盖栅电极42、上覆盖栅电极32和栅极覆盖层65。
栅极电介质层20可以共形地设置在栅极沟槽Tg的侧壁上。栅极电介质层20可以包括氧化硅层、硅氧化物层或具有高介电常数的金属氧化物层(诸如氧化铪层(HfOx))。
下栅电极31可以共形地设置在栅极沟槽Tg中的栅极电介质层20的至少一部分上。下栅电极31可以包括具有相对低的功函数的导体。例如，下栅电极31可以包括掺杂有N型离子的多晶硅。中间栅电极41可以共形地设置在下栅电极31的至少一部分上。中间栅电极41可以包括能够形成欧姆接触的导体，该欧姆接触防止下栅电极31与上栅电极50之间的物理和化学反应。例如，中间栅电极41可以包括诸如氮化钛(TiN)的阻挡金属。中间栅电极41的功函数可以相对高于下栅电极31的功函数并且相对低于上栅电极50的功函数。中间栅电极41的电阻可以相对低于下栅电极31的电阻并且相对高于上栅电极50的电阻。
上栅电极50可以在中间栅电极41上具有轨道状或插塞状的形状。上栅电极50可以包括具有相对高的功函数和相对低的电阻的导体。例如，上栅电极50可以包括金属。另外，上栅电极50可以包括导体，该导体具有比下栅电极31和中间栅电极41相对更低的电阻。例如，上栅电极50可以包括金属、金属化合物或金属合金。具体地，作为非限制性示例，上栅电极50可以包括钨(W)。
下覆盖栅电极42可以在上栅电极50上具有轨道状或板状的形状，以覆盖上栅电极50的上表面。下覆盖栅电极42可以包括与中间栅电极41中包括的材料相同的材料。下覆盖栅电极42与中间栅电极41可以彼此耦接。因此，上栅电极50可以由中间栅电极41和下覆盖栅电极42包围或包封。
上覆盖栅电极32可以在下覆盖栅电极42上具有轨道状或板状的形状。上覆盖栅电极32可以包括与下栅电极31中使用的材料相同的材料。上覆盖栅电极32可以耦接到下栅电极31。因此，中间栅电极41与下覆盖栅电极42的耦接结构可以由下栅电极31和上覆盖栅电极32包围。
根据本文中所公开的各种实施例，极低温半导体器件100A至100F可以包括：栅极结构70，其具有降低掩埋栅极沟道阵列晶体管的阈值电压的效果；以及离子注入区17，其具有增大同一阈值电压的效果。因此，与其他器件相比，极低温半导体器件100A至100F可以具有被适当调整的阈值电压，以在极低温范围内具有良好的操作性能。
根据本文中所公开的实施例，具有相对低的功函数的下栅电极30和31可以靠近沟道区或位于沟道区附近。当具有低功函数的材料位于靠近沟道区时，可以通过使用下栅电极中的材料来使阈值电压最大化。当具有高功函数的材料位于靠近沟道区时，阈值电压不能充分降低。
根据各种实施例，当上覆盖栅电极32和具有相对低的功函数的下栅电极31位于靠近源极/漏极区15时，可以减轻栅致漏极泄漏(GIDL)。
图2A至图2Q是示出用于形成或制造半导体器件的方法的截面图。
参考图2A，该方法可以包括：形成对衬底10中的有源区ACT进行限定的隔离区ISO。衬底10可以包括轻掺杂有诸如硼(B)的P型离子的单晶硅层。形成隔离区ISO可以包括执行浅沟槽隔离(STI)工艺。
参考图2B，该方法可以包括：在衬底10的表面上形成缓冲层11，以及通过离子注入工艺在衬底10的有源区ACT中形成源极/漏极区15。形成缓冲层11的步骤可以包括使衬底10的表面薄薄地氧化或在衬底10的表面上薄薄地沉积硅氧化物。形成源极/漏极区15的步骤可以包括执行离子注入工艺以在衬底10的有源区ACT中注入N型离子，诸如磷(P)或砷(As)。随后，可以去除缓冲层11。
参考图2C，该方法可以包括通过光刻工艺在衬底10的表面和隔离区ISO的表面上形成第一掩模图案M1，以及通过使用第一掩模图案M1作为刻蚀掩模的刻蚀工艺形成栅极沟槽Tg。尽管未在图2A至图2Q的截面图中示出，栅极沟槽Tg可以被形成为圆柱状阱，或者形成为沿直线方向延伸穿过衬底10的槽状元件，并且在任一种情况下都可以具有相同的截面配置。第一掩模图案M1可以包括光致抗蚀剂、硅氧化物、硅氮化物、旋涂硬掩模(SOH)或它们的组合之一。
参考图2D，该方法可以包括：通过在衬底10的有源区ACT中(特别是在暴露的栅极沟槽Tg的底部)注入硼(B)的离子注入工艺来形成离子注入区17。形成离子注入区17的步骤可以包括通过局部沟道离子注入方法在有源区ACT中注入氟化硼离子(BF3 +和BF2 2+)。局部沟道离子注入方法可以包括：以约20至30KeV的加速能量将氟化硼离子注入到衬底10的有源区ACT中，达到离子浓度约为1E12(1×1012)至1E13(1×1013)离子/cm2。用于增大沟道的阈值电压的氟化硼离子的离子注入能量和离子注入浓度可以根据沟道的操作条件和操作特性而以各种方式来调整和改变。随后，可以去除第一掩模图案M1。
此后，可以执行用于使在栅极沟槽Tg中暴露的衬底10的表面固化的清洁工艺。清洁工艺可以包括极薄地剥离在栅极沟槽Tg中暴露的衬底10的表面。在一些实施例中，离子注入区17可以具有包围栅极沟槽Tg的底部的袋状或碗状的形状。换言之，离子注入区17不仅可以形成在栅极沟槽Tg的底表面上，而且可以部分地形成在栅极沟槽Tg的侧壁上。然而，离子注入区17可以与源极/漏极区15间隔开。
参考图2E，该方法可以包括在栅极沟槽Tg的内侧壁和底表面上共形地形成栅极电介质层20。形成栅极电介质层20的步骤可以包括硅氧化工艺。即，在栅极沟槽Tg中暴露的衬底10的表面可以被氧化。在一些实施例中，该方法可以包括通过沉积工艺在栅极沟槽Tg中暴露的衬底10上设置诸如氧化铪(HfOx)层的高k电介质层以形成栅极电介质层20。硅氧化工艺可以包括热氧化过程。因此，因为可以在硅氧化工艺中同时执行扩散，所以可以不需要用于在有源区ACT中扩散氟化硼离子(BF3 +和BF2 2+)的单独热处理工艺(例如，退火工艺)。即，热处理工艺可能仅需要执行一次。由于期望尽可能少地执行热处理工艺，因此可以减轻或减少可归因于频繁热处理工艺的极低温半导体器件的特性劣化。
参考图2F，该方法可以包括通过沉积工艺在栅极沟槽Tg内部的栅极电介质层20上和衬底10的表面上形成下栅电极材料层30a。下栅电极材料层30a可以包括具有相对低的功函数的导体。例如，下栅电极材料层30a可以包括掺杂有N型离子的多晶硅。因此，沉积工艺可以包括N型掺杂工艺和用于沉积掺杂硅的N型沉积工艺。因为可以在沉积工艺期间以气态形式供应N型离子，所以可以不需要执行单独的N型掺杂工艺。
参考图2G，该方法可以包括通过经由回蚀工艺去除下栅电极材料层30a的上部来形成下栅电极30。由于去除下栅电极材料层30a的上部，因此下栅电极30的上表面可以位于栅极沟槽Tg的深度的一半或更少处。例如，下栅电极30的上表面可以位于比源极/漏极区15的底部更低的水平处。
参考图2H，该方法可以包括通过沉积工艺在栅极沟槽Tg中和在衬底10的表面上形成上栅电极材料层50a。上栅电极材料层50a可以包括具有比下栅电极30相对更高的功函数的导体。
上栅电极材料层50a可以包括能够与下栅电极30形成欧姆接触的材料。例如，上栅电极材料层50a可以包括阻挡金属。作为示例，上栅电极材料层50a可以包括氮化钛(TiN)。
在本公开的一些实施例中，上栅电极材料层50a可以包括具有比下栅电极30更高的功函数的材料，该功函数高到足以在低温或极低温温度下改变器件的阈值电压。例如，上栅电极材料层50a可以包括金属、金属化合物或金属合金。例如，上栅电极材料层50a可以包括钨(W)。
参考图2I，该方法可以包括通过经由回蚀工艺去除上栅电极材料层50a的上部来形成上栅电极50。去除上栅电极材料层50a的上部，使得上栅电极50的上表面可以位于栅极沟槽Tg中。上栅电极50的上表面可以位于比源极/漏极区15的底表面更高的水平处。
参考图2J，该方法可以包括：通过经由沉积工艺形成电介质栅极覆盖层65以填充栅极沟槽Tg来形成栅极结构70，以及形成下层间电介质层75以层叠在衬底10的上表面上。栅极结构70可以包括栅极电介质层20、下栅电极30、上栅电极50和栅极覆盖层65。例如，栅极覆盖层65可以包括硅氮化物，而下层间电介质层75可以包括硅氧化物。在本公开的一些实施例中，栅极覆盖层65和下层间电介质层75可以是相同的材料。例如，栅极覆盖层65和下层间电介质层75可以是硅氮化物或硅氧化物。当栅极覆盖层65和下层间电介质层75是相同的材料时，可以在单个工艺期间连续形成栅极覆盖层65和下层间电介质层75。当栅极覆盖层65和下层间电介质层75是相同材料时，可以执行化学机械抛光(CMP)工艺以使下层间电介质层75的上表面平坦化。在CMP工艺期间，可以形成包括栅极电介质层20、下栅电极30、上栅电极50和栅极覆盖层65的栅极结构70。
参考图2K，该方法可以包括：通过光刻工艺在下层间电介质层75上形成第二掩模图案M2，以及通过使用第二掩模图案M2作为刻蚀掩模的刻蚀工艺形成位线沟槽Tb。位线沟槽Tb可以暴露有源区ACT中的源极/漏极区15。随后，可以去除第二掩模图案M2。在本公开的一些实施例中，位线沟槽Tb可以具有孔状或阱状的形状。即，位线沟槽Tb可以具有孔状或阱状的形状而不是沟槽状的形状。在这种情况下，位线沟槽Tb可以称为位线接触孔。
参考图2L，该方法可以包括：通过沉积工艺在位线沟槽Tb中和下层间电介质层75上形成导电的下位线材料层81a，以及在下位线材料层81a上形成导电的上位线材料层83a。下位线材料层81a可以是包括掺杂多晶硅、金属、金属硅化物或金属化合物的单层，或者它可以是包括上述材料的任意组合的多层。上位线材料层83a可以包括金属或金属化合物。
参考图2M，该方法可以包括通过刻蚀工艺连续地使上位线材料层83a和下位线材料层81a图案化来形成下位线81和上位线83。下位线81可以具有以一维方式水平延伸的线形，或者插塞状或柱状的形状。上位线83可以具有以一维方式水平延伸的线形。
参考图2N，该方法可以包括：通过设置包围下位线81的暴露表面和上位线83的暴露表面的位线覆盖间隔件85来形成位线叠层80。该方法可以包括形成中间层间电介质层89，该中间层间电介质层89形成在下层间电介质层75上和位线叠层80的侧表面上。形成位线覆盖间隔件85的步骤可以包括在下位线81的暴露表面、上位线83的暴露表面和下层间电介质层75的暴露表面上共形地形成诸如硅氮化物层的电介质层，以及执行回蚀工艺。形成中间层间电介质层89的步骤可以包括在位线叠层80和下层间电介质层75上沉积硅氧化物，然后执行CMP工艺。位线覆盖间隔件85的上表面可以与中间层间电介质层89的上表面基本上共面。
参考图2O，该方法可以包括通过光刻工艺在中间层间电介质层89上形成第三掩模图案M3。掩模图案M3可以保护例如位线叠层80。该方法可以包括：通过经由使用第三掩模图案M3作为刻蚀掩模的刻蚀工艺垂直穿透中间层间电介质层89来形成储存接触孔H，该储存接触孔H暴露有源区ACT的源极/漏极区15。随后，可以去除第三掩模图案M3。
参考图2P，该方法可以包括：形成储存接触插塞91以填充储存接触孔H，以及在储存接触插塞91上形成下储存电极93。储存接触插塞91可以具有柱状的形状，而下储存电极93可以具有圆柱状的形状。储存接触插塞91和下储存电极93可以包括导电材料。例如，储存接触插塞91和下储存电极93可以包括掺杂的多晶硅、金属、金属硅化物、金属化合物、金属合金或它们的任意组合。
参考图2Q，该方法可以包括通过沉积工艺在下储存电极93的暴露表面上共形地形成储存电介质层95。该方法可以包括通过在储存电介质层95上形成上储存电极97来形成储存结构90。储存电介质层95可以包括硅氧化物、硅氮化物、诸如氧化铪(HfOx)的金属氧化物、高k材料或它们的任意组合。上储存电极97可以包括掺杂的多晶硅、金属、金属硅化物、金属化合物、金属合金或其任意组合。
随后，返回参考图1A，该方法可以包括通过沉积工艺在储存结构90上形成上层间电介质层99。上层间电介质层99可以包括诸如硅氮化物或硅氧化物的电介质材料。
图3A至图3D是示出用于形成极低温半导体器件的方法的截面图。
参考图3A，该方法可以包括：通过上述并参考图2A至图2I的一系列工艺，形成对衬底10中的有源区ACT进行限定的隔离区ISO，形成源极/漏极区15，形成栅极沟槽Tg，在栅极沟槽Tg中形成离子注入区17，在栅极沟槽Tg中形成栅极电介质层20，在栅极电介质层20上形成下栅极30，以及在下栅电极30上形成上栅电极50。上栅电极50的上表面可以位于比源极/漏极区15的底表面更低的水平处。
参考图3B，该方法可以包括在栅极沟槽Tg中的上栅电极50上和衬底10的表面上形成覆盖栅电极材料层60a。覆盖栅电极材料层60a可以包括具有比上栅电极50相对更低的功函数的导体。例如，覆盖栅电极材料层60a可以包括与下栅电极30相同的材料。具体地，覆盖栅电极材料层60a可以包括掺杂有N型离子的多晶硅。
参考图3C，该方法可以包括通过经由回蚀工艺去除覆盖栅电极材料层60a的上部来形成覆盖栅电极60。覆盖栅电极60的上表面可以位于栅极沟槽Tg中。例如，覆盖栅电极60的上表面可以位于比源极/漏极区15的底部或最低部分更高的水平处。
参考图3D，该方法可以包括：通过经由沉积工艺形成电介质栅极覆盖层65以填充栅极沟槽Tg来形成栅极结构70，以及形成下层间电介质层75以层叠在衬底10的上表面上。栅极结构70可以包括栅极电介质层20、下栅电极30、上栅电极50、覆盖栅电极60和栅极覆盖层65。
随后，该方法可以包括：通过上述并参考2K至图2Q的一系列工艺，形成位线叠层80，形成中间层间电介质层89，以及形成储存结构90。再次参考图1B，该方法还可以包括在储存结构90上形成上层间电介质层99。
图4A至图4E是示出用于形成半导体器件的方法的截面图。
参考图4A，该方法可以包括：通过上面参考图2A至图2G描述的一系列工艺，形成对衬底10中的有源区ACT进行限定的隔离区ISO，形成源极/漏极区15，形成栅极沟槽Tg，在栅极沟槽Tg的底部处暴露的有源区ACT中形成离子注入区17，在栅极沟槽Tg中形成栅极电介质层20，在栅极电介质层20上形成下栅极30，以及在栅极沟槽Tg中的下栅电极30上形成中间栅电极材料层40a。中间栅电极材料层40a也可以形成在衬底10的表面上。中间栅电极材料层40a可以包括具有比下栅电极30相对更高的功函数的导体。中间栅电极材料层40a可以包括能够与下栅电极30形成欧姆接触的导体。例如，中间栅电极材料层40a可以包括阻挡金属。具体地，作为示例，中间栅电极材料层40a可以包括氮化钛(TiN)。
参考图4B，该方法可以包括通过经由回蚀工艺去除中间栅电极材料层40a的上部来形成中间栅电极40。中间栅电极40可以大约位于栅极沟槽Tg的中间处。中间栅电极40的上表面可以位于比源极/漏极区15的底部或最低区域更低的水平处。
参考图4C，该方法可以包括在衬底10的表面上形成上栅电极材料层50a以及在中间栅电极40上形成上栅电极材料层50a以填充栅极沟槽Tg。上栅电极材料层50a可以包括具有比中间栅电极40相对更高的功函数的导体。例如，上栅电极材料层50a可以包括：金属、金属化合物或金属合金。具体地，作为示例，上栅电极材料层50a可以包括钨(W)。
参考图4D，该方法可以包括通过经由回蚀工艺去除上栅电极材料层50a的上部来形成上栅电极50。上栅电极50可以位于栅极沟槽Tg中。上栅电极50的上表面可以位于比源极/漏极区15的底表面更高的水平处或在源极/漏极区15的底表面之上。
参考图4E，该方法可以包括：通过经由沉积工艺形成电介质栅极覆盖层65以填充栅极沟槽Tg来形成栅极结构70，以及形成下层间电介质层75以层叠或形成在衬底10的上表面上。栅极结构70可以包括栅极电介质层20、下栅电极30、中间栅电极40、上栅电极50和栅极覆盖层65。
随后，该方法可以包括：通过上述并参考图2K至图2Q的一系列工艺，形成位线叠层80，形成中间层间电介质层89，以及形成储存结构90。再次参考图1C，该方法还可以包括在储存结构90上形成上层间电介质层99。
图5A至图5E是示出用于形成极低温半导体器件的方法的截面图。
参考图5A，该方法可以包括：通过上述并参考2A至图2E的一系列工艺，形成对衬底10中的有源区ACT进行限定的隔离区ISO，形成源极/漏极区15，形成栅极沟槽Tg，在栅极沟槽Tg中形成离子注入区17，在栅极沟槽Tg中形成栅极电介质层20，以及在栅极沟槽Tg中的栅极电介质层20上形成下栅电极材料层31a。下栅电极材料层31a也可以形成在衬底10的上表面上。下栅电极材料层31a可以包括具有相对低的功函数的导体。例如，下栅电极材料层31a可以包括掺杂有N型离子的多晶硅。
参考图5B，该方法可以包括在下栅电极材料层31a上形成上栅电极材料层50a并填充栅极沟槽Tg。上栅电极材料层50a可以包括具有比下栅电极材料层31a相对更高的功函数的导体。例如，上栅电极材料层50a可以包括能够与下栅电极材料层31a形成欧姆接触的导体。例如，上栅电极材料层50a可以包括阻挡金属。具体地，作为示例，上栅电极材料层50a可以包括氮化钛(TiN)。
在一些实施例中，上栅电极材料层50a可以包括具有比下栅电极材料层31a更高的功函数的材料，该功函数高到足以在低温或极低温温度下改变器件的阈值电压。上栅电极材料层50a可以包括金属、金属化合物或金属合金。例如，上栅电极材料层50a可以包括钨(W)。
参考图5C，该方法可以包括：通过经由回蚀工艺去除上栅电极材料层50a的上部，在栅极沟槽Tg中形成上栅电极50。去除上栅电极材料层50a的上部，使得上栅电极50的上表面可以位于栅极沟槽Tg中。上栅电极50的上表面可以位于比源极/漏极区15的底表面或最低区域更高的水平处或在源极/漏极区15的底表面或最低区域之上。
参考图5D，该方法可以包括：通过经由回蚀工艺去除下栅电极材料层31a的部分，在栅极沟槽Tg中形成下栅电极31。下栅电极31可以具有与上栅电极50的底表面和侧表面共用的杯状形状的截面。下栅电极31的上表面和上栅电极50的上表面可以位于基本相似的水平处。
参考图5E，该方法可以包括：通过经由沉积工艺形成电介质栅极覆盖层65以填充栅极沟槽Tg来形成栅极结构70，以及形成下层间电介质层75以层叠在衬底10的上表面上。栅极结构70可以包括栅极电介质层20、杯状形状的下栅电极31、上栅电极50和栅极覆盖层65。
随后，该方法可以包括：通过上述并参考图2K至图2Q的一系列工艺，形成位线叠层80，形成中间层间电介质层89，以及形成储存结构90。再次参考图1D，该方法还可以包括在储存结构90上形成上层间电介质层99。
图6A至图6D是示出根据一个实施例的用于形成极低温半导体器件的方法的截面图。
参考图6A，该方法可以包括：通过以上参考图2A至图2E和图5A至图5C描述的一系列工艺，形成对衬底10中的有源区ACT进行限定的隔离区ISO，形成源极/漏极区15，形成栅极沟槽Tg，形成离子注入区17，形成栅极电介质层20，共形地形成下栅电极材料层31a，形成上栅电极材料层50a，以及通过经由回蚀工艺去除上栅电极材料层50a的上部而在栅极沟槽Tg中形成上栅电极50。然而，与图5C中所示的方法不同，图6A中的上栅电极50的上表面可以位于比源极/漏极区15的底表面更低的水平处或者在源极/漏极区15的底表面之下。
下栅电极材料层31a可以包括具有相对低的功函数的导体。例如，下栅电极材料层31a可以包括掺杂有N型离子的多晶硅。上栅电极50可以包括具有比下栅电极材料层31a相对更高的功函数的导体。例如，上栅电极50可以包括能够与下栅电极材料层31a形成欧姆接触的导体。例如，上栅电极50可以包括阻挡金属。具体地，作为示例，上栅电极50可以包括氮化钛(TiN)。在一些实施例中，上栅电极50可以包括相比于下栅电极材料层31a具有足够高的功函数的材料，该功函数高到足以在低温或极低温温度下改变器件的阈值电压。上栅电极50可以包括金属、金属化合物或金属合金。具体地，作为示例，上栅电极50可以包括钨(W)。
参考图6B，该方法可以包括：在上栅电极50和下栅电极材料层31a上形成覆盖栅电极材料层60a，以及填充栅极沟槽Tg。覆盖栅电极材料层60a可以包括具有比上栅电极50相对低的功函数的导体。例如，覆盖栅电极材料层60a可以包括与下栅电极材料层31a相同的材料。具体地，覆盖栅电极材料层60a可以包括掺杂有N型离子的多晶硅。当下栅电极材料层31a与覆盖栅电极材料层60a包括相同材料时，下栅电极材料层31a与覆盖栅电极材料层60a之间的界面由图6B中的虚线表示。
参考图6C，该方法可以包括：通过经由回蚀工艺分别去除覆盖栅电极材料层60a的上部和下栅电极材料层31a的上部来在栅极沟槽Tg中形成覆盖栅电极60和下栅电极31。所得到的下栅电极31与覆盖栅电极60的组合可以包围上栅电极50。下栅电极31可以包围上栅电极50的底表面和侧表面，而覆盖栅电极60可以覆盖上栅电极50的上表面。
参考图6D，该方法可以包括：通过经由沉积工艺形成电介质栅极覆盖层65以填充栅极沟槽Tg来形成栅极结构70，以及形成下层间电介质层75以层叠在衬底10的上表面上。栅极结构70可以包括栅极电介质层20、杯状形状的下栅电极31、上栅电极50、覆盖栅电极60和栅极覆盖层65。
随后，该方法可以包括：通过上述并参考图2K至图2Q的一系列工艺，形成位线叠层80，形成中间层间电介质层89，以及形成储存结构90。再次参考图1E，该方法还可以包括在储存结构90上形成上层间电介质层99。
图7A至图7I是示出用于形成极低温半导体器件的方法的截面图。
参考图7A，该方法可以包括：通过以上参考图2A至图2E和图5A描述的一系列工艺，形成对衬底10中的有源区ACT进行限定的隔离区ISO，形成源极/漏极区15，形成栅极沟槽Tg，形成离子注入区17，形成栅极电介质层20，在栅极电介质层20上共形地形成内衬状形状的下栅电极材料层31a，以及在下栅电极材料层31上共形地形成中间栅电极材料层41a作为内衬。下栅电极材料层31a可以包括具有相对低的功函数的导体。例如，下栅电极材料层31a可以包括掺杂有N型离子的多晶硅。中间栅电极材料层41a可以包括具有比下栅电极材料层31a相对更高的功函数的导体。例如，中间栅电极材料层41a可以包括能够与下栅电极材料层31a形成欧姆接触的导体。例如，中间栅电极材料层41a可以包括阻挡金属。具体地，作为示例，中间栅电极材料层41a可以包括氮化钛(TiN)。
参考图7B，该方法可以包括在中间栅电极材料层41a上形成上栅电极材料层50a以填充栅极沟槽Tg。上栅电极材料层50a可以包括具有比中间栅电极材料层41a更高的功函数的导体。上栅电极材料层50a可以包括金属、金属化合物或金属合金。具体地，例如，上栅电极材料层50a可以包括钨(W)。
参考图7C，该方法可以包括：通过经由回蚀工艺去除上栅电极材料层50a的上部来在栅极沟槽Tg中形成上栅电极50。去除上栅电极材料层50a的上部，使得上栅电极50的上表面可以位于栅极沟槽Tg中。上栅电极50的上表面可以位于比源极/漏极区15更低的水平处或在源极/漏极区15之下。
参考图7D，该方法可以包括：通过经由回蚀工艺去除中间栅电极材料层41a的上部来形成杯状形状的中间栅电极41以包围上栅电极50的底表面和侧表面。中间栅电极41的上表面可以位于与上栅电极50的上表面基本类似的水平处。
参考图7E，该方法可以包括：在下栅电极材料层31a、中间栅电极41和上栅电极50上形成下覆盖栅电极材料层42a以填充栅极沟槽Tg。下覆盖栅电极材料层42a可以包括与中间栅电极41相同的材料。
参考图7F，该方法可以包括：通过经由回蚀工艺去除下覆盖栅电极材料层42a的上部来形成下覆盖栅电极42以覆盖上栅电极50的上表面。上栅电极50的底表面和侧表面可以由中间栅电极41包围，并且上栅电极50的上表面可以由下覆盖栅电极42来覆盖。下覆盖栅电极42的上表面可以位于比源极/漏极区15更低的水平处或者在源极/漏极区15之下。
参考图7G，该方法可以包括在下栅电极材料层31a和下覆盖栅电极42上形成上覆盖栅电极材料层32a以填充栅极沟槽Tg。上覆盖栅电极材料层32a可以包括与下栅电极材料层31a相同的材料。当下栅电极材料层31a和上覆盖栅电极材料层32a包括相同材料时，下栅电极材料层31a与上覆盖栅电极材料层32a之间的界面可以虚拟地存在。因此，下栅电极材料层31a与上覆盖栅电极材料层32a之间的界面在图7G中用虚线表示。
参考图7H，该方法可以包括：通过经由回蚀工艺分别去除上覆盖栅电极材料层32a的上部和下栅电极材料层31a的上部来在栅极沟槽Tg中形成上覆盖栅电极32和下栅电极31。上覆盖栅电极32可以覆盖下覆盖栅电极42的上表面。上覆盖栅电极32的上表面可以位于比源极/漏极区15的底表面或最下部区域更高的水平处，或在源极/漏极区15的底表面或最下部区域之上。
参考图7I，该方法可以包括：通过经由沉积工艺形成电介质栅极覆盖层65以填充栅极沟槽Tg来形成栅极结构70，以及形成下层间电介质层75以层叠在衬底10的上表面上。栅极结构70可以包括栅极电介质层20、杯状形状的下栅电极31、杯状形状的中间栅电极41、上栅电极50、下覆盖栅电极42、上覆盖栅电极32和栅极覆盖层65。
随后，该方法可以包括：通过上述并参考图2K至图2Q的一系列工艺，形成位线叠层80，形成中间层间电介质层89，以及形成储存结构90。再次参考图1F，该方法还可以包括在储存结构90上形成上层间电介质层99。
图8A是概念性地示出包括根据各种实施例的极低温半导体器件的存储模块2100的示图。
参考图8A，根据一个实施例的存储模块2100可以包括模块衬底2110、设置在模块衬底2110上的多个极低温半导体器件2120以及布置在模块衬底2110的一侧上的多个端子2130。模块衬底2110可以包括印刷电路板(PCB)。基于本公开的发明构思，极低温半导体器件2120可以包括根据各种实施例的极低温半导体器件100A至100F中的至少一个。多个端子2130可以包括诸如铜的金属。每个端子可以电耦接到每个极低温半导体器件2120。
图8B是概念性地示出根据实施例的电子系统2300的框图。
参考图8B，根据本实施例的电子系统2300可以包括主体2310、显示单元2360和外部装置2370。主体2310可以包括微处理器单元2320、电源单元2330、功能单元2340和/或显示控制器单元2350。主体2310可以包括具有PCB的母板或系统板，和/或壳体。微处理器单元2320、电源单元2330、功能单元2340和显示控制器单元2350可以安装或设置在主体2310上或主体2310内。显示单元2360可以设置在主体2310的上表面上或主体2310的内部或外部。显示单元2360可以显示由显示控制器单元2350处理的图像。例如，显示单元2360可以包括液晶显示器(LCD)、有源矩阵有机发光二极管(AMOLED)或各种显示面板。显示单元2360可以包括触摸屏。因此，显示单元2360可以具有输入/输出功能。电源单元2330可以向微处理器单元2320、功能单元2340、显示控制器单元2350等提供电流或电压。电源单元2330可以包括可充电电池、用于电池的插座或电压/电流转换器。微处理器单元2320可以从电源单元2330接收电压以控制功能单元2340和显示单元2360。例如，微处理器单元2320可以包括中央处理单元(CPU)或应用处理器(AP)。功能单元2340可以包括触摸板、触摸屏、易失性/非易失性存储器、存储卡控制器、相机、灯光、音频和视频播放处理器、无线发射/接收天线、扬声器、麦克风、通用串行总线(USB)端口以及具有各种功能的其他单元。微处理器单元2320或功能单元2340可以包括根据各种实施例的极低温半导体器件100A至100F中的至少一个。
图8C是概念性地示出根据一个实施例的电子系统2400的框图。
参考图8C，根据本实施例的电子系统2400可以包括微处理器2414、存储系统2412和用户接口2418，每个都经由内部总线2420执行相互的数据通信。微处理器2414可以包括CPU或AP。电子系统2400还可以包括直接与微处理器2414通信的随机存取存储器(RAM)2416。微处理器2414和/或RAM 2416可以组装在单个封装体中。用户接口2418可以用于向电子系统2400输入信息或从电子系统2400输出信息。例如，用户接口2418可以包括触摸板、触摸屏、键盘、鼠标、扫描仪、语音检测器、阴极射线管(CRT)监视器、LCD、AMOLED、等离子显示板(PDP)、打印机、灯或各种其他输入/输出设备。存储系统2412可以储存微处理器2414的操作代码、由微处理器2414处理的数据或外部输入数据。存储系统2412可以包括存储器控制器、硬盘或固态驱动器(SSD)。基于本公开的技术构思，微处理器2414、RAM 2416和/或存储系统2412可以包括根据各种实施例的极低温半导体器件100A至100F中的至少一个。
根据上述实施例的极低温半导体器件包括：用于降低阈值电压的具有低功函数的栅电极，以及用于增大阈值电压的离子注入区。因此，每个极低温半导体器件可以具有被适当调整的阈值电压，以在极低温区域中具有良好的操作性能。
根据上述实施例的极低温半导体器件可以在伪极低温范围内更好地操作。伪极低温范围可以定义为约77°K+/-7°K。伪极低温范围可以使用液氮作为相对便宜的制冷剂来实施或建立。
虽然已经关于特定实施例描述了本公开，但是应该注意，实施例用于描述而不是限制本公开。此外，应当注意，在不脱离由所附权利要求所限定的本公开的范围的情况下，本领域技术人员可以通过替换、改变和修改以各种方式实现本公开。

Claims (12)

1.一种极低温半导体器件，包括：
隔离区，其对衬底中具有第一P型离子浓度的有源区进行限定；
栅极结构，其设置在所述衬底中；以及
离子注入区，其在所述栅极结构下方的所述有源区中并且具有第二P型离子浓度以增加所述栅极结构的沟道区的阈值电压，
其中，所述栅极结构包括：
栅极电介质层，其共形地设置在栅极沟槽的内侧壁上；
下栅电极，直接设置在所述栅极电介质层上；以及
上栅电极，直接设置在所述下栅电极上，
其中：
所述下栅电极具有比所述上栅电极相对更低的功函数，
所述下栅电极包括掺杂有N型离子的多晶硅，用于降低所述栅极结构的沟道区的阈值电压，
所述上栅电极包括氮化钛，以及
所述下栅电极具有比所述上栅电极相对高的电阻。
2.如权利要求1所述的极低温半导体器件，其中，所述下栅电极以内衬形状被共形地设置在所述栅极电介质层上。
3.如权利要求1所述的极低温半导体器件，其中，所述上栅电极填充所述栅极沟槽并且具有轨道状的形状。
4.一种极低温半导体器件，包括：
隔离区，其对衬底中具有第一P型离子浓度的有源区进行限定；
栅极结构，其设置在所述衬底中；以及
离子注入区，其在所述栅极结构下方的所述有源区中并且具有第二P型离子浓度以增加所述栅极结构的沟道区的阈值电压，
其中，所述栅极结构包括：
栅极电介质层，其共形地设置在栅极沟槽的内侧壁上；
下栅电极，直接设置在所述栅极电介质层上；
上栅电极，直接设置在所述下栅电极上；以及
覆盖栅电极，覆盖所述上栅电极的上表面，
其中，所述覆盖栅电极是导体。
5.如权利要求4所述的极低温半导体器件，其中，所述覆盖栅电极包括下覆盖栅电极和设置在所述下覆盖栅电极上的上覆盖栅电极。
6.如权利要求5所述的极低温半导体器件，其中，所述下覆盖栅电极包括阻挡金属，并且所述上覆盖栅电极包括掺杂有N型离子的多晶硅。
7.一种极低温半导体器件，包括：
隔离区，其对衬底中的有源区进行限定；
栅极结构，其设置在所述衬底中；以及
离子注入区，其在所述栅极结构下方的所述有源区中以增加所述栅极结构的沟道区的阈值电压，
其中，所述栅极结构包括：
栅极电介质层，其共形地设置在栅极沟槽的内侧壁上；以及
下栅电极，直接设置在所述栅极电介质层上；
中间栅电极，直接设置在所述下栅电极上；以及
上栅电极，直接设置在所述中间栅电极上，
其中：
所述下栅电极具有比所述中间栅电极相对低的功函数，
所述中间栅电极具有比所述上栅电极相对低的功函数，
所述下栅电极具有比所述中间栅电极相对高的电阻，
所述中间栅电极具有比所述上栅电极相对高的电阻，
所述下栅电极包括掺杂有N型离子的多晶硅，用于降低所述栅极结构的沟道区的阈值电压，
所述中间栅电极包括氮化钛，以及
其中，所述上栅电极包括金属。
8.根据权利要求7所述的极低温半导体器件，其中，所述有源区具有相对低的P型离子浓度，而所述离子注入区具有相对高的P型离子浓度。
9.根据权利要求7所述的极低温半导体器件，其中，所述下栅电极以内衬形状被共形地设置为包围所述中间栅电极的底表面和侧表面。
10.如权利要求9所述的极低温半导体器件，其中，所述中间栅电极以内衬形状被共形地设置为包围所述上栅电极的底表面和侧表面。
11.如权利要求7所述的极低温半导体器件，还包括覆盖所述上栅电极的上表面的上覆盖栅电极，
其中，所述上覆盖栅电极和所述下栅电极包括相同的材料。
12.如权利要求11所述的极低温半导体器件，还包括设置在所述上栅电极的所述上表面与所述上覆盖栅电极之间的下覆盖栅电极，
其中，所述下覆盖栅电极包括与所述中间栅电极相同的材料。
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