KR102429608B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 기판 내에 트렌치를 형성하고, 제1 가스를 이용하여 상기 트렌치의 적어도 일부를 매립하는 하부 게이트 메탈을 형성하고, 상기 하부 게이트 메탈 상에 배리어 메탈을 형성하고, 상기 배리어 메탈 상에, 상기 제1 가스와 다른 제2 가스를 이용하여 상부 게이트 메탈을 형성하고, 상기 게이트 메탈 상에 상기 트렌치를 채우는 캡핑막을 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
매립 채널 어레이 트랜지스터(Buried Channel Array Transistor, BCAT)는 트렌치 내에 매립된 게이트 전극을 포함하여, DRAM 구조의 단채널 효과(short channel effect)를 극복할 수 있다.
한편, DRAM 장치가 초고도로 집적화 됨에 따라, 커패시터 내의 차징(charging)되는 전하의 양은 꾸준히 감소하였다. 이에 따라, 커패시터 내의 저장되는 전하의 양을 늘리려는 노력뿐만 아니라, 누설 전류 제어가 장치 구동 및 성능 개선에 중요한 항목이 되었다.
DRAM 셀(cell)에서 누설 전류를 유발하는 원인 중의 하나는 GIDL(Gate Induces Drain Leakage)로 불리는 게이트와 고 도핑된 BC 노드와의 게이트 오프(gate off) 상태에서의 누설 전류 일 수 있다. 따라서, 이러한 누설 전류의 제어를 통한 리프레쉬 타임(tREF)의 향상이 필요하다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 내에 트렌치를 형성하고, 제1 가스를 이용하여 상기 트렌치의 적어도 일부를 매립하는 하부 게이트 메탈을 형성하고, 상기 하부 게이트 메탈 상에 배리어 메탈을 형성하고, 상기 배리어 메탈 상에, 상기 제1 가스와 다른 제2 가스를 이용하여 상부 게이트 메탈을 형성하고, 상기 게이트 메탈 상에 상기 트렌치를 채우는 캡핑막을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 액티브 영역을 정의하는 소자 분리막을 기판 내에 형성하고, 상기 액티브 영역 내에 트렌치를 형성하고, 하부 게이트 메탈, 배리어 메탈 및 상부 게이트 메탈을 포함하는 게이트 전극을 상기 트렌치의 일부를 매립하도록 형성하고, 상기 게이트 전극 상에 상기 트렌치를 채우는 캡핑막을 형성하고, 상기 트렌치의 적어도 일 측에 소스/드레인 영역을 형성하는 것을 포함하되, 상기 게이트 전극을 형성하는 것은, B2H6 가스를 이용하여 하부 게이트 메탈을 형성하고, 상기 하부 게이트 구조체 상에 배리어 메탈을 형성하고, 상기 배리어 메탈 상에 SiH4 가스를 이용하여 상부 게이트 메탈을 형성하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 소자 분리막과 상기 소자 분리막에 의해 정의되는 액티브 영역을 포함하는 기판, 상기 액티브 영역 내에 형성되는 트렌치; 및 상기 트렌치의 적어도 일부를 매립하는 게이트 전극으로서, 상기 게이트 전극은 상기 트렌치의 측면의 일부와 바닥면을 따라 컨포말하게 형성되는 하부 배리어 메탈과, 상기 하부 배리어 메탈 상에 형성되고, 상기 트렌치의 일부를 채우는 하부 게이트 메탈과, 상기 하부 배리어 메탈 및 상기 하부 게이트 메탈 상에 컨포말하게 형성되는 상부 배리어 메탈과, 상기 상부 배리어 메탈 상에 형성되고, 상기 트렌치의 일부를 채우는 상부 게이트 메탈을 포함하는 게이트 전극을 포함하되, 상기 하부 게이트 메탈의 보론의 농도는 상기 상부 게이트 메탈의 보론의 농도보다 높다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 액티브 영역(AC), 소자 분리 영역(ISO), 워드 라인(WL) 및 비트 라인(BL)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
액티브 영역(AC)은 기판(100) 내에 소자 분리 영역(ISO)을 형성함으로써 정의된다. 액티브 영역(AC)은 제1 방향(DR1)을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 구체적으로 설명하면, 액티브 영역(AC)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(WL)은 제1 방향(DR1)과 제1 예각(θ1)을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(BL)은 제1 방향(DR1)과 제2 예각(θ2)을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 액티브 영역(AC)과 비트 라인(BL)을 연결하는 비트 라인 컨택(160)과, 액티브 영역(AC)과 스토리지 노드를 연결하는 스토리지 노드 컨택(190) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
각 액티브 영역(AC)들은 중심 부위의 상부면에 제1 컨택 영역(DC)과 양 가장자리의 상부면에 각각 제2 컨택 영역(BC)을 포함한다. 즉, 제1 컨택 영역(DC)은 비트 라인(BL)과 전기적으로 연결하기 위한 영역이 되고, 제2 컨택 영역(BC)은, 스토리지 노드와 전기적으로 연결하기 위한 영역이 된다. 상기 제2 방향으로 서로 이웃하는 각 액티브 영역(AC)은 각각 제2 컨택 영역(BC)이 서로 인접하게 배치되도록 형성될 수 있다. 각 액티브 영역(AC)들 내에서 상기 제1 컨택 영역(DC) 및 제2 컨택 영역(BC)은 서로 오버랩되는 부위를 갖지 않으며 각각 분리된 영역을 갖는다.
소자 분리 영역(ISO)에는 소자 분리막(105)이 형성될 수 있다. 소자 분리막(105)은 실리콘 산화물을 포함할 수 있다. 또는, 소자 분리막(105)은 실리콘 산화물 및 실리콘 질화물이 각각 1층 이상 적층된 구조를 가질 수 있다. 소자 분리 영역(ISO)이 형성되는 부위에 따라 상기 소자 분리 영역(ISO)의 내부폭이 달라질 수 있고, 소자 분리 영역(ISO)의 내부 폭에 따라 소자 분리 영역(ISO)의 내부에 채워지는 소자 분리막(105)의 적층 구조가 달라질 수 있다.
도 2를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 액티브 영역(103), 소자 분리막(105), 트렌치(110), 게이트 전극(G), 스토리지 노드 컨택(190) 등을 포함할 수 있다.
구체적으로, 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다.
소자 분리막(105)은 기판(100) 내에 형성되어, 액티브 영역(103)을 정의한다. 소자 분리막(105)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
트렌치(110)는 액티브 영역(103)의 기판(100) 내에 형성된다. 트렌치(110)의 형상은 여러 가지일 수 있다. 예를 들어, 트렌치(110)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 트렌치(110)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
게이트 절연막(112)은 각각 트렌치(110)의 내벽을 따라 컨포말하게(conformally) 형성된다. 게이트 절연막(112)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
게이트 절연막(112)은 트렌치(110)의 측면의 전부와 바닥면을 따라 형성될 수 있다. 즉, 트렌치(110)의 내벽은 게이트 절연막(112)에 의해서 완전히 덮일 수 있다. 단, 이에 제한되는 것은 아니다.
게이트 전극(G)은 게이트 절연막(112)이 형성된 트렌치(110)의 적어도 일부를 매립하여 형성될 수 있다. 즉, 게이트 전극(G)은 리세스된 형태일 수 있다. 게이트 전극(G)의 상면은 각각 기판(100)의 상면(표면)보다 낮을 수 있다. 게이트 전극(G)은 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 도 2의 게이트 전극(G)은 도 1의 워드 라인(WL)과 같은 구성 요소이지만, 편의상 다른 부호를 사용한다.
구체적으로 게이트 전극(G)은 하부 배리어 메탈(BM1), 하부 게이트 메탈(GM1), 상부 배리어 메탈(BM2) 및 상부 게이트 메탈(GM2)을 포함할 수 있다.
하부 배리어 메탈(BM1)은 게이트 절연막(112) 상에 형성될 수 있다. 하부 배리어 메탈(BM1)은 게이트 절연막(112)의 상면의 일부를 따라 컨포말하게 형성될 수 있다. 하부 배리어 메탈(BM1)은 트렌치(110)의 측면의 일부 및 바닥면을 따라 형성될 수 있다. 즉, 하부 배리어 메탈(BM1)은 트렌치(110)의 바닥면을 중심으로 양 측면의 일부를 따라서 형성될 수 있다. 하부 배리어 메탈(BM1)은 TiN, TaN, Ti, Ta, Mo 및 Al 중 적어도 하나를 포함할 수 있다.
하부 게이트 메탈(GM1)은 하부 배리어 메탈(BM1) 상에 형성될 수 있다. 하부 게이트 메탈(GM1)은 트렌치(110)의 일부를 채울 수 있다. 즉, 하부 게이트 메탈(GM1)은 하부 배리어 메탈(BM1)이 형성된 부분과 대응되는 부분까지 형성될 수 있다. 따라서, 하부 게이트 메탈(GM1)의 상면과 하부 배리어 메탈(BM1)의 상면의 높이는 실질적으로 동일할 수 있다.
상부 배리어 메탈(BM2)은 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1) 상에 형성될 수 있다. 하부 배리어 메탈(BM1)은 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)의 상면과, 게이트 절연막(112)의 측면의 일부를 따라 컨포말하게 형성될 수 있다. 즉, 상부 배리어 메탈(BM2)은 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)의 상면을 중심으로 트렌치(110)의 양 측면의 일부를 따라서 형성될 수 있다.
상부 배리어 메탈(BM2)은 TiN, TaN, Ti, Ta, Mo 및 Al 중 적어도 하나를 포함할 수 있다. 상부 배리어 메탈(BM2)은 하부 배리어 메탈(BM1)과 동일한 물질을 포함할 수 있다. 상부 배리어 메탈(BM2)은 하부 배리어 메탈(BM1)과 완전히 동일한 물성을 가질 수도 있다. 이러한 경우에는 하부 배리어 메탈(BM1)과 상부 배리어 메탈(BM2)의 경계가 서로 구별되지 않을 수도 있다.
상부 게이트 메탈(GM2)은 상부 배리어 메탈(BM2) 상에 형성될 수 있다. 상부 게이트 메탈(GM2)은 트렌치(110)의 일부를 채울 수 있다. 즉, 상부 게이트 메탈(GM2)은 상부 배리어 메탈(BM2)이 형성된 부분과 대응되는 부분까지 형성될 수 있다. 따라서, 상부 게이트 메탈(GM2)의 상면과 상부 배리어 메탈(BM2)의 상면의 높이는 실질적으로 동일할 수 있다.
상부 게이트 메탈(GM2)과 하부 게이트 메탈(GM1)은 모두 텅스텐(W)을 포함할 수 있다. 단, 상부 게이트 메탈(GM2)과 하부 게이트 메탈(GM1)은 물성이 서로 다를 수 있다. 구체적으로, 상부 게이트 메탈(GM2)보다 하부 게이트 메탈(GM1)이 더 높은 보론(Boron) 함유량을 가질 수 있다. 이는, 상부 게이트 메탈(GM2) 및 하부 게이트 메탈(GM1)의 형성 공정에 기인할 수 있다.
우수한 열 안정성 및 저저항 등의 특성을 가진 텅스텐(W)을 포함하는 상부 게이트 메탈(GM2)과 하부 게이트 메탈(GM1)은 모두 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 원자층 증착(Atomic Layer Deposition, ALD)을 사용할 수 있다. 일반적으로, CVD 텅스텐 증착 공정은 전구체와 가스를 반응시켜 증착될 수 있다. 이 때, 전구체는 WF6 또는 WCl6 등 W를 포함하는 소스 가스일 수 있다.
이 때, 전구체에 가스를 반응 시켜 환원시키는 방법으로 W를 형성하는 데, 상기 가스의 종류에 따라서 형성되는 W의 물성이 달라질 수 있다. 이는 형성되는 W에 포함되는 불순물의 종류와 양이 달라지기 때문이다.
구체적으로, 하부 게이트 메탈(GM1)은 B2H6 가스와 전구체를 반응시켜 증착될 수 있다. 일반적으로 W의 증착은 초기 박막을 반응성이 높은 가스를 사용하여 형성하고, 그 후에 반응성이 낮은 가스를 사용하여 성장시키는 방식을 사용한다. 따라서, 하부 게이트 메탈(GM1)은 초기 박막 형성시에 B2H6 가스를 사용하고, 이후에 반응성이 상대적으로 약한 H2 가스를 사용하여 완성될 수 있다.
반대로, 상부 게이트 메탈(GM2)은 SiH4 가스와 전구체를 반응시켜 증착될 수 있다. 상부 게이트 메탈(GM2)도 마찬가지로 초기 박막을 반응성이 높은 가스를 사용하여 형성하고, 그 후에 반응성이 낮은 가스를 사용하여 성장시키는 방식을 사용하므로, 상부 게이트 메탈(GM2)은 초기 박막 형성시에 SiH4 가스를 사용하고, 이후에 반응성이 상대적으로 약한 H2 가스를 사용하여 완성될 수 있다.
이에 따라서, 상부 게이트 메탈(GM2)은 보론의 농도가 하부 게이트 메탈(GM1)에 비해서 낮을 수 있다. 또한, 하부 배리어 메탈(BM1)의 보론의 농도는 상부 배리어 메탈(BM2)의 보론의 농도보다 높을 수 있다. 이는 하부 게이트 메탈(GM1)에서 확산되는 보론의 양이 상부 배리어 메탈(BM2)보다 하부 배리어 메탈(BM1)에 더 많기 때문이다. 특히, 하부 배리어 메탈(BM1)의 측면과 상부 배리어 메탈(BM2)의 측면, 즉, 상부 배리어 메탈(BM2)의 바닥면을 제외한 부분, 을 비교할 경우 보론 농도의 차이가 더욱 극명할 수 있다.
상술한 제조 방법의 차이에 따라서, 상부 게이트 메탈(GM2)과 하부 게이트 메탈(GM1)은 유효 일함수(effective Work Function, eWF)가 차이날 수 있다. 즉, 상부 게이트 메탈(GM2)은 하부 게이트 메탈(GM1)에 비해서 상대적으로 낮은 유효 일함수를 가질 수 있다.
또한, 상술한 제조 방법의 차이에 따라서, 상부 게이트 메탈(GM2)과 하부 게이트 메탈(GM1)은 비저항이 차이날 수 있다. 즉, 상부 게이트 메탈(GM2)은 하부 게이트 메탈(GM1)에 비해서 상대적으로 높은 유효 일함수를 가질 수 있다.
상부 게이트 메탈(GM2)과 BC 노드, 즉, 스토리지 노드 컨택(190)과의 수직 거리(d1)는 하부 게이트 메탈(GM1)과 스토리지 노드 컨택(190)과의 수직 거리(d2)보다 작을 수 있다. 또한, 수직 거리와 마찬가지로 최단 거리도 상부 게이트 메탈(GM2)이 하부 게이트 메탈(GM1)보다 스토리지 노드 컨택(190)에 가까울 수 있다.
상술한 물성 중에 유효 일함수는 누설 전류와 관련이 있다. 즉, 높은 일함수를 가지는 경우에는 BC 노드와의 누설 전류가 증가할 위험이 있다. 따라서, 게이트 메탈 중 BC 노드와 더 가까운 상부를 낮은 유효 일함수를 가지는 물질로 형성함에 따라서, 누설 전류를 대폭 줄이고, 반도체 장치의 효율을 대폭 향상시킬 수 있다.
다만, 게이트 전극(G)은 도 1의 워드 라인(WL)이므로 전기 신호의 전달을 위해서 저항이 낮은 것이 유리할 수 있다. 따라서, 하부 게이트 메탈(GM1)은 상대적으로 낮은 저항의 물성을 가지게 하여 반도체 장치의 효율을 다른 측면에서 유지시킬 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 일함수를 가지는 이중 구조의 게이트 메탈을 통해서 누설 전류 및 저항 특성이 최적화될 수 있다. 이를 통해서, 반도체 장치의 동작 성능이 대폭 향상될 수 있다.
제1 캡핑막(122)은 게이트 전극(G)이 형성된 트렌치(110)의 나머지를 매립하여 형성될 수 있다. 제1 캡핑막(122)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 소스/드레인 영역(107a)은 2개의 게이트 전극(G) 사이에 형성된다. 제2 소스/드레인 영역(107b)은 게이트 전극(G) 및 소자 분리막(105) 사이에 형성된다. 즉, 액티브 영역(103) 내에 2 개의 트랜지스터가 형성될 수 있고, 이 때, 제1 소스/드레인 영역(107a)은 인접하는 두 개의 트랜지스터에 의해서 공유되고, 제2 소스/드레인 영역(107b)은 인접하는 두 개의 트랜지스터에 의해서 공유되지 않는다.
제1 소스/드레인 영역(107a) 및 제2 소스/드레인 영역(107b)은 상부에 실리사이드 영역을 포함할 수 있다. 상기 실리사이드 영역은 금속 실리사이드 화합물을 포함할 수 있다. 이를 통해서, 각각 비트 라인 컨택(160) 및 스토리지 노드 컨택(190)과의 전기적 연결 부분의 저항을 낮게 형성할 수 있다.
제1 층간 절연막(200a)은 기판(100) 상에 형성되어, 게이트 전극(G) 및 소자 분리막(105)을 덮을 수 있다. 제1 층간 절연막(200a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(200a)은 단일층 또는 다층일 수 있다.
제1 층간 절연막(200a)은 제1 소스/드레인 영역(107a)를 노출시키는 제1 컨택홀(150)을 포함한다. 즉, 제1 컨택홀(150)은 제1 층간 절연막(200a)을 관통할 수 있다.
제1 컨택홀(150) 내에 비트 라인 컨택(160)이 형성될 수 있다. 비트 라인 컨택(160)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인 컨택(160) 상에, 비트 라인 컨택(160)과 전기적으로 연결되는 비트 라인(170)이 형성될 수 있다. 비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 도 2의 비트 라인(170)은 도 1의 비트 라인(BL)과 동일한 구성 요소이지만, 편의상 다른 부호를 사용한다.
제2 층간 절연막(200b)은 제1 층간 절연막(200a) 상에 형성되어, 비트 라인(170)을 덮을 수 있다. 제2 층간 절연막(200b)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(200b)은 단일층 또는 다층일 수 있다.
제2 컨택홀(180)은 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하여, 제2 소스/드레인 영역(107b)를 노출시킨다.
제2 컨택홀(180) 내에 스토리지 노드 컨택(190)이 형성될 수 있다. 스토리지 노드 컨택(190)은 제2 소스/드레인 영역(107b)과 전기적으로 연결될 수 있다. 스토리지 노드 컨택(190)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
스토리지 노드 컨택(190) 상에는 정보 저장 요소가 형성될 수 있다. 스토리지 노드 컨택(190) 상에 형성되는 정보 저장 요소는 예를 들어, 캐패시터일 수 있고, 스토리지 노드 컨택(190)과 접하는 스토리지 노드를 포함할 수 있다. 또는 정보 저장 요소는 가변 저항체일 수 있고, 구체적으로 상변화 물질을 포함하거나, 자기 터널 접합 패턴일 수 있다.
이하, 도 1 내지 도 23을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간단히 하거나 생략한다.
도 3 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 1 및 도 3을 참조하면, 기판(100) 상에 소자 분리막(105)를 형성한다.
소자 분리막(105)을 형성하여, 도 1의 액티브 영역(AC) 및 소자 분리 영역(ISO)이 정의될 수 있다. 구체적으로, 도 1의 액티브 영역(AC)은 도 3에서 액티브 영역(103)으로 도시되고, 도 1의 소자 분리 영역(ISO)은 도 3에서 소자 분리막(105)으로 도시될 수 있다.
이어서, 도 1, 도 2 및 도 4를 참조하면, 기판(100) 상에 마스크 패턴(199)을 형성한다.
마스크 패턴(199)은 트렌치(110)가 형성될 영역을 노출한다. 마스크 패턴(199)은 산화막, 질화막, 산질화막 등일 수 있으나, 이에 한정되는 것은 아니다. 트렌치(110)가 형성될 영역은 추후에 워드 라인(WL) 또는 게이트 전극(도 2의 G)이 형성되는 액티브 영역(AC) 부분이고, 소자 분리 영역(ISO)은 아니다. 단, 이에 제한되는 것은 아니고, 소자 분리 영역(ISO)에 더미 게이트 전극이 형성되는 경우에는 소자 분리막(105)도 마스크 패턴(199)에 의해 노출될 수 있다.
이어서, 도 5를 참조하면, 마스크 패턴(199)이 형성되지 않은 부분에 트렌치(110)가 형성된다. 이 때에 소자 분리막(105) 내에 추가적으로 트렌치가 형성될 수도 있다.
트렌치(110)의 형상은 여러 가지일 수 있다. 예를 들어, 트렌치(110)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 트렌치(110)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
이어서, 도 6을 참조하면, 트렌치(110)의 상면 및 마스크 패턴(199)의 상면에 절연막(112p)을 형성한다.
절연막(112p)은 트렌치(110) 내부와 마스크 패턴(199)의 상면에 컨포말하게 형성된다. 절연막(112p)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 절연막(112p)은 추후에 게이트 절연막(112)이 될 수 있다.
이어서, 도 2 및 도 7을 참조하면, 제1 배리어 메탈막(113P)을 형성한다.
제1 배리어 메탈막(113P)은 절연막(112p) 상에 형성될 수 있다. 제1 배리어 메탈막(113P)은 절연막(112p)의 상면을 따라서 컨포말하게 형성될 수 있다. 제1 배리어 메탈막(113P)은 TiN, TaN, Ti, Ta, Mo 및 Al 중 적어도 하나를 포함할 수 있다. 제1 배리어 메탈막(113P)은 추후에 하부 배리어 메탈(BM1)이 될 수 있다.
이어서, 도 8을 참조하면, 하부 게이트 박막(120p1)을 형성한다.
하부 게이트 박막(120p1)은 제1 배리어 메탈막(113P) 상에 형성될 수 있다. 하부 게이트 박막(120p1)은 WF6 또는 WCl6와 같은 전구체(precursor)와 B2H6가 환원 반응을 통해서 형성될 수 있다. 하부 게이트 박막(120p1)은 초기 박막으로서 반응성이 높은 B2H6 가스를 사용하여 형성될 수 있다.
이어서, 도 9를 참조하면, 하부 게이트 물질막(120p2)을 형성한다.
하부 게이트 물질막(120p2)은 하부 게이트 박막(120p1)을 계속 성장시켜서 형성할 수 있다. 하부 게이트 물질막(120p2)은 트렌치(110)를 가득 채울 수 있다. 나아가, 하부 게이트 물질막(120p2)은 트렌치(110)를 너머 제1 배리어 메탈막(113P)의 상면을 덮을 수 있다.
하부 게이트 물질막(120p2)은 WF6 또는 WCl6와 같은 전구체와 H2가 환원 반응을 통해서 형성될 수 있다. H2 가스는 B2H6 가스보다 낮은 반응성을 가질 수 있다. 하부 게이트 물질막(120p2)은 추후에 하부 게이트 메탈(GM1)이 될 수 있다. 즉, 하부 게이트 물질막(120p2)은 텅스텐(W)이 포함된 도전체일 수 있다.
이어서, 도 9 및 도 10을 참조하면, 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)을 형성한다.
도 9의 제1 배리어 메탈막(113P)은 하부 배리어 메탈(BM1)로 형성되고, 도 9의 하부 게이트 물질막(120p2)은 하부 게이트 메탈(GM1)로 형성될 수 있다.
하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)은 트렌치(110)의 일부만을 채우는 리세스된 형태일 수 있다. 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)의 상면은 기판(100)의 상면(표면)보다 낮을 수 있다.
하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)의 형성은 제1 배리어 메탈막(113P) 및 하부 게이트 물질막(120p2)의 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 예를 들어, 에치백(Etch back)공정일 수 있다.
상술한 설명에서는 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)의 형성이 동시에 이루어진 것으로 보이지만, 이에 제한되는 것은 아니다. 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)의 형성은 각각의 별개의 시점에 이루어질 수도 있다.
이어서, 도 2 및 도 11을 참조하면, 제2 배리어 메탈막(114p)을 형성한다.
제2 배리어 메탈막(114p)은 절연막(112p), 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1) 상에 형성될 수 있다. 제2 배리어 메탈막(114p)은 절연막(112p), 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)의 상면을 따라 컨포말하게 형성될 수 있다. 제2 배리어 메탈막(114p)은 TiN, TaN, Ti, Ta, Mo 및 Al 중 적어도 하나를 포함할 수 있다. 제2 배리어 메탈막(114p)은 하부 배리어 메탈(BM1)과 동일한 물질을 포함할 수 있다. 제2 배리어 메탈막(114p)은 추후에 도 2의 상부 배리어 메탈(BM2)이 될 수 있다.
이어서, 도 12를 참조하면, 상부 게이트 박막(120p3)을 형성한다.
상부 게이트 박막(120p3)은 제2 배리어 메탈막(114p) 상에 형성될 수 있다. 상부 게이트 박막(120p3)은 WF6 또는 WCl6와 같은 전구체와 SiH4가 환원 반응을 통해서 형성될 수 있다. 상부 게이트 박막(120p3)은 초기 박막으로서 반응성이 높은 SiH4 가스를 사용하여 형성될 수 있다.
이어서, 도 13을 참조하면, 상부 게이트 물질막(120p4)을 형성한다.
상부 게이트 물질막(120p4)은 상부 게이트 박막(120p3)을 계속 성장시켜서 형성할 수 있다. 상부 게이트 물질막(120p4)은 트렌치(110)를 가득 채울 수 있다. 나아가, 상부 게이트 물질막(120p4)은 트렌치(110)를 너머 제2 배리어 메탈막(114p)의 상면을 덮을 수 있다.
상부 게이트 물질막(120p4)은 WF6 또는 WCl6와 같은 전구체와 H2가 환원 반응을 통해서 형성될 수 있다. H2 가스는 B2H6 가스보다 낮은 반응성을 가질 수 있다. 상부 게이트 물질막(120p4)은 추후에 상부 게이트 메탈(GM2)이 될 수 있다. 즉, 상부 게이트 물질막(120p4)은 텅스텐(W)이 포함된 도전체일 수 있다.
상부 게이트 물질막(120p4)은 하부 게이트 메탈(GM1)과 비교해서 저항이 높고, 유효 일함수가 낮을 수 있다. 또한, 보론의 함유량이 작을 수 있다.
이어서, 도 13 및 도 14를 참조하면, 하부 배리어 메탈(BM1) 및 하부 게이트 메탈(GM1)을 형성한다.
도 13의 제2 배리어 메탈막(114p)은 상부 배리어 메탈(BM2)로 형성되고, 도 13의 상부 게이트 물질막(120p4)은 상부 게이트 메탈(GM2)로 형성될 수 있다.
상부 배리어 메탈(BM2) 및 상부 게이트 메탈(GM2)은 트렌치(110)의 일부만을 채우는 리세스된 형태일 수 있다. 상부 배리어 메탈(BM2) 및 상부 게이트 메탈(GM2)의 상면은 기판(100)의 상면(표면)보다 낮을 수 있다.
상부 배리어 메탈(BM2) 및 상부 게이트 메탈(GM2)의 형성은 제2 배리어 메탈막(114p) 및 상부 게이트 물질막(120p4)의 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 예를 들어, 에치백공정일 수 있다.
상술한 설명에서는 상부 배리어 메탈(BM2) 및 상부 게이트 메탈(GM2)의 형성이 동시에 이루어진 것으로 보이지만, 이에 제한되는 것은 아니다. 상부 배리어 메탈(BM2) 및 상부 게이트 메탈(GM2)의 형성은 각각의 별개의 시점에 이루어질 수도 있다.
이어서, 도 15를 참조하면, 캡핑 물질(122p)을 형성한다.
캡핑 물질(122p)은 절연막(112p), 상부 배리어 메탈(BM2) 및 상부 게이트 메탈(GM2) 상에 형성될 수 있다. 캡핑 물질(122p)은 트렌치(110)를 가득 채울 수 있다. 나아가, 캡핑 물질(122p)은 트렌치(110)를 너머 절연막(112p)의 상면을 덮을 수 있다.
캡핑 물질(122p)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있으나, 이에 한정되지 않는다.
도 16을 참조하면, 캡핑 물질(122p), 절연막(112p) 및 마스크 패턴(199)을 식각한다.
이에 따라, 기판(100)의 상면이 노출될 수 있다. 이 때, 식각의 방식은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polish, CMP)일 수 있다. 따라서, 캡핑 물질(122p)은 캡핑막(122)을 이루고, 절연막(112p)은 게이트 절연막(112)을 이룰 수 있다. 게이트 절연막(112)은 각각의 트렌치(110) 내에서만 형성될 수 있다.
이 때, 캡핑막(122), 게이트 절연막(112), 액티브 영역(103) 및 소자 분리막(105)의 노출되는 상면은 모두 동일 평면상에 존재할 수 있다. 상기 "동일 평면"이란 동일한 공정을 통해서 평탄화된 평면을 의미함으로, 공정 상의 원인에 따른 미세한 단차를 포함하는 개념이다.
마스크 패턴(199)은 모두 제거될 수 있다. 마스크 패턴(199)이 제거되는 시점은 이에 제한되지 않고, 다양할 수 있다. 즉, 본 발명의 몇몇 실시예에서는 마스크 패턴(199)이 먼저 제거되고, 그 뒤에 절연막(112p) 및 게이트 전극(G) 등이 형성될 수도 있다.
이어서, 도 17을 참조하면, 액티브 영역(103)에 제1 소스/드레인 영역(107a) 및 제2 소스/드레인 영역(107b)을 형성한다.
제1 소스/드레인 영역(107a) 및 제2 소스/드레인 영역(107b)은 반도체 장치가 N형 트랜지스터인 경우에 N형 불순물로 도핑되어 형성될 수 있다. 제1 소스/드레인 영역(107a)은 기판(100) 내의, 트렌치(110)들 사이에 배치된다. 제2 소스/드레인 영역(107b)은 기판(100) 내의, 트렌치(110)들과 소자 분리막(105) 사이에 각각 배치된다. 이 때, 제1 소스/드레인 영역(107a)은 인접하는 두 개의 트랜지스터에 의해서 공유되고, 제2 소스/드레인 영역(107b)은 인접하는 두 개의 트랜지스터에 의해서 공유되지 않는다. 제1 소스/드레인 영역(107a) 및 제2 소스/드레인 영역(107b)은 도시된 것과 같이 게이트 전극(G)와 일부 오버랩되도록 형성될 수 있다.
이어서, 도 18을 참조하면, 제1 층간 절연막(200a)이 기판(100)의 상면에 형성된다.
제1 층간 절연막(200a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(200a)은 단일층 또는 다층일 수 있다.
이어서, 도 1 및 도 19를 참조하면, 제1 층간 절연막(200a) 내에 제1 소스/드레인 영역(107a)을 노출시키는 제 1 컨택홀(150)을 형성한다.
제1 컨택홀(150)은 도 1의 제1 컨택 영역(DC)에 형성될 수 있다. 도 19에서, 제1 컨택홀(150)은 제1 소스/드레인 영역(107a)을 전체적으로 노출시키는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
이어서, 도 20을 참조하면, 제1 컨택홀(150) 내에 비트 라인 컨택(160)이 형성한다.
비트 라인 컨택(160)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 1 및 도 21을 참조하면, 비트 라인 컨택(160) 상에, 비트 라인 컨택(160)과 전기적으로 연결되는 비트 라인(170)을 형성한다.
비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 비트 라인(170, 도 1의 BL)은 도 1의 워드 라인(WL)과 교차하는 방향으로 형성될 수 있다.
이어서, 도 22를 참조하면, 제2 층간 절연막(200b)은 제1 층간 절연막(200a) 상에 형성한다.
제2 층간 절연막(200b)은 비트 라인(170)을 덮을 수 있다. 이에 따라, 비트 라인(170)이 절연될 수 있다.
제2 층간 절연막(200b)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(200b)은 단일층 또는 다층일 수 있다.
이어서, 도 23을 참조하면, 제1 층간 절연막(200a)및 제2 층간 절연막(200b) 내에, 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하는 제2 컨택홀(180)을 형성한다.
제2 컨택홀(180)은 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하여, 제2 소스/드레인 영역(107b)을 노출시킨다.
이어서, 도 1 및 도 2를 참조하면, 제2 컨택홀(180)내에 스토리지 노드 컨택(190)을 형성한다.
스토리지 노드 컨택(190)은 제2 소스/드레인 영역(107b)과 전기적으로 연결될 수 있다. 스토리지 노드 컨택(190)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 BC 노드와 가까운 게이트 전극(G)의 상부를 낮은 유효 일함수를 가지는 물성의 상부 게이트 메탈(GM2)로 치환하여 누설 전류를 최소화 하고, 더불어 낮은 하부 게이트 메탈(GM1)을 유지하여 낮은 저항의 워드 라인(WL)을 구현할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
G: 게이트 전극 BM1: 하부 배리어 메탈
GM1: 하부 게이트 메탈 BM2: 상부 배리어 메탈
GM2: 상부 게이트 메탈

Claims (10)

  1. 기판 내에 트렌치를 형성하고,
    제1 가스를 이용하여 상기 트렌치의 적어도 일부를 매립하는 하부 게이트 메탈을 형성하고,
    상기 하부 게이트 메탈 상에 배리어 메탈을 형성하고,
    상기 배리어 메탈 상에, 상기 제1 가스와 다른 제2 가스를 이용하여 상부 게이트 메탈을 형성하고,
    상기 게이트 메탈 상에 상기 트렌치를 채우는 캡핑막을 형성하는 것을 포함하고,
    상기 상부 게이트 메탈의 유효 일함수(effective work function)는 상기 하부 게이트 메탈의 유효 일함수보다 낮은 반도체 장치 제조 방법.
  2. 기판 내에 트렌치를 형성하고,
    제1 가스를 이용하여 상기 트렌치의 적어도 일부를 매립하는 하부 게이트 메탈을 형성하고,
    상기 하부 게이트 메탈 상에 배리어 메탈을 형성하고,
    상기 배리어 메탈 상에, 상기 제1 가스와 다른 제2 가스를 이용하여 상부 게이트 메탈을 형성하고,
    상기 게이트 메탈 상에 상기 트렌치를 채우는 캡핑막을 형성하는 것을 포함하고,
    상기 하부 게이트 메탈을 형성하는 것은,
    상기 제1 가스를 이용하여 하부 게이트 박막을 형성하고,
    상기 제1 가스와 다른 제3 가스를 이용하여, 상기 하부 게이트 박막 상에 상기 하부 게이트 메탈을 성장시키는 것을 포함하는 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 하부 게이트 메탈을 형성하는 것은 게이트 메탈 전구체와 상기 제1 및 제3 가스를 반응시키는 것을 포함하고,
    상기 게이트 메탈 전구체와 상기 제1 가스의 반응성은 상기 게이트 메탈 전구체와 상기 제3 가스의 반응성보다 큰 반도체 장치 제조 방법.
  4. 삭제
  5. 기판 내에 트렌치를 형성하고,
    제1 가스를 이용하여 상기 트렌치의 적어도 일부를 매립하는 하부 게이트 메탈을 형성하고,
    상기 하부 게이트 메탈 상에 배리어 메탈을 형성하고,
    상기 배리어 메탈 상에, 상기 제1 가스와 다른 제2 가스를 이용하여 상부 게이트 메탈을 형성하고,
    상기 게이트 메탈 상에 상기 트렌치를 채우는 캡핑막을 형성하는 것을 포함하고,,
    상기 제1 가스는 B2H6를 포함하고,
    상기 제2 가스는 SiH4를 포함하는 반도체 장치 제조 방법.
  6. 기판 내에 트렌치를 형성하고,
    제1 가스를 이용하여 상기 트렌치의 적어도 일부를 매립하는 하부 게이트 메탈을 형성하고,
    상기 하부 게이트 메탈 상에 배리어 메탈을 형성하고,
    상기 배리어 메탈 상에, 상기 제1 가스와 다른 제2 가스를 이용하여 상부 게이트 메탈을 형성하고,
    상기 게이트 메탈 상에 상기 트렌치를 채우는 캡핑막을 형성하는 것을 포함하고,,
    상기 하부 게이트 메탈을 형성하는 것은
    상기 트렌치의 바닥면 및 측면을 따라 컨포말하게 하부 배리어 메탈을 형성하고,
    상기 하부 배리어 메탈 상에 상기 하부 게이트 메탈을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  7. 액티브 영역을 정의하는 소자 분리막을 기판 내에 형성하고,
    상기 액티브 영역 내에 트렌치를 형성하고,
    하부 게이트 메탈, 배리어 메탈 및 상부 게이트 메탈을 포함하는 게이트 전극을 상기 트렌치의 일부를 매립하도록 형성하고,
    상기 게이트 전극 상에 상기 트렌치를 채우는 캡핑막을 형성하고,
    상기 트렌치의 적어도 일 측에 소스/드레인 영역을 형성하는 것을 포함하되,
    상기 게이트 전극을 형성하는 것은,
    B2H6 가스를 이용하여 하부 게이트 메탈을 형성하고,
    상기 하부 게이트 메탈 상에 배리어 메탈을 형성하고,
    상기 배리어 메탈 상에 SiH4 가스를 이용하여 상부 게이트 메탈을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 소스/드레인 영역과 전기적으로 연결되는 컨택을 더 포함하고,
    상기 컨택과 상기 하부 게이트 메탈 사이의 거리는 상기 컨택과 상기 상부 게이트 메탈 사이의 거리보다 큰 반도체 장치 제조 방법.
  9. 제7 항에 있어서,
    상기 게이트 전극을 형성하는 것은,
    상기 트렌치의 측벽의 일부와 바닥면을 따라 하부 배리어 메탈을 형성하고,
    상기 하부 배리어 메탈 상에 하부 게이트 메탈을 형성하는 것을 포함하되,
    상기 하부 배리어 메탈 및 상기 배리어 메탈은 서로 동일한 제1 물질을 포함하는 반도체 장치 제조 방법.
  10. 제7 항에 있어서,
    상기 게이트 전극을 형성하는 것은,
    상기 트렌치의 측면의 전부와 바닥면을 따라 컨포말하게 형성되는 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 상기 트렌치의 일부를 채우는 게이트 전극을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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