JPH0831534B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0831534B2 JPH0831534B2 JP1306214A JP30621489A JPH0831534B2 JP H0831534 B2 JPH0831534 B2 JP H0831534B2 JP 1306214 A JP1306214 A JP 1306214A JP 30621489 A JP30621489 A JP 30621489A JP H0831534 B2 JPH0831534 B2 JP H0831534B2
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体記憶装置及びその製造方法に関す
る。さらに詳しくは、スタティック型ランダムアクセス
メモリ（以下、SRAMと標記）セルの改良に関する。
る。さらに詳しくは、スタティック型ランダムアクセス
メモリ（以下、SRAMと標記）セルの改良に関する。
（ロ）従来の技術 現在、SRAMセルは、高抵抗負荷型が主流となってい
る。高抵抗負荷型セルは、第10図（ａ）に示すように、
４個のトランジスタ（Q1〜Q4）と２個の高抵抗負荷（R
1,R2）から構成される。アクセストランジスタQ1とQ2
は、等価蓄積容量のノードをそれぞれBL及び▲▼に
結合する。等価蓄積容量自体は、２つの相互接続された
インバータからなるフリップフロップ回路で構成されて
おり、各インバータは、それぞれトランジスタQ3と負荷
抵抗R1、トランジスタQ4と負荷抵抗R2とからなってい
る。第10図（ｂ）に示すようにトランジスタ32（Q1,Q2,
Q3,Q4）は半導体基板31中に形成されたバルク素子であ
る。一方、負荷抵抗34a（R1,R2）は面積縮小と高密度実
現のため、これらバルク素子の上部に誘電体33を介して
堆積したポリシリコン層34に形成される。
る。高抵抗負荷型セルは、第10図（ａ）に示すように、
４個のトランジスタ（Q1〜Q4）と２個の高抵抗負荷（R
1,R2）から構成される。アクセストランジスタQ1とQ2
は、等価蓄積容量のノードをそれぞれBL及び▲▼に
結合する。等価蓄積容量自体は、２つの相互接続された
インバータからなるフリップフロップ回路で構成されて
おり、各インバータは、それぞれトランジスタQ3と負荷
抵抗R1、トランジスタQ4と負荷抵抗R2とからなってい
る。第10図（ｂ）に示すようにトランジスタ32（Q1,Q2,
Q3,Q4）は半導体基板31中に形成されたバルク素子であ
る。一方、負荷抵抗34a（R1,R2）は面積縮小と高密度実
現のため、これらバルク素子の上部に誘電体33を介して
堆積したポリシリコン層34に形成される。
近年、ポリシリコン抵抗をポリシリコンMOSトランジ
スタに置き換えたセル構造が提案されている。これら新
しいセル構造の公知の例では、第11図（ａ）（ｂ）に示
すように、下層のトランジスタとその上に堆積したポリ
シリコントランジスタが同一のゲート電極40を共有する
構造を有し、ゲート電極40の上にポリシリコントランジ
スタ活性層41を設ける構造が採用されている。
スタに置き換えたセル構造が提案されている。これら新
しいセル構造の公知の例では、第11図（ａ）（ｂ）に示
すように、下層のトランジスタとその上に堆積したポリ
シリコントランジスタが同一のゲート電極40を共有する
構造を有し、ゲート電極40の上にポリシリコントランジ
スタ活性層41を設ける構造が採用されている。
（ハ）発明が解決しようとする課題 以下にこれら２種類のセル構造も含め、従来技術の問
題点について述べる。
題点について述べる。
（１）電池駆動を要求されるSRAMの応用分野では、スタ
ンバイ状態での電力消費を極力低減する必要があり、ス
タンバイ電流値を１μＡレベルに抑えることが要求され
る。1Mビット以上の大容量SRAMの場合、電源電圧３〜5V
を仮定すると、ポリシリコン抵抗負荷型では1013ohmオ
ーダーの極めて高い負荷抵抗が必要となり、高精度でそ
の抵抗値を得ることが、素子の微細化に伴って技術的に
困難となる。同時に、このような高抵抗負荷を用いた場
合、そこで供給される電流値は３・10-13A程度と極めて
小さくなり、以下に述べるようにノイズマージン、ソフ
トエラー等の点で多くの制約が生じる。
ンバイ状態での電力消費を極力低減する必要があり、ス
タンバイ電流値を１μＡレベルに抑えることが要求され
る。1Mビット以上の大容量SRAMの場合、電源電圧３〜5V
を仮定すると、ポリシリコン抵抗負荷型では1013ohmオ
ーダーの極めて高い負荷抵抗が必要となり、高精度でそ
の抵抗値を得ることが、素子の微細化に伴って技術的に
困難となる。同時に、このような高抵抗負荷を用いた場
合、そこで供給される電流値は３・10-13A程度と極めて
小さくなり、以下に述べるようにノイズマージン、ソフ
トエラー等の点で多くの制約が生じる。
（２）SRAMの動作状態を考えると、読み出しサイクルに
おいて、メモリーセルは、アクセストランジスタによ
り、セルノードとは異なる電位状態にあるビット線と接
続され、ビット線とセル間に電荷分配が生じる。その結
果、例えば、「１」状態で電源電圧VDDに近い電圧にあ
ったセルの電位は、ビット線容量がメモリーセル容量よ
りずっと大きいために、接続されたビット線の電圧に近
い電位へと低下する。
おいて、メモリーセルは、アクセストランジスタによ
り、セルノードとは異なる電位状態にあるビット線と接
続され、ビット線とセル間に電荷分配が生じる。その結
果、例えば、「１」状態で電源電圧VDDに近い電圧にあ
ったセルの電位は、ビット線容量がメモリーセル容量よ
りずっと大きいために、接続されたビット線の電圧に近
い電位へと低下する。
メモリーセルの負荷素子（注：従来型ではポリシリコ
ン抵抗）は、読み出し後のセル電位を初期の電位に回復
するための電荷を供給する役割を果たす。この時の回復
時間は、負荷素子に供給される電流に比例し、再充電の
時定数は次式で示される。
ン抵抗）は、読み出し後のセル電位を初期の電位に回復
するための電荷を供給する役割を果たす。この時の回復
時間は、負荷素子に供給される電流に比例し、再充電の
時定数は次式で示される。
Ｔ＝CNxR CN:メモリーセルノードの等価容量 （1MSRAMで５−10fF） R:高抵抗負荷の抵抗値 再充電の時定数はＲ＝1013ohmではＴ＝0.1secとな
る。通常、メモリーセルが次にアクセスされるまでの間
の平均時間は1msec程度であるため、この時間内にはセ
ル電圧が回復しないことになり、雑音による擾乱に敏感
となってノイズマージンが低下する。
る。通常、メモリーセルが次にアクセスされるまでの間
の平均時間は1msec程度であるため、この時間内にはセ
ル電圧が回復しないことになり、雑音による擾乱に敏感
となってノイズマージンが低下する。
（３）次に、アルファー線のソフトエラーの問題を考え
る。メモリーセルの縮小に伴って、セルの蓄積容量も減
少し、アルファー線ソフトエラーが生じ易くなる。蓄積
データの破壊を誘発させる臨界電荷量は、第９図の簡単
な回路モデルを用いて次式で示される。
る。メモリーセルの縮小に伴って、セルの蓄積容量も減
少し、アルファー線ソフトエラーが生じ易くなる。蓄積
データの破壊を誘発させる臨界電荷量は、第９図の簡単
な回路モデルを用いて次式で示される。
Qcri＝VhxCN/（１−Iload/Ia） Vh:アルファー線入射時に「１」を蓄積しているノード
の電圧 CN:メモリーセルの等価蓄積容量 Iload:負荷素子からの供給電流 Ia:アルファー線誘起電流 高抵抗負荷型セルでは、Iload《Iaであり、また、
（３）で述べたようにVhの平均値は電源電圧VDDより小
さく、Qcritが小さくなる。その結果、特に高速動作状
態でのソフトエラー耐性が低下する。
の電圧 CN:メモリーセルの等価蓄積容量 Iload:負荷素子からの供給電流 Ia:アルファー線誘起電流 高抵抗負荷型セルでは、Iload《Iaであり、また、
（３）で述べたようにVhの平均値は電源電圧VDDより小
さく、Qcritが小さくなる。その結果、特に高速動作状
態でのソフトエラー耐性が低下する。
（４）これに対し、ポリシリコンMOSトランジスタを負
荷素子に用いたメモリーセルでは、ON電流が高抵抗負荷
型に比べて大きくできるため、再充電時間を大幅に短縮
でき、デバイスの安定性を向上できる。従って、この方
法は、高速でノイズマージンの大きいSRAM、及び低消費
電力のSRAMを構成する有効な方法である。しかし、ポリ
シリコンMOSトランジスタを用いた公知のSRAMでは、こ
れらトランジスタのチャネルはホトレジストマスクによ
って位置決めされており、特に、サブミクロンに及ぶ微
細トランジスタを考えた場合、チャネルを下層に存在す
るゲート電極に合わせて位置決めすることが困難であ
る。すなわち、バルクトランジスタとポリシリコントラ
ンジスタがゲート電極40を共有する、メモリーセルは、
第11図（ｃ）に示すようにバルクのNMOSトランジスタに
最小チャンネル長Lnを用いた場合、位置合わせのマージ
ンはおおよそDM＝Ln/2となる。従って、ポリシリコンMO
Sトランジスタのチャネルのうち、ゲートによって制御
される部分の長さは０からLnまで変動し、特性ばらつき
を生じて動作可能なデバイスを作製することが困難とと
なり、所望の縮小化には限界がある。
荷素子に用いたメモリーセルでは、ON電流が高抵抗負荷
型に比べて大きくできるため、再充電時間を大幅に短縮
でき、デバイスの安定性を向上できる。従って、この方
法は、高速でノイズマージンの大きいSRAM、及び低消費
電力のSRAMを構成する有効な方法である。しかし、ポリ
シリコンMOSトランジスタを用いた公知のSRAMでは、こ
れらトランジスタのチャネルはホトレジストマスクによ
って位置決めされており、特に、サブミクロンに及ぶ微
細トランジスタを考えた場合、チャネルを下層に存在す
るゲート電極に合わせて位置決めすることが困難であ
る。すなわち、バルクトランジスタとポリシリコントラ
ンジスタがゲート電極40を共有する、メモリーセルは、
第11図（ｃ）に示すようにバルクのNMOSトランジスタに
最小チャンネル長Lnを用いた場合、位置合わせのマージ
ンはおおよそDM＝Ln/2となる。従って、ポリシリコンMO
Sトランジスタのチャネルのうち、ゲートによって制御
される部分の長さは０からLnまで変動し、特性ばらつき
を生じて動作可能なデバイスを作製することが困難とと
なり、所望の縮小化には限界がある。
この発明は、上述の問題を解決するためになされたも
のであって、インバータを構成するポリシリコントラン
ジスタのチャネル位置のばらつきを解消し、所要面積が
小さく高集積化に適し、高速応答性、低消費電力、雑音
耐性、ソフトエラー耐性に優れ、かつ特性ばらつきのな
いSRAMからなる半導体記憶装置を提供しようとするもの
である。
のであって、インバータを構成するポリシリコントラン
ジスタのチャネル位置のばらつきを解消し、所要面積が
小さく高集積化に適し、高速応答性、低消費電力、雑音
耐性、ソフトエラー耐性に優れ、かつ特性ばらつきのな
いSRAMからなる半導体記憶装置を提供しようとするもの
である。
（ニ）課題を解決するための手段 この発明によれば、２つのインバータが相互に接続さ
れてなるフリップフロップ回路と、該フリップフロップ
回路のノードをビット線に接続する２つのMOSアクセス
トランジスタとからなるスタティック型ランダムアクセ
スメモリセルを有する半導体記憶装置において、前記２
つのインバータがそれぞれ、半導体基板中に形成された
バルクトランジスタと、該バルクトランジスタの第１の
ゲート電極上に第１のゲート絶縁膜、ポリシリコン活性
層、第２のゲート絶縁膜及び第２のゲート電極の層が順
次積層され、上記第１のゲート電極及び上記第２のゲー
ト電極からの電界により上記ポリシリコン活性層にチャ
ネル領域が形成される、前記バルクトランジスタと相補
的に形成されたポリシリコントランジスタとを有する半
導体記憶装置が提供される。
れてなるフリップフロップ回路と、該フリップフロップ
回路のノードをビット線に接続する２つのMOSアクセス
トランジスタとからなるスタティック型ランダムアクセ
スメモリセルを有する半導体記憶装置において、前記２
つのインバータがそれぞれ、半導体基板中に形成された
バルクトランジスタと、該バルクトランジスタの第１の
ゲート電極上に第１のゲート絶縁膜、ポリシリコン活性
層、第２のゲート絶縁膜及び第２のゲート電極の層が順
次積層され、上記第１のゲート電極及び上記第２のゲー
ト電極からの電界により上記ポリシリコン活性層にチャ
ネル領域が形成される、前記バルクトランジスタと相補
的に形成されたポリシリコントランジスタとを有する半
導体記憶装置が提供される。
この発明においては、インバータが、半導体基板中に
形成されたバルクトランジスタと、このトランジスタの
ゲート電極上に第１のゲート絶縁膜、ポリシリコン活性
層、第２のゲート絶縁膜及び第２のゲート電極の層を順
に堆積し前記バルクトランジスタと相補的に形成された
ポリシリコントランジスタとからなる。
形成されたバルクトランジスタと、このトランジスタの
ゲート電極上に第１のゲート絶縁膜、ポリシリコン活性
層、第２のゲート絶縁膜及び第２のゲート電極の層を順
に堆積し前記バルクトランジスタと相補的に形成された
ポリシリコントランジスタとからなる。
このインバータは、高集積化に適し、高速応答性、低
消費電力、雑音耐性、ソフトエラー耐性に優れ、かつ特
性ばらつきのないSRAMセルを構成しうるフリップフロッ
プ回路を形成するためのものであって、半導体基板中に
形成されたバルクトランジスタとこのトランジスタのゲ
ート電極上に相補的に形成されたポリシリコントランジ
スタとからなる。
消費電力、雑音耐性、ソフトエラー耐性に優れ、かつ特
性ばらつきのないSRAMセルを構成しうるフリップフロッ
プ回路を形成するためのものであって、半導体基板中に
形成されたバルクトランジスタとこのトランジスタのゲ
ート電極上に相補的に形成されたポリシリコントランジ
スタとからなる。
前記バルクトランジスタは、半導体基板上に、第１の
ゲート電極を形成し、このゲート電極をマスクとして半
導体基板内に不純物をドーピングすることによってソー
スとドレインを形成して作製することができる。前記ポ
リシリコントランジスタは、このバルクトランジスタの
ゲート電極の上に第１のゲート絶縁膜、ポリシリコン活
性層、第２のゲート絶縁膜及び第２のゲート電極の層を
順に堆積して作製することができる。
ゲート電極を形成し、このゲート電極をマスクとして半
導体基板内に不純物をドーピングすることによってソー
スとドレインを形成して作製することができる。前記ポ
リシリコントランジスタは、このバルクトランジスタの
ゲート電極の上に第１のゲート絶縁膜、ポリシリコン活
性層、第２のゲート絶縁膜及び第２のゲート電極の層を
順に堆積して作製することができる。
また、このポリシリコントランジスタは、第１のゲー
ト絶縁膜により、コンタクト部を除いて、バルク素子か
ら絶縁されており、ポリシリコン活性層中にソース・ド
レイン及びチャネルを有し、下部のバルクトランジスタ
と共用する第１のゲート電極と上部の第２のゲート電極
との２つのゲート電極を有して構成されている。
ト絶縁膜により、コンタクト部を除いて、バルク素子か
ら絶縁されており、ポリシリコン活性層中にソース・ド
レイン及びチャネルを有し、下部のバルクトランジスタ
と共用する第１のゲート電極と上部の第２のゲート電極
との２つのゲート電極を有して構成されている。
ポリシリコン活性層を挟む第１及び第２のゲート電極
は、相互に接続して同電位とし、ポリシリコン活性層の
誘起電荷や電位分布を制御することができる。このよう
な構成をとることにより、チャネル電荷が有効に誘起さ
れ、ポリシリコントランジスタの高電流駆動能力化が図
られると同時に、ドレインからソースへの電界の影響を
少なくできるために、短チャネル効果の低減が可能とな
り、大容量の該半導体記憶装置においても、雑音耐性の
向上と低スタンバイ電流化が可能となる。また、上記構
造によりメモリーセルの等価蓄積容量CNを増加させる。
これとIload向上によりアルファー線ソフトエラー耐性
を向上させることができる。
は、相互に接続して同電位とし、ポリシリコン活性層の
誘起電荷や電位分布を制御することができる。このよう
な構成をとることにより、チャネル電荷が有効に誘起さ
れ、ポリシリコントランジスタの高電流駆動能力化が図
られると同時に、ドレインからソースへの電界の影響を
少なくできるために、短チャネル効果の低減が可能とな
り、大容量の該半導体記憶装置においても、雑音耐性の
向上と低スタンバイ電流化が可能となる。また、上記構
造によりメモリーセルの等価蓄積容量CNを増加させる。
これとIload向上によりアルファー線ソフトエラー耐性
を向上させることができる。
第１及び第２のゲート電極は、例えばＮ型またはＰ型
の不純物を高濃度にドープしたポリシリコンや高融点金
属、シリサイドあるいはそれらの複合層を、通常1000〜
5000Åの膜厚に形成して作製することができる。ゲート
電極の幅（ゲート長に対応する長さ）は、第１のゲート
電極が、通常0.5〜2.0μｍ、第２のゲート電極が、通常
0.5〜3.0μｍであり、低消費電力素子では第１ゲート電
極の幅に対して第２ゲート電極の幅を長く形成し、第１
のゲート電極に対してオフセット構造をとることによ
り、リーク電流の低減を図ることができる。ただし、高
速素子では、このような構造には限定されない。
の不純物を高濃度にドープしたポリシリコンや高融点金
属、シリサイドあるいはそれらの複合層を、通常1000〜
5000Åの膜厚に形成して作製することができる。ゲート
電極の幅（ゲート長に対応する長さ）は、第１のゲート
電極が、通常0.5〜2.0μｍ、第２のゲート電極が、通常
0.5〜3.0μｍであり、低消費電力素子では第１ゲート電
極の幅に対して第２ゲート電極の幅を長く形成し、第１
のゲート電極に対してオフセット構造をとることによ
り、リーク電流の低減を図ることができる。ただし、高
速素子では、このような構造には限定されない。
第１及び第２のゲート絶縁膜は、例えば熱酸化法、CV
D法等から適宜選択した方法によって、例えばSiO2膜、S
iN膜あるいはこれらの複合膜等を、通常100〜1000Åの
膜厚になるように形成して作成することができる。ポリ
シリコン活性層は、例えばLPCVD法、APCVD法等によっ
て、ポリシリコン層は又はアモルファスシリコン層を、
通常100〜1000Åの膜厚になるように堆積し、アモルフ
ァスシリコン層の場合はこれを熱処理によって多結晶化
して作製することができる。
D法等から適宜選択した方法によって、例えばSiO2膜、S
iN膜あるいはこれらの複合膜等を、通常100〜1000Åの
膜厚になるように形成して作成することができる。ポリ
シリコン活性層は、例えばLPCVD法、APCVD法等によっ
て、ポリシリコン層は又はアモルファスシリコン層を、
通常100〜1000Åの膜厚になるように堆積し、アモルフ
ァスシリコン層の場合はこれを熱処理によって多結晶化
して作製することができる。
このポリシリコン活性層は、この上に第２のゲート絶
縁膜を介して形成される第２のゲート電極をマスクとし
てこのポリシリコン活性層の中に、例えばイオン注入法
等によって不純物をドーピングすることによって自己整
合的にソースとドレイン領域を形成することができる。
自己整合マスクを用いる方法は、微細化に対応した制御
性の高いデバイス作成を可能とすることができる。
縁膜を介して形成される第２のゲート電極をマスクとし
てこのポリシリコン活性層の中に、例えばイオン注入法
等によって不純物をドーピングすることによって自己整
合的にソースとドレイン領域を形成することができる。
自己整合マスクを用いる方法は、微細化に対応した制御
性の高いデバイス作成を可能とすることができる。
次に、図面を用いてこの発明を具体的に説明する。
この発明のスタティック型ランダムアクセスメモリー
セルは、第１図（ａ）（ｂ）（ｃ）に示すように、フリ
ップフロップ回路のそれぞれのインバータを構成するバ
ルクトランジスタ３とポリシリコントランジスタ４又は
バルクトランジスタ８とポリシリコントランジスタ９と
の１対は、互いに上下に重ね合わされて半導体基板１の
上に形成される。バルクトランジスタ３（又は８）の第
１のゲート電極５（又は11）はポリシリコントランジス
タ４（又は９）の下側のゲート電極をも構成している。
同時に該ゲート電極５はコンタクト部７においてポリシ
リコントランジスタ４の上側の第２のゲート電極６とも
う１つのインバータを構成するポリシリコントランジス
タ９のドレイン領域を介して接続されている。同様にコ
ンタクト部10においては、ポリシリコントランジスタ９
の上下のゲート電極がポリシリコントランジスタ４のド
レイン領域を介して接続されている。従って、第１のゲ
ート電極５（又は11）は第２のゲート電極６（又は12）
と同電位にある一対のゲート電極として機能し、これら
のゲート電極とそれらに挟まれたポリシリコン活性層13
とからなるポリシリコントランジスタ４（又は９）の特
性向上に役立てられる。
セルは、第１図（ａ）（ｂ）（ｃ）に示すように、フリ
ップフロップ回路のそれぞれのインバータを構成するバ
ルクトランジスタ３とポリシリコントランジスタ４又は
バルクトランジスタ８とポリシリコントランジスタ９と
の１対は、互いに上下に重ね合わされて半導体基板１の
上に形成される。バルクトランジスタ３（又は８）の第
１のゲート電極５（又は11）はポリシリコントランジス
タ４（又は９）の下側のゲート電極をも構成している。
同時に該ゲート電極５はコンタクト部７においてポリシ
リコントランジスタ４の上側の第２のゲート電極６とも
う１つのインバータを構成するポリシリコントランジス
タ９のドレイン領域を介して接続されている。同様にコ
ンタクト部10においては、ポリシリコントランジスタ９
の上下のゲート電極がポリシリコントランジスタ４のド
レイン領域を介して接続されている。従って、第１のゲ
ート電極５（又は11）は第２のゲート電極６（又は12）
と同電位にある一対のゲート電極として機能し、これら
のゲート電極とそれらに挟まれたポリシリコン活性層13
とからなるポリシリコントランジスタ４（又は９）の特
性向上に役立てられる。
バルクトランジスタ３（又は８）のソース等への接続
を行うための接地ライン形成用の金属配線層などが形成
される。更に、半導体基板中に形成されたアクセストラ
ンジスタ2,2′がそれらのソースでビット線BLおよび▲
▼に接続され、ドレインでメモリーセルのプルダウ
ン用バルクトランジスタ3,8のドレインに接続され、第
１図（ｄ）に示すようにスタテイック型ランダムアクセ
スメモリセルを形成し、半導体記憶装置を構成すること
ができる。
を行うための接地ライン形成用の金属配線層などが形成
される。更に、半導体基板中に形成されたアクセストラ
ンジスタ2,2′がそれらのソースでビット線BLおよび▲
▼に接続され、ドレインでメモリーセルのプルダウ
ン用バルクトランジスタ3,8のドレインに接続され、第
１図（ｄ）に示すようにスタテイック型ランダムアクセ
スメモリセルを形成し、半導体記憶装置を構成すること
ができる。
（ホ）作用 バルクトランジスタの第１のゲート電極上に、第１の
ゲート絶縁膜、ポリシリコン活性層、第２のゲート絶縁
膜を介して形成された第２のゲート電極が第１のゲート
電極と対になってポリシリコントランジスタのゲート電
極を構成し、第２のゲート電極をマスクとして自己整合
的に形成されたソース、ドレイン及びチャネルの誘起電
荷及び電位分布を制御する。
ゲート絶縁膜、ポリシリコン活性層、第２のゲート絶縁
膜を介して形成された第２のゲート電極が第１のゲート
電極と対になってポリシリコントランジスタのゲート電
極を構成し、第２のゲート電極をマスクとして自己整合
的に形成されたソース、ドレイン及びチャネルの誘起電
荷及び電位分布を制御する。
（ヘ）実施例 この発明の半導体記憶装置を実現するMOSプロセスの
実施例を図面を用いて説明する。
実施例を図面を用いて説明する。
まず第２図に示すようにシリコン基板21上に、通常の
MOSプロセスを用いてゲート電極22（ポリシリコン）を
形成し、シリコン基板中に不純物をドーピングしてバル
クNch.ポリシリコンゲートトランジスタ22Aを形成す
る。
MOSプロセスを用いてゲート電極22（ポリシリコン）を
形成し、シリコン基板中に不純物をドーピングしてバル
クNch.ポリシリコンゲートトランジスタ22Aを形成す
る。
次に、第３図に示すように、CVD酸化膜23（膜厚500
Å）を形成し、ホトエッチング法によりコンタクトホー
ル24を開口する。
Å）を形成し、ホトエッチング法によりコンタクトホー
ル24を開口する。
次に、第４図に示すようにこの上に再びポリシリコン
層（膜厚1000Å）をLPCVD法で堆積し、ホトエッチング
法によりポリシリコントランジスタの活性層25を形成す
る。
層（膜厚1000Å）をLPCVD法で堆積し、ホトエッチング
法によりポリシリコントランジスタの活性層25を形成す
る。
次に、第５図に示すようにポリシリコントランジスタ
のゲート絶縁膜26となるCVD酸化膜（膜厚300Å）を堆積
し、ホトエッチング法によりコンタクトホール27を開口
する。
のゲート絶縁膜26となるCVD酸化膜（膜厚300Å）を堆積
し、ホトエッチング法によりコンタクトホール27を開口
する。
次に、第６図に示すようにポリシリコン層（2500Å）
を堆積し、ホトエッチング法によりポリシリコントラン
ジスタのゲート電極28（PMOS TFT GATE）を形成す
る。
を堆積し、ホトエッチング法によりポリシリコントラン
ジスタのゲート電極28（PMOS TFT GATE）を形成す
る。
次に、第７図に示すようにボロン29のイオン注入によ
りポリシリコントランジスタのソース30とドレイン31の
領域を自己整合的に形成する。
りポリシリコントランジスタのソース30とドレイン31の
領域を自己整合的に形成する。
次に、第８図に示すように絶縁層32,32aと金属配線層
の堆積及びホトエッチングを繰り返して１層又は２層の
金属配線層33,33aを形成し、素子を完了する。なお、絶
縁層としてはCVDSiO2,P（リン）やＢ（ボロン）が添加
されたCVDSiO2,SiN等を用いる。この後、ポリシリコン
トランジスタの特性改善のため水素プラズマ雰囲気中20
0〜400℃でアニールを行う。
の堆積及びホトエッチングを繰り返して１層又は２層の
金属配線層33,33aを形成し、素子を完了する。なお、絶
縁層としてはCVDSiO2,P（リン）やＢ（ボロン）が添加
されたCVDSiO2,SiN等を用いる。この後、ポリシリコン
トランジスタの特性改善のため水素プラズマ雰囲気中20
0〜400℃でアニールを行う。
なお、メモリーセルを構成するトランジスタについて
は、ポリシリコントランジスタにはリーク電流の少ない
Pch.が好ましく、これに伴ってバルクトランジスタはNc
h.を用いることが好ましいが、本発明はこれに限定され
るものではない。
は、ポリシリコントランジスタにはリーク電流の少ない
Pch.が好ましく、これに伴ってバルクトランジスタはNc
h.を用いることが好ましいが、本発明はこれに限定され
るものではない。
（ト）発明の効果 この発明は、インバータを構成するポリシリコントラ
ンジスタのチャネル位置のばらつきを解消することがで
き、所要面積が小さく高集積化に適し、高速あるいは低
消費電力で、かつノイズマージンやソフトエラー耐性の
すぐれた半導体記憶装置を提供することができる。ま
た、この技術は、半導体技術への波及効果が極めて大き
い。
ンジスタのチャネル位置のばらつきを解消することがで
き、所要面積が小さく高集積化に適し、高速あるいは低
消費電力で、かつノイズマージンやソフトエラー耐性の
すぐれた半導体記憶装置を提供することができる。ま
た、この技術は、半導体技術への波及効果が極めて大き
い。
第１図は、この発明の半導体記憶装置の説明図、第２図
〜第８図は、この発明の実施例で作製した半導体記憶装
置の製造工程説明図、第９図は、α線ソフトエラーの説
明図、第10図〜第11図は従来の半導体記憶装置の説明図
である。 １……半導体基板、 2,2′……アクセストランジスタ（バルクトランジス
タ）、 ３……バルクトランジスタ、 ４……ポリシリコントランジスタ、 ５……第１のゲート電極、 ６……第２のゲート電極、７……コンタクト部、 ８……バルクトランジスタ、 ９……ポリシリコントランジスタ、 10……コンタクト部、 11……第１のゲート電極、 12……第２のゲート電極、 13……ポリシリコン活性層、 21……シリコン基板、 22……ゲート電極、 22A……バルクNch.シリコンゲートトランジスタ、 23……CVD酸化膜、 24……コンタクトホール、 25……ポリシリコントランジスタの活性層、 26……ゲート絶縁膜、 27……コンタクトホール、 28……ポリシリコントランジスタのゲート電極、 29……ボロン、30……ソース、 31……ドレイン、32,32a……絶縁層、 33,33a……金属配線層。
〜第８図は、この発明の実施例で作製した半導体記憶装
置の製造工程説明図、第９図は、α線ソフトエラーの説
明図、第10図〜第11図は従来の半導体記憶装置の説明図
である。 １……半導体基板、 2,2′……アクセストランジスタ（バルクトランジス
タ）、 ３……バルクトランジスタ、 ４……ポリシリコントランジスタ、 ５……第１のゲート電極、 ６……第２のゲート電極、７……コンタクト部、 ８……バルクトランジスタ、 ９……ポリシリコントランジスタ、 10……コンタクト部、 11……第１のゲート電極、 12……第２のゲート電極、 13……ポリシリコン活性層、 21……シリコン基板、 22……ゲート電極、 22A……バルクNch.シリコンゲートトランジスタ、 23……CVD酸化膜、 24……コンタクトホール、 25……ポリシリコントランジスタの活性層、 26……ゲート絶縁膜、 27……コンタクトホール、 28……ポリシリコントランジスタのゲート電極、 29……ボロン、30……ソース、 31……ドレイン、32,32a……絶縁層、 33,33a……金属配線層。
フロントページの続き (56)参考文献 特開 平１−268064（ＪＰ，Ａ) 特開 昭57−18364（ＪＰ，Ａ) 特開 昭63−53965（ＪＰ，Ａ)
Claims (2)
- 【請求項１】２つのインバータが相互に接続されてなる
フリップフロップ回路とこのフリップフロップ回路のノ
ードをビット線に接続する２つのMOSアクセストランジ
スタとからなるスタティック型ランダムアクセスメモリ
セルを有する半導体記憶装置において、 前記２つのインバータがそれぞれ、半導体基板中に形成
されたバルクトランジスタと、このバルクトランジスタ
の第１のゲート電極上に第１のゲート絶縁膜、ポリシリ
コン活性層、第２のゲート絶縁膜及び第２のゲート電極
の層が順次積層され、前記第１のゲート電極及び前記第
２のゲート電極からの電界により前記ポリシリコン活性
層にチャネル領域が形成される、前記バルクトランジス
タと相補的に形成されたポリシリコントランジスタとを
有することを特徴とする半導体記憶装置。 - 【請求項２】請求項１の半導体記憶装置の製造におい
て、ポリシリコントランジスタのソース及びドレイン領
域が、第２のゲート電極をマスクとして自己整合的なド
ーピングによって形成されることを特徴とする半導体記
憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306214A JPH0831534B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置及びその製造方法 |
| US07/616,242 US5057898A (en) | 1989-11-24 | 1990-11-20 | Double-gated semiconductor memory device |
| KR1019900019043A KR100195675B1 (ko) | 1989-11-24 | 1990-11-23 | 반도체 메모리장치 및 그 제조방법 |
| DE69016393T DE69016393T2 (de) | 1989-11-24 | 1990-11-26 | Halbleiterspeichervorrichtung und seine Herstellung. |
| EP90312817A EP0435457B1 (en) | 1989-11-24 | 1990-11-26 | Semiconductor memory device and preparation of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306214A JPH0831534B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165561A JPH03165561A (ja) | 1991-07-17 |
| JPH0831534B2 true JPH0831534B2 (ja) | 1996-03-27 |
Family
ID=17954365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306214A Expired - Fee Related JPH0831534B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5057898A (ja) |
| EP (1) | EP0435457B1 (ja) |
| JP (1) | JPH0831534B2 (ja) |
| KR (1) | KR100195675B1 (ja) |
| DE (1) | DE69016393T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5349206A (en) * | 1988-11-10 | 1994-09-20 | Seiko Epson Corporation | Integrated memory circuit with high density load elements |
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| US5801396A (en) * | 1989-01-18 | 1998-09-01 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
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| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5210429A (en) * | 1990-06-29 | 1993-05-11 | Sharp Kabushiki Kaisha | Static RAM cell with conductive straps formed integrally with thin film transistor gates |
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| KR950013784B1 (ko) | 1990-11-20 | 1995-11-16 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터 |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
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| US7098479B1 (en) | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JPH04334054A (ja) * | 1991-05-09 | 1992-11-20 | Mitsubishi Electric Corp | 半導体装置、電界効果トランジスタおよびその製造方法 |
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| US5264385A (en) * | 1991-12-09 | 1993-11-23 | Texas Instruments Incorporated | SRAM design with no moat-to-moat spacing |
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| JP2665644B2 (ja) * | 1992-08-11 | 1997-10-22 | 三菱電機株式会社 | 半導体記憶装置 |
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| US5373170A (en) * | 1993-03-15 | 1994-12-13 | Motorola Inc. | Semiconductor memory device having a compact symmetrical layout |
| US7081938B1 (en) | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| KR20010085722A (ko) * | 2000-02-29 | 2001-09-07 | 추후제출 | 반도체 물질상에서의 선택적인 레이저 어닐 |
| US6462585B1 (en) | 2001-02-20 | 2002-10-08 | International Business Machines Corporation | High performance CPL double-gate latch |
| US6650563B2 (en) * | 2002-04-23 | 2003-11-18 | Broadcom Corporation | Compact and highly efficient DRAM cell |
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| US7547917B2 (en) * | 2005-04-06 | 2009-06-16 | International Business Machines Corporation | Inverted multilayer semiconductor device assembly |
| US9490241B2 (en) * | 2011-07-08 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a first inverter and a second inverter |
| US10073943B2 (en) * | 2015-09-25 | 2018-09-11 | Nxp Usa, Inc. | Gate length upsizing for low leakage standard cells |
| KR102528205B1 (ko) * | 2018-06-26 | 2023-05-03 | 에스케이하이닉스 주식회사 | 매립 채널 어레이 트랜지스터를 포함하는 극저온 반도체 소자 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134461A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置 |
| US4768076A (en) * | 1984-09-14 | 1988-08-30 | Hitachi, Ltd. | Recrystallized CMOS with different crystal planes |
| US4656731A (en) * | 1985-08-05 | 1987-04-14 | Texas Instruments Incorporated | Method for fabricating stacked CMOS transistors with a self-aligned silicide process |
| JPH0746702B2 (ja) * | 1986-08-01 | 1995-05-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS6353965A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63104374A (ja) * | 1986-10-20 | 1988-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01268064A (ja) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | 多結晶シリコン薄膜の形成方法 |
-
1989
- 1989-11-24 JP JP1306214A patent/JPH0831534B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-20 US US07/616,242 patent/US5057898A/en not_active Expired - Lifetime
- 1990-11-23 KR KR1019900019043A patent/KR100195675B1/ko not_active IP Right Cessation
- 1990-11-26 DE DE69016393T patent/DE69016393T2/de not_active Expired - Fee Related
- 1990-11-26 EP EP90312817A patent/EP0435457B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0435457B1 (en) | 1995-01-25 |
| DE69016393D1 (de) | 1995-03-09 |
| JPH03165561A (ja) | 1991-07-17 |
| KR100195675B1 (ko) | 1999-06-15 |
| KR910010725A (ko) | 1991-06-29 |
| US5057898A (en) | 1991-10-15 |
| DE69016393T2 (de) | 1995-05-24 |
| EP0435457A1 (en) | 1991-07-03 |
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