KR20010085722A - 반도체 물질상에서의 선택적인 레이저 어닐 - Google Patents

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Abstract

본 발명은 반도체 전자 제품 및 회로 구조를 제조하는 방법에 관한 것이다. 반도체 물질은 표면 지역을 갖으며 도펀트가 표면 지역의 일부에 제공된다. 도펀트가 제공되는 표면 지역의 일부는 상기 표면 지역의 일부로 부터 반도체 물질의 또 다른 지역으로 도펀트를 확산시키기에 충분한 에너지로 조사된다.
하나의 표면과 도펀트를 수용하기 위해 표면을 따라서 두개의 이격된 지역을 갖는 반도체 물질로 전자 제품을 제조하는 방법은 상기 표면을 따라서 그리고 두개의 이격된 지역 사이의 표면의 제3 지역상에 형성되는 단계를 포함한다. 도펀트는 상기 이격된 지역에 제공되며 이 지역은 이격된 지역이 가열될 때 제3 지역을 야기시키는 피크 온도 이상의 적어도 섭씨 50도의 온도로 가열된다.
하나의 회로는 소자의 형성을 위한 표면 지역, 상기 표면 지역상에 형성된 전계 효과 트랜지스터 게이트 구조를 갖는 반도체 물질을 포함하며, 게이트 구조는 도전층을 포함하며 자유 공간에 대해서 5 이상의 유전상수를 갖는 무정형 유전층을 포함한다. 상기 유전층은 도전층 및 표면 지역 사이에서 형성된다. 소스 지역은 표면 지역을 따라서 형성되며 드레인 지역은 표면 지역을 따라서 형성된다. 게이트 구조, 소스 지역 및 드레인 지역은 동작가능한 전계 효과 트랜지스터를 형성하도록 구성된다.

Description

반도체 물질상에서의 선택적인 레이저 어닐{Selective laser anneal on semiconductor material}
(관련 출원)
본 출원은 본 명세서에 참조된 다음과 같은 공동 계류 중인 출원들, 즉 1997년 9월 22일자 출원된 출원 번호 제 08/995,435호, 1997년 12월 22일자 출원된 출원 번호 제 08/995,589호 , 1998년 12월 11일자 출원된 출원 번호 제 09/209,787호 및 1999년 6월 25일자 출원된 출원 번호 제 09/339,895호와 관련이 있다.
(기술분야)
본 발명은 반도체 물질의 온도 한정 처리에 관한 것으로서, 특히, 반도체 물질의 어닐링(annealing)을 포함하는 전자 부품 제조의 특징에 관한 것이다.
(발명의 배경)
현대의 반도체 장치에는 전력 트랜지스터 장치 및 반도체 물질의 작은 부분위에 형성된 많은 트랜지스터를 포함하는 집적 회로 장치가 포함된다. 일반적으로 수천개의 그러한 장치가 결정 반도체 물질의 단일 웨이퍼상에 동시에 형성된다. 반도체 공정의 진보로 인해서 0.25 미크론 이하의 크기인 그러한 전자 장치의 대량 제조가 가능해졌고, 0.10 미크론 이하의 설계로 진행되고 있다.
모든 트랜지스터는 만도체 물질의 격자 구조에 존재하는, 소위 도펀트 (dopant)라고 하는 불순물의 존재에 기초하여 동작한다. 반도체 결정 격자의 선택 지역내의 도펀트 농도를 변경시키므로서, 트랜지스터의 전도도 및 다른 전기적인 특징을 변경시킬 수 있다. 예를들어, 트랜지스터의 온-오프 스위칭 속도는 물론이고, 트랜지스터가 도전 상태로 스위치되기 시작하는 전압은 부분적으로는 반도체물질의 결정 지역내의 선정된 도펀트 농도 프로파일의 존재에 의존한다.
서브 미크론 피처 크기의 종래의 실리콘 트랜지스터에서 이러한 요구조건은, 웨이퍼의 온도 순환에 이어서, 여러 도펀트 이온을 반도체 웨이퍼의 표면으로 다중 고 에너지 임플렌테이션 시킴으로서 충족된다. 즉, 다중 열 처리는 소정의 도펀트 프로파일이 반도체 물질의 트랜지스터 지역내에 또는 그 근방에서 획득될 때 까지 임플렌트된 도펀트를 열 확산시키는 것에 의존한다.
그러한 확산은 보통은 반도체 웨이퍼의 열 어닐링에 의해서 수행된다. 일반적으로 도펀트를 반도체 물질로 더 깊게 넣는 것이 도펀트 확산의 목적이며, 확산 방향을 제어하는 것이 거의 불가능하지만, 도펀트는 측면 방향(표면을 따라서)으로도 이동한다. 보통은, 임플렌트 지역으로 부터 장거리 도펀트 이동은 열 확산 순환의 시간 및 온도 프로파일에 의해서 제어된다.
열 확산 순환의 프로파일은 물론이고 이온 임플렌트의 에너지 및 량을 제어함으로써, 최대 허용 측면 확산을 초과하지 않고도 소정의 확산 깊이를 얻을 수 있다. 그럼에도 불구하고, 열 확산의 고유 특징은 장치 피처간의 공간, 예를들면 측면 금속 산화물 실리콘 전계 효과 트랜지스터(MOSFET)의 소스, 게이트 및 드레인 영역에 제한을 가한다. 이것은 특히 0.2 미크론 이하의 측면 기하학적 구성의 진행에서 그와같다.
확산으로 인한 측면 기하학적 구성 한정은 얕게 접합 깊이를 설계함으로써 그리고, 웨이퍼의 온도가 피크 값으로 빨리 순환되며, 짧은 기간동안 최대 온도로 유지되고 그후 급히 냉각되는 빠른 열 어닐(RTA) 또는 빠른 열 확산(RTD)으로서 알려진 비교적 짧은 열 처리를 수행함으로써 해결되었다.
감소된 기하학적 구성과 관련된 부가적인 문제점은 0.20 미크론 피처 크기 이하의 고속 회로를 제조하는데 바람직한 특정 물질의 고온 처리에 더 민감하다는 것이다. 이러한 물질은 장치 층이 더 얇아지고 측면 기하학적 구성이 계속해서 회피됨에 따라서 트랜지스터 장치의 속도 및 집적도를 유지하거나 또는 개선하는 도체 및 유전체를 포함한다. 일반적으로, 장치가 열을 회피함에 따라서 예산이 더 제한되다.
또한, 전체 제조 공정이 각각의 온도 순환이 열처리되는 물질에 일으키는 효과를 설명할 수 있도록 설계되어야 한다. 많은 경우에 제조 단계 순서는 특정 물질을 바람직하지 않은 온도로 예속시키는 것을 피하도록 한정된다. 때때로 이것은 복잡하게 되고 공정 단계가 비싸지게 된다. 예를들면, MOSFET 내의 소스/드레인 지역의 고온 어닐링(도펀트 확산을 가져옴)이 게이트 유전체의 형성에 (이어지는 대신에) 앞선다. 이것이 온도를 감지하되 바람직한 유전체 물질의 통합을 가능하게 하는 한편, 그것은 게이트 구조에 관한 소스/드레인 지역의 정렬이 더 복잡한 공정이 되게 한다.
반도체 공정에서 저온 요구조건과 관련된 제한을 극복하기 위해서 신규의 제조 방법 및 그에 따른 신규의 구조가 제공되다.
도1은 집적 회로 소자를 제조하는 동안에 반도체 웨이퍼의 일부를 도시하는 도면
도2는 본 발명에 따른 반도체 웨이퍼의 표면의 일부에 충돌하는 방사선을 도시한 도면
도3은 본 발명의 일 실시예에 따른 반사층의 형성을 도시하는 도면
도4는 본 발명의 일 실시예에 따른 레이저 소스와 관련하여 마스크를 위치설정하는 것을 도시하는 도면
도5는 후속되는 제조 공정 동안에 도1의 웨이퍼를 도시하는 도면
도6은 조립 단계에서 집적 회로 소자의 일부를 도시하는 도면
*도면의 주요 부분에 대한 부호의 설명*
10: 기판 11: 표면
12: 전계 유전체 13: 게이트 구조
21,22: 소스/드레인 지역
하나의 제조 방법이 표면 지역을 갖는 반도체 물질을 제공하고 표면 지역의일부에 도펀트를 제공하는 것을 포함한다. 표면 지역의 일부에는 그 표면 지역의 일부로 부터 도펀트가 반도체 물질의 또 다른 지역에 확산되는 충분한 에너지가 조사되는 도펀트가 제공된다.
또한, 본 발명은 도펀트를 수용하기 위한 표면을 따라서 하나의 표면과 두개의 이격된 지역을 갖는 반도체 물질로 전자 제품을 제조하기 위한 방법을 제공한다. 전계 효과 트랜지스터 게이트 구조는 표면을 따라서 그리고 두개의 이격된 지역 사이의 표면의 제3 지역상에 형성되며 도펀트는 그 이격된 지역에 제공된다. 이격된 지역은 이격된 지역에 의해서 흡수되는 것이 가능하며 게이트 구조의 일부에 의해서 반사되는 파장의 방사를 인가함으로서 가열된다. 본 발명의 일 실시예에서 전계효과 트랜지스터 게이트 구조는 그 표면을 따라서 그리고 두개의 이격된 지역 사이의 표면의 제3 지역상에 형성되며 도펀트는 레이저 방사로 가열되는 이격된 지역에 제공된다. 본 발명의 또 다른 실시예에서 전계효과 트랜지스터 게이트 구조는 표면을 따라서 그리고 두개의 이격된 지역 사이의 구조의 제3 지역상에 형성되며 도펀트는 피크 온도 이상의 적어도 섭씨 50도의 온도로 가열되는 이격된 지역에 제공되어 이격된 지역이 가열될 때 제3 지역을 생성하게 된다.
반도체 물질내의 도펀트 스피시즈의 이동을 제어하기 위한 방법은 전자 장치의 형성을 위해 표면을 다수의 인접 지역을 갖는 반도체 물질을 제공하는 단계와, 반도체 물질의 지역중 제1 지역의 표면을 따라서 도펀트 스피시즈를 유도하는 단계 및, 반도체 물질의 주변 지역의 온도에 대해서 반도체 물질의 제1 지역의 온도를 상승시켜서 도펀트가 제1 지역의 적어도 일부내에 확산되게 하는 단계를 포함한다.반도체 전자 제품을 제조하기 위한 또 다른 방법에서 표면 지역상에 SiO2층이 형성된 표면 지역을 갖으며 하나의 층위에 금속이 형성되는 층을 갖는 반도체 물질이 제공된다. 도펀트는 표면 지역의 일부에 제공되며 그 표면 지역은 조사되어 도펀트를 함유하는 표면 지역의 일부가 충분한 방사를 흡수하여 도펀트가 반도체 물질의 또 다른 부분에 확산되게 하며 표면 지역위에 형성된 적어도 하나의 층이 방사를 반사시킨다.
본 발명에 따라서 집적 회로는 소자의 형성을 위한 표면 지역, 그 표면 영역상에 형성된 전계 효과 트랜지스터 게이트 구조로서 상기 게이트 구조는 도전 층을 포함하는 전계 효과 트랜지스터 게이트 구조 및, 자유 공간에 대해서 다섯배 이상의 유전 상수를 갖는 무정형 절연층을 갖는 반도체 물질을 포함한다. 이 절연층은 도전층과 표면 지역 사이에서 형성된다. 소스 지역은 표면 지역을 따라서 형성되며 드레인 지역은 표면 지역을 따라서 형성된다. 게이트 구조, 소스 지역 및 드레인 지역은 동작 가능한 전계 효과 트랜지스터를 형성하기 위해서 구성된다.
본 발명의 또 다른 실시예에서 반도체 소자는 소자의 형성을 위한 표면 지역을 갖는 제1 전도형의 반도체 물질, 표면 지역상에 형성된 전계 효과 트랜지스터 게이트 구조, 소스 및 드레인 지역을 포함한다. 게이트 구조는 도체층 및 자유 공간에 비해서 5배 이상의 유전 상수를 갖는 절연층을 포함한다. 이 절연층은 도체층 및 표면 지역 사이에 형성된다. 소스 지역 및 드레인 지역은 표면 지역에 형성되며 게이트 구조에 대해서 자기 정렬되며, 그 각각은 게이트 구조의 다른 면에 형성된다. 게이트 구조, 소스 지역 및 드레인 지역은 게이트 누설 전류가 동작중에 제곱센티미터당 0.1 암페어 이하인 것을 특징으로 하는 전계 효과 트랜지스터를 형성하도록 구성된다.
본 발명은 첨부 도면을 관련하여 읽을 때 이하의 설명으로부터 잘 이해될 수 있다. 실제 실행에 따르면 여러가지 기재된 특징들은 실제 축적으로 그려지지 않고, 본 발명과 관련된 특정 특징들을 강조하여 도시되었다.
도면에 있어서 동일 부호는 동일 요소들을 나타낸다.
(발명의 상세한 설명)
본 발명이 MOSFET 소자의 제조에서 소스/드레인 지역의 어닐링 교재에 설명되지만, 이것은 열로 웨이퍼상에서 반도체 물질의 일부분을 선택적으로 처리하기 위한 발명의 방법론의 예시에 불과한 것임을 알 수 있다. 도1에는 집적 회로 소자 형성을 위해 표면(11)을 갖는 단결정 반도체 웨이퍼 기판(10)의 일부가 도시된다. 웨이퍼 기판(10)은 대역으로 성장된 반도체 물질을 포함할 수 있다.
본 발명의 응용은 표면(11)을 따라서 형성된 트랜지스터 소자에 대해서 예시된다. 전계 유전체(12)를 포함하는 두개의 영역은 기판의 이러한 부분상에 형성되는 것으로 도시된다. 보통은 기판(10)은 실리콘이지만, Si, Ge, GaAs, AlGaAs, InGaAs 또는 3족-5족 화합물을 포함하는 반도체 물질중 하나 또는 그 조합으로 형성되며 이러한 물질에 제한되지는 않는다.
본 발명은 실리콘으로 형성된 기판(10)과 로컬 산화 또는 일반적으로 공지된 얕은 트렌치 절연 기술에 의해서 형성된, 실리콘 이산화물(SiO2)을 포함하는 전계 유전체(12)로 설명된다. 전계 효과 트랜지스터(FET) 게이트 구조(13)는 기판(10)상에 형성된다. 무정형 탄탈륨 오산화물(Ta2O5) 유전층(14)은 층(14)과 기판(10) 사이에 개입된 SiO2유전층(15)으로 형성된다. 게이트 전극(16)은 유전층(14,15)상에 놓인다. 무정형 Ta2O5에 의해서 제공되는 것과 같이 높은 유전 상수를 갖는 절연층을 갖는 게이트 구조를 형성하는데 여러 기술이 사용 가능하다. 예를들어, 전극(16)은 장벽 층이 산소 확산을 금지하는 텅스텐 실리콘 질화물 장벽층상에 형성된 텅스텐 규화물을 포함할 수 있다. 이러한 그리고 다른 변형예들이 출원번호 제09/209,787호에 기술되어 있다. 의도된 소스/드레인 지역(21,22)이 게이트 구조(13)의 반대측 상의 웨이퍼 기판(10)에 배치된다. 표면부분(23)은 지역(21)위에 놓이며 표면부분(24)은 지역(22)위에 놓인다.
종래의 게이트 구조에서는 통상적으로 SiO2유전체만으로 형성되었다. 그러나, 더 얇은, 핀 홀이 없는 SiO2게이트 유전체를 제공하는 어려움과 터널링과 같은 효과를 회피하는 난제로 인해서 Ta2O5와 같은 소위 "높은 K" 유전체를 포함하게 되며, 다른 산화물은 티타늄, 스트론튬 바륨 및 납중 어떤 것들을 포함하게 된다. 이러한 물질은 소자 및 회로 구조에서 형성될 수 있어서 5 이상의 자유 공간에 대한 유전 상수를 제공하게 된다. 즉, 이러한 그리고 다른 산화물은 게이트 금속 및 하부의 채널 지역 사이에서 소정의 높은 트랜스컨덕턴스를 제공하게 되는 한편 게이트 유전체로서 SiO2만을 사용할 때의 고유의 문제를 피하게 된다.
조합하여 등급이 매겨진 합성 유전체 및 전극은 층간 스트레스에 의해서 야기되는 문제를 극복할 수 있다. 다시 출원번호 제09/209,787호를 참조해 볼 수 있다. SiO2유전층(15)은 바람직하지만 하부 실리콘과 상부 Ta2O3 유전층(14) 사이의 인터페이스를 개선하기 위해서 항상 필요한 것은 아니다.
현재의 반도체 공정에서 일반적이듯이 소스/드레인 지역(21,22)은 게이트 구조(13)에 대해서 자기 정렬된다. 즉, 게이트 형성후에 이들은 도펀트 물질을 지역(21,22)을 덮는 웨이퍼 표면(11)의 일부로 즉, 게이트 구조(13)의 반대 측면상에 이온 주입시킴으로서 형성된다. 지역(21,22)에 도펀트를 제공하기 위한 다른 기술이 사용될 수 도 있다. 종래에는 소정의 확산 프로파일(미도시)를 수행하기 위해서 약 섭씨 1000도에서 어닐이 이어지는 임플렌테이션이 일어난다.
본 발명은 게이트 유전체가 열 감지 특성을 갖는 물질을 포함할 때 문제를 해결하게 된다. 예를들어, Ta2O5가 소스/드레인 지역(21,22)을 어닐링하기 위해서 요구되는 지역의 온도에서 무정형 상태에서 다결정 상태로 변화된다. 다결정 형태 Ta2O5는 무정형의 유전상수보다 더 낮은 유전 상수를 갖으며 게이트로서 사용될 때 유전체는 게이트 구조로 부터 상당한 누설 전류, 즉, 트랜지스터 동작중에 제곱 센티미터당 일 암페어를 발생한다.
본 발명에 따라서 공간적으로 선택된 어닐이 방사와 함께 수행된다. 바람직한 실시예에서 의도된 소스/드레인 지역(21,22) 위의 웨이퍼 표면(11)의 일부분(23,24)은 소스/드레인 지역(21,22)을 포함하는 어떤 노출된 지역을 가열하기 위해서 선택적으로 조사된다. 이러한 방사는 소정의 위치로 이식된 도펀트의 확산을 허용하는 온도로 의도된 소스/드레인 지역의 온도를 상승시킨다. 동시에, 지역(21 또는 22)에 인접한 다른 웨이퍼 지역의 온도는 열 분산으로 인해서 상승되지만, 본 발명에 따라서 충분한 피크 레벨로 또는 소정의 지역(21 또는 22)으로 부터 바람직하지 않은 인접한 지역으로 확산하기 위해서 전기적으로 충분한 도펀트 량을 허용할 정도로 충분한 시간동안 상승하지 않는다. 여기서 사용되는 것으로서 "전기적으로 충분한 량"이라는 용어는 관련된 트랜지스터 소자의 전기적인 특성에 상당히 영향을 주는 량을 의미한다.
따라서 선택 파장(들), 전력 및 전체 에너지 량을 갖는 표면 부분(23,24)의 방사는 미리 획득되지 않는 도펀트 확산 이상으로 제어 레벨을 허용한다. 유리하게, 온도 상승이 의도된 소스/드레인 지역에 국한되므로, Ta2O5유전층(14)은 소정의 무정형 상태로 부터 변화를 야기시키는 온도로 상승되지 않는다. 이러한 기술로 도펀트의 활성은 더 제어된 확산을 제공하며(예를들면, RTA와 상대적으로) 온도 처리 한정을 확인한다. 최종 구조는 소스/드레인 확산의 종래의 고온 처리와 관련된 것에 비해서 게이트 구조(13)로 부터 상당히 감소된 누설 전류를 나타낸다. 이러한 누설 전류는 크기가 적어도 일 승 만큼 감소되는데, 예를들면 제곱 센티미터당 일 암페어에서 제곱 센티미터당 0.1 암페어 또는 제곱 센티미터당 10 밀리암페어로 감소된다. 평방센티미터당 일 밀리암페어 또는 그 이하의 누설전류는 Ta2O5의 온도가 임계치 이하로 유지될 때 얻을 수 있으며 그 임계치에서 무정형 상태로 전이된다.
특히 공간적으로 선택적인 어닐은 웨이퍼(10)상의 인접 지역 사이에서 독특한 온도 편차를 제공한다. 이 편차는 비교적 작은데, 예를들면 섭씨 50도 이하이거나, 비교적 큰데, 예를들면 섭씨 300도를 초과한다. 예를들어, Ta2O5층(14)은 근방의 소스/드레인 지역이 섭씨 1000도를 초과하여 가열될 때 섭씨 600도를 초과하지 않는다. 그 온도차는 웨이퍼 물질에서 선택되며, 따라서 종래의 RTA와 같은 어니에서, 전체 웨이퍼가 어닐될 때 유용한 온도차를 유도할 수 없다.
소스/드레인 지역의 온도를 상승시키기 위한 바람직한 방사 소스는 실리콘의 흡수 피크 또는 그 근방의 파장, 예를들면308nm에서 방사하는 Q-스위치 엑시머이다. 그 방사 파장은 웨이퍼 기판상에 형성된 다른 물질에 조사될 때 비흡수되도록 선택되어 더 높은 온도가 물질 특성 또는 소자 성능을 약화시키는 지역에서 발생된다. 그와는 달리 반사 차폐층이 방사가 흡수되지 않아야 하는 지역에 부착되거나, 레이저 에너지가 소스/드레인 지역(21,22)과 같은 소정의 위치 이외의 기판상의 지역에 충격을 가하지 못하도록 방지하는데 사용된다.
표면부분(23,24)이 전계 유전체(12)로 부터 게이트 구조(13)로 연장되는 지역을 점유하는 것으로 도시되었지만, 도펀트 이식이나 방사나 모두 비례할 필요가 없다. 오히려, 이식은 측면 확산을 더욱 작게 하기 위해서 더 작은 표면 지역을 침투하며, 방사는 더 작은 또는 더 큰 측면 규격의 소스/드레인 지역을 한정하는데, 말하자면 드레인 확장을 포함하여 표면(11)을 따라서 한정한다. 확산의 깊이는 선택적인 방사의 파장, 전력 및 지속시간을 변경시키므로서 제어된다.
도2는 레이저 소스(28)로 부터 발생되어 게이트 구조(13) 및 전계 유전체 지역(12)에 의한 반사로 소스/드레인 지역(21,22)내의 흡수를 위해 기판 표면(11)의일부에 부딛치는 방사의 좁은 빔(26)을 (개략적으로) 도시한다. 보통은 웨이퍼 표면을 따라서 게이트 전극 및 다른 도전성 부분은 반사 규화물 또는 다른 금속을 포함한다. 따라서 여기서 개시된 개념의 여러 응용에서 방사가 열감지 지역 또는 층에서 부딪치는 것을 방지하기 위한 부가적인 마스크가 필요없다.
빔(26)의 폭은 웨이퍼 기판(10)의 전체 직경 또는 직경의 일부로 늘어날 수 있다. 그 대신에 그것은 예로서 소자 피처 크기의 순서로 비교적 좁아 질 수 있으며, 라스터 패턴으로 스크램블될 수 있다. 라스터 패턴은 웨이퍼의 일부를 건너뛰도록 프로그램될 수 있거나, 도는 라스터는 웨이퍼의 일부를 선택적으로 방사하기 위해서 스캔과 연결되어 스위치될 수 있다.
도3은 도2의 소스(28)로 부터 방사의 흡수를 위한 소정의 지역만을 노출하기 위해 기판(11)의 패턴상에 부착되며 패턴된 반사 층(30)을 도시한다. 다른 지역은 온도 상승을 방지 또는 제한하기 위해 반사층에의해서 차폐된다. 반사층(30)은 반도체 기판 물질, 예를들면 실리콘에 의해서 흡수되는 레이저 방사의 동일 파장을 반사시키기 위해서 소정의 특징에 기초하여 선택될 수 있다. 레이저(30)는 화학 기상 증착(CVD) 또는 플라즈마에 의한 화학 기상 증착(PECVD)에 의해서 테트라틸 오토실리사이트(TEOS)의 분해로 부터 형성된 증착된 산화물이 될 수 있거나, 또는 실리콘 질화물이 될 수 있다. 이러한 반사층은 표준 패턴 및 에치 포토레지스트 기술로 형성될 수 있다. 그 대신에, 일부 형태의 포토레지스트는 소정의 반사 특징을 갖어서 이들이 반사층(30)을 제공하기 위해서 단독으로 패턴될 수 있다.
도3이 의도된 소스/드레인 지역(21,23)에서 동시에 도펀트를 활성화시키기위해서 표면부분(23,24)을 노출하도록 반사 영역의 패턴닝을 도시하지만, 다른 반사층이 의도된 소스/드레인 지역을 분리해서 활성화시키도록 증착될 수 있으며, 이는 각각에 대해서 다른 확산 프로파일을 제공한다. 제1 반사 층은 방사를 수신하기 위해서 노출된 표면부분(24)을 버려둔 채 표면 부분(23)을 커버하기 위해서 패턴될 수 있으며, 제2 반사층은 방사를 수신하기 위해서 노출된 표면 부분(23)을 버려둔 채 표면 부분(24)을 커버하기 위해서 패턴될 수 있다. 동일한 개념이 상보형 집적 회로 소자에 적용될 수 있으며 여기서 다른 전도형의 소자 또는 다른 형태의 소자가 동일 집적 회로상에 형성될 수 있으므로, 소스/드레인 지역과 같이 확산과 관련된 도펀트를 분리하여 확산시킬 수 있다. 이러한 방법은 수동 소자는 물론이고 바이폴라 및 전계 효과 트랜지스터 소자에서 확산하는데 유용하다.
도4는 레이저 소스(28)와 웨이퍼 기판(10)(더 많은 수의 집적 회로 소자를 포함) 사이의 마스크(40)의 위치설정을 도시한다. 넓은 방사 빔(42)은 빔의 다른 부분이 웨이퍼 기판(10)의 다른 부분에 충격을 가하지 않도록 차단하는 동안에 웨이퍼(10)상의 기판 표면(11)의 소정 부분에 전송된다. 마스크(40)는 다른 부분이 방사를 흡수하거나 반사할 때 빔(26)으로부터 방사를 송신하는 부분을 제공하기 위해서 패턴된다. 선택적인 광학 시스템(44)이 비(26)의 폭을 수정하는 기능을 제공하는 것으로 (블록도의 형태로) 도시된다. 이러한 방법으로, 다중 집적 회로 소자상의 다중 소스/드레인 지역(21,22)이 동시에 어닐될 수 있다.
실험에 기초하여 본 발명에 따른 레이저 어닐이 4 X 1020 cm-3으로 피크 농도를 제공하기 위해서 3 x 1015 cm-3(50 KeV로 주입됨)의 As 량을 활성화시킬 수 있다. CMOS 소자에서 최종 소스/드레인 자역은 65 옴의 낮으 시트 저항을 갖을 수 있다. 35의 펄스 지속시간과 펄스당 600-700 밀리쥴의 펄스 에너지를 갖는 엑시머 레이저에서, 레이저는 대략 700 내지 1000 나노쥴/cm2을 제공할 수 있다. 최종 플파일은 대략 10펄스로 얻어질 수있다. 더욱 일반적으로 방사는 100 내지 2000 또는 그 이상의 나노쥴/cm2범위가 될 수 있다.
본 발명의 또 다른 특징은 레이저 방사가 도펀트 확산에 대한 메카니즘을 변경할 수 있다는 것이다. 결정 격자를 용융시킴으로서 도펀트는 액체를 통해서 확산시키므로서 경감된다. 부분적으로는 반도체 물질의 액상에서 도펀트 스피시즈의 용해성에 의존하여, 다른 속도로 그리고 연속적인 열 어닐로 획득이 가능한 것 보다 더 제한된 용량으로 스피시즈의 분배가 가능하다. 이것은 표면(11)에 관련된 확산 프로파일의 깊이 및 폭에 있어서의 더 큰 제어를 제공한다. 따라서, 소스/드레인 영역에 대하여, 반도체 재료의 작은 부분에서의 물리적인 상태를 변경함으로써 도펀트 분포를 제어하는 것이 가능하게 된다. 표면(11)을 따르는 측면 확산은 예컨대, 방사선 빔을 제어함으로써, 트랜지스터 장치의 공간 요구를 더욱 감소시킬 수 있도록 제한될 수 있다. 도펀트 투과의 깊이는 하나 또는 복수의 방사선 파장, 파워, 펄스 트레인 명료도 및 총 에너지 조사량에 기초하여 제어될 수 있다.
본 발명의 방법은 기판 표면(11)의 이산 부분 또는 집적 회로의 다른 부분을 선택적으로 가열하는 것이 바람직한 다양한 가열 처리에 유용하다. 예를 들어, RTA에 의한 가열 처리가 다른 확산 또는 재료 성질과 관련된 구속과 일치하지 않게 될 때 제조 프로세스의 단계에서 도펀트 주입 또는 확산을 실행하는 것이 바람직할 수도 있다. 절연 도료의 증착 및 패터닝을 이용하면, 예컨대, 영역을 선택적으로 주입한 후 선택적인 조사를 통해 도펀트를 활성화하는 것이 가능하게 된다. 제조의 후속 단계에서의 웨이퍼(10)를 도시하는 도 5를 참조하라. 소스/드레인 바이어스(50) 및 게이트 전극 바이어(51)는 유전층(54)을 통해 소스/드레인 영역(21, 22) 및 게이트 구조(13)와의 오옴 접촉을 성형하도록 형성되어 있다.
경화는 Ti층(58)에 이어서 TiN층(60)으로 이루어지는 종래의 형태를 포함한다. 도시하지는 않았지만, 바이어스(50)에서는 층(58)으로부터의 Ti의 부분이 오옴 접촉을 향상시키는 TiSi2를 형성하도록 반응한다. 그러나, 바이어스(50)를 형성하는 에치 프로세스는 종종 Ti층(58)과 직접 접촉하는 소스/드레인 영역의 서브영역으로부터 반도체 재료를 불필요하게 제거하는 것으로 공지되어 있다. 이것 뿐만 아니라 인터페이스에서 실리사이드의 형성에 의한 반도체 재료의 손실은 소스/드레인 영역의 효율적인 깊이를 수용 불가능한 레벨로 감소시킬 수 있다. 그 영향은 반도체 구조 및 접합 깊이가 수축하기 때문에, 제조에 더욱 중요하게 된다.
소스/드레인 비어들(50)을 통해 도펀트 종류를 보충하는 것이 바람직하다. 종래에는, 이것은 바이어 형성 후에 부과되는 열 제한으로 인해 불가능하였다. 본 발명에 따르면, 도펀트 종류는 바이어스를 통해 주입, 외부 확산, 플라즈마 성분과의 화학 작용, 또는 바이어스(50)내의 노출된 반도체 재료를 따라 도펀트 재료를 위치시키는 다른 수단에 의해 제공될 수 있다. 선택적인 어닐이 바이어스와 정렬하는 소스 드레인 영역의 어닐 부분에 대한 마스크로서 작용하는 유전층(54)을 제외하고, 소스/드레인 영역(21, 22)에 전술한 바와 같은 방사에 의해 소스/드레인 바이어스를 통해 행해질 수 있다. 이것은 웨이퍼(10) 상의 인접한 영역의 가열을 방지하여 주로 윈도우 세척에 의해 영향을 받는 영역이 변형된다. 방사선은 유전층(54)에 의해 흡수될 수 있거나, 파장은 입사 방사선이 유전층으로부터 반사하도록 선택될 수 있거나, 선택된 파장에 반영하는 층은 유전층상에 증착될 수 있다. 선택적인 조사는 소스/드레인 영역내의 어디에서나 상당한 확산이 없이 바이어스에 대해 개방된 소스/드레인 영역의 부분만에 대하여 추가의 도펀트의 확산을 초래한다. 더욱 일반적으로는, 유전층내의 공동, 포토레지스트 또는 다른 재료가 상기 교시에 따라서 도펀트의 삽입 및 선택적인 어닐에 사용될 수 있다.
도 5에는, 드레인 영역이 드레인 확장부(62)를 포함하는 것으로 도시되어 있다. 종래에는, 그러한 확장부는 프로세스 제한으로 인해 소스 영역과 대칭적으로 형성되었었다. 드레인 확장부가 형성되는 영역을 선택적으로 주입하고 선택적으로 어닐하는 능력을 이용하면, 게이트 채널 및 드레인 영역 사이에 더 낮은 시트 저항을 제공하는 것이 가능하면서도, 소스 영역 및 게이트 채널 사이에 더 높은 저항을 유지할 수 있다. 드레인 확장부의 어닐은 마스크 또는 패터닝된 공동을 통해 형성될 수 있다.
본 발명은 집적 회로 장치에 대해 상세히 기술되어 있다. 그러한 장치(70)는 도 6에 나타내는 웨이퍼(10)의 부분도에 도시되어 있다. 이 장치(70)의 일부는 상보 필드 효과 트랜지스터(72, 74)의 쌍, 즉 p-채널 트랜지스터(72) 및 n-채널 트랜지스터(74)를 포함하는 것으로 도시되어 있다. 도 6의 장치는 도 1에 도시되어 있는 제조 단계와 유사한 제조 단계로 도시되어 있다.
본 명세서에 개시되어 있는 개념은 바이폴라 트랜지스터 장치내에 영역을 생성하기 위한 도펀트 종류의 확산에도 적용될 수 있다. 예를 들어, 급격한 확산의 형성은 에피택셜 성장 베이스 영역에 쉽게 영향을 받을 수 있다. 개시된 개념은 바이폴라 장치의 작은 구조의 컬렉션 영역이 패킹 밀도를 향상시키도록 하는데 적용될 수 있다.
개시된 개념은 상보 바이폴라 장치 및 혼합 반도체 재료로 형성된 장치를 통합한 것을 포함하는 다양한 다른 생산 유형에 적용될 수도 있다. 본 발명은 다양한 기술 모듈이 집적될 수 있는 칩상에서의 시스템을 형성할 수 있거나 그것의 성능을 향상시킬 수 있다. 종래에는, 그러한 집적은 개별 기술의 제조 요구와 관련된 비용 제한 또는 비호환성에 의해 부분적으로 제한되었었다.
본 발명을 사용하여 결합될 수 있는 기술은 아날로그 및 디지털 CMOS, 아날로그 및 디지털 바이폴라, rf 회로, 매립형 메모리(DRAM, SRAM, FLASH 메모리) 및 실리콘 절연체를 포함한다.
본 발명은 일부 예시적인 실시예에 관해서만 설명되어 있지만, 본 명세서에 개시되어 있는 원리는 다양한 반도체 구조에 다양한 방법으로 본 발명을 적용하는 기초를 제공한다. 본 명세서에 명백히 기술되지는 않았지만, 이하의 청구 범위에 의해서만 제한되는 본 발명의 범위를 벗어나지 않는 다른 구성이 가능하다.
반도체 공정에서 저온 요구조건과 관련된 제한을 극복하는 것이 가능하게 된다.

Claims (23)

  1. 전계효과 트랜지스터를 포함하는 전자 제품 제조 방법에 있어서,
    표면을 갖는 제1 전도형의 반도체 물질과 제2 전도형의 도펀트를 수신하기 위해 표면을 따라서 두개의 이격된 지역을 제공하는 단계,
    상기 표면을 따라서 그리고 두개의 이격된 지역 사이의 표면의 제3 지역상에 전계 효과 트랜지스터 게이트 구조를 형성하는 단계,
    상기 이격된 지역에 도펀트를 제공하는 단계,
    이격된 지역이 가열될 때 제3 지역에 야기되는 피크 온도 이상으로 적어도 섭씨 50도의 온도로 이격된 지역을 가열하는 단계를 포함하는 전자 제품 제조 방법.
  2. 제1항에 있어서,
    상기 이격된 지역을 가열할 때 도펀트는 이격된 지역내에서 확산되며 전기적으로 상당량의 도펀트가 이격된 지역을 넘어서 반도체 물질의 다른 부분으로 확산되지 않는 전자 제품 제조 방법.
  3. 제1항에 있어서,
    상기 이격된 지역을 가열하므로 발생되는 게이트 구조의 피크 온도는 섭씨 700도를 초과하지 않는 전자제품 제조방법.
  4. 제1항에 있어서,
    상기 이격된 지역을 가열하는 단계는 308nm의 단색 레이저로 수행되는 전자제품 제조방법.
  5. 제4항에 있어서,
    상기 이격된 지역은 상기 이격된 지역이 가열될 때 제3 지역을 야기시키는 온도보다 높은 적어도 섭씨300도의 온도로 가열되는 전자제품 제조방법.
  6. 집적 회로에 있어서,
    소자의 형성을 위해 표면 지역을 갖는 제1 전도형의 반도체 물질,
    도전층과 자유 공간에 곤련된 5 이상의 유전 상수를 갖으며 도전층과 표면 지역 사이에 형성되는 무정형 절연층을 포함하는, 표면 지역상에 형성된 전계 효과 트랜지스터 게이트 구조,
    표면 지역을 따라서 형성되며 제2 도전형의 소스 지역,
    표면 지역을 따라서 형성되며 제2 전도형을 갖는 드레인 지역으로서, 상기 게이트 구조 소스 지역 및 드레인은 동작가능한 전계 효과 트랜지스터를 형성하기 위해서 구성되며, 상기 소스 지역 및 상기 드레인 지역은 게이트 구조와 자기 정렬되는 드레인 지역을 포함하는 집적 회로.
  7. 제6항에 있어서,
    상기 절연층은 Ta2O5를 포함하는 집적 회로.
  8. 제6항에 있어서,
    상기 절연층과 표면 지역 사이에 배치되는 SiO2층을 더 포함하는 집적 회로.
  9. 반도체 소자에 있어서,
    소자 형성을 위해서 표면 지역을 갖는 제1 전도형의 반도체 물질,
    표면 지역상에 형성된 전계 효과 트랜지스터 게이트 구조로서, 자유 공간에 대해서 5 이상의 유전상수를 갖으며, 하나의 도전층과 도전층 및 표면 지역 사이에 형성되는 절연층을 포함하는, 제1 전도형의 반도체 물질,
    게이트 구조와 정렬된 표면 지역에 형성되며 게이트 구조의 다른 측면상에 형성된 소스 지역 및 드레인 지역을 포함하며,
    상기 게이트 구조, 소스 지역 및 드레인 지역은 동작중에 평방 센티미터당 0.1 이하의 게이트 누설 전류를 특징으로 하는 전계 효과 트랜지스터를 형성하도록 구성되는 반도체 소자.
  10. 제9항에 있어서,
    전계 효과 트랜지스터는 동작중에 평방 센티미터당 10 밀리암페어 이하의 게이트 누설 전류를 특징으로 하는 반도체 소자.
  11. 제9항에 있어서,
    상기 전계 효과 트랜지스터는 동작중에 평방 센티미터당 일 밀리암페어 이하의 게이트 누설 전류를 특징으로 하는 반도체 소자.
  12. 반도체 전자 제품 제조 방법에 있어서,
    표면 지역을 갖는 반도체 물질을 제공하는 단계,
    상기 표면 지역의 일부에 도펀트를 제공하는 단계,
    상기 표면 지역의 일부로 부터 반도체 물질의 또 다른 지역으로 도펀트의 확산을 야기시키는데 충분한 에너지로 상기 표면 지역의 일부를 조사하는 단계를 포함하는 반도체 전자 제품 제조 방법.
  13. 제12항에 있어서,
    상기 조사 단계는 도펀트가 반도체 물질내에서 용융이 가능하도록 표면 지역의 일부의 온도를 상승시키는 반도체 전자 제품 제조 방법.
  14. 제12항에 있어서,
    상기 조사 단계는 상기 표면 지역의 일부를 액체로 변화시키는 반도체 전자제품 제조 방법.
  15. 제13항에 있어서,
    상기 조사 단계는 상기 표면 지역의 일부를 포함하는 반도체 물질의 일부를 액체로 변화시키며 액체 부분을 반도체 물질의 다른 부분으로 확산시키는 전기적으로 충분한 량의 도펀트가 없이도 액체 부분에 대해서 도펀트의 확산을 야기시키는 반도체 전자 제품 제조 방법.
  16. 제12항에 있어서, 액체 지역이 응고되게 하는 단계를 포함하는 반도체 전자 제품 제조 방법.
  17. 반도체 물질에서 도펀트 스피시즈의 이동을 제어하는 방법에 있어서,
    다수의 인접한 지역을 갖는 반도체 물질에 전자 소자의 제조를 위한 표면을 제공하는 단계,
    반도체 물질의 제1 지역의 표면을 따라서 도펀트 스피시즈를 유도하는 단계,
    반도체 물질의 주변 지역의 온도에 대해서 반도체 물질의 제1 지역의 온도를 상승시켜서 도펀트가 제1 지역의 적어도 일부내에서 확산되는 단계를 포함하는 반도체 전자 제품 제조 방법.
  18. 제17항에 있어서,
    제1 지역의 온도 상승시에 주변 지역의 온도가 주변 지역내의 도펀트 스피시즈의 열 확산을 야기시키기 위해서 요구되는 최소 온도보다 낮게 유지되는 반도체 제품 제조 방법.
  19. 제17항에 있어서,
    제1 지역의 온도 상승은 전기적으로 상당량의 도펀트 스피시즈를 주변 지역에 확산시키기 위한 제한된 시간 지속시간으로 유지되는 반도체 제품 제조 방법.
  20. 반도체 전자 제품 제조 방법에 있어서,
    표면 지역을 갖는 반도체 물질에 SiO2가 형성된 층과 금속을 포함하는 층을 제공하는 단계,
    도펀트를 상기 표면 지역의 일부에 제공하는 단계,
    표면 지역을 조사하여 도펀트를 함유하는 표면 지역의 일부가 도펀트를 반도체 물질의 또 다른 부분에 확산시키기 위해서 충분한 방사를 흡수하는 한편 표면 지역상에 형성된 층중 적어도 하나는 방사를 반사하는 단계를 포함하는 반도체 전자 제품 제조 방법.
  21. 제 18 항에 있어서, 상기 금속층은 텅스텐 실리사이드를 포함하는 반도체 전자 제품 제조 방법.
  22. 전계 효과 트랜지스터를 포함하는 전자 제품 제조 방법에 있어서,
    표면을 갖는 제1 전도형의 반도체 물질과 제2 전도형의 도펀트를 수용하도록 상기 표면을 따라서 두개의 이격된 지역을 제공하는 단계,
    상기 표면을 따라서 두개의 이격된 지역 사이의 표면의 제3 지역상에 전계 효과 트랜지스터 구조를 형성하는 단계,
    상기 이격된 지역에 도펀트를 제공하는 단계,
    레이저 방사로 상기 이격된 지역을 가열하는 단계를 포함하는 전자 제품 제조 방법.
  23. 전계 효과 트랜지스터를 포함하는 전자 제품 제조 방법에 있어서,
    표면을 갖는 제1 전도형의 반도체 물질과 제2 전도형의 도펀트를 수용하도록 상기 표면을 따라서 두개의 이격된 지역을 제공하는 단계,
    상기 표면을 따라서 두개의 이격된 지역 사이의 표면의 제3 지역상에 전계 효과 트랜지스터 구조를 형성하는 단계,
    상기 이격된 지역에 도펀트를 제공하는 단계,
    상기 이격된 지역에 의해서 흡수될 수 있으며 게이트 구조의 일부에 의해서 반사되는 파장의 방사를 인가시키므로서 상기 이격된 지역을 가열하는 단계를 포함하는 전자 제품 제조 방법.
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