JPH10214970A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10214970A JPH10214970A JP2974797A JP2974797A JPH10214970A JP H10214970 A JPH10214970 A JP H10214970A JP 2974797 A JP2974797 A JP 2974797A JP 2974797 A JP2974797 A JP 2974797A JP H10214970 A JPH10214970 A JP H10214970A
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Abstract
(57)【要約】
【課題】 ばらつきのない均質な耐圧特性を示す半導体
装置を提供する。 【解決手段】 半導体基板に形成され、この基板の導電
型と反対の導電型を有するドレインおよびソースと、ソ
ースおよびドレイン間の電流を制御するゲートと、ドレ
インから拡がる空乏層のソースへ向けての伸長を抑制す
べく基板内でソースを取り囲んで形成され基板と同一導
電型を有しかつ基板の不純物濃度よりも高い不純物濃度
を有する空乏層抑制領域とを含む半導体装置。空乏層抑
制領域には、ソースの少なくとも下方でソースと空乏層
抑制領域との間に配置され、この空乏層抑制領域と同一
導電型を有しかつ空乏層抑制領域の不純物濃度よりも高
い不純物濃度を有する空乏層抑制補助領域が形成されて
いる。
装置を提供する。 【解決手段】 半導体基板に形成され、この基板の導電
型と反対の導電型を有するドレインおよびソースと、ソ
ースおよびドレイン間の電流を制御するゲートと、ドレ
インから拡がる空乏層のソースへ向けての伸長を抑制す
べく基板内でソースを取り囲んで形成され基板と同一導
電型を有しかつ基板の不純物濃度よりも高い不純物濃度
を有する空乏層抑制領域とを含む半導体装置。空乏層抑
制領域には、ソースの少なくとも下方でソースと空乏層
抑制領域との間に配置され、この空乏層抑制領域と同一
導電型を有しかつ空乏層抑制領域の不純物濃度よりも高
い不純物濃度を有する空乏層抑制補助領域が形成されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ）のような半導体装置およびその製造方法
に関し、特に、耐圧特性に優れた半導体装置およびその
製造方法に関する。
スタ（ＦＥＴ）のような半導体装置およびその製造方法
に関し、特に、耐圧特性に優れた半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】ＦＥＴでは、半導体基板上にゲート酸化
膜を介して形成されたゲートへの印加電圧であるゲート
電圧の有無により、半導体基板に形成されたソースおよ
びドレイン間の電流の導通が制御される。ゲート電圧が
印加されていないときのソースおよびドレイン間の耐電
圧特性の向上を図るために、一般的には、半導体基板内
に、ドレインから拡がる空乏層の拡大を図るための空乏
層拡大領域が、ドレインを取り囲むように形成される。
膜を介して形成されたゲートへの印加電圧であるゲート
電圧の有無により、半導体基板に形成されたソースおよ
びドレイン間の電流の導通が制御される。ゲート電圧が
印加されていないときのソースおよびドレイン間の耐電
圧特性の向上を図るために、一般的には、半導体基板内
に、ドレインから拡がる空乏層の拡大を図るための空乏
層拡大領域が、ドレインを取り囲むように形成される。
【０００３】この空乏層拡大領域により拡大された空乏
層がソースに達すると、空乏層を経る短絡電流により、
ソースおよびドレイン間でいわゆるパンチスルー現象が
生じ、逆に、耐圧性の低下を招く。そのため、この空乏
層のソースへの伸長を抑制して、パンチスルー現象を防
止するために、半導体基板には、空乏層拡大領域と共
に、ソースを取り囲む空乏層抑制領域が形成される。
層がソースに達すると、空乏層を経る短絡電流により、
ソースおよびドレイン間でいわゆるパンチスルー現象が
生じ、逆に、耐圧性の低下を招く。そのため、この空乏
層のソースへの伸長を抑制して、パンチスルー現象を防
止するために、半導体基板には、空乏層拡大領域と共
に、ソースを取り囲む空乏層抑制領域が形成される。
【０００４】ところで、このような空乏層抑制領域は、
半導体基板と同一の導電型を有し該半導体基板の不純物
濃度よりも高い不純物濃度の領域で構成される。この空
乏層抑制領域の形成には、一般的に、イオン注入法が用
いられている。このイオン注入法では、半導体基板へ不
純物イオンが注入された後、熱処理によるドライブイン
により、不純物が活性化され、これにより不純物注入領
域が空乏層抑制領域として所定の抑制機能を発揮する。
半導体基板と同一の導電型を有し該半導体基板の不純物
濃度よりも高い不純物濃度の領域で構成される。この空
乏層抑制領域の形成には、一般的に、イオン注入法が用
いられている。このイオン注入法では、半導体基板へ不
純物イオンが注入された後、熱処理によるドライブイン
により、不純物が活性化され、これにより不純物注入領
域が空乏層抑制領域として所定の抑制機能を発揮する。
【０００５】
【発明が解決しようとする課題】しかしながら、不純物
の注入およびそれに引き続くドライブインの各工程で、
空乏層抑制領域の深さ寸法を正確に制御することは容易
ではない。そのために、空乏層抑制領域の深さにばらつ
きが生じ易く、ソースの下方における空乏層抑制領域の
厚さ寸法にばらつきが生じ易い。このばらつきはパンチ
スルーによるソースドレイン間の耐圧特性のばらつきの
原因となる。そこで、より安定した耐圧特性を示す半導
体装置およびその製造方法の出現が待望されていた。
の注入およびそれに引き続くドライブインの各工程で、
空乏層抑制領域の深さ寸法を正確に制御することは容易
ではない。そのために、空乏層抑制領域の深さにばらつ
きが生じ易く、ソースの下方における空乏層抑制領域の
厚さ寸法にばらつきが生じ易い。このばらつきはパンチ
スルーによるソースドレイン間の耐圧特性のばらつきの
原因となる。そこで、より安定した耐圧特性を示す半導
体装置およびその製造方法の出現が待望されていた。
【０００６】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成１〉本発明に係る半導体装置は、半導体基板に形
成され、該半導体基板の導電型と反対の導電型を有する
ドレインおよびソースと、該ソースおよびドレイン間の
電流を制御するためのゲートと、半導体基板内でドレイ
ンから拡がる空乏層のソースへ向けての伸長を抑制すべ
く半導体基板内でソースを取り囲んで形成され、半導体
基板と同一導電型を有しかつ半導体基板の不純物濃度よ
りも高い不純物濃度を有する空乏層抑制領域とを含み、
該空乏層抑制領域には、ソースの少なくとも下方で該ソ
ースと空乏層抑制領域との間に配置され、該空乏層抑制
領域と同一導電型を有しかつ該空乏層抑制領域の不純物
濃度よりも高い不純物濃度を有する空乏層抑制補助領域
が形成されていることを特徴とする（請求項１に対
応）。
決するために、次の構成を採用する。 〈構成１〉本発明に係る半導体装置は、半導体基板に形
成され、該半導体基板の導電型と反対の導電型を有する
ドレインおよびソースと、該ソースおよびドレイン間の
電流を制御するためのゲートと、半導体基板内でドレイ
ンから拡がる空乏層のソースへ向けての伸長を抑制すべ
く半導体基板内でソースを取り囲んで形成され、半導体
基板と同一導電型を有しかつ半導体基板の不純物濃度よ
りも高い不純物濃度を有する空乏層抑制領域とを含み、
該空乏層抑制領域には、ソースの少なくとも下方で該ソ
ースと空乏層抑制領域との間に配置され、該空乏層抑制
領域と同一導電型を有しかつ該空乏層抑制領域の不純物
濃度よりも高い不純物濃度を有する空乏層抑制補助領域
が形成されていることを特徴とする（請求項１に対
応）。
【０００７】ここで、空乏層抑制補助領域と、空乏層抑
制領域とにおける不純物濃度の比較は、それぞれの領域
での最大不純物濃度、すなわちピーク濃度の比較を意味
する。従って、空乏層抑制補助領域の不純物濃度が空乏
層抑制領域のそれよりも高いと言うことは、前者の不純
物ピーク濃度が後者のそれよりも高いことを意味する。
以下、各領域での不純物濃度の比較は、比較すべき各領
域での最大不純物濃度すなわちピーク濃度の比較であ
る。
制領域とにおける不純物濃度の比較は、それぞれの領域
での最大不純物濃度、すなわちピーク濃度の比較を意味
する。従って、空乏層抑制補助領域の不純物濃度が空乏
層抑制領域のそれよりも高いと言うことは、前者の不純
物ピーク濃度が後者のそれよりも高いことを意味する。
以下、各領域での不純物濃度の比較は、比較すべき各領
域での最大不純物濃度すなわちピーク濃度の比較であ
る。
【０００８】〈作用１〉本発明に係る半導体装置では、
ドレインから拡がる空乏層がソースへ向けて伸長するこ
とを抑制すべくソースを取り囲んで形成される空乏層抑
制領域に関連して、この空乏層抑制領域と該空乏層抑制
領域に取り囲まれるソースとの間に空乏層抑制補助領域
が形成される。この空乏層抑制補助領域は、空乏層抑制
領域の不純物濃度よりも高い不純物濃度を示すことか
ら、空乏層抑制領域における空乏層抑制効果よりも高い
抑制効果を発揮する。
ドレインから拡がる空乏層がソースへ向けて伸長するこ
とを抑制すべくソースを取り囲んで形成される空乏層抑
制領域に関連して、この空乏層抑制領域と該空乏層抑制
領域に取り囲まれるソースとの間に空乏層抑制補助領域
が形成される。この空乏層抑制補助領域は、空乏層抑制
領域の不純物濃度よりも高い不純物濃度を示すことか
ら、空乏層抑制領域における空乏層抑制効果よりも高い
抑制効果を発揮する。
【０００９】本発明に係る半導体装置では、空乏層抑制
領域よりも高い抑制効果を示す空乏層抑制補助領域が、
空乏層抑制領域の深さ寸法の影響を最も受け易いソース
の下方で、該ソースと空乏層抑制領域との間に挿入され
ている。従って、空乏層抑制領域の深さ寸法のばらつき
により、ソースの下方における空乏層抑制領域の厚さ寸
法にばらつきが生じても、両者間に介在しかつ空乏層抑
制領域よりも高い抑制効果を示す空乏層抑制補助領域が
空乏層のソースへの伸長を確実に抑制することから、空
乏層抑制領域の深さ寸法のばらつきに拘わらず、空乏層
抑制補助領域によって適正な空乏層抑制効果を達成する
ことができる。これにより、確実にパンチスルー現象が
防止され、このパンチスルー現象による耐圧性の低下が
防止されることから、安定した耐圧特性が得られる。
領域よりも高い抑制効果を示す空乏層抑制補助領域が、
空乏層抑制領域の深さ寸法の影響を最も受け易いソース
の下方で、該ソースと空乏層抑制領域との間に挿入され
ている。従って、空乏層抑制領域の深さ寸法のばらつき
により、ソースの下方における空乏層抑制領域の厚さ寸
法にばらつきが生じても、両者間に介在しかつ空乏層抑
制領域よりも高い抑制効果を示す空乏層抑制補助領域が
空乏層のソースへの伸長を確実に抑制することから、空
乏層抑制領域の深さ寸法のばらつきに拘わらず、空乏層
抑制補助領域によって適正な空乏層抑制効果を達成する
ことができる。これにより、確実にパンチスルー現象が
防止され、このパンチスルー現象による耐圧性の低下が
防止されることから、安定した耐圧特性が得られる。
【００１０】〈構成２〉また、本発明に係る半導体装置
の製造方法は、半導体基板に、該半導体基板の導電型と
反対の導電型を有する空乏層拡大領域および空乏層抑制
領域を互いに間隔をおいて形成すること、半導体基板上
にゲート酸化膜を介して空乏層拡大領域および空乏層抑
制領域に伸びるゲートを形成すること、イオン注入法に
より、空乏層抑制領域内の所定の深さ位置に該空乏層抑
制領域と同一の導電型を有しかつ該空乏層抑制領域の不
純物濃度よりも高い不純物濃度を有する第１の不純物注
入領域を形成し、かつマスクを用いたイオン注入法によ
り、空乏層抑制領域内の第１の不純物注入領域上および
空乏層拡大領域内に、該空乏層拡大領域と同一導電型を
有し該空乏層拡大領域の不純物濃度よりも高い不純物濃
度を有する第２および第３の不純物注入領域をそれぞれ
形成すること、マスクを用いたイオン注入法により、空
乏層抑制領域内の第２の不純物注入領域に隣接して、空
乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領
域の不純物濃度よりも高い不純物濃度を有する第４の不
純物注入領域を形成すること、第１ないし第４の不純物
注入領域の活性化を図るべく、半導体基板に熱処理を施
すことを含む（請求項３に対応）。
の製造方法は、半導体基板に、該半導体基板の導電型と
反対の導電型を有する空乏層拡大領域および空乏層抑制
領域を互いに間隔をおいて形成すること、半導体基板上
にゲート酸化膜を介して空乏層拡大領域および空乏層抑
制領域に伸びるゲートを形成すること、イオン注入法に
より、空乏層抑制領域内の所定の深さ位置に該空乏層抑
制領域と同一の導電型を有しかつ該空乏層抑制領域の不
純物濃度よりも高い不純物濃度を有する第１の不純物注
入領域を形成し、かつマスクを用いたイオン注入法によ
り、空乏層抑制領域内の第１の不純物注入領域上および
空乏層拡大領域内に、該空乏層拡大領域と同一導電型を
有し該空乏層拡大領域の不純物濃度よりも高い不純物濃
度を有する第２および第３の不純物注入領域をそれぞれ
形成すること、マスクを用いたイオン注入法により、空
乏層抑制領域内の第２の不純物注入領域に隣接して、空
乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領
域の不純物濃度よりも高い不純物濃度を有する第４の不
純物注入領域を形成すること、第１ないし第４の不純物
注入領域の活性化を図るべく、半導体基板に熱処理を施
すことを含む（請求項３に対応）。
【００１１】〈作用２〉本発明の半導体装置の製造方法
によれば、第２の不純物注入領域の活性化により空乏層
抑制領域内にソースが形成され、第３の不純物注入領域
の活性化により空乏層拡大領域内にドレイン領域が形成
される。また、第１の不純物注入領域の活性化により、
空乏層抑制領域内で該空乏層抑制領域とソースとの間に
空乏層抑制補助領域が形成され、第４の不純物注入領域
の活性化により半導体基板電位浮動防止用電極が形成さ
れる。従って、耐圧特性に優れた本発明に係る半導体装
置を比較的容易かつ能率的に製造することができる。
によれば、第２の不純物注入領域の活性化により空乏層
抑制領域内にソースが形成され、第３の不純物注入領域
の活性化により空乏層拡大領域内にドレイン領域が形成
される。また、第１の不純物注入領域の活性化により、
空乏層抑制領域内で該空乏層抑制領域とソースとの間に
空乏層抑制補助領域が形成され、第４の不純物注入領域
の活性化により半導体基板電位浮動防止用電極が形成さ
れる。従って、耐圧特性に優れた本発明に係る半導体装
置を比較的容易かつ能率的に製造することができる。
【００１２】〈構成３〉さらに、本発明に係る半導体装
置の製造方法は、半導体基板に、該半導体基板の導電型
と反対の導電型を有する空乏層拡大領域および空乏層抑
制領域を互いに間隔をおいて形成すること、半導体基板
上にゲート酸化膜を介して空乏層拡大領域および空乏層
抑制領域に伸びるゲートを形成すること、マスクを用い
たイオン注入法により、空乏層抑制領域内の所定の深さ
位置に該空乏層抑制領域と同一の導電型を有しかつ該空
乏層抑制領域の不純物濃度よりも高い不純物濃度を有す
る第１の不純物注入領域を形成しかつ空乏層抑制領域内
の第１の不純物注入領域上および空乏層拡大領域内に空
乏層拡大領域と同一導電型を有し該空乏層拡大領域の不
純物濃度よりも高い不純物濃度を有する第２および第３
の不純物注入領域をそれぞれ形成すること、マスクの除
去後、前記第１ないし第３の不純物注入領域の活性化を
図りかつ第２および第３の不純物注入領域上に前記第４
の不純物注入領域上におけるよりも膜厚の大きな酸化膜
を形成すべく、前記半導体基板に熱処理を施すこと、酸
化膜の膜厚の大きな部分をマスクとして、イオン注入法
により、空乏層抑制領域内の第２の不純物注入領域に隣
接して、空乏層抑制領域と同一の導電型を有しかつ該空
乏層抑制領域の不純物濃度よりも高い不純物濃度を有す
る第４の不純物注入領域を形成すること、第４の不純物
注入領域の活性化を図るべく半導体基板に熱処理を施す
ことを含む（請求項４に対応）。
置の製造方法は、半導体基板に、該半導体基板の導電型
と反対の導電型を有する空乏層拡大領域および空乏層抑
制領域を互いに間隔をおいて形成すること、半導体基板
上にゲート酸化膜を介して空乏層拡大領域および空乏層
抑制領域に伸びるゲートを形成すること、マスクを用い
たイオン注入法により、空乏層抑制領域内の所定の深さ
位置に該空乏層抑制領域と同一の導電型を有しかつ該空
乏層抑制領域の不純物濃度よりも高い不純物濃度を有す
る第１の不純物注入領域を形成しかつ空乏層抑制領域内
の第１の不純物注入領域上および空乏層拡大領域内に空
乏層拡大領域と同一導電型を有し該空乏層拡大領域の不
純物濃度よりも高い不純物濃度を有する第２および第３
の不純物注入領域をそれぞれ形成すること、マスクの除
去後、前記第１ないし第３の不純物注入領域の活性化を
図りかつ第２および第３の不純物注入領域上に前記第４
の不純物注入領域上におけるよりも膜厚の大きな酸化膜
を形成すべく、前記半導体基板に熱処理を施すこと、酸
化膜の膜厚の大きな部分をマスクとして、イオン注入法
により、空乏層抑制領域内の第２の不純物注入領域に隣
接して、空乏層抑制領域と同一の導電型を有しかつ該空
乏層抑制領域の不純物濃度よりも高い不純物濃度を有す
る第４の不純物注入領域を形成すること、第４の不純物
注入領域の活性化を図るべく半導体基板に熱処理を施す
ことを含む（請求項４に対応）。
【００１３】〈作用３〉本発明に係る半導体製造方法で
は、半導体基板電位浮動防止用電極の形成のための第４
の不純物注入領域への選択的なイオン注入に用いるマス
クとして、ソースおよびドレインのための第２および第
３の不純物注入領域上に形成される膜厚の大きな酸化膜
が利用される。半導体基板の熱酸化により、その表面に
酸化膜を成長させるとき、不純物濃度の高い領域におけ
る成長厚さは、不純物濃度の低い領域におけるそれより
も小さい。この性質を利用して、第２および第３の不純
物注入領域上には、これらの不純物濃度よりも低い不純
物濃度を示す空乏層抑制領域における第２の不純物注入
領域外上に成長する酸化膜よりも膜厚の大きな酸化膜が
選択的に形成される。この膜厚の大きな部分をマスクと
する選択的なイオン注入により、フォトリソグラフィの
ような格別なマスク形成のための工程を付加することな
く第４の不純物注入領域を形成し、その活性化により、
半導体基板電位浮動防止用電極電極を能率的に形成する
ことができる。
は、半導体基板電位浮動防止用電極の形成のための第４
の不純物注入領域への選択的なイオン注入に用いるマス
クとして、ソースおよびドレインのための第２および第
３の不純物注入領域上に形成される膜厚の大きな酸化膜
が利用される。半導体基板の熱酸化により、その表面に
酸化膜を成長させるとき、不純物濃度の高い領域におけ
る成長厚さは、不純物濃度の低い領域におけるそれより
も小さい。この性質を利用して、第２および第３の不純
物注入領域上には、これらの不純物濃度よりも低い不純
物濃度を示す空乏層抑制領域における第２の不純物注入
領域外上に成長する酸化膜よりも膜厚の大きな酸化膜が
選択的に形成される。この膜厚の大きな部分をマスクと
する選択的なイオン注入により、フォトリソグラフィの
ような格別なマスク形成のための工程を付加することな
く第４の不純物注入領域を形成し、その活性化により、
半導体基板電位浮動防止用電極電極を能率的に形成する
ことができる。
【００１４】〈構成４〉さらに、本発明に係る半導体装
置の製造方法は、半導体基板に、該半導体基板の導電型
と反対の導電型を有する空乏層拡大領域および空乏層抑
制領域を互いに間隔をおいて形成すること、半導体基板
上にゲート酸化膜を介して空乏層拡大領域および空乏層
抑制領域に伸びるゲートを形成すること、空乏層抑制領
域の一部を覆うマスクを形成し、該空乏層抑制領域の露
出する部分および空乏層拡大領域に、イオン注入法によ
り、空乏層拡大領域と同一導電型を有し該空乏層拡大領
域の不純物濃度よりも高い不純物濃度を有する不純物注
入領域をそれぞれ形成すること、マスクを利用したイオ
ン注入法により、空乏層抑制領域におけるマスク直下お
よび空乏層抑制領域における不純物注入領域直下に空乏
層抑制領域と同一の導電型を有しかつ該空乏層抑制領域
の不純物濃度よりも高い不純物濃度を有する不純物注入
領域を同時的に形成すること、熱処理により、各不純物
注入領域の活性化を図ることを含む（請求項５に対
応）。
置の製造方法は、半導体基板に、該半導体基板の導電型
と反対の導電型を有する空乏層拡大領域および空乏層抑
制領域を互いに間隔をおいて形成すること、半導体基板
上にゲート酸化膜を介して空乏層拡大領域および空乏層
抑制領域に伸びるゲートを形成すること、空乏層抑制領
域の一部を覆うマスクを形成し、該空乏層抑制領域の露
出する部分および空乏層拡大領域に、イオン注入法によ
り、空乏層拡大領域と同一導電型を有し該空乏層拡大領
域の不純物濃度よりも高い不純物濃度を有する不純物注
入領域をそれぞれ形成すること、マスクを利用したイオ
ン注入法により、空乏層抑制領域におけるマスク直下お
よび空乏層抑制領域における不純物注入領域直下に空乏
層抑制領域と同一の導電型を有しかつ該空乏層抑制領域
の不純物濃度よりも高い不純物濃度を有する不純物注入
領域を同時的に形成すること、熱処理により、各不純物
注入領域の活性化を図ることを含む（請求項５に対
応）。
【００１５】〈作用４〉本発明に係る半導体製造方法で
は、空乏層抑制領域に形成される空乏層抑制補助領域の
ための第１の不純物注入領域および半導体基板電位浮動
防止用電極のための第４の不純物注入領域が同時的なイ
オン注入により形成される。半導体基板電位浮動防止用
電極のための第４の不純物注入領域は半導体基板の表面
に形成されるが、空乏層抑制補助領域は、第４の不純物
注入領域に近接してそれよりも深い位置に形成される。
そこで、第４の不純物領域上に形成されるマスクを利用
して、マスク直下の第４の不純物領域と、マスクから露
出する第１の不純物注入領域とで、注入イオンの加速エ
ネルギーおよびマスクの厚さ寸法に応じて、イオンの注
入深さを適正に制御することができる。これにより、深
さ位置の異なる２つの領域への不純物の同時的な注入に
より、第１の不純物注入領域および第４の不純物注入領
域を同時的に形成することができる。
は、空乏層抑制領域に形成される空乏層抑制補助領域の
ための第１の不純物注入領域および半導体基板電位浮動
防止用電極のための第４の不純物注入領域が同時的なイ
オン注入により形成される。半導体基板電位浮動防止用
電極のための第４の不純物注入領域は半導体基板の表面
に形成されるが、空乏層抑制補助領域は、第４の不純物
注入領域に近接してそれよりも深い位置に形成される。
そこで、第４の不純物領域上に形成されるマスクを利用
して、マスク直下の第４の不純物領域と、マスクから露
出する第１の不純物注入領域とで、注入イオンの加速エ
ネルギーおよびマスクの厚さ寸法に応じて、イオンの注
入深さを適正に制御することができる。これにより、深
さ位置の異なる２つの領域への不純物の同時的な注入に
より、第１の不純物注入領域および第４の不純物注入領
域を同時的に形成することができる。
【００１６】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る半導体装置の製造工
程を示す。図１には、例えばｐ型シリコン基板のような
ｐ型半導体基板を用いたｎチャンネルＭＯＳＦＥＴの製
造工程の例が示されている。
について詳細に説明する。 〈具体例１〉図１は、本発明に係る半導体装置の製造工
程を示す。図１には、例えばｐ型シリコン基板のような
ｐ型半導体基板を用いたｎチャンネルＭＯＳＦＥＴの製
造工程の例が示されている。
【００１７】図１（ａ）に示されているように、例えば
ｐ型の導電型を示すシリコンからなるｐ型の半導体基板
１０の所定箇所には、空乏層拡大領域１１が形成され
る。空乏層拡大領域１１は、半導体基板１０の不純物と
は反対の導電型である、ｎ型の導電型を示す。この空乏
層拡大領域１１は、従来よく知られたイオン注入および
熱処理により形成することができる。
ｐ型の導電型を示すシリコンからなるｐ型の半導体基板
１０の所定箇所には、空乏層拡大領域１１が形成され
る。空乏層拡大領域１１は、半導体基板１０の不純物と
は反対の導電型である、ｎ型の導電型を示す。この空乏
層拡大領域１１は、従来よく知られたイオン注入および
熱処理により形成することができる。
【００１８】空乏層拡大領域１１の形成のために、不純
物が所定箇所に選択的に注入される。選択的なイオン注
入のために、従来よく知られているように、例えば５０
００Ａ゜の厚さ寸法を有するシリコン酸化膜１２が半導
体基板１０上に形成される。また、このシリコン酸化膜
１２に、フォトリソグラフィおよびエッチング技術を用
いて、開口部１２ａが形成される。
物が所定箇所に選択的に注入される。選択的なイオン注
入のために、従来よく知られているように、例えば５０
００Ａ゜の厚さ寸法を有するシリコン酸化膜１２が半導
体基板１０上に形成される。また、このシリコン酸化膜
１２に、フォトリソグラフィおよびエッチング技術を用
いて、開口部１２ａが形成される。
【００１９】半導体基板１０の開口部１２ａへの露出面
には、この露出面をイオン注入による損傷から保護する
ための例えば５００Ａ゜の厚さ寸法を有するシリコン酸
化膜１３が形成される。開口部１２ａが形成されたシリ
コン酸化膜１２をマスクとして、半導体基板１０のシリ
コン酸化膜１３により表面が保護された部分には、イオ
ン注入法により、ドナーである例えばリンが、１５０ｋ
ｅＶのエネルギーで、５×１０12個／cm2 の密度となる
ように注入される。
には、この露出面をイオン注入による損傷から保護する
ための例えば５００Ａ゜の厚さ寸法を有するシリコン酸
化膜１３が形成される。開口部１２ａが形成されたシリ
コン酸化膜１２をマスクとして、半導体基板１０のシリ
コン酸化膜１３により表面が保護された部分には、イオ
ン注入法により、ドナーである例えばリンが、１５０ｋ
ｅＶのエネルギーで、５×１０12個／cm2 の密度となる
ように注入される。
【００２０】その後、半導体基板１０は、窒素雰囲気下
で、例えば１２００℃、４０分間の熱処理を受ける。こ
の熱処理により、注入イオンはドライブイン処理を受け
る。このドライブイン処理により、不純物注入領域（１
１）の不純物が活性化され、その結果、不純物注入領域
（１１）により、ｎ- 型拡散層からなる空乏層拡大領域
１１が形成される。
で、例えば１２００℃、４０分間の熱処理を受ける。こ
の熱処理により、注入イオンはドライブイン処理を受け
る。このドライブイン処理により、不純物注入領域（１
１）の不純物が活性化され、その結果、不純物注入領域
（１１）により、ｎ- 型拡散層からなる空乏層拡大領域
１１が形成される。
【００２１】空乏層拡大領域１１の形成後、例えばフッ
酸等を用いて、シリコン酸化膜１２およびシリコン酸化
膜１３が除去される。その後、図１（ｂ）に示されてい
るような空乏層抑制領域１４のための所定領域およびそ
の近傍に、前記したと同様なマスクを用いた選択的なイ
オン注入法により、アクセプタである例えばボロンが、
１５０ｋｅＶのエネルギーで、２．５×１０12個／cm2
の密度となるように、注入される。その後、窒化膜を用
いる従来よく知られたＬＯＣＯＳ法を用いて、空乏層拡
大領域１１および前記したボロン注入領域を活性領域と
して露出させる約８０００Ａ゜の厚さ寸法を有するフィ
ールド酸化膜１５が形成される。
酸等を用いて、シリコン酸化膜１２およびシリコン酸化
膜１３が除去される。その後、図１（ｂ）に示されてい
るような空乏層抑制領域１４のための所定領域およびそ
の近傍に、前記したと同様なマスクを用いた選択的なイ
オン注入法により、アクセプタである例えばボロンが、
１５０ｋｅＶのエネルギーで、２．５×１０12個／cm2
の密度となるように、注入される。その後、窒化膜を用
いる従来よく知られたＬＯＣＯＳ法を用いて、空乏層拡
大領域１１および前記したボロン注入領域を活性領域と
して露出させる約８０００Ａ゜の厚さ寸法を有するフィ
ールド酸化膜１５が形成される。
【００２２】このＬＯＣＯＳ法に関連する熱処理によ
り、不純物として注入された前記ボロンがドライブイン
処理を受ける。このドライブイン処理により、前記不純
物ボロンが活性化され、このボロンの活性化により、ｐ
型拡散層からなる空乏層抑制領域１４が形成される。空
乏層抑制領域１４は、半導体基板１０と同一のｐ型の導
電型であり、半導体基板１０の不純物濃度よりも高い不
純物濃度を示す。
り、不純物として注入された前記ボロンがドライブイン
処理を受ける。このドライブイン処理により、前記不純
物ボロンが活性化され、このボロンの活性化により、ｐ
型拡散層からなる空乏層抑制領域１４が形成される。空
乏層抑制領域１４は、半導体基板１０と同一のｐ型の導
電型であり、半導体基板１０の不純物濃度よりも高い不
純物濃度を示す。
【００２３】フィールド酸化膜１５から露出する前記活
性領域のうち、ゲート１６（図１（ｃ）参照）が形成さ
れる活性領域には、従来よく知られた熱処理により、例
えば４００Ａ゜の厚さを有するゲート酸化膜１７が形成
される。
性領域のうち、ゲート１６（図１（ｃ）参照）が形成さ
れる活性領域には、従来よく知られた熱処理により、例
えば４００Ａ゜の厚さを有するゲート酸化膜１７が形成
される。
【００２４】空乏層拡大領域１１および空乏層抑制領域
１４の形成後、図１（ｃ）に示されているように、例え
ば従来よく知られたＣＶＤ法により、例えば４０００Ａ
゜の厚さ寸法を有するポリシリコンがゲート酸化膜１７
上およびフィールド酸化膜１５上に形成される。このポ
リシリコンを含む積層体は、マスク形成のためのホトリ
ソグラフィを利用した選択的なエッチング処理を受け、
これにより、前記活性領域上で空乏層抑制領域１４に伸
びるゲート１６が形成される。
１４の形成後、図１（ｃ）に示されているように、例え
ば従来よく知られたＣＶＤ法により、例えば４０００Ａ
゜の厚さ寸法を有するポリシリコンがゲート酸化膜１７
上およびフィールド酸化膜１５上に形成される。このポ
リシリコンを含む積層体は、マスク形成のためのホトリ
ソグラフィを利用した選択的なエッチング処理を受け、
これにより、前記活性領域上で空乏層抑制領域１４に伸
びるゲート１６が形成される。
【００２５】ゲート１６の形成後、ホトリソグラフィを
利用して形成される図示しないマスクを用いた選択的な
イオン注入法により、空乏層抑制領域１４内の所定箇所
（１８）に、空乏層抑制領域１４の底部から間隔ｈをお
くように、例えばボロンが１５０ｋｅＶのエネルギー
で、１×１０14個／cm2 の密度となるように、注入され
る。このボロン注入により、第１の不純物注入領域（１
８）が形成される。この第１の不純物注入領域（１８）
の形成のためのボロン注入では、ゲート１６がマスク作
用の一部を担うことから、半導体基板１０のゲート１６
下にボロンが注入されることはない。
利用して形成される図示しないマスクを用いた選択的な
イオン注入法により、空乏層抑制領域１４内の所定箇所
（１８）に、空乏層抑制領域１４の底部から間隔ｈをお
くように、例えばボロンが１５０ｋｅＶのエネルギー
で、１×１０14個／cm2 の密度となるように、注入され
る。このボロン注入により、第１の不純物注入領域（１
８）が形成される。この第１の不純物注入領域（１８）
の形成のためのボロン注入では、ゲート１６がマスク作
用の一部を担うことから、半導体基板１０のゲート１６
下にボロンが注入されることはない。
【００２６】第１の不純物注入領域（１８）の形成後、
ホトリソグラフィを利用して形成されるマスクを用いた
前記したと同様な選択的なイオン注入法により、空乏層
抑制領域１４内における第１の不純物注入領域（１８）
上の所定箇所（１９）および空乏層拡大領域１１内の所
定箇所（２０）のそれぞれに、ドナーとなる例えばヒ素
が４０ｋｅＶのエネルギーで、５×１０15個／cm2 の密
度となるように、注入される。第１の不純物注入領域
（１８）上への前記したヒ素イオンの注入により、第２
の不純物注入領域（１９）が形成され、空乏層拡大領域
１１内への前記したヒ素イオン注入により、第３の不純
物注入領域（２０）が形成される。
ホトリソグラフィを利用して形成されるマスクを用いた
前記したと同様な選択的なイオン注入法により、空乏層
抑制領域１４内における第１の不純物注入領域（１８）
上の所定箇所（１９）および空乏層拡大領域１１内の所
定箇所（２０）のそれぞれに、ドナーとなる例えばヒ素
が４０ｋｅＶのエネルギーで、５×１０15個／cm2 の密
度となるように、注入される。第１の不純物注入領域
（１８）上への前記したヒ素イオンの注入により、第２
の不純物注入領域（１９）が形成され、空乏層拡大領域
１１内への前記したヒ素イオン注入により、第３の不純
物注入領域（２０）が形成される。
【００２７】さらに、空乏層抑制領域１４内の第３の不
純物注入領域（２０）を除く残部に、同様なホトリソグ
ラフィを利用して形成されるマスクを用いた選択的なイ
オン注入法により、例えばボロンが３５〜４０ｋｅＶの
エネルギーで、２×１０15個／cm2 の密度となるよう
に、注入される。このボロンイオンの注入により、第１
の不純物注入領域（１８）上には、第２の不純物注入領
域（１９）に隣接して第４の不純物注入領（２１）が形
成される。
純物注入領域（２０）を除く残部に、同様なホトリソグ
ラフィを利用して形成されるマスクを用いた選択的なイ
オン注入法により、例えばボロンが３５〜４０ｋｅＶの
エネルギーで、２×１０15個／cm2 の密度となるよう
に、注入される。このボロンイオンの注入により、第１
の不純物注入領域（１８）上には、第２の不純物注入領
域（１９）に隣接して第４の不純物注入領（２１）が形
成される。
【００２８】これら空乏層抑制領域１４内の第１、第２
および第４の各不純物注入領域（１８、２０および２
１）および空乏層拡大領域１１内の第３の不純物注入領
域（１９）の形成後、半導体基板１０には、熱処理が施
される。
および第４の各不純物注入領域（１８、２０および２
１）および空乏層拡大領域１１内の第３の不純物注入領
域（１９）の形成後、半導体基板１０には、熱処理が施
される。
【００２９】半導体基板１０への熱処理により、図１
（ｄ）に示されているように、空乏層拡大領域１１内の
第３の不純物注入領域（２０）に注入されたヒ素は、ド
ライブイン処理を受けることにより、活性化を受ける。
その結果、空乏層拡大領域１１内には、半導体基板１０
の表面部分への露出面を除く部分が空乏層拡大領域１１
に取り囲まれ、この空乏層拡大領域１１と同一導電型で
あるｎ型を示す、ｎ+ 型拡散層からなるドレイン２０
が、形成される。このドレイン２０を取り囲む空乏層拡
大領域１１の不純物濃度は、ドレイン２０の不純物濃度
よりも、低い値を示す。
（ｄ）に示されているように、空乏層拡大領域１１内の
第３の不純物注入領域（２０）に注入されたヒ素は、ド
ライブイン処理を受けることにより、活性化を受ける。
その結果、空乏層拡大領域１１内には、半導体基板１０
の表面部分への露出面を除く部分が空乏層拡大領域１１
に取り囲まれ、この空乏層拡大領域１１と同一導電型で
あるｎ型を示す、ｎ+ 型拡散層からなるドレイン２０
が、形成される。このドレイン２０を取り囲む空乏層拡
大領域１１の不純物濃度は、ドレイン２０の不純物濃度
よりも、低い値を示す。
【００３０】また、半導体基板１０への前記した熱処理
により、空乏層抑制領域１４内の第１、第２および第４
の不純物注入領域（１８、１９および２１）の各不純物
イオンは、ドライブイン処理を受けて、それぞれ活性化
される。第１の不純物注入領域（１８）上の第２の不純
物注入領域（１９）のヒ素が活性化を受けることによ
り、第１の不純物注入領域（１８）上に、ドレイン２０
と同一導電型を示すｎ+ 型拡散層からなるソース１９が
形成される。
により、空乏層抑制領域１４内の第１、第２および第４
の不純物注入領域（１８、１９および２１）の各不純物
イオンは、ドライブイン処理を受けて、それぞれ活性化
される。第１の不純物注入領域（１８）上の第２の不純
物注入領域（１９）のヒ素が活性化を受けることによ
り、第１の不純物注入領域（１８）上に、ドレイン２０
と同一導電型を示すｎ+ 型拡散層からなるソース１９が
形成される。
【００３１】また、第１の不純物注入領域（１８）上の
第４の不純物注入領域（２１）のボロンが活性化を受け
ることにより、第１の不純物注入領域（１８）上には、
ソース１９に隣接したｐ+ 型拡散層（２１）が形成され
る。このｐ+ 型拡散層（２１）は、空乏層抑制領域１４
と同一導電型を示し、空乏層抑制領域１４の不純物濃度
よりも高い不純物濃度を示す。これにより、ｐ+ 型拡散
層２１は、半導体基板１０から空乏層抑制領域１４を経
る順方向接続を可能とすることにより、従来におけると
同様な半導体基板１０の表面での基板電位浮動防止用電
極２１として、利用される。この電極２１は、通常、ソ
ース１９と同電位におかれる。
第４の不純物注入領域（２１）のボロンが活性化を受け
ることにより、第１の不純物注入領域（１８）上には、
ソース１９に隣接したｐ+ 型拡散層（２１）が形成され
る。このｐ+ 型拡散層（２１）は、空乏層抑制領域１４
と同一導電型を示し、空乏層抑制領域１４の不純物濃度
よりも高い不純物濃度を示す。これにより、ｐ+ 型拡散
層２１は、半導体基板１０から空乏層抑制領域１４を経
る順方向接続を可能とすることにより、従来におけると
同様な半導体基板１０の表面での基板電位浮動防止用電
極２１として、利用される。この電極２１は、通常、ソ
ース１９と同電位におかれる。
【００３２】さらに、第１の不純物注入領域（１８）の
ボロンが活性化を受けることにより、ソース１９の下方
には、該ソースと空乏層抑制領域１４との間に介在しか
つ電極２１と一体的なｐ型拡散層（１８）が形成され
る。このｐ型拡散層（１８）は、空乏層抑制領域１４と
同一の導電型を示し、しかも空乏層抑制領域１４の不純
物濃度よりも高い不純物濃度を有する。
ボロンが活性化を受けることにより、ソース１９の下方
には、該ソースと空乏層抑制領域１４との間に介在しか
つ電極２１と一体的なｐ型拡散層（１８）が形成され
る。このｐ型拡散層（１８）は、空乏層抑制領域１４と
同一の導電型を示し、しかも空乏層抑制領域１４の不純
物濃度よりも高い不純物濃度を有する。
【００３３】そのため、ドレイン２０およびソース１９
間に所定の電圧が印加されると、図１（ｄ）に示すとお
り、空乏層拡大領域１１の存在により、この空乏層拡大
領域１１を取り巻いて形成される空乏層２２は、空乏層
抑制領域１４の存在により、ソース１９へ向けての伸長
を抑制される。
間に所定の電圧が印加されると、図１（ｄ）に示すとお
り、空乏層拡大領域１１の存在により、この空乏層拡大
領域１１を取り巻いて形成される空乏層２２は、空乏層
抑制領域１４の存在により、ソース１９へ向けての伸長
を抑制される。
【００３４】さらに、本発明に係る前記ＭＯＳＦＥＴで
は、ソース１９の下方における該ソースと空乏層抑制領
域１４との間に、ｐ型拡散層（１８）が形成されてい
る。このｐ型拡散層（１８）は空乏層抑制領域１４と同
一導電型を示すことにより、空乏層抑制領域１４と同様
な空乏層抑制作用を示す。しかも、ｐ型拡散層（１８）
は、空乏層抑制領域１４の不純物濃度よりも高い不純物
濃度を示す。そのため、ｐ型拡散層（１８）は、空乏層
抑制領域１４の抑制作用よりも、強い抑制作用を発揮
し、これにより、空乏層抑制補助領域１８として、作用
する。
は、ソース１９の下方における該ソースと空乏層抑制領
域１４との間に、ｐ型拡散層（１８）が形成されてい
る。このｐ型拡散層（１８）は空乏層抑制領域１４と同
一導電型を示すことにより、空乏層抑制領域１４と同様
な空乏層抑制作用を示す。しかも、ｐ型拡散層（１８）
は、空乏層抑制領域１４の不純物濃度よりも高い不純物
濃度を示す。そのため、ｐ型拡散層（１８）は、空乏層
抑制領域１４の抑制作用よりも、強い抑制作用を発揮
し、これにより、空乏層抑制補助領域１８として、作用
する。
【００３５】その結果、空乏層抑制領域１４の深さ寸法
のばらつきに拘わらず、空乏層２２がソース１９の近傍
に拡張することを確実に防止することができる。特に、
ソース１９の底部におけるドレイン２０の側に位置する
角部は、一般的に、電位の集中を受け易く、この角部で
絶縁破壊を生じ易い。しかしながら、ソース１９の下方
に位置する空乏層抑制補助領域１８が、ソース１９と空
乏層２２との間に、絶縁破壊を防止するに適正な間隔を
確保する。従って、空乏層抑制領域１４が形成される深
さ寸法の製作誤差等によるばらつきに拘わらす、確実に
パンチスルー現象を発生を抑制することができる。この
ことから、ゲート１６がゲート電圧を受けない限り、ド
レイン２０およびソース１９間の絶縁性能を従来のＭＯ
ＳＦＥＴよりも高めることができ、ばらつきのない均一
な耐電圧特性を得ることができる。
のばらつきに拘わらず、空乏層２２がソース１９の近傍
に拡張することを確実に防止することができる。特に、
ソース１９の底部におけるドレイン２０の側に位置する
角部は、一般的に、電位の集中を受け易く、この角部で
絶縁破壊を生じ易い。しかしながら、ソース１９の下方
に位置する空乏層抑制補助領域１８が、ソース１９と空
乏層２２との間に、絶縁破壊を防止するに適正な間隔を
確保する。従って、空乏層抑制領域１４が形成される深
さ寸法の製作誤差等によるばらつきに拘わらす、確実に
パンチスルー現象を発生を抑制することができる。この
ことから、ゲート１６がゲート電圧を受けない限り、ド
レイン２０およびソース１９間の絶縁性能を従来のＭＯ
ＳＦＥＴよりも高めることができ、ばらつきのない均一
な耐電圧特性を得ることができる。
【００３６】図１（ｄ）に示した例では、空乏層抑制補
助領域１８は、ソース１９の側方からドレイン２０の側
へはみ出さない。この例に代えて、空乏層抑制補助領域
１８をソース１９の側方からドレイン２０の側へはみ出
して形成することができる。しかしながら、半導体基板
１０の表面近傍におけるソース１９とドレイン２０との
間の領域は、ゲート１６へのゲート電圧の印加時に、チ
ャンネルが形成される領域であり、ソース１９からその
側方へはみ出す空乏層抑制補助領域は、このチャンネル
の不純物濃度の変更をもたらす虞がある。そのため、こ
のチャンネルの不純物濃度の変更によるＭＯＳＦＥＴの
例えば閾値等の電気特性の変更をもたらすことなく、そ
の耐圧特性の向上を図る上で、図１（ｄ）に示したとお
り、空乏層抑制補助領域１８をソース１９の側方から大
きくはみ出さないように形成することが望ましい。
助領域１８は、ソース１９の側方からドレイン２０の側
へはみ出さない。この例に代えて、空乏層抑制補助領域
１８をソース１９の側方からドレイン２０の側へはみ出
して形成することができる。しかしながら、半導体基板
１０の表面近傍におけるソース１９とドレイン２０との
間の領域は、ゲート１６へのゲート電圧の印加時に、チ
ャンネルが形成される領域であり、ソース１９からその
側方へはみ出す空乏層抑制補助領域は、このチャンネル
の不純物濃度の変更をもたらす虞がある。そのため、こ
のチャンネルの不純物濃度の変更によるＭＯＳＦＥＴの
例えば閾値等の電気特性の変更をもたらすことなく、そ
の耐圧特性の向上を図る上で、図１（ｄ）に示したとお
り、空乏層抑制補助領域１８をソース１９の側方から大
きくはみ出さないように形成することが望ましい。
【００３７】〈具体例２〉第１具体例では、電極２１の
ための第４のイオン注入領域（２１）を形成するため
に、選択的イオン注入を可能とするための専用のマスク
が用いられたが、このマスクを不要とすることができ
る。図２は、第４のイオン注入領域（２１）を形成する
ための専用マスクを不要とする本発明に係る第２具体例
の製造方法を示す製造工程図である。
ための第４のイオン注入領域（２１）を形成するため
に、選択的イオン注入を可能とするための専用のマスク
が用いられたが、このマスクを不要とすることができ
る。図２は、第４のイオン注入領域（２１）を形成する
ための専用マスクを不要とする本発明に係る第２具体例
の製造方法を示す製造工程図である。
【００３８】図２（ａ）は、第１具体例に係る図１
（ｂ）と同一の製造工程を示す。この製造工程では、半
導体基板１０には、空乏層拡大領域１１および空乏層抑
制領域１４が形成されており、また、フィールド酸化膜
１５から露出する活性領域には、これを覆うゲート酸化
膜１７が形成される。ゲート酸化膜１７上には第１具体
例で説明したとおり、ポリシリコンが積層され、これら
の積層体により、図２（ｂ）に示されているように、前
記したと同様なゲート１６が形成される。
（ｂ）と同一の製造工程を示す。この製造工程では、半
導体基板１０には、空乏層拡大領域１１および空乏層抑
制領域１４が形成されており、また、フィールド酸化膜
１５から露出する活性領域には、これを覆うゲート酸化
膜１７が形成される。ゲート酸化膜１７上には第１具体
例で説明したとおり、ポリシリコンが積層され、これら
の積層体により、図２（ｂ）に示されているように、前
記したと同様なゲート１６が形成される。
【００３９】その後、図１（ｂ）に沿って説明したと同
様な方法により、図２（ｂ）に示されているような空乏
層抑制領域１４の所定領域およびその近傍に、アクセプ
タである例えばボロンが、１００ｋｅＶのエネルギー
で、１×１０14個／cm2 の密度となるように、注入さ
れ、これにより、第１の不純物注入領域（１８）が形成
される。また、第１の不純物注入領域（１８）上および
空乏層拡大領域１１内の所定箇所に、それぞれ前記した
と同様なイオン注入法により、ヒ素イオンが注入され
る。このヒ素イオンの注入により、前記したと同様な第
２および第３の不純物注入領域（１９および２０）がそ
れぞれ形成される。
様な方法により、図２（ｂ）に示されているような空乏
層抑制領域１４の所定領域およびその近傍に、アクセプ
タである例えばボロンが、１００ｋｅＶのエネルギー
で、１×１０14個／cm2 の密度となるように、注入さ
れ、これにより、第１の不純物注入領域（１８）が形成
される。また、第１の不純物注入領域（１８）上および
空乏層拡大領域１１内の所定箇所に、それぞれ前記した
と同様なイオン注入法により、ヒ素イオンが注入され
る。このヒ素イオンの注入により、前記したと同様な第
２および第３の不純物注入領域（１９および２０）がそ
れぞれ形成される。
【００４０】第１〜第３の不純物注入領域（１８、１９
および２０）の形成後、半導体基板１０は、熱処理を受
ける。この熱処理により、第１〜第３の不純物注入領域
の各不純物イオンはドライブイン処理を受ける。これに
より、第１の不純物注入領域により、空乏層抑制領域１
４と同一導電型を示しかつ空乏層抑制領域１４の不純物
濃度よりも高い不純物濃度を示す空乏層抑制補助領域１
８が形成される。また、第２の不純物注入領域（１９）
および第３の不純物注入領域（２０）により、それぞれ
の領域内の注入されたヒ素が活性化を受けることによ
り、空乏層抑制補助領域１８上に、ｎ+ 型拡散層からな
るソース１９が形成され、また空乏層拡大領域１１内に
空乏層拡大領域１１と同一導電型である、ｎ+ 型拡散層
からなり、空乏層拡大領域１１の不純物濃度よりも高い
不純物濃度を示すドレイン２０が、形成される。
および２０）の形成後、半導体基板１０は、熱処理を受
ける。この熱処理により、第１〜第３の不純物注入領域
の各不純物イオンはドライブイン処理を受ける。これに
より、第１の不純物注入領域により、空乏層抑制領域１
４と同一導電型を示しかつ空乏層抑制領域１４の不純物
濃度よりも高い不純物濃度を示す空乏層抑制補助領域１
８が形成される。また、第２の不純物注入領域（１９）
および第３の不純物注入領域（２０）により、それぞれ
の領域内の注入されたヒ素が活性化を受けることによ
り、空乏層抑制補助領域１８上に、ｎ+ 型拡散層からな
るソース１９が形成され、また空乏層拡大領域１１内に
空乏層拡大領域１１と同一導電型である、ｎ+ 型拡散層
からなり、空乏層拡大領域１１の不純物濃度よりも高い
不純物濃度を示すドレイン２０が、形成される。
【００４１】この熱処理に関連して、半導体基板１０
は、例えば１０００℃の水蒸気雰囲気下で、約１０分間
の熱処理を受ける。この熱処理により、半導体基板１０
のフィールド酸化膜１５から露出する活性領域には、酸
化膜２３が成長する。この熱酸化により成長する酸化膜
の厚さ寸法は、半導体基板１０の不純物濃度が高い領域
は、不純物濃度の低い領域に比較して大きい。そのた
め、活性領域に成長する酸化膜２３は、不純物濃度が高
いソース１９およびドレイン２０を覆う部分２３ａで
は、約１０００Ａ゜の厚さに成長するのに比較して、そ
の他の部分では、約５００Ａ゜の厚さに成長する。
は、例えば１０００℃の水蒸気雰囲気下で、約１０分間
の熱処理を受ける。この熱処理により、半導体基板１０
のフィールド酸化膜１５から露出する活性領域には、酸
化膜２３が成長する。この熱酸化により成長する酸化膜
の厚さ寸法は、半導体基板１０の不純物濃度が高い領域
は、不純物濃度の低い領域に比較して大きい。そのた
め、活性領域に成長する酸化膜２３は、不純物濃度が高
いソース１９およびドレイン２０を覆う部分２３ａで
は、約１０００Ａ゜の厚さに成長するのに比較して、そ
の他の部分では、約５００Ａ゜の厚さに成長する。
【００４２】この酸化成長膜２３の厚さの差をマスクと
して利用して、すなわちその膜厚部分２３ａにイオン注
入時のマスク作用を担わせることにより、空乏層抑制補
助領域１８上のソース１９を除く部分に、例えばボロン
を３５〜４０ｋｅＶのエネルギーで、２×１０15個／cm
2 の密度となるように、選択的に注入することができ
る。
して利用して、すなわちその膜厚部分２３ａにイオン注
入時のマスク作用を担わせることにより、空乏層抑制補
助領域１８上のソース１９を除く部分に、例えばボロン
を３５〜４０ｋｅＶのエネルギーで、２×１０15個／cm
2 の密度となるように、選択的に注入することができ
る。
【００４３】この酸化成長膜２３の膜厚部分２３ａをマ
スクとする選択的なイオン注入法により、具体例１で述
べたような第４の不純物注入のための専用のマスクを用
いることなく、空乏層抑制領域内の第２の不純物注入領
域に隣接して、空乏層抑制領域と同一の導電型を有しか
つ該空乏層抑制領域の不純物濃度よりも高い不純物濃度
を有する第４の不純物注入領域を形成することができ
る。また、ソース１９上に形成される膜厚部分２３ａの
マスク作用により、第４の不純物注入領域がセルフアラ
インメントすなわち自己整合的に形成できることから、
ソース１９と電極２１との合わせ余裕である許容誤差を
見込む必要はなく、素子寸法の縮小化の上で、有利であ
る。この第４の不純物注入領域は、熱処理を受けること
により、その不純物の活性化が図られ、これにより、図
２（ｃ）に示されるように、空乏層抑制補助領域１８と
一体的な電極２１が形成され、また酸化成長膜２３は、
従来よく知られた例えばアッシングにより、除去され
る。
スクとする選択的なイオン注入法により、具体例１で述
べたような第４の不純物注入のための専用のマスクを用
いることなく、空乏層抑制領域内の第２の不純物注入領
域に隣接して、空乏層抑制領域と同一の導電型を有しか
つ該空乏層抑制領域の不純物濃度よりも高い不純物濃度
を有する第４の不純物注入領域を形成することができ
る。また、ソース１９上に形成される膜厚部分２３ａの
マスク作用により、第４の不純物注入領域がセルフアラ
インメントすなわち自己整合的に形成できることから、
ソース１９と電極２１との合わせ余裕である許容誤差を
見込む必要はなく、素子寸法の縮小化の上で、有利であ
る。この第４の不純物注入領域は、熱処理を受けること
により、その不純物の活性化が図られ、これにより、図
２（ｃ）に示されるように、空乏層抑制補助領域１８と
一体的な電極２１が形成され、また酸化成長膜２３は、
従来よく知られた例えばアッシングにより、除去され
る。
【００４４】このように、第２具体例によれば、第４の
不純物注入のための専用のマスクを用いることなく、第
４の不純物注入領域を形成することができることから、
マスク形成のためのフォトリソグラフィおよびエッチン
グ工程を削除することができ、これにより、製造工程の
簡素化を図ることが可能となる。また、セルフアライメ
トにより、ソース１９と電極２１との合わせ余裕を不要
とすることができ、ＭＯＳＦＥＴ素子の縮小化を図るこ
とが可能となる。
不純物注入のための専用のマスクを用いることなく、第
４の不純物注入領域を形成することができることから、
マスク形成のためのフォトリソグラフィおよびエッチン
グ工程を削除することができ、これにより、製造工程の
簡素化を図ることが可能となる。また、セルフアライメ
トにより、ソース１９と電極２１との合わせ余裕を不要
とすることができ、ＭＯＳＦＥＴ素子の縮小化を図るこ
とが可能となる。
【００４５】〈具体例３〉第１および第２具体例では、
第１および第４の不純物注入領域（１８および２１）を
それぞれ独立したイオン注入により形成したが、これら
を同時的に行うことができる。
第１および第４の不純物注入領域（１８および２１）を
それぞれ独立したイオン注入により形成したが、これら
を同時的に行うことができる。
【００４６】図３（ａ）は、第１具体例に係る図１
（ｂ）と同一の製造工程を示し、半導体基板１０には、
空乏層拡大領域１１および空乏層抑制領域１４が形成さ
れており、また、フィールド酸化膜１５から露出する活
性領域には、これを覆うゲート酸化膜１７が形成され
る。ゲート酸化膜１７上には第１および第２具体例で説
明したとおり、ポリシリコンが積層され、これらの積層
体により、図３（ｂ）に示されているように、前記した
と同様なゲート１６が形成される。
（ｂ）と同一の製造工程を示し、半導体基板１０には、
空乏層拡大領域１１および空乏層抑制領域１４が形成さ
れており、また、フィールド酸化膜１５から露出する活
性領域には、これを覆うゲート酸化膜１７が形成され
る。ゲート酸化膜１７上には第１および第２具体例で説
明したとおり、ポリシリコンが積層され、これらの積層
体により、図３（ｂ）に示されているように、前記した
と同様なゲート１６が形成される。
【００４７】その後、半導体基板１０のフィールド酸化
膜１５から露出する活性領域に例えば２０００Ａ゜の厚
さ寸法を有する熱酸化膜２４が形成される。続いて、フ
ォトリソグラフおよびエッチングを用いて、熱酸化膜２
４に、ドレインのための開口部２４ａおよびソースのた
めの開口部２４ｂが、空乏層拡大領域１１および空乏層
抑制領域１４のそれぞれに関連して形成される。
膜１５から露出する活性領域に例えば２０００Ａ゜の厚
さ寸法を有する熱酸化膜２４が形成される。続いて、フ
ォトリソグラフおよびエッチングを用いて、熱酸化膜２
４に、ドレインのための開口部２４ａおよびソースのた
めの開口部２４ｂが、空乏層拡大領域１１および空乏層
抑制領域１４のそれぞれに関連して形成される。
【００４８】各開口部２４ａおよび２４ｂには、前記し
たと同様なイオン注入法により、例えばヒ素が、４０ｋ
ｅＶのエネルギーで、５×１０15個／cm2 の密度となる
ように、注入され、これにより、第２の不純物注入領域
（１９）および第３の不純物注入領域（２０）が空乏層
抑制領域１４および空乏層拡大領域１１にそれぞれ形成
される。
たと同様なイオン注入法により、例えばヒ素が、４０ｋ
ｅＶのエネルギーで、５×１０15個／cm2 の密度となる
ように、注入され、これにより、第２の不純物注入領域
（１９）および第３の不純物注入領域（２０）が空乏層
抑制領域１４および空乏層拡大領域１１にそれぞれ形成
される。
【００４９】その後、空乏層抑制領域１４上に、イオン
注入法により、例えばボロンが、１５０ｋｅＶのエネル
ギーで、１×１０16個／cm2 の密度となるように、注入
される。このボロンのイオン注入では、開口部２４ｂお
よび熱酸化膜２４上に一括的にイオンが照射されるが、
熱酸化膜２４に覆われた領域では、この熱酸化膜によっ
て照射エネルギーの一部が吸収されることから、ボロン
イオンは、半導体基板１０の表面から比較的浅い領域に
打ち込まれ、第４の不純物注入領域（２１）を形成す
る。他方、開口部２４ｂの領域では、照射エネルギーが
吸収されないことから、それよりも深い領域に打ち込ま
れ、第２の不純物注入領域（１９）下に、第１の不純物
注入領域（１８）を形成する。
注入法により、例えばボロンが、１５０ｋｅＶのエネル
ギーで、１×１０16個／cm2 の密度となるように、注入
される。このボロンのイオン注入では、開口部２４ｂお
よび熱酸化膜２４上に一括的にイオンが照射されるが、
熱酸化膜２４に覆われた領域では、この熱酸化膜によっ
て照射エネルギーの一部が吸収されることから、ボロン
イオンは、半導体基板１０の表面から比較的浅い領域に
打ち込まれ、第４の不純物注入領域（２１）を形成す
る。他方、開口部２４ｂの領域では、照射エネルギーが
吸収されないことから、それよりも深い領域に打ち込ま
れ、第２の不純物注入領域（１９）下に、第１の不純物
注入領域（１８）を形成する。
【００５０】これら各不純物注入領域の各イオンは、前
記したと同様な半導体基板１０の熱処理により、ドライ
ブイン処理を受ける。このドライブイン処理により、第
１の不純物注入領域は空乏層抑制補助領域１８としての
機能を与えられ、第２の不純物注入領域はソース１９と
しての機能を与えられる。また、第３の不純物注入領域
および第４の不純物注入領域は、ドレイン２０および電
極２１としての機能がそれぞれ与えられる。
記したと同様な半導体基板１０の熱処理により、ドライ
ブイン処理を受ける。このドライブイン処理により、第
１の不純物注入領域は空乏層抑制補助領域１８としての
機能を与えられ、第２の不純物注入領域はソース１９と
しての機能を与えられる。また、第３の不純物注入領域
および第４の不純物注入領域は、ドレイン２０および電
極２１としての機能がそれぞれ与えられる。
【００５１】前記した第３の具体例では、開口部２４ｂ
を有する熱酸化膜２４を用いたイオン注入により、第１
および第４の各不純物注入領域の形成のためのイオン注
入を一括的すなわち同時的に行うことができ、また第４
の不純物注入領域の形成のための専用のマスクを不要と
することができることから、製造工程の一層の簡素化を
図ることができる。さらに、第２および第４の各不純物
注入領域の形成のための合わせ余裕が不要となることか
ら、ＭＯＳＦＥＴ素子の縮小化を図ることが可能とな
る。
を有する熱酸化膜２４を用いたイオン注入により、第１
および第４の各不純物注入領域の形成のためのイオン注
入を一括的すなわち同時的に行うことができ、また第４
の不純物注入領域の形成のための専用のマスクを不要と
することができることから、製造工程の一層の簡素化を
図ることができる。さらに、第２および第４の各不純物
注入領域の形成のための合わせ余裕が不要となることか
ら、ＭＯＳＦＥＴ素子の縮小化を図ることが可能とな
る。
【００５２】前記したところでは、本発明をｎチャンネ
ルＭＯＳＦＥＴに適用した例について説明したが、本発
明はｐチャンネルＭＯＳＦＥＴの他、種々の半導体装置
に適用することができる。
ルＭＯＳＦＥＴに適用した例について説明したが、本発
明はｐチャンネルＭＯＳＦＥＴの他、種々の半導体装置
に適用することができる。
【００５３】
【発明の効果】本発明の半導体装置では、前記したよう
に、空乏層抑制領域よりも高い抑制効果を示す空乏層抑
制補助領域が、空乏層抑制領域の深さ寸法の影響を最も
受け易いソースの下方で、該ソースと空乏層抑制領域と
の間に挿入されていることから、空乏層抑制領域の深さ
寸法のばらつきに拘わらず、空乏層抑制補助領域によっ
て適正な空乏層抑制効果を達成することができる。従っ
て、本発明の半導体装置によれば、確実にパンチスルー
現象を防止することができ、このパンチスルー現象によ
る耐圧性の低下を防止して、ばらつきのない均一な耐電
圧特性を得ることができる。
に、空乏層抑制領域よりも高い抑制効果を示す空乏層抑
制補助領域が、空乏層抑制領域の深さ寸法の影響を最も
受け易いソースの下方で、該ソースと空乏層抑制領域と
の間に挿入されていることから、空乏層抑制領域の深さ
寸法のばらつきに拘わらず、空乏層抑制補助領域によっ
て適正な空乏層抑制効果を達成することができる。従っ
て、本発明の半導体装置によれば、確実にパンチスルー
現象を防止することができ、このパンチスルー現象によ
る耐圧性の低下を防止して、ばらつきのない均一な耐電
圧特性を得ることができる。
【００５４】また、本発明の半導体製造方法によれば、
前記したように、イオン注入による各不純物注入領域の
形成およびドライブインによる不純物の活性化により、
空乏層抑制領域に関連するソース、空乏層抑制補助領域
および半導体基板電位浮動防止用電極を効率的に形成す
ることができ、これにより、耐圧性に優れた本発明に係
る半導体装置を比較的容易かつ能率的に製造することが
できる。
前記したように、イオン注入による各不純物注入領域の
形成およびドライブインによる不純物の活性化により、
空乏層抑制領域に関連するソース、空乏層抑制補助領域
および半導体基板電位浮動防止用電極を効率的に形成す
ることができ、これにより、耐圧性に優れた本発明に係
る半導体装置を比較的容易かつ能率的に製造することが
できる。
【００５５】さらに、本発明に係る半導体製造方法によ
れば、前記したように、半導体基板電位浮動防止用電極
の形成のための第４の不純物注入領域への選択的なイオ
ン注入に用いるマスクとして、ソースおよびドレインの
ための第２および第３の不純物注入領域上に熱成長によ
り選択的に形成される膜厚の大きな酸化膜を利用し、こ
の膜厚の大きな部分をマスクとする選択的なイオン注入
により、第４の不純物注入領域を形成し、その活性化に
より、半導体基板電位浮動防止用電極電極を形成するこ
とができる。従って、第４の不純物注入領域の形成のた
めにフォトリソグラフィのような格別なマスク形成のた
めの工程を不要とし、これにより１つのフォトリソグラ
フィ工程の削減が可能となることから、耐圧性に優れた
本発明に係る半導体装置を、一層能率的に製造すること
ができる。
れば、前記したように、半導体基板電位浮動防止用電極
の形成のための第４の不純物注入領域への選択的なイオ
ン注入に用いるマスクとして、ソースおよびドレインの
ための第２および第３の不純物注入領域上に熱成長によ
り選択的に形成される膜厚の大きな酸化膜を利用し、こ
の膜厚の大きな部分をマスクとする選択的なイオン注入
により、第４の不純物注入領域を形成し、その活性化に
より、半導体基板電位浮動防止用電極電極を形成するこ
とができる。従って、第４の不純物注入領域の形成のた
めにフォトリソグラフィのような格別なマスク形成のた
めの工程を不要とし、これにより１つのフォトリソグラ
フィ工程の削減が可能となることから、耐圧性に優れた
本発明に係る半導体装置を、一層能率的に製造すること
ができる。
【００５６】さらに、本発明に係る半導体製造方法によ
れば、前記したように、第４の不純物領域上に形成され
るマスクを利用して、マスク直下の第４の不純物領域
と、マスクから露出する第１の不純物注入領域とで、注
入イオンの加速エネルギーおよびマスクの厚さ寸法に応
じて、イオンの注入深さを適正に制御することができ
る。従って、深さ位置の異なる２つの領域への不純物の
同時的な注入により、第１の不純物注入領域および第４
の不純物注入領域を同時的に形成することができること
から、耐圧性に優れた本発明に係る半導体装置をさらに
能率的に製造することができる。
れば、前記したように、第４の不純物領域上に形成され
るマスクを利用して、マスク直下の第４の不純物領域
と、マスクから露出する第１の不純物注入領域とで、注
入イオンの加速エネルギーおよびマスクの厚さ寸法に応
じて、イオンの注入深さを適正に制御することができ
る。従って、深さ位置の異なる２つの領域への不純物の
同時的な注入により、第１の不純物注入領域および第４
の不純物注入領域を同時的に形成することができること
から、耐圧性に優れた本発明に係る半導体装置をさらに
能率的に製造することができる。
【図１】本発明に係る半導体装置の製造方法を示す工程
図であり、図１（ａ）は空乏層拡大領域の形成工程を示
す断面図であり、図１（ｂ）は空乏層抑制領域の形成工
程を示す断面図であり、図１（ｃ）は空乏層抑制補助領
域の形成工程を示す断面図であり、図１（ｄ）は完成し
た本発明に係る半導体装置を示す断面図である。
図であり、図１（ａ）は空乏層拡大領域の形成工程を示
す断面図であり、図１（ｂ）は空乏層抑制領域の形成工
程を示す断面図であり、図１（ｃ）は空乏層抑制補助領
域の形成工程を示す断面図であり、図１（ｄ）は完成し
た本発明に係る半導体装置を示す断面図である。
【図２】本発明に係る半導体装置の他の製造方法を示す
工程図であり、図２（ａ）は空乏層抑制領域の形成工程
を示す断面図であり、図２（ｂ）は空乏層抑制領域の形
成工程を示す断面図であり、図２（ｃ）は完成した半導
体装置を示す断面図である。
工程図であり、図２（ａ）は空乏層抑制領域の形成工程
を示す断面図であり、図２（ｂ）は空乏層抑制領域の形
成工程を示す断面図であり、図２（ｃ）は完成した半導
体装置を示す断面図である。
【図３】本発明に係る半導体装置のさらに他の製造方法
を示す工程図であり、図３（ａ）、図３（ｂ）および図
３（ｃ）は、それぞれ図２（ａ）、図２（ｂ）および図
２（ｃ）と同様な図面である。
を示す工程図であり、図３（ａ）、図３（ｂ）および図
３（ｃ）は、それぞれ図２（ａ）、図２（ｂ）および図
２（ｃ）と同様な図面である。
１０ 半導体基板 １１ 空乏層拡大領域 １４ 空乏層抑制領域 １６ ゲート １７ ゲート酸化膜 １８ 空乏層抑制補助領域（第１の不純物注入領域） １９ ソース（第２の不純物注入領域） ２０ ドレイン（第３の不純物注入領域） ２１ 基板電位浮動防止用電極 ２２ 空乏層
Claims (5)
- 【請求項１】 半導体基板に形成され、該基板の導電型
と反対の導電型を有するドレインおよびソースと、前記
ソースおよびドレイン間の電流を制御するためのゲート
と、前記基板内で前記ドレインから拡がる空乏層の前記
ソースへ向けての伸長を抑制すべく前記基板内でソース
を取り囲んで形成され前記基板と同一導電型を有しかつ
前記基板の不純物濃度よりも高い不純物濃度を有する空
乏層抑制領域とを含み、該空乏層抑制領域には、前記ソ
ースの少なくとも下方で該ソースと前記空乏層抑制領域
との間に配置され、該空乏層抑制領域と同一導電型を有
しかつ該空乏層抑制領域の不純物濃度よりも高い不純物
濃度を有する空乏層抑制補助領域が形成されていること
を特徴とする半導体装置。 - 【請求項２】 さらに、前記ドレインと同一導電型を有
しかつ該ドレインの不純物濃度よりも低い不純物濃度を
有し、前記基板内で前記ドレインを取り囲む空乏層拡大
領域と、前記空乏層抑制領域内で前記ソースに隣接して
形成され、前記空乏層抑制領域と同一導電型を有しかつ
該空乏層抑制領域の不純物濃度よりも高い不純物濃度を
有し前記基板の電位が浮動することを防止するための基
板電極領域とを含み、該基板電極領域と一体的に前記空
乏層抑制補助領域が形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 半導体基板に、該半導体基板の導電型と
反対の導電型を有する空乏層拡大領域および空乏層抑制
領域を互いに間隔をおいて形成すること、前記半導体基
板上にゲート酸化膜を介して前記空乏層拡大領域および
空乏層抑制領域に伸びるゲートを形成すること、イオン
注入法により、前記空乏層抑制領域内の所定の深さ位置
に該空乏層抑制領域と同一の導電型を有しかつ該空乏層
抑制領域の不純物濃度よりも高い不純物濃度を有する第
１の不純物注入領域を形成し、かつマスクを用いたイオ
ン注入法により、前記空乏層抑制領域内の前記第１の不
純物注入領域上および前記空乏層拡大領域内に、前記空
乏層拡大領域と同一導電型を有し該空乏層拡大領域の不
純物濃度よりも高い不純物濃度を有する第２および第３
の不純物注入領域をそれぞれ形成すること、マスクを用
いたイオン注入法により、前記空乏層抑制領域内の前記
第２の不純物注入領域に隣接して、前記空乏層抑制領域
と同一の導電型を有しかつ該空乏層抑制領域の不純物濃
度よりも高い不純物濃度を有する第４の不純物注入領域
を形成すること、前記第１ないし第４の不純物注入領域
の活性化を図るべく、前記半導体基板に熱処理を施すこ
とを含む、半導体装置の製造方法。 - 【請求項４】 半導体基板に、該半導体基板の導電型と
反対の導電型を有する空乏層拡大領域および空乏層抑制
領域を互いに間隔をおいて形成すること、前記半導体基
板上にゲート酸化膜を介して前記空乏層拡大領域および
空乏層抑制領域に伸びるゲートを形成すること、マスク
を用いたイオン注入法により、前記空乏層抑制領域内の
所定の深さ位置に該空乏層抑制領域と同一の導電型を有
しかつ該空乏層抑制領域の不純物濃度よりも高い不純物
濃度を有する第１の不純物注入領域を形成しかつ前記空
乏層抑制領域内の前記第１の不純物注入領域上および前
記空乏層拡大領域内に前記空乏層拡大領域と同一導電型
を有し該空乏層拡大領域の不純物濃度よりも高い不純物
濃度を有する第２および第３の不純物注入領域をそれぞ
れ形成すること、前記マスクの除去後、前記第１ないし
第３の不純物注入領域の活性化を図りかつ前記第２およ
び第３の不純物注入領域上に前記第４の不純物注入領域
上におけるよりも膜厚の大きな酸化膜を形成すべく、前
記半導体基板に熱処理を施すこと、前記酸化膜の膜厚の
大きな部分をマスクとして、イオン注入法により、前記
空乏層抑制領域内の前記第２の不純物注入領域に隣接し
て、前記空乏層抑制領域と同一の導電型を有しかつ該空
乏層抑制領域の不純物濃度よりも高い不純物濃度を有す
る第４の不純物注入領域を形成すること、該第４の不純
物注入領域の活性化を図るべく前記半導体基板に熱処理
を施すことを含む、半導体装置の製造方法。 - 【請求項５】 半導体基板に、該半導体基板の導電型と
反対の導電型を有する空乏層拡大領域および空乏層抑制
領域を互いに間隔をおいて形成すること、前記半導体基
板上にゲート酸化膜を介して前記空乏層拡大領域および
空乏層抑制領域に伸びるゲートを形成すること、前記空
乏層抑制領域の一部を覆うマスクを形成し、該空乏層抑
制領域の露出する部分および前記空乏層拡大領域に、イ
オン注入法により、前記空乏層拡大領域と同一導電型を
有し該空乏層拡大領域の不純物濃度よりも高い不純物濃
度を有する不純物注入領域をそれぞれ形成すること、前
記マスクを利用したイオン注入法により、前記空乏層抑
制領域における前記マスク直下および前記空乏層抑制領
域における前記不純物注入領域直下に前記空乏層抑制領
域と同一の導電型を有しかつ該空乏層抑制領域の不純物
濃度よりも高い不純物濃度を有する不純物注入領域を同
時的に形成すること、熱処理により、前記各不純物注入
領域の活性化を図ることを含む、半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02974797A JP3634098B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02974797A JP3634098B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214970A true JPH10214970A (ja) | 1998-08-11 |
| JP3634098B2 JP3634098B2 (ja) | 2005-03-30 |
Family
ID=12284702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02974797A Expired - Fee Related JP3634098B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3634098B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103646A (ja) * | 2005-10-04 | 2007-04-19 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2010212726A (ja) * | 2000-04-07 | 2010-09-24 | Denso Corp | 半導体装置およびその製造方法 |
| JP2010283366A (ja) * | 2010-07-23 | 2010-12-16 | Toshiba Corp | 半導体装置 |
| US8836025B2 (en) | 2012-08-23 | 2014-09-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2014207324A (ja) * | 2013-04-12 | 2014-10-30 | 旭化成エレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US9142613B2 (en) | 2012-08-23 | 2015-09-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US11239317B2 (en) | 2019-09-09 | 2022-02-01 | Kioxia Corporation | Semiconductor memory device capable of suppressing leakage current |
-
1997
- 1997-01-29 JP JP02974797A patent/JP3634098B2/ja not_active Expired - Fee Related
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