JP3061157B2 - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子の形成方法、
より詳細には絶縁ゲート型電界効果トランジスタ等の半
導体素子の形成方法に関する。
より詳細には絶縁ゲート型電界効果トランジスタ等の半
導体素子の形成方法に関する。
【０００２】
【従来の技術】現在普及している半導体集積回路で用い
られている絶縁ゲート型電界効果トランジスタにあって
は、素子の微細化に伴うゲート長の変動によるしきい値
のばらつき、サブスレショルド特性の劣化によるリーク
電流の増大、パンチスルー等の短チャネル効果によるト
ランジスタ特性の劣化が問題となっている。これらを改
善するために、下記に示した方法等を採用し、ソース、
ドレイン接合の浅接合化を図っている。
られている絶縁ゲート型電界効果トランジスタにあって
は、素子の微細化に伴うゲート長の変動によるしきい値
のばらつき、サブスレショルド特性の劣化によるリーク
電流の増大、パンチスルー等の短チャネル効果によるト
ランジスタ特性の劣化が問題となっている。これらを改
善するために、下記に示した方法等を採用し、ソース、
ドレイン接合の浅接合化を図っている。
【０００３】（１）ソース、ドレイン領域へのイオン注
入の際のエネルギーの低減 （２）ランプ加熱等による急速加熱を用いた活性化アニ
ールによる拡散の抑制 （３）ソース、ドレイン領域に張り付けた高不純物濃度
ポリシリコンからの拡散による浅接合の形成 （４）積み上げ拡散層の形成による実効的浅接合の形成 しかし（１）の方法を採用した場合、イオン注入装置で
制御できるエネルギーに下限があり、しかも、低エネル
ギーではチャネリング現象による不純物イオンの拡散が
問題となり、実現できる拡散層の深さは、制限される。
入の際のエネルギーの低減 （２）ランプ加熱等による急速加熱を用いた活性化アニ
ールによる拡散の抑制 （３）ソース、ドレイン領域に張り付けた高不純物濃度
ポリシリコンからの拡散による浅接合の形成 （４）積み上げ拡散層の形成による実効的浅接合の形成 しかし（１）の方法を採用した場合、イオン注入装置で
制御できるエネルギーに下限があり、しかも、低エネル
ギーではチャネリング現象による不純物イオンの拡散が
問題となり、実現できる拡散層の深さは、制限される。
【０００４】また（２）の方法を採用した場合、炉を用
いた熱処理により拡散を抑制できるが、活性化を行なう
のに最低限必要な熱処理条件での不純物の拡散量は存在
するので、拡散層の深さは制限される。
いた熱処理により拡散を抑制できるが、活性化を行なう
のに最低限必要な熱処理条件での不純物の拡散量は存在
するので、拡散層の深さは制限される。
【０００５】また（３）の方法を採用した場合、基板面
より上から拡散を行なうため、通常のイオン注入による
拡散層の形成に比べて浅接合化を図ることは可能である
が、ゲート酸化膜の形成後に高不純物濃度ポリシリコン
を基板全面に形成した後、何らかのパターンニングによ
りソース、ドレイン部分以外のポリシリコンを除去しな
ければならない。従って、自己整合的にソース、ドレイ
ンを電気的に分離することが困難であり、また通常フォ
トリソグラフィーを用いてパターンニングを行なうた
め、位置合わせによる微細化の制限が生ずることにな
る。
より上から拡散を行なうため、通常のイオン注入による
拡散層の形成に比べて浅接合化を図ることは可能である
が、ゲート酸化膜の形成後に高不純物濃度ポリシリコン
を基板全面に形成した後、何らかのパターンニングによ
りソース、ドレイン部分以外のポリシリコンを除去しな
ければならない。従って、自己整合的にソース、ドレイ
ンを電気的に分離することが困難であり、また通常フォ
トリソグラフィーを用いてパターンニングを行なうた
め、位置合わせによる微細化の制限が生ずることにな
る。
【０００６】これらの問題を解決する方法として上記
（４）記載の積み上げ拡散層方式による浅接合構造のト
ランジスタが提案されている。
（４）記載の積み上げ拡散層方式による浅接合構造のト
ランジスタが提案されている。
【０００７】この種の積み上げ拡散層構造トランジスタ
の模式的断面を図２に示す。半導体製造工程に従って、
まず活性層３０と素子分離フィールド４０とに分けられ
たシリコン基板３１上に積み上げ拡散層３６を形成し、
フォトリソグラフィー等を用いたパターニングの工程に
よりチャネル３５部分の積み上げ拡散層３６を除去して
リセス部３８を形成した後、積み上げ拡散層３６上に絶
縁膜３２を形成し、リセス部３８の側壁にサイドウォー
ル３３を形成し、リセス部３８の底部にゲート酸化膜３
４を形成した後、リセス部３８及びリセス部３８近傍の
絶縁膜３２上の一部にゲート電極３７の形成を行ない、
実効的に浅い接合を持つ積み上げ拡散層構造トランジス
タを形成している。
の模式的断面を図２に示す。半導体製造工程に従って、
まず活性層３０と素子分離フィールド４０とに分けられ
たシリコン基板３１上に積み上げ拡散層３６を形成し、
フォトリソグラフィー等を用いたパターニングの工程に
よりチャネル３５部分の積み上げ拡散層３６を除去して
リセス部３８を形成した後、積み上げ拡散層３６上に絶
縁膜３２を形成し、リセス部３８の側壁にサイドウォー
ル３３を形成し、リセス部３８の底部にゲート酸化膜３
４を形成した後、リセス部３８及びリセス部３８近傍の
絶縁膜３２上の一部にゲート電極３７の形成を行ない、
実効的に浅い接合を持つ積み上げ拡散層構造トランジス
タを形成している。
【０００８】
【発明が解決しようとする課題】図２に示した積み上げ
拡散層構造トランジスタにあっては、上記（３）記載の
方法と同様、通常のイオン注入による拡散層の形成のよ
うな基板中にある分布からの拡散に比べて浅接合化を図
ることが可能であり、しかも（３）の場合とは異なり、
チャネル３５部と積み上げ拡散層３６は自己整合的に形
成できるという利点を有している。しかしながら、積み
上げ拡散層３６を形成した後、ゲート酸化膜３４を形成
するため、この際、積み上げ拡散層３６から不純物が拡
散し、接合が深くなるといった課題があった。
拡散層構造トランジスタにあっては、上記（３）記載の
方法と同様、通常のイオン注入による拡散層の形成のよ
うな基板中にある分布からの拡散に比べて浅接合化を図
ることが可能であり、しかも（３）の場合とは異なり、
チャネル３５部と積み上げ拡散層３６は自己整合的に形
成できるという利点を有している。しかしながら、積み
上げ拡散層３６を形成した後、ゲート酸化膜３４を形成
するため、この際、積み上げ拡散層３６から不純物が拡
散し、接合が深くなるといった課題があった。
【０００９】また、素子分離のために、堆積した積み上
げ拡散層３６をパターンニングする必要があり、積み上
げ拡散層３６と素子分離フィールド４０とのエッジを自
己整合的に形成できず、さらには、積み上げ拡散層３６
により表面段差が増大するといった課題があった。
げ拡散層３６をパターンニングする必要があり、積み上
げ拡散層３６と素子分離フィールド４０とのエッジを自
己整合的に形成できず、さらには、積み上げ拡散層３６
により表面段差が増大するといった課題があった。
【００１０】本発明は上記課題に鑑み発明された方法で
あって、浅接合を実現することができながら、ゲート酸
化時における拡散層の広がりを生じさせず、しかもフィ
ールド絶縁膜に対して自己整合的に拡散層を形成するこ
とができる高性能な半導体素子の形成方法を提供するこ
とを目的としている。
あって、浅接合を実現することができながら、ゲート酸
化時における拡散層の広がりを生じさせず、しかもフィ
ールド絶縁膜に対して自己整合的に拡散層を形成するこ
とができる高性能な半導体素子の形成方法を提供するこ
とを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体素子の形成方法は、フィールド絶
縁膜を形成する工程と、後の工程で形成するゲート酸化
膜よりも厚さの厚い絶縁膜を全面に形成した後、基板を
エッチングすることにより基板上にリセス部を形成する
工程と、前記リセス部にサイドウォールを形成する工程
と、前記リセス部下方の基板にしきい値制御のためのイ
オン注入を行なう工程と、前記リセス部底部にゲート酸
化膜を形成する工程と、前記リセス部に第１の導電性膜
を埋め込む工程と、エッチバックにより、前記リセス部
以外の前記第１の導電性膜を除去する工程と、前記リセ
ス部に埋め込まれた前記第１の導電性膜をマスクにして
イオン注入及びアニール処理を施して拡散層を形成する
工程と、前記リセス部に埋め込まれた前記第１の導電性
膜の直上に、前記リセス部のゲ−ト幅より広い幅で前記
第１の導電性膜を覆い、前記工程で形成した厚さの厚い
前記絶縁膜上にもかかるように第２の導電性膜を形成
し、ゲート電極を前記第１の導電性膜と前記第２の導電
性膜とから構成する工程とを含んでいることを特徴とし
ている。
に本発明に係る半導体素子の形成方法は、フィールド絶
縁膜を形成する工程と、後の工程で形成するゲート酸化
膜よりも厚さの厚い絶縁膜を全面に形成した後、基板を
エッチングすることにより基板上にリセス部を形成する
工程と、前記リセス部にサイドウォールを形成する工程
と、前記リセス部下方の基板にしきい値制御のためのイ
オン注入を行なう工程と、前記リセス部底部にゲート酸
化膜を形成する工程と、前記リセス部に第１の導電性膜
を埋め込む工程と、エッチバックにより、前記リセス部
以外の前記第１の導電性膜を除去する工程と、前記リセ
ス部に埋め込まれた前記第１の導電性膜をマスクにして
イオン注入及びアニール処理を施して拡散層を形成する
工程と、前記リセス部に埋め込まれた前記第１の導電性
膜の直上に、前記リセス部のゲ−ト幅より広い幅で前記
第１の導電性膜を覆い、前記工程で形成した厚さの厚い
前記絶縁膜上にもかかるように第２の導電性膜を形成
し、ゲート電極を前記第１の導電性膜と前記第２の導電
性膜とから構成する工程とを含んでいることを特徴とし
ている。
【００１２】
【作用】上記の方法によれば、後の工程で形成するゲー
ト酸化膜よりも厚さの厚い絶縁膜を全面に形成した後、
基板にリセス部を形成し、前記リセス部にサイドウォー
ルを形成して、チャネル形成のためのイオン注入及びゲ
ート酸化を行なった後、前記リセス部にポリシリコン等
の第１の導電性膜を埋め込み、エッチバックにより、前
記リセス部以外の前記第１の導電性膜を除去し、その後
イオン注入及びアニール処理により拡散層を形成し、前
記リセス部に埋め込まれた前記第１の導電性膜の直上
に、前記リセス部のゲ−ト幅より広い幅で前記第１の導
電性膜を覆い、前記工程で形成した厚さの厚い前記絶縁
膜上にもかかるように第２の導電性膜を形成し、その後
パターニングによりゲート電極を形成するので、チャネ
ルとなる前記リセス底部を前記基板表面より下に形成す
ることができ、リセス深さとイオン注入深さ及びアニー
ル処理条件の調節により拡散層とチャネルとの垂直位置
関係の制御が可能となり、実効的な浅接合が形成され
る。またゲート酸化時において前記拡散層の広がりが発
生することなく、また素子分離フィールド絶縁膜のエッ
ジと前記拡散層とが自己整合的に形成され、実効ゲ−ト
長が小さくなり、しかも表面段差の増大も生じさせな
い。また、厚さの厚い前記絶縁膜の形成により、ゲート
とソ−ス及びドレインとのオ−バ−ラップ領域における
寄生容量が低減され、半導体素子の高速化、並びに低消
費電力化が図られる。また、前記ゲート電極を２回に分
けて前記第１の導電性膜と前記第２の導電性膜とから構
成するため、前記リセス部のゲ−ト幅を前記第２の導電
性膜のゲ−ト幅とは独立的に設定することができ、前記
リセス部のゲ−ト幅をより小さなものとしてより微細な
リセストランジスタを形成できると共に、前記第２の導
電性膜のゲ−ト幅を自由に設定でき、プロセス設計の自
由度を高めることができる。
ト酸化膜よりも厚さの厚い絶縁膜を全面に形成した後、
基板にリセス部を形成し、前記リセス部にサイドウォー
ルを形成して、チャネル形成のためのイオン注入及びゲ
ート酸化を行なった後、前記リセス部にポリシリコン等
の第１の導電性膜を埋め込み、エッチバックにより、前
記リセス部以外の前記第１の導電性膜を除去し、その後
イオン注入及びアニール処理により拡散層を形成し、前
記リセス部に埋め込まれた前記第１の導電性膜の直上
に、前記リセス部のゲ−ト幅より広い幅で前記第１の導
電性膜を覆い、前記工程で形成した厚さの厚い前記絶縁
膜上にもかかるように第２の導電性膜を形成し、その後
パターニングによりゲート電極を形成するので、チャネ
ルとなる前記リセス底部を前記基板表面より下に形成す
ることができ、リセス深さとイオン注入深さ及びアニー
ル処理条件の調節により拡散層とチャネルとの垂直位置
関係の制御が可能となり、実効的な浅接合が形成され
る。またゲート酸化時において前記拡散層の広がりが発
生することなく、また素子分離フィールド絶縁膜のエッ
ジと前記拡散層とが自己整合的に形成され、実効ゲ−ト
長が小さくなり、しかも表面段差の増大も生じさせな
い。また、厚さの厚い前記絶縁膜の形成により、ゲート
とソ−ス及びドレインとのオ−バ−ラップ領域における
寄生容量が低減され、半導体素子の高速化、並びに低消
費電力化が図られる。また、前記ゲート電極を２回に分
けて前記第１の導電性膜と前記第２の導電性膜とから構
成するため、前記リセス部のゲ−ト幅を前記第２の導電
性膜のゲ−ト幅とは独立的に設定することができ、前記
リセス部のゲ−ト幅をより小さなものとしてより微細な
リセストランジスタを形成できると共に、前記第２の導
電性膜のゲ−ト幅を自由に設定でき、プロセス設計の自
由度を高めることができる。
【００１３】
【実施例】以下、本発明に係る半導体素子の形成方法の
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【００１４】図１（ａ）〜（ｉ）は実施例に係る半導体
素子の形成工程を説明するための断面図である。まず、
半導体製造工程に従って、活性層１０と素子分離のため
のフィールド絶縁膜２０とに分けられたシリコン基板１
１上全面にＬＰＣＶＤ法等によりSiO2等の絶縁膜１２を
厚さｔ＝２００〜１０００Åの範囲で形成する（図１
（ａ））。
素子の形成工程を説明するための断面図である。まず、
半導体製造工程に従って、活性層１０と素子分離のため
のフィールド絶縁膜２０とに分けられたシリコン基板１
１上全面にＬＰＣＶＤ法等によりSiO2等の絶縁膜１２を
厚さｔ＝２００〜１０００Åの範囲で形成する（図１
（ａ））。
【００１５】つぎにフォトリソグラフィーにより、リセ
ス部１８に開口部を有するパターンを形成し、このパタ
ーンをマスクとして絶縁膜１２及びシリコン基板１１を
エッチングし、シリコン基板１１上に深さＤ＝８００〜
３０００Åのリセス部１８を形成する（図１（ｂ））。
ス部１８に開口部を有するパターンを形成し、このパタ
ーンをマスクとして絶縁膜１２及びシリコン基板１１を
エッチングし、シリコン基板１１上に深さＤ＝８００〜
３０００Åのリセス部１８を形成する（図１（ｂ））。
【００１６】次に、ＳｉＯ2 等の絶縁膜１３をＬＰＣＶ
Ｄ法等により２００〜１５００Å形成し（図１
（ｃ））、エッチバックによりリセス部１８側壁にサイ
ドウォール１３ａを形成する。
Ｄ法等により２００〜１５００Å形成し（図１
（ｃ））、エッチバックによりリセス部１８側壁にサイ
ドウォール１３ａを形成する。
【００１７】ついでＬＰＣＶＤ法等によりSiO2等のイオ
ン注入特性の向上を図るための保護膜１９を形成し、保
護膜１９を形成した後しきい値制御のためにホウ素を加
速エネルギー１０〜３０ｋｅＶ、ドーズ量０．１〜５．
０×１０12ｃｍー2の条件で注入する（図１（ｄ））。
ン注入特性の向上を図るための保護膜１９を形成し、保
護膜１９を形成した後しきい値制御のためにホウ素を加
速エネルギー１０〜３０ｋｅＶ、ドーズ量０．１〜５．
０×１０12ｃｍー2の条件で注入する（図１（ｄ））。
【００１８】次に、保護膜１９をウエットエッチングで
除去した後、熱酸化によりリセス部１８底部にゲート酸
化膜１４を３０〜３００Å形成する（図１（ｅ））。
除去した後、熱酸化によりリセス部１８底部にゲート酸
化膜１４を３０〜３００Å形成する（図１（ｅ））。
【００１９】ついで導電性膜としてＰ等のＮ型不純物の
ドープを行なったポリシリコン１５をＬＰＣＶＤ法等の
段差被覆性の良好な成膜方法によりリセス部１８を埋め
込める厚さ以上に成膜する（図１（ｆ））。
ドープを行なったポリシリコン１５をＬＰＣＶＤ法等の
段差被覆性の良好な成膜方法によりリセス部１８を埋め
込める厚さ以上に成膜する（図１（ｆ））。
【００２０】次に絶縁膜１２が露出するまでＲＩＥ法等
によるエッチバックを行ない、リセス部１８にのみポリ
シリコン１５を残す（図１（ｇ））。
によるエッチバックを行ない、リセス部１８にのみポリ
シリコン１５を残す（図１（ｇ））。
【００２１】ついで、Asをイオン注入により加速エネル
ギー６０〜１５０ｋｅＶ、ドーズ量１〜１０×１０15ｃ
ｍー2注入した後、活性化アニールを行なって拡散層１６
を形成する。このときAsの注入エネルギーは、ポリシリ
コン１５中のAs飛程をRp、縦方向の飛程の標準偏差をσ
したときＤ＞Rp+4σとなるように設定する（図１
（ｈ））。次にＬＰＣＶＤ法等によりＰ等のＮ型不純物
をドープしたポリシリコンを１０００〜３０００Å成膜
し、フォトリソグラフィーによりゲートパターンの形成
を行ない、このゲートパターンをマスクとしてドープド
ポリシリコンをRIE 法等によりエッチングしてゲート電
極１７を形成する（図１（ｉ））。
ギー６０〜１５０ｋｅＶ、ドーズ量１〜１０×１０15ｃ
ｍー2注入した後、活性化アニールを行なって拡散層１６
を形成する。このときAsの注入エネルギーは、ポリシリ
コン１５中のAs飛程をRp、縦方向の飛程の標準偏差をσ
したときＤ＞Rp+4σとなるように設定する（図１
（ｈ））。次にＬＰＣＶＤ法等によりＰ等のＮ型不純物
をドープしたポリシリコンを１０００〜３０００Å成膜
し、フォトリソグラフィーによりゲートパターンの形成
を行ない、このゲートパターンをマスクとしてドープド
ポリシリコンをRIE 法等によりエッチングしてゲート電
極１７を形成する（図１（ｉ））。
【００２２】以上説明したように、上記実施例に係る半
導体素子の形成方法によれば、シリコン基板１１をエッ
チングすることによりリセス部１８を形成する工程と、
リセス部１８底部にゲート酸化膜１４を形成する工程
と、リセス部１８内に導電成膜であるポリシリコン１５
を埋め込んだ後、イオン注入及び活性化アニール処理に
より拡散層１６を形成する工程を含んでいるので、Asの
注入エネルギーをＤ＞Rp+4σとなるように設定すること
によりAsがチャネル２５部分に注入されないようにする
ことができ、また、リセス部１８の深さと注入エネルギ
ー及び活性化アニール条件を調節することにより拡散層
１６下端とチャネル２５形成面の垂直位置関係を制御す
ることができる。さらにシリコン基板１１表面からの拡
散層１６の深さをxjとするとt+xjとすることにより、短
チャネル効果を抑制し、しかも、チャネル２５とのオフ
セットによる寄生抵抗の発生のない拡散層１６とチャネ
ル２５の位置関係を有する構造を形成することができ
る。
導体素子の形成方法によれば、シリコン基板１１をエッ
チングすることによりリセス部１８を形成する工程と、
リセス部１８底部にゲート酸化膜１４を形成する工程
と、リセス部１８内に導電成膜であるポリシリコン１５
を埋め込んだ後、イオン注入及び活性化アニール処理に
より拡散層１６を形成する工程を含んでいるので、Asの
注入エネルギーをＤ＞Rp+4σとなるように設定すること
によりAsがチャネル２５部分に注入されないようにする
ことができ、また、リセス部１８の深さと注入エネルギ
ー及び活性化アニール条件を調節することにより拡散層
１６下端とチャネル２５形成面の垂直位置関係を制御す
ることができる。さらにシリコン基板１１表面からの拡
散層１６の深さをxjとするとt+xjとすることにより、短
チャネル効果を抑制し、しかも、チャネル２５とのオフ
セットによる寄生抵抗の発生のない拡散層１６とチャネ
ル２５の位置関係を有する構造を形成することができ
る。
【００２３】また従来方法と異なり、ゲート酸化膜１４
形成後に拡散層１６の形成を行なうため、ゲート酸化膜
１４形成時における拡散層１６の広がりが発生すること
がない。さらに、シリコン基板１１上部に活性層１０と
なる膜を堆積することがないので、活性層のパターニン
グなしに拡散層１６を形成でき、Asの注入の際、フィー
ルド絶縁膜２０及び埋込み導電膜１５がマスクとなり、
拡散層１６をフィールド絶縁膜２０及びチャネル２５に
対して自己整合的に形成することができ、しかも活性層
１０の堆積を行なわないことにより表面段差の増大を抑
制できる。従って、浅接合の高性能な半導体素子を形成
することができる。
形成後に拡散層１６の形成を行なうため、ゲート酸化膜
１４形成時における拡散層１６の広がりが発生すること
がない。さらに、シリコン基板１１上部に活性層１０と
なる膜を堆積することがないので、活性層のパターニン
グなしに拡散層１６を形成でき、Asの注入の際、フィー
ルド絶縁膜２０及び埋込み導電膜１５がマスクとなり、
拡散層１６をフィールド絶縁膜２０及びチャネル２５に
対して自己整合的に形成することができ、しかも活性層
１０の堆積を行なわないことにより表面段差の増大を抑
制できる。従って、浅接合の高性能な半導体素子を形成
することができる。
【００２４】
【発明の効果】以上詳述したように本発明に係る半導体
素子の形成方法においては、フィールド絶縁膜を形成す
る工程と、後の工程で形成するゲート酸化膜よりも厚さ
の厚い絶縁膜を全面に形成した後、基板をエッチングす
ることにより基板上にリセス部を形成する工程と、前記
リセス部にサイドウォールを形成する工程と、前記リセ
ス部下方の基板にしきい値制御のためのイオン注入を行
なう工程と、前記リセス部底部にゲート酸化膜を形成す
る工程と、前記リセス部に第１の導電性膜を埋め込む工
程と、エッチバックにより、前記リセス部以外の前記第
１の導電性膜を除去する工程と、前記リセス部に埋め込
まれた前記第１の導電性膜をマスクにしてイオン注入及
びアニール処理を施して拡散層を形成する工程と、前記
リセス部に埋め込まれた前記第１の導電性膜の直上に、
前記リセス部のゲ−ト幅より広い幅で前記第１の導電性
膜を覆い、前記工程で形成した厚さの厚い前記絶縁膜上
にもかかるように第２の導電性膜を形成し、ゲート電極
を前記第１の導電性膜と前記第２の導電性膜とから構成
する工程とを含んでいるので、チャネルとなる前記リセ
ス底部を前記基板表面より下に形成することができ、リ
セス深さとイオン注入深さ及びアニール処理条件の調節
により拡散層とチャネルとの垂直位置関係の制御が可能
となり、実効的な浅接合が形成され短チャネル効果が抑
制できる。またゲート酸化時において前記拡散層の広が
りが発生することなく、また素子分離フィールド絶縁膜
のエッジ及びチャネルと前記拡散層とが自己整合的に形
成され、実効ゲ−ト長を小さくすることができ、しかも
表面段差の増大も生じさせない。また、厚さの厚い前記
絶縁膜の形成により、ゲートとソ−ス及びドレインとの
オ−バ−ラップ領域における寄生容量を低減することが
でき、半導体素子の高速化、並びに低消費電力化が図ら
れ、従って、高性能な半導体素子を形成することができ
る。また、前記ゲート電極を２回に分けて前記第１の導
電性膜と前記第２の導電性膜とから構成するため、前記
リセス部のゲ−ト幅を前記第２の導電性膜のゲ−ト幅と
は独立的に設定することができ、前記リセス部のゲ−ト
幅をより小さなものとしてより微細なリセストランジス
タを形成できると共に、前記第２の導電性膜のゲ−ト幅
を自由に設定でき、プロセス設計の自由度を高めること
ができる。
素子の形成方法においては、フィールド絶縁膜を形成す
る工程と、後の工程で形成するゲート酸化膜よりも厚さ
の厚い絶縁膜を全面に形成した後、基板をエッチングす
ることにより基板上にリセス部を形成する工程と、前記
リセス部にサイドウォールを形成する工程と、前記リセ
ス部下方の基板にしきい値制御のためのイオン注入を行
なう工程と、前記リセス部底部にゲート酸化膜を形成す
る工程と、前記リセス部に第１の導電性膜を埋め込む工
程と、エッチバックにより、前記リセス部以外の前記第
１の導電性膜を除去する工程と、前記リセス部に埋め込
まれた前記第１の導電性膜をマスクにしてイオン注入及
びアニール処理を施して拡散層を形成する工程と、前記
リセス部に埋め込まれた前記第１の導電性膜の直上に、
前記リセス部のゲ−ト幅より広い幅で前記第１の導電性
膜を覆い、前記工程で形成した厚さの厚い前記絶縁膜上
にもかかるように第２の導電性膜を形成し、ゲート電極
を前記第１の導電性膜と前記第２の導電性膜とから構成
する工程とを含んでいるので、チャネルとなる前記リセ
ス底部を前記基板表面より下に形成することができ、リ
セス深さとイオン注入深さ及びアニール処理条件の調節
により拡散層とチャネルとの垂直位置関係の制御が可能
となり、実効的な浅接合が形成され短チャネル効果が抑
制できる。またゲート酸化時において前記拡散層の広が
りが発生することなく、また素子分離フィールド絶縁膜
のエッジ及びチャネルと前記拡散層とが自己整合的に形
成され、実効ゲ−ト長を小さくすることができ、しかも
表面段差の増大も生じさせない。また、厚さの厚い前記
絶縁膜の形成により、ゲートとソ−ス及びドレインとの
オ−バ−ラップ領域における寄生容量を低減することが
でき、半導体素子の高速化、並びに低消費電力化が図ら
れ、従って、高性能な半導体素子を形成することができ
る。また、前記ゲート電極を２回に分けて前記第１の導
電性膜と前記第２の導電性膜とから構成するため、前記
リセス部のゲ−ト幅を前記第２の導電性膜のゲ−ト幅と
は独立的に設定することができ、前記リセス部のゲ−ト
幅をより小さなものとしてより微細なリセストランジス
タを形成できると共に、前記第２の導電性膜のゲ−ト幅
を自由に設定でき、プロセス設計の自由度を高めること
ができる。
【図１】（ａ）〜（ｉ）は本発明に係る半導体素子の形
成方法の工程の実施例を順に示した模式的断面図であ
る。
成方法の工程の実施例を順に示した模式的断面図であ
る。
【図２】従来の積み上げ拡散層構造トランジスタを示し
た模式的断面図である。
た模式的断面図である。
１１ シリコン基板 １３ａ サイドウォール １４ ゲート絶縁膜 １５ ポリシリコン層（導電性膜） １６ 拡散層 １７ ゲート電極 １８ リセス部 ２０ フィールド絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−136877（ＪＰ，Ａ) 特開 昭61−156772（ＪＰ，Ａ) 特開 昭63−155668（ＪＰ，Ａ) 特開 平４−68540（ＪＰ，Ａ) 特開 平２−46775（ＪＰ，Ａ) 特開 昭56−81974（ＪＰ，Ａ) 特開 昭63−148682（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (1)
- 【請求項１】 ａ）フィールド絶縁膜を形成する工程 ｂ）後のｅ工程で形成するゲート酸化膜よりも厚さの厚
い絶縁膜を全面に形成した後、基板をエッチングするこ
とにより基板上にリセス部を形成する工程 ｃ）前記リセス部にサイドウォールを形成する工程 ｄ）前記リセス部下方の基板にしきい値制御のためのイ
オン注入を行なう工程 ｅ）前記リセス部底部にゲート酸化膜を形成する工程 ｆ）前記リセス部に第１の導電性膜を埋め込む工程 ｇ）エッチバックにより、前記リセス部以外の前記第１
の導電性膜を除去する工程 ｈ）前記リセス部に埋め込まれた前記第１の導電性膜を
マスクにしてイオン注入及びアニール処理を施して拡散
層を形成する工程 ｉ）前記リセス部に埋め込まれた前記第１の導電性膜の
直上に、前記リセス部のゲ−ト幅より広い幅で前記第１
の導電性膜を覆い、前記ｂ工程で形成した前記絶縁膜上
にもかかるように第２の導電性膜を形成し、ゲート電極
を前記第１の導電性膜と前記第２の導電性膜とから構成
する工程 を含んでいることを特徴とする半導体素子の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237889A JP3061157B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237889A JP3061157B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体素子の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684940A JPH0684940A (ja) | 1994-03-25 |
| JP3061157B2 true JP3061157B2 (ja) | 2000-07-10 |
Family
ID=17021930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237889A Expired - Fee Related JP3061157B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061157B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326489A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | Ｍｏｓｆｅｔおよびその製造方法 |
| EP1205980A1 (en) * | 2000-11-07 | 2002-05-15 | Infineon Technologies AG | A method for forming a field effect transistor in a semiconductor substrate |
| KR100823176B1 (ko) * | 2007-04-27 | 2008-04-18 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
-
1992
- 1992-09-07 JP JP4237889A patent/JP3061157B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0684940A (ja) | 1994-03-25 |
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