JPH10200110A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10200110A JPH10200110A JP9017352A JP1735297A JPH10200110A JP H10200110 A JPH10200110 A JP H10200110A JP 9017352 A JP9017352 A JP 9017352A JP 1735297 A JP1735297 A JP 1735297A JP H10200110 A JPH10200110 A JP H10200110A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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Abstract
(57)【要約】
【課題】 高速で動作させることができ、デザインルー
ルも縮小でき、しきい値電圧を下げることもできる。 【解決手段】 Ｐ型シリコン基板２に形成されたウエル
は、高濃度Ｐ型不純物層のソース／ドレイン９の接合周
辺部とゲート電極３直下の基板表面部とに低濃度Ｎ型不
純物層６を有し、ゲート電極下部でゲート電極直下の基
板表面部の低濃度Ｎ型不純物層６とソース／ドレイン接
合周辺部の低濃度Ｎ型不純物層６とに囲まれた領域及び
その他のウエル領域が高濃度Ｎ型拡散層１となってい
る。
ルも縮小でき、しきい値電圧を下げることもできる。 【解決手段】 Ｐ型シリコン基板２に形成されたウエル
は、高濃度Ｐ型不純物層のソース／ドレイン９の接合周
辺部とゲート電極３直下の基板表面部とに低濃度Ｎ型不
純物層６を有し、ゲート電極下部でゲート電極直下の基
板表面部の低濃度Ｎ型不純物層６とソース／ドレイン接
合周辺部の低濃度Ｎ型不純物層６とに囲まれた領域及び
その他のウエル領域が高濃度Ｎ型拡散層１となってい
る。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ半導体装置と
その製造方法に関するものである。
その製造方法に関するものである。
【０００２】
【従来の技術】高濃度ウエル形成後、ウエルと異なる導
電型の不純物注入により相殺し、ソース／ドレインの接
合領域近傍にウエルと同じ導電型の低濃度不純物層を形
成することにより、ショートチャネル効果を抑制しつ
つ、接合耐圧の向上及び高速化を図ることが提案されて
いる（特開平５−１２９３２６号公報参照）。この技術
は図５に示されるように、ソース／ドレイン間の基板表
面においてウエルと同じ導電型である不純物の不均一分
布（不純物が高濃度に分布した部分と低濃度に分布した
部分）のチャネル領域をもつ構造で、ＮＵＤＣ（Novel
Source-to-Drain Nonuniformly Doped Channel）構造と
称されるものである。しかし、ソース／ドレイン間の基
板表面から内部にわたってウエルと同じ導電型の高濃度
不純物分布があるため、しきい値電圧を下げることがで
きない。
電型の不純物注入により相殺し、ソース／ドレインの接
合領域近傍にウエルと同じ導電型の低濃度不純物層を形
成することにより、ショートチャネル効果を抑制しつ
つ、接合耐圧の向上及び高速化を図ることが提案されて
いる（特開平５−１２９３２６号公報参照）。この技術
は図５に示されるように、ソース／ドレイン間の基板表
面においてウエルと同じ導電型である不純物の不均一分
布（不純物が高濃度に分布した部分と低濃度に分布した
部分）のチャネル領域をもつ構造で、ＮＵＤＣ（Novel
Source-to-Drain Nonuniformly Doped Channel）構造と
称されるものである。しかし、ソース／ドレイン間の基
板表面から内部にわたってウエルと同じ導電型の高濃度
不純物分布があるため、しきい値電圧を下げることがで
きない。
【０００３】一方、不純物注入により基板内部に高濃度
不純物領域をもたせるレトログレードと称されるウエル
を形成し、ゲート電極形成後、ウエルと異なる導電型の
不純物を２度注入し、１度目はソース／ドレインを形成
し、２度目はその接合近傍に注入量を少なくして注入す
ることで、ゲート電極直下のソース／ドレイン間にのみ
濃いウエルを残してウエルを相殺し、パンチスルーに効
果をもたせ、ソース／ドレインの接合容量を低減する方
法が提案されている（特開平６−１１２４７８号公報参
照）。
不純物領域をもたせるレトログレードと称されるウエル
を形成し、ゲート電極形成後、ウエルと異なる導電型の
不純物を２度注入し、１度目はソース／ドレインを形成
し、２度目はその接合近傍に注入量を少なくして注入す
ることで、ゲート電極直下のソース／ドレイン間にのみ
濃いウエルを残してウエルを相殺し、パンチスルーに効
果をもたせ、ソース／ドレインの接合容量を低減する方
法が提案されている（特開平６−１１２４７８号公報参
照）。
【０００４】
【発明が解決しようとする課題】不純物拡散によるウエ
ル形成は、注入により形成されるものと基板内部の濃度
プロファイルにおいて大きく異なる。つまり、注入によ
り形成されるウエルは、その注入エネルギーの大きさに
より、濃度プロファイルを基板表面と基板内部とで変え
ることができる。しかし、拡散により形成されるウエル
は、基板表面と基板内部でほぼ同じ濃度である。
ル形成は、注入により形成されるものと基板内部の濃度
プロファイルにおいて大きく異なる。つまり、注入によ
り形成されるウエルは、その注入エネルギーの大きさに
より、濃度プロファイルを基板表面と基板内部とで変え
ることができる。しかし、拡散により形成されるウエル
は、基板表面と基板内部でほぼ同じ濃度である。
【０００５】不純物拡散でウエルを形成する場合、高速
で動作するトランジスタを形成するためには接合容量低
減のために低濃度のウエルが必要とされ、デザインルー
ル縮小のためにはウエルの耐圧を保持するために高濃度
のウエルが必要とされる。つまり、この２つの目的を達
する理想的なウエルは、全体としては高濃度で、かつソ
ース／ドレインの接合部分は低濃度であるような構造で
ある。本発明は高速で動作するトランジスタを形成で
き、デザインルールも縮小でき、更にしきい値電圧を下
げるのにも有効な構造のＭＯＳ半導体装置とその製造方
法を提供することを目的とするものである。
で動作するトランジスタを形成するためには接合容量低
減のために低濃度のウエルが必要とされ、デザインルー
ル縮小のためにはウエルの耐圧を保持するために高濃度
のウエルが必要とされる。つまり、この２つの目的を達
する理想的なウエルは、全体としては高濃度で、かつソ
ース／ドレインの接合部分は低濃度であるような構造で
ある。本発明は高速で動作するトランジスタを形成で
き、デザインルールも縮小でき、更にしきい値電圧を下
げるのにも有効な構造のＭＯＳ半導体装置とその製造方
法を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明のＭＯＳ半導体装
置では、そのウエル構造としてソース／ドレインの接合
周辺部とゲート電極直下の基板表面部とにウエルと同導
電型の低濃度領域を有し、かつゲート電極下部でゲート
電極直下の基板表面部のウエルと同導電型の低濃度領域
とソース／ドレイン接合周辺部のウエルと同導電型の低
濃度領域とに囲まれた領域及びその他のウエル領域が高
濃度拡散領域となっている。
置では、そのウエル構造としてソース／ドレインの接合
周辺部とゲート電極直下の基板表面部とにウエルと同導
電型の低濃度領域を有し、かつゲート電極下部でゲート
電極直下の基板表面部のウエルと同導電型の低濃度領域
とソース／ドレイン接合周辺部のウエルと同導電型の低
濃度領域とに囲まれた領域及びその他のウエル領域が高
濃度拡散領域となっている。
【０００７】本発明の製造方法は、そのようなウエルを
次の工程（Ａ）から（Ｃ）を含んで形成する。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、（Ｂ）基板上にゲート絶縁膜及び
さらにその上に導電体層を形成し、リソグラフィーとエ
ッチングによりそのゲート絶縁膜及び導電体層にパター
ン化を施してゲート電極を形成する工程、（Ｃ）ゲート
電極のある部分においてはゲート電極を通して基板表面
部に到達するエネルギーで第２導電型不純物を注入する
ことにより、同時にゲート電極のない部分ではウエル内
の基板深くにその第２導電型不純物を注入し、それらの
注入部分でウエルの第１導電型不純物を一部相殺して、
第１導電型の低濃度領域に変える工程。
次の工程（Ａ）から（Ｃ）を含んで形成する。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、（Ｂ）基板上にゲート絶縁膜及び
さらにその上に導電体層を形成し、リソグラフィーとエ
ッチングによりそのゲート絶縁膜及び導電体層にパター
ン化を施してゲート電極を形成する工程、（Ｃ）ゲート
電極のある部分においてはゲート電極を通して基板表面
部に到達するエネルギーで第２導電型不純物を注入する
ことにより、同時にゲート電極のない部分ではウエル内
の基板深くにその第２導電型不純物を注入し、それらの
注入部分でウエルの第１導電型不純物を一部相殺して、
第１導電型の低濃度領域に変える工程。
【０００８】そのようにしてウエルを形成する方法を含
んでＭＯＳ半導体装置を製造する本発明の第１の局面
は、次の工程（Ａ）から（Ｆ）を含んでいる。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、（Ｂ）基板上にゲート絶縁膜及び
さらにその上に導電体層を形成し、リソグラフィーとエ
ッチングによりそのゲート絶縁膜及び導電体層にパター
ン化を施してゲート電極を形成する工程、（Ｃ）ゲート
電極のある部分においてはゲート電極を通して基板表面
部に到達するエネルギーで第２導電型不純物を注入する
ことにより、同時にゲート電極のない部分ではウエル内
の基板深くにその第２導電型不純物を注入し、それらの
注入部分でウエルの第１導電型不純物を一部相殺して、
第１導電型の低濃度領域に変える工程、（Ｄ）基板に第
２導電型不純物を注入してＬＤＤ構造のソース／ドレイ
ン用低濃度第２導電型不純物層を形成する工程、（Ｅ）
ゲート電極上から絶縁体膜を形成し、エッチバックを施
してゲート電極の側面にサイドウォールを形成する工
程、（Ｆ）基板に第２導電型不純物を注入してＬＤＤ構
造のソース／ドレイン用高濃度第２導電型不純物層を形
成する工程。
んでＭＯＳ半導体装置を製造する本発明の第１の局面
は、次の工程（Ａ）から（Ｆ）を含んでいる。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、（Ｂ）基板上にゲート絶縁膜及び
さらにその上に導電体層を形成し、リソグラフィーとエ
ッチングによりそのゲート絶縁膜及び導電体層にパター
ン化を施してゲート電極を形成する工程、（Ｃ）ゲート
電極のある部分においてはゲート電極を通して基板表面
部に到達するエネルギーで第２導電型不純物を注入する
ことにより、同時にゲート電極のない部分ではウエル内
の基板深くにその第２導電型不純物を注入し、それらの
注入部分でウエルの第１導電型不純物を一部相殺して、
第１導電型の低濃度領域に変える工程、（Ｄ）基板に第
２導電型不純物を注入してＬＤＤ構造のソース／ドレイ
ン用低濃度第２導電型不純物層を形成する工程、（Ｅ）
ゲート電極上から絶縁体膜を形成し、エッチバックを施
してゲート電極の側面にサイドウォールを形成する工
程、（Ｆ）基板に第２導電型不純物を注入してＬＤＤ構
造のソース／ドレイン用高濃度第２導電型不純物層を形
成する工程。
【０００９】そのようにしてウエルを形成する方法を含
んでＭＯＳ半導体装置を製造する本発明の第２の局面
は、次の工程（Ａ）から（Ｆ）を含んでいる。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、（Ｂ）基板上にゲート絶縁膜及び
さらにその上に導電体層を形成し、リソグラフィーとエ
ッチングによりそのゲート絶縁膜及び導電体層にパター
ン化を施してゲート電極を形成する工程、（Ｃ）基板に
第２導電型不純物を注入してＬＤＤ構造のソース／ドレ
イン用低濃度第２導電型不純物層を形成する工程、
（Ｄ）ゲート電極上から絶縁体膜を形成し、エッチバッ
クを施してゲート電極の側面にサイドウォールを形成す
る工程、（Ｅ）ゲート電極又はサイドウォールのある部
分ではゲート電極又はサイドウォールを通して基板表面
部に到達するエネルギーで第２導電型不純物を注入する
ことにより、同時にゲート電極とサイドウォールのいず
れもがない部分ではウエル内の基板深くにその第２導電
型不純物を注入し、それらの注入部分でウエルの第１導
電型不純物を一部相殺して、第１導電型の低濃度領域に
変える工程、（Ｆ）基板に第２導電型不純物を注入して
ＬＤＤ構造のソース／ドレイン用高濃度第２導電型不純
物層を形成する工程。
んでＭＯＳ半導体装置を製造する本発明の第２の局面
は、次の工程（Ａ）から（Ｆ）を含んでいる。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、（Ｂ）基板上にゲート絶縁膜及び
さらにその上に導電体層を形成し、リソグラフィーとエ
ッチングによりそのゲート絶縁膜及び導電体層にパター
ン化を施してゲート電極を形成する工程、（Ｃ）基板に
第２導電型不純物を注入してＬＤＤ構造のソース／ドレ
イン用低濃度第２導電型不純物層を形成する工程、
（Ｄ）ゲート電極上から絶縁体膜を形成し、エッチバッ
クを施してゲート電極の側面にサイドウォールを形成す
る工程、（Ｅ）ゲート電極又はサイドウォールのある部
分ではゲート電極又はサイドウォールを通して基板表面
部に到達するエネルギーで第２導電型不純物を注入する
ことにより、同時にゲート電極とサイドウォールのいず
れもがない部分ではウエル内の基板深くにその第２導電
型不純物を注入し、それらの注入部分でウエルの第１導
電型不純物を一部相殺して、第１導電型の低濃度領域に
変える工程、（Ｆ）基板に第２導電型不純物を注入して
ＬＤＤ構造のソース／ドレイン用高濃度第２導電型不純
物層を形成する工程。
【００１０】ゲート電極を形成する導電体層の厚さを１
００〜３００ｎｍとし、第１導電型をＮ型とし、第２導
電型をＰ型としたとき、本発明のウエルを形成するため
に、ウエルの第１導電型不純物を一部相殺して、第１導
電型の低濃度領域に変えるために注入する第２導電型不
純物として硼素又は二フッ化硼素を用い、注入エネルギ
ーは硼素の場合には２０〜８０ＫｅＶ、二フッ化硼素の
場合には９０〜３５０ＫｅＶとするのが適当である。
００〜３００ｎｍとし、第１導電型をＮ型とし、第２導
電型をＰ型としたとき、本発明のウエルを形成するため
に、ウエルの第１導電型不純物を一部相殺して、第１導
電型の低濃度領域に変えるために注入する第２導電型不
純物として硼素又は二フッ化硼素を用い、注入エネルギ
ーは硼素の場合には２０〜８０ＫｅＶ、二フッ化硼素の
場合には９０〜３５０ＫｅＶとするのが適当である。
【００１１】ゲート電極を形成する導電体層の厚さを１
００〜３００ｎｍとし、第１導電型をＰ型とし、第２導
電型をＮ型としたとき、本発明のウエルを形成するため
に、ウエルの第１導電型不純物を一部相殺して、第１導
電型の低濃度領域に変えるために注入する第２導電型不
純物としてリン又は砒素を用い、注入エネルギーはリン
の場合には５０〜１９０ＫｅＶ、砒素の場合には１００
〜４５０ＫｅＶとするのが適当である。
００〜３００ｎｍとし、第１導電型をＰ型とし、第２導
電型をＮ型としたとき、本発明のウエルを形成するため
に、ウエルの第１導電型不純物を一部相殺して、第１導
電型の低濃度領域に変えるために注入する第２導電型不
純物としてリン又は砒素を用い、注入エネルギーはリン
の場合には５０〜１９０ＫｅＶ、砒素の場合には１００
〜４５０ＫｅＶとするのが適当である。
【００１２】
【実施例】一実施例であるＰＭＯＳトランジスタを図１
に示す。Ｐ型シリコン基板２に形成されたウエルは、高
濃度Ｐ型不純物層のソース／ドレイン９の接合周辺部と
ゲート電極３直下の基板表面部とに低濃度Ｎ型不純物層
６を有し、ゲート電極下部でゲート電極直下の基板表面
部の低濃度Ｎ型不純物層６とソース／ドレイン接合周辺
部の低濃度Ｎ型不純物層６とに囲まれた領域及びその他
のウエル領域が高濃度Ｎ型拡散層１となっている。な
お、４はゲート酸化膜、７はＬＤＤ構造の低濃度Ｐ型不
純物層、８はＬＤＤ構造を形成する際に使用したサイド
ウォールである。
に示す。Ｐ型シリコン基板２に形成されたウエルは、高
濃度Ｐ型不純物層のソース／ドレイン９の接合周辺部と
ゲート電極３直下の基板表面部とに低濃度Ｎ型不純物層
６を有し、ゲート電極下部でゲート電極直下の基板表面
部の低濃度Ｎ型不純物層６とソース／ドレイン接合周辺
部の低濃度Ｎ型不純物層６とに囲まれた領域及びその他
のウエル領域が高濃度Ｎ型拡散層１となっている。な
お、４はゲート酸化膜、７はＬＤＤ構造の低濃度Ｐ型不
純物層、８はＬＤＤ構造を形成する際に使用したサイド
ウォールである。
【００１３】高エネルギー注入によるウエルは、レトロ
グレード化させることによって基板表面近傍においては
薄く、かつ基板内部においては濃い不純物濃度プロファ
イルをもたせることができる。仮に、高濃度Ｎ型拡散層
１を高エネルギー注入によりウエルを形成したとすれ
ば、ソース／ドレインの接合下部に位置する２つのウエ
ルと同導電型の低濃度不純物層とゲート直下の基板表面
のウエルと同導電型の低濃度不純物層に囲まれたウエル
と同導電型の高濃度拡散領域は、ソース／ドレインより
も基板内部にウエルの不純物濃度のピークがくるように
注入するため濃度が薄くなってしまう。そのため、本発
明の図１に示されている拡散法により形成された高濃度
Ｎ型拡散層１ができず、ソース／ドレインのパンチスル
ーに効果がない。本発明ではこのパンチスルーに効果を
有し、デザインルールを縮小することもできる。さら
に、素子分離絶縁膜５の形成前に、フィールドトランジ
スタ防止のためのフィールド注入の工程を省くこともで
きる。
グレード化させることによって基板表面近傍においては
薄く、かつ基板内部においては濃い不純物濃度プロファ
イルをもたせることができる。仮に、高濃度Ｎ型拡散層
１を高エネルギー注入によりウエルを形成したとすれ
ば、ソース／ドレインの接合下部に位置する２つのウエ
ルと同導電型の低濃度不純物層とゲート直下の基板表面
のウエルと同導電型の低濃度不純物層に囲まれたウエル
と同導電型の高濃度拡散領域は、ソース／ドレインより
も基板内部にウエルの不純物濃度のピークがくるように
注入するため濃度が薄くなってしまう。そのため、本発
明の図１に示されている拡散法により形成された高濃度
Ｎ型拡散層１ができず、ソース／ドレインのパンチスル
ーに効果がない。本発明ではこのパンチスルーに効果を
有し、デザインルールを縮小することもできる。さら
に、素子分離絶縁膜５の形成前に、フィールドトランジ
スタ防止のためのフィールド注入の工程を省くこともで
きる。
【００１４】また、低濃度Ｎ型不純物層６をチャネル領
域とソース／ドレイン接合領域の両領域に形成すること
で、チャネル領域ではしきい値電圧を低減することがで
き、低電圧動作型トランジスタ形成に有利である。ま
た、ソース／ドレイン接合領域では接合容量を低減でき
ることから高速動作型トランジスタ形成に有利である。
域とソース／ドレイン接合領域の両領域に形成すること
で、チャネル領域ではしきい値電圧を低減することがで
き、低電圧動作型トランジスタ形成に有利である。ま
た、ソース／ドレイン接合領域では接合容量を低減でき
ることから高速動作型トランジスタ形成に有利である。
【００１５】図１の実施例のＰ型ＭＯＳ半導体装置を製
造する第１の方法を図２により説明する。 （Ａ）Ｐ型シリコン基板２に高濃度Ｎ型ウエル１を形成
する。高濃度Ｎ型ウエル１の形成には、リンを注入エネ
ルギー１６０ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注
入し、１０００℃で７０分程度の熱拡散によりリンを基
板２に拡散させ、ウエル深さを約２.５μｍ、濃度を４
×１０17／ｃｍ3程度にする。ついで、基板の一表面上
に素子分離のための素子分離絶縁膜５を形成し、素子領
域と素子分離領域とに分離する。素子領域にはゲート絶
縁膜４を５ｎｍの厚さに形成し、その上にゲート導電体
層３を２００ｎｍの厚さに堆積する。そしてリソグラフ
ィーとエッチングによりパターン化を施してゲート電極
を形成する。
造する第１の方法を図２により説明する。 （Ａ）Ｐ型シリコン基板２に高濃度Ｎ型ウエル１を形成
する。高濃度Ｎ型ウエル１の形成には、リンを注入エネ
ルギー１６０ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注
入し、１０００℃で７０分程度の熱拡散によりリンを基
板２に拡散させ、ウエル深さを約２.５μｍ、濃度を４
×１０17／ｃｍ3程度にする。ついで、基板の一表面上
に素子分離のための素子分離絶縁膜５を形成し、素子領
域と素子分離領域とに分離する。素子領域にはゲート絶
縁膜４を５ｎｍの厚さに形成し、その上にゲート導電体
層３を２００ｎｍの厚さに堆積する。そしてリソグラフ
ィーとエッチングによりパターン化を施してゲート電極
を形成する。
【００１６】（Ｂ）高濃度Ｎ型ウエル１に対し、ゲート
電極ごしにＰ型不純物を注入する。Ｐ型不純物として
は、硼素を注入エネルギー４０ＫｅＶ、ドーズ量５×１
０12／ｃｍ2で注入する。高濃度Ｎ型ウエル１は、注入
されたＰ型不純物により一部相殺され、ゲート電極のな
いソース／ドレイン部分では深くまで、ゲート電極のあ
る部分では基板表面の浅いところに濃度が８×１０16／
ｃｍ3以下の低濃度Ｎ型不純物層６が形成される。
電極ごしにＰ型不純物を注入する。Ｐ型不純物として
は、硼素を注入エネルギー４０ＫｅＶ、ドーズ量５×１
０12／ｃｍ2で注入する。高濃度Ｎ型ウエル１は、注入
されたＰ型不純物により一部相殺され、ゲート電極のな
いソース／ドレイン部分では深くまで、ゲート電極のあ
る部分では基板表面の浅いところに濃度が８×１０16／
ｃｍ3以下の低濃度Ｎ型不純物層６が形成される。
【００１７】（Ｃ）ＬＤＤ構造形成のために、低濃度Ｎ
型不純物層６の基板表面部に、Ｐ型不純物を低いエネル
ギーで注入し、低濃度Ｎ型不純物層６を基板表面側での
み相殺し、低濃度Ｐ型不純物層７を形成する。
型不純物層６の基板表面部に、Ｐ型不純物を低いエネル
ギーで注入し、低濃度Ｎ型不純物層６を基板表面側での
み相殺し、低濃度Ｐ型不純物層７を形成する。
【００１８】（Ｄ）基板表面全面に絶縁体膜を１５０ｎ
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
【００１９】（Ｅ）ソース／ドレインとなる高濃度Ｐ型
不純物層９を形成するために、低濃度Ｎ型不純物層６内
にＰ型不純物を注入する。
不純物層９を形成するために、低濃度Ｎ型不純物層６内
にＰ型不純物を注入する。
【００２０】以上の工程を経て作られたＰ型ウエルの濃
度プロファイルにおいて、図２（Ｅ）のｂ−ｂ’線位置
での濃度プロファイルを図４（Ｂ）に示し、図４（Ｃ）
には図２（Ｅ）のｃ−ｃ’位置でのチャネル領域の濃度
プロファイルを示す。また、図４（Ａ）には従来の不純
物拡散で作られたソース／ドレインにおけるウエルの濃
度プロファイルを示す。
度プロファイルにおいて、図２（Ｅ）のｂ−ｂ’線位置
での濃度プロファイルを図４（Ｂ）に示し、図４（Ｃ）
には図２（Ｅ）のｃ−ｃ’位置でのチャネル領域の濃度
プロファイルを示す。また、図４（Ａ）には従来の不純
物拡散で作られたソース／ドレインにおけるウエルの濃
度プロファイルを示す。
【００２１】図４（Ａ）の従来のものと図４（Ｂ）の実
施例の濃度プルファイルを比較すると、従来技術ではソ
ース／ドレインの接合部分で濃度が急峻に変わるため接
合容量が大きくなる。しかし、本発明では接合部分での
濃度は徐々に変わっていて空乏層が従来のものより延び
るため、接合容量は低減する。
施例の濃度プルファイルを比較すると、従来技術ではソ
ース／ドレインの接合部分で濃度が急峻に変わるため接
合容量が大きくなる。しかし、本発明では接合部分での
濃度は徐々に変わっていて空乏層が従来のものより延び
るため、接合容量は低減する。
【００２２】図２の製造方法はＮ型ＭＯＳ半導体装置の
製造方法に適応することができる。その場合、導電型が
逆になるだけでプロセスは同じである。 （Ａ）Ｎ型シリコン基板２に高濃度Ｐ型ウエル１を形成
する。高濃度Ｐ型ウエル１の形成には、硼素を注入エネ
ルギー１５ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注入
し、１１５０℃で６５分程度の熱拡散により硼素を基板
２に拡散させ、ウエル深さを約２.５μｍ、濃度を４×
１０17／ｃｍ3程度にする。ついで、基板の一表面上に
素子分離のための素子分離絶縁膜５を形成し、素子領域
と素子分離領域とに分離する。素子領域にはゲート絶縁
膜４を５ｎｍの厚さに形成し、その上にゲート導電体層
３を２００ｎｍの厚さに堆積する。そしてリソグラフィ
ーとエッチングによりパターン化を施してゲート電極を
形成する。
製造方法に適応することができる。その場合、導電型が
逆になるだけでプロセスは同じである。 （Ａ）Ｎ型シリコン基板２に高濃度Ｐ型ウエル１を形成
する。高濃度Ｐ型ウエル１の形成には、硼素を注入エネ
ルギー１５ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注入
し、１１５０℃で６５分程度の熱拡散により硼素を基板
２に拡散させ、ウエル深さを約２.５μｍ、濃度を４×
１０17／ｃｍ3程度にする。ついで、基板の一表面上に
素子分離のための素子分離絶縁膜５を形成し、素子領域
と素子分離領域とに分離する。素子領域にはゲート絶縁
膜４を５ｎｍの厚さに形成し、その上にゲート導電体層
３を２００ｎｍの厚さに堆積する。そしてリソグラフィ
ーとエッチングによりパターン化を施してゲート電極を
形成する。
【００２３】（Ｂ）高濃度Ｐ型ウエル１に対し、ゲート
電極ごしにＮ型不純物を注入する。Ｎ型不純物として
は、リンを注入エネルギー１１０ＫｅＶ、ドーズ量３.
５×１０12／ｃｍ2で注入する。高濃度Ｐ型ウエル１
は、注入されたＮ型不純物により一部相殺され、ゲート
電極のないソース／ドレイン部分では深くまで、ゲート
電極のある部分では基板表面の浅いところに濃度が８×
１０16／ｃｍ3以下の低濃度Ｐ型不純物層６が形成され
る。
電極ごしにＮ型不純物を注入する。Ｎ型不純物として
は、リンを注入エネルギー１１０ＫｅＶ、ドーズ量３.
５×１０12／ｃｍ2で注入する。高濃度Ｐ型ウエル１
は、注入されたＮ型不純物により一部相殺され、ゲート
電極のないソース／ドレイン部分では深くまで、ゲート
電極のある部分では基板表面の浅いところに濃度が８×
１０16／ｃｍ3以下の低濃度Ｐ型不純物層６が形成され
る。
【００２４】（Ｃ）ＬＤＤ構造形成のために、低濃度Ｐ
型不純物層６の基板表面部に、Ｎ型不純物を低いエネル
ギーで注入し、低濃度Ｐ型不純物層６を基板表面側での
み相殺し、低濃度Ｎ型不純物層７を形成する。
型不純物層６の基板表面部に、Ｎ型不純物を低いエネル
ギーで注入し、低濃度Ｐ型不純物層６を基板表面側での
み相殺し、低濃度Ｎ型不純物層７を形成する。
【００２５】（Ｄ）基板表面全面に絶縁体膜を１５０ｎ
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
【００２６】（Ｅ）ソース／ドレインとなる高濃度Ｎ型
不純物層９を形成するために、低濃度Ｐ型不純物層６内
にＮ型不純物を注入する。
不純物層９を形成するために、低濃度Ｐ型不純物層６内
にＮ型不純物を注入する。
【００２７】図１の実施例のＰ型ＭＯＳ半導体装置を製
造する第２の方法を図３により説明する。 （Ａ）Ｐ型シリコン基板２に高濃度Ｎ型ウエル１を形成
する。高濃度Ｎ型ウエル１の形成には、リンを注入エネ
ルギー１６０ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注
入し、１０００℃で７０分程度の熱拡散によりリンを基
板２に拡散させ、ウエル深さを約２.５μｍ、濃度を４
×１０17／ｃｍ3程度にする。ついで、基板の一表面上
に素子分離のための素子分離絶縁膜５を形成し、素子領
域と素子分離領域とに分離する。素子領域にはゲート絶
縁膜４を５ｎｍの厚さに形成し、その上にゲート導電体
層３を２００ｎｍの厚さに堆積する。そしてリソグラフ
ィーとエッチングによりパターン化を施してゲート電極
を形成する。
造する第２の方法を図３により説明する。 （Ａ）Ｐ型シリコン基板２に高濃度Ｎ型ウエル１を形成
する。高濃度Ｎ型ウエル１の形成には、リンを注入エネ
ルギー１６０ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注
入し、１０００℃で７０分程度の熱拡散によりリンを基
板２に拡散させ、ウエル深さを約２.５μｍ、濃度を４
×１０17／ｃｍ3程度にする。ついで、基板の一表面上
に素子分離のための素子分離絶縁膜５を形成し、素子領
域と素子分離領域とに分離する。素子領域にはゲート絶
縁膜４を５ｎｍの厚さに形成し、その上にゲート導電体
層３を２００ｎｍの厚さに堆積する。そしてリソグラフ
ィーとエッチングによりパターン化を施してゲート電極
を形成する。
【００２８】（Ｂ）ＬＤＤ構造形成のために、高濃度Ｎ
型ウエル１の基板表面部に、Ｐ型不純物を低いエネルギ
ーで注入し、高濃度Ｎ型ウエル１を基板表面側でのみ相
殺し、低濃度Ｐ型不純物層７を形成する。
型ウエル１の基板表面部に、Ｐ型不純物を低いエネルギ
ーで注入し、高濃度Ｎ型ウエル１を基板表面側でのみ相
殺し、低濃度Ｐ型不純物層７を形成する。
【００２９】（Ｃ）基板表面全面に絶縁体膜を１５０ｎ
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
【００３０】（Ｄ）高濃度Ｎ型ウエル１に対し、ゲート
電極３及びサイドウォール８ごしにＰ型不純物を注入す
る。Ｐ型不純物としては、硼素を注入エネルギー４０Ｋ
ｅＶ、ドーズ量５×１０12／ｃｍ2で注入する。高濃度
Ｎ型ウエル１は、注入されたＰ型不純物により一部相殺
され、ゲート電極３及びサイドウォール８のないソース
／ドレイン部分では深くまで、ゲート電極３又はサイド
ウォール８のある部分では基板表面の浅いところに濃度
が８×１０16／ｃｍ3以下の低濃度Ｎ型不純物層６が形
成される。
電極３及びサイドウォール８ごしにＰ型不純物を注入す
る。Ｐ型不純物としては、硼素を注入エネルギー４０Ｋ
ｅＶ、ドーズ量５×１０12／ｃｍ2で注入する。高濃度
Ｎ型ウエル１は、注入されたＰ型不純物により一部相殺
され、ゲート電極３及びサイドウォール８のないソース
／ドレイン部分では深くまで、ゲート電極３又はサイド
ウォール８のある部分では基板表面の浅いところに濃度
が８×１０16／ｃｍ3以下の低濃度Ｎ型不純物層６が形
成される。
【００３１】（Ｅ）ソース／ドレインとなる高濃度Ｐ型
不純物層９を形成するために、低濃度Ｎ型不純物層６内
にＰ型不純物を注入する。
不純物層９を形成するために、低濃度Ｎ型不純物層６内
にＰ型不純物を注入する。
【００３２】図３の製造方法はＮ型ＭＯＳ半導体装置の
製造方法に適応することができる。その場合、導電型が
逆になるだけでプロセスは同じである。 （Ａ）Ｎ型シリコン基板２に高濃度Ｐ型ウエル１を形成
する。高濃度Ｐ型ウエル１の形成には、硼素を注入エネ
ルギー１５ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注入
し、１１５０℃で６５分程度の熱拡散により硼素を基板
２に拡散させ、ウエル深さを約２.５μｍ、濃度を４×
１０17／ｃｍ3程度にする。ついで、基板の一表面上に
素子分離のための素子分離絶縁膜５を形成し、素子領域
と素子分離領域とに分離する。素子領域にはゲート絶縁
膜４を５ｎｍの厚さに形成し、その上にゲート導電体層
３を２００ｎｍの厚さに堆積する。そしてリソグラフィ
ーとエッチングによりパターン化を施してゲート電極を
形成する。
製造方法に適応することができる。その場合、導電型が
逆になるだけでプロセスは同じである。 （Ａ）Ｎ型シリコン基板２に高濃度Ｐ型ウエル１を形成
する。高濃度Ｐ型ウエル１の形成には、硼素を注入エネ
ルギー１５ＫｅＶ、ドーズ量６×１０13／ｃｍ2で注入
し、１１５０℃で６５分程度の熱拡散により硼素を基板
２に拡散させ、ウエル深さを約２.５μｍ、濃度を４×
１０17／ｃｍ3程度にする。ついで、基板の一表面上に
素子分離のための素子分離絶縁膜５を形成し、素子領域
と素子分離領域とに分離する。素子領域にはゲート絶縁
膜４を５ｎｍの厚さに形成し、その上にゲート導電体層
３を２００ｎｍの厚さに堆積する。そしてリソグラフィ
ーとエッチングによりパターン化を施してゲート電極を
形成する。
【００３３】（Ｂ）ＬＤＤ構造形成のために、高濃度Ｐ
型ウエル１の基板表面部に、Ｎ型不純物を低いエネルギ
ーで注入し、高濃度Ｐ型ウエル１を基板表面側でのみ相
殺し、低濃度Ｐ型不純物層７を形成する。
型ウエル１の基板表面部に、Ｎ型不純物を低いエネルギ
ーで注入し、高濃度Ｐ型ウエル１を基板表面側でのみ相
殺し、低濃度Ｐ型不純物層７を形成する。
【００３４】（Ｃ）基板表面全面に絶縁体膜を１５０ｎ
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
ｍの厚さに形成した後、異方性ドライエッチング法によ
りその絶縁体膜をエッチバックし、ゲート電極の側面に
サイドウォール８を形成する。
【００３５】（Ｄ）高濃度Ｐ型ウエル１に対し、ゲート
電極３及びサイドウォール８ごしにＮ型不純物を注入す
る。Ｎ型不純物としては、リンを注入エネルギー１１０
ＫｅＶ、ドーズ量３.５×１０12／ｃｍ2で注入する。高
濃度Ｐ型ウエル１は、注入されたＮ型不純物により一部
相殺され、ゲート電極３及びサイドウォール８のないソ
ース／ドレイン部分では深くまで、ゲート電極３又はサ
イドウォール８のある部分では基板表面の浅いところに
濃度が８×１０16／ｃｍ3以下の低濃度Ｐ型不純物層６
が形成される。 （Ｅ）ソース／ドレインとなる高濃度Ｎ型不純物層９を
形成するために、低濃度Ｐ型不純物層６内にＰ型不純物
を注入する。
電極３及びサイドウォール８ごしにＮ型不純物を注入す
る。Ｎ型不純物としては、リンを注入エネルギー１１０
ＫｅＶ、ドーズ量３.５×１０12／ｃｍ2で注入する。高
濃度Ｐ型ウエル１は、注入されたＮ型不純物により一部
相殺され、ゲート電極３及びサイドウォール８のないソ
ース／ドレイン部分では深くまで、ゲート電極３又はサ
イドウォール８のある部分では基板表面の浅いところに
濃度が８×１０16／ｃｍ3以下の低濃度Ｐ型不純物層６
が形成される。 （Ｅ）ソース／ドレインとなる高濃度Ｎ型不純物層９を
形成するために、低濃度Ｐ型不純物層６内にＰ型不純物
を注入する。
【００３６】
【発明の効果】本発明のＭＯＳ半導体装置では、ウエル
として拡散法により形成された高濃度拡散層を用いるこ
とにより、デザインルールを縮小することができる。さ
らに、素子分離絶縁膜の形成前に、フィールドトランジ
スタ防止のためのフィールド注入の工程を省くことがで
き、かつソース／ドレインのパンチスルーにも効果があ
る。ウエルと同導電型の低濃度不純物層をチャネル領域
とソース／ドレイン接合領域の両領域に形成すること
で、チャネル領域ではしきい値電圧を低減することがで
き、低電圧動作型トランジスタ形成に有利である。ま
た、ソース／ドレイン接合領域では接合容量を低減でき
ることから高速動作型トランジスタ形成に有利である。
本発明の製造方法では、第１導電型の高濃度ウエルに対
して、ゲート電極のある部分においてはゲート電極を通
して基板表面部に到達するエネルギーで第２導電型不純
物を注入することにより、同時にゲート電極のない部分
ではウエル内の基板深くにその第２導電型不純物を注入
し、それらの注入部分でウエルの第１導電型不純物を一
部相殺して、第１導電型の低濃度領域に変えるようにし
たので、一度のイオン注入でチャネル領域とソース／ド
レイン接合領域の両領域に第１導電型の低濃度不純物層
を形成することができる。チャネル領域とソース／ドレ
イン接合領域の両領域にウエルと同導電型の低濃度不純
物層を形成するイオン注入工程の前にゲート電極の側面
にサイドウォールを形成しておくようにすれば、そのイ
オン注入はゲート電極及びサイドウォールごしになされ
るので、ゲート電極ごしのみになされる場合と比べる
と、パンチスルーの起こるソース／ドレイン間の基板内
部へのウエルと同導電型不純物の注入量を抑えることが
できる。そのため、その部分は高濃度ウエルのままとな
り、パンチスルーに一層効果を発揮する。そのサイドウ
ォールの絶縁体膜として窒化膜を用いると、ゲート電極
及びサイドウォールごしに高濃度ウエルとは異なる導電
型の不純物を注入する際、注入される不純物の飛程を酸
化膜のサイドウォールの場合よりも抑えることができ
る。つまり、窒化膜をサイドウォールとして用いること
により、ソース／ドレイン間でパンチスルーを起こす基
板内部において高濃度ウエルと異導電型の不純物が少し
しか注入されないため、酸化膜のサイドウォールの場合
に比べて高濃度ウエルのままの領域が多くなり、それだ
けパンチスルーに一層効果を発揮する。ゲート電極ごし
にウエルと異導電型の不純物を注入する際、ゲート電極
直下の基板表面へ注入されるように不純物の注入エネル
ギーを決める場合、ソース／ドレインの接合領域へ注入
される不純物の深さはゲート電極の厚さにより変化す
る。この接合領域の深さを０.１０〜０.２０μｍとした
場合、ゲート電極の厚さを１００〜３００ｎｍとすると
により、不純物を効果的に接合領域に注入することがで
きる。そして、そのときの不純物注入のエネルギーは硼
素の場合には２０〜８０ＫｅＶ、二フッ化硼素の場合に
は９０〜３５０ＫｅＶ、リンの場合には５０〜１９０Ｋ
ｅＶ、砒素の場合には１００〜４５０ＫｅＶとすれば効
果的に目的とする基板深さに注入することができる。
として拡散法により形成された高濃度拡散層を用いるこ
とにより、デザインルールを縮小することができる。さ
らに、素子分離絶縁膜の形成前に、フィールドトランジ
スタ防止のためのフィールド注入の工程を省くことがで
き、かつソース／ドレインのパンチスルーにも効果があ
る。ウエルと同導電型の低濃度不純物層をチャネル領域
とソース／ドレイン接合領域の両領域に形成すること
で、チャネル領域ではしきい値電圧を低減することがで
き、低電圧動作型トランジスタ形成に有利である。ま
た、ソース／ドレイン接合領域では接合容量を低減でき
ることから高速動作型トランジスタ形成に有利である。
本発明の製造方法では、第１導電型の高濃度ウエルに対
して、ゲート電極のある部分においてはゲート電極を通
して基板表面部に到達するエネルギーで第２導電型不純
物を注入することにより、同時にゲート電極のない部分
ではウエル内の基板深くにその第２導電型不純物を注入
し、それらの注入部分でウエルの第１導電型不純物を一
部相殺して、第１導電型の低濃度領域に変えるようにし
たので、一度のイオン注入でチャネル領域とソース／ド
レイン接合領域の両領域に第１導電型の低濃度不純物層
を形成することができる。チャネル領域とソース／ドレ
イン接合領域の両領域にウエルと同導電型の低濃度不純
物層を形成するイオン注入工程の前にゲート電極の側面
にサイドウォールを形成しておくようにすれば、そのイ
オン注入はゲート電極及びサイドウォールごしになされ
るので、ゲート電極ごしのみになされる場合と比べる
と、パンチスルーの起こるソース／ドレイン間の基板内
部へのウエルと同導電型不純物の注入量を抑えることが
できる。そのため、その部分は高濃度ウエルのままとな
り、パンチスルーに一層効果を発揮する。そのサイドウ
ォールの絶縁体膜として窒化膜を用いると、ゲート電極
及びサイドウォールごしに高濃度ウエルとは異なる導電
型の不純物を注入する際、注入される不純物の飛程を酸
化膜のサイドウォールの場合よりも抑えることができ
る。つまり、窒化膜をサイドウォールとして用いること
により、ソース／ドレイン間でパンチスルーを起こす基
板内部において高濃度ウエルと異導電型の不純物が少し
しか注入されないため、酸化膜のサイドウォールの場合
に比べて高濃度ウエルのままの領域が多くなり、それだ
けパンチスルーに一層効果を発揮する。ゲート電極ごし
にウエルと異導電型の不純物を注入する際、ゲート電極
直下の基板表面へ注入されるように不純物の注入エネル
ギーを決める場合、ソース／ドレインの接合領域へ注入
される不純物の深さはゲート電極の厚さにより変化す
る。この接合領域の深さを０.１０〜０.２０μｍとした
場合、ゲート電極の厚さを１００〜３００ｎｍとすると
により、不純物を効果的に接合領域に注入することがで
きる。そして、そのときの不純物注入のエネルギーは硼
素の場合には２０〜８０ＫｅＶ、二フッ化硼素の場合に
は９０〜３５０ＫｅＶ、リンの場合には５０〜１９０Ｋ
ｅＶ、砒素の場合には１００〜４５０ＫｅＶとすれば効
果的に目的とする基板深さに注入することができる。
【図１】一実施例のＰ型ＭＯＳトランジスタを示す断面
図である。
図である。
【図２】本発明の製造方法の第１の実施例を示す工程断
面図である。
面図である。
【図３】本発明の製造方法の第２の実施例を示す工程断
面図である。
面図である。
【図４】（Ａ）は従来のソース／ドレイン部分の濃度プ
ロファイルを示す図、（Ｂ）は図２（Ｅ）のｂ−ｂ’線
位置でのソース／ドレイン部分の濃度プロファイルを示
す図、（Ｃ）は図２（Ｅ）のｃ−ｃ’位置でのチャネル
領域の濃度プロファイルを示す図である。
ロファイルを示す図、（Ｂ）は図２（Ｅ）のｂ−ｂ’線
位置でのソース／ドレイン部分の濃度プロファイルを示
す図、（Ｃ）は図２（Ｅ）のｃ−ｃ’位置でのチャネル
領域の濃度プロファイルを示す図である。
【図５】ＮＵＤＣ構造と称される従来のＭＯＳトランジ
スタを示す断面図である。
スタを示す断面図である。
１ 高濃度Ｎ型拡散層 ２ Ｐ型シリコン基板 ３ ゲート電極 ４ ゲート酸化膜 ６ 低濃度Ｎ型不純物層 ７ ＬＤＤ構造の低濃度Ｐ型不純物層 ８ サイドウォール ９ ソース／ドレイン（高濃度Ｐ型不純物層）
Claims (8)
- 【請求項１】 半導体基板の第１導電型ウエル内に第２
導電型ソース／ドレインを有するＭＯＳ半導体装置にお
いて、 前記ウエルは、ソース／ドレインの接合周辺部とゲート
電極直下の基板表面部とに第１導電型の低濃度領域を有
し、かつゲート電極下部でゲート電極直下の基板表面部
の第１導電型の低濃度領域とソース／ドレイン接合周辺
部の第１導電型の低濃度領域とに囲まれた領域及びその
他のウエル領域が第１導電型の高濃度拡散領域となって
いることを特徴とするＭＯＳ半導体装置。 - 【請求項２】 以下の工程（Ａ）から（Ｃ）を含んでウ
エルを形成することを特徴とするＭＯＳ半導体装置の製
造方法。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、 （Ｂ）前記基板上にゲート絶縁膜及びさらにその上に導
電体層を形成し、リソグラフィーとエッチングによりそ
のゲート絶縁膜及び導電体層にパターン化を施してゲー
ト電極を形成する工程、 （Ｃ）ゲート電極のある部分においてはゲート電極を通
して基板表面部に到達するエネルギーで第２導電型不純
物を注入することにより、同時にゲート電極のない部分
ではウエル内の基板深くにその第２導電型不純物を注入
し、それらの注入部分でウエルの第１導電型不純物を一
部相殺して、第１導電型の低濃度領域に変える工程。 - 【請求項３】 以下の工程（Ａ）から（Ｆ）を含むこと
を特徴とするＭＯＳ半導体装置の製造方法。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、 （Ｂ）前記基板上にゲート絶縁膜及びさらにその上に導
電体層を形成し、リソグラフィーとエッチングによりそ
のゲート絶縁膜及び導電体層にパターン化を施してゲー
ト電極を形成する工程、 （Ｃ）ゲート電極のある部分においてはゲート電極を通
して基板表面部に到達するエネルギーで第２導電型不純
物を注入することにより、同時にゲート電極のない部分
ではウエル内の基板深くにその第２導電型不純物を注入
し、それらの注入部分でウエルの第１導電型不純物を一
部相殺して、第１導電型の低濃度領域に変える工程、 （Ｄ）基板に第２導電型不純物を注入してＬＤＤ構造の
ソース／ドレイン用低濃度第２導電型不純物層を形成す
る工程、 （Ｅ）ゲート電極上から絶縁体膜を形成し、エッチバッ
クを施してゲート電極の側面にサイドウォールを形成す
る工程、 （Ｆ）基板に第２導電型不純物を注入してＬＤＤ構造の
ソース／ドレイン用高濃度第２導電型不純物層を形成す
る工程。 - 【請求項４】 以下の工程（Ａ）から（Ｆ）を含むこと
を特徴とするＭＯＳ半導体装置の製造方法。 （Ａ）半導体基板に第１導電型の高濃度ウエルを拡散法
により形成する工程、 （Ｂ）前記基板上にゲート絶縁膜及びさらにその上に導
電体層を形成し、リソグラフィーとエッチングによりそ
のゲート絶縁膜及び導電体層にパターン化を施してゲー
ト電極を形成する工程、 （Ｃ）基板に第２導電型不純物を注入してＬＤＤ構造の
ソース／ドレイン用低濃度第２導電型不純物層を形成す
る工程、 （Ｄ）ゲート電極上から絶縁体膜を形成し、エッチバッ
クを施してゲート電極の側面にサイドウォールを形成す
る工程、 （Ｅ）ゲート電極又はサイドウォールのある部分ではゲ
ート電極又はサイドウォールを通して基板表面部に到達
するエネルギーで第２導電型不純物を注入することによ
り、同時にゲート電極とサイドウォールのいずれもがな
い部分ではウエル内の基板深くにその第２導電型不純物
を注入し、それらの注入部分でウエルの第１導電型不純
物を一部相殺して、第１導電型の低濃度領域に変える工
程、 （Ｆ）基板に第２導電型不純物を注入してＬＤＤ構造の
ソース／ドレイン用高濃度第２導電型不純物層を形成す
る工程。 - 【請求項５】 サイドウォールを形成する絶縁体膜が窒
化膜である請求項４に記載のＭＯＳ半導体装置の製造方
法。 - 【請求項６】 ゲート電極を形成する導電体層の厚さが
１００〜３００ｎｍである請求項２から５に記載のＭＯ
Ｓ半導体装置の製造方法。 - 【請求項７】 第１導電型をＮ型とし、第２導電型をＰ
型としたとき、ウエルの第１導電型不純物を一部相殺し
て、第１導電型の低濃度領域に変えるために注入する第
２導電型不純物として硼素又は二フッ化硼素を用い、注
入エネルギーは硼素の場合には２０〜８０ＫｅＶ、二フ
ッ化硼素の場合には９０〜３５０ＫｅＶとする請求項６
に記載のＭＯＳ半導体装置の製造方法。 - 【請求項８】 第１導電型をＰ型とし、第２導電型をＮ
型としたとき、ウエルの第１導電型不純物を一部相殺し
て、第１導電型の低濃度領域に変えるために注入する第
２導電型不純物としてリン又は砒素を用い、注入エネル
ギーはリンの場合には５０〜１９０ＫｅＶ、砒素の場合
には１００〜４５０ＫｅＶとする請求項６に記載のＭＯ
Ｓ半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP01735297A JP3394408B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置及びその製造方法 |
| US09/005,724 US6150698A (en) | 1997-01-13 | 1998-01-13 | Semiconductor device and method of forming semiconductor device having non-uniformly doped well |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01735297A JP3394408B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200110A true JPH10200110A (ja) | 1998-07-31 |
| JP3394408B2 JP3394408B2 (ja) | 2003-04-07 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01735297A Expired - Fee Related JP3394408B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置及びその製造方法 |
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| JP (1) | JP3394408B2 (ja) |
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| US7006271B2 (en) | 2000-04-13 | 2006-02-28 | Ricoh Company, Ltd. | Optical scanning device and image forming apparatus |
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1997
- 1997-01-13 JP JP01735297A patent/JP3394408B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-13 US US09/005,724 patent/US6150698A/en not_active Expired - Fee Related
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