KR100597462B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 다마신 게이트 패턴을 이용해 채널이 형성될 영역에만 국부적으로 특정이온을 주입하여 SSR 채널을 형성함으로써 단채널 효과를 억제할 수 있는 방법에 관한 것이다.
본 발명의 반도체 소자의 트랜지스터 제조방법은 소자분리막이 형성된 반도체 기판에 웰 영역을 형성하는 단계; 상기 반도체 기판의 상부에 버퍼 산화막과 질화막을 적층하는 단계; 상기 질화막을 패터닝하여 더미 게이트를 형성하는 단계; 라이너 산화막과 소정의 절연막을 증착하고 평탄화 하는 단계; 상기 더미 게이트를 제거하고 이온주입을 실시하는 단계; 상기 라이너 산화막 및 절연막을 제거하고 열처리를 실시하는 단계; 및 상기 버퍼 산화막을 게이트 산화막으로 하여 폴리실리콘 게이트 전극을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 다마신 게이트 패턴을 이용해 채널이 형성될 영역에만 국부적으로 특정이온을 주입하여 SSR 채널을 형성함으로써 단채널 효과를 억제할 수 있는 효과가 있다.
SSR 채널, 단채널 효과

Description

반도체 소자의 트랜지스터 제조방법 {Method for fabricating transistor of semiconductor device}
도 1은 종래기술에 의한 할로 이온주입된 트랜지스터의 단면도.
도 2a 내지 도 2h는 본 발명에 의한 트랜지스터 제조방법의 단면도.
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 다마신(damascene) 게이트 패턴을 이용해 채널이 형성될 영역에만 국부적으로 특정이온을 주입하여 SSR(super steep retrograded) 채널을 형성함으로써 단채널(short channel) 효과를 억제할 수 있는 방법에 관한 것이다.
일반적으로, 모스(metal-oxide-semiconductor; MOS) 트랜지스터를 채용한 반도체 소자에 있어서, 게이트 전극의 임계 크기(critical demension; CD)는 모스 트랜지스터의 특성에 많은 영향을 미친다. 반도체 소자의 집적도가 높아짐에 따라 게이트 전극의 임계 크기는 계속 작아져 단채널 효과가 발생한다. 이러한 단채널 효 과를 개선하기 위해 채널 전면에 문턱전압 조절용 불순물을 주입하고 있으나, 이 또한 집적도가 증가함에 따라 한계점에 도달하고 있다. 이러한 단채널 효과를 개선하기 위해 소오스/드레인 영역의 하부에만 선택적으로 불순물을 주입하는 할로(Halo) 이온 주입법이 제안되었다.
도 1은 종래의 할로 이온 주입법을 설명하기 위하여 도시한 반도체 소자의 단면도이다. 구체적으로, 저농도 불순물 영역(N- 불순물 영역, 3)과 고농도 불순물 영역(N+ 불순물 영역, 5)을 포함하는 실리콘 기판(1) 상에 게이트 산화막(7) 및 게이트 전극(9)이 형성되어 있다. 그리고, 상기 게이트 전극(9)의 양측벽에 질화막 패턴(11) 및 산화막 스페이서(13)가 형성되어 있다. 도 1에서, 참조번호 15는 산화막을 나타낸다.
이에 따라, 종래의 할로 이온 주입법은 게이트 전극 및 산화막 스페이서를 이온주입 마스크로 불순물을 주입하여 저농도 및 고농도 불순물 영역을 포함하는 소오스/드레인 영역의 하부에만 선택적으로 할로 이온 주입 영역(17)을 형성한다. 이렇게 되면, 전면적인 문턱 전압의 증가로 인한 채널 이동도의 감소없이 단채널 효과로 인한 문턱전압의 급격한 감소를 상쇄할 수 있다.
그러나, 상기 종래의 할로 이온 주입법은 소오스 및 드레인 영역과 실리콘 기판이 만나는 영역에 할로 이온 주입 영역이 형성되어 접합 커패시턴스가 증가하고 접합 깊이가 영향을 받는 문제가 발생한다. 이에 따라, 더욱 고집적화되고 있는 소자의 문턱전압을 조절하기 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 다마신 게이트 패턴을 이용해 채널이 형성될 영역에만 국부적으로 특정이온을 주입하여 SSR 채널을 형성함으로써 단채널 효과를 억제할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소자분리막이 형성된 반도체 기판에 웰 영역을 형성하는 단계; 상기 반도체 기판의 상부에 버퍼 산화막과 질화막을 적층하는 단계; 상기 질화막을 패터닝하여 더미 게이트를 형성하는 단계; 라이너 산화막과 소정의 절연막을 증착하고 평탄화 하는 단계; 상기 더미 게이트를 제거하고 이온주입을 실시하는 단계; 상기 라이너 산화막 및 절연막을 제거하고 열처리를 실시하는 단계; 및 상기 버퍼 산화막을 게이트 산화막으로 하여 폴리실리콘 게이트 전극을 형성하는 단계로 이루어진 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 웰 영역을 형성하는 단계를 나타내는 단면도이다. 우선 소자분리막(21)이 형성된 반도체 기판(20)에 웰 영역(미도시)을 형성하기 위한 이온주 입을 하고, 상기 이온의 확산의 방지하기 위한 열처리를 실시한다. 상기 웰 영역을 형성하기 위한 이온주입 단계 및 열처리 단계는 다마신 게이트를 형성하기 이전에 실시할 수도 있다.
다음, 도 2b는 버퍼산화막(22)과 질화막(23)을 적층하는 단계를 나타내는 단면도이다. 상기 웰 영역이 형성된 반도체 기판의 상부에 버퍼산화막을 30 내지 60Å의 두께로 형성하고 이후 Si3N4 질화막을 500 내지 3000Å의 두께로 적층한다.
다음, 도 2c는 더미 게이트(24)를 형성하는 단계를 나타내는 단면도이다. 상기 질화막의 상부에 더미 게이트가 형성될 패턴을 형성하고 패턴을 제외한 영역의 질화막을 식각하여 제거한다.
다음, 도 2d는 더미 게이트를 평탄화하는 단계를 보여주는 단면도이다. 상기 더미 게이트를 포함한 버퍼 산화막의 상부에 라이너(liner) 산화막 역할을 하는 LTO(low temprerature oxide) 산화막(25)을 50 내지 100Å의 두께로 형성하고 이후 BPSG(Boron Phosphorus Spin-On-Glass) 절연막(26)을 2000 내지 3000Å의 두께로 적층한다. 이후 에치백(etch-back) 또는 CMP(chemical mechanical polishing) 방법으로 더미 게이트의 상부가 노출될 때까지 평탄화를 실시한다.
다음, 도 2e는 더미 게이트를 제거하는 단계를 보여주는 단면도이다. Si4N4 물질을 식각할 수 있는 식각용액을 이용해 습식식각으로 더미 게이트를 제거하고 다마신 패턴을 형성한다.
다음, 도 2f는 SSR 채널(27)을 형성하기 위한 이온주입을 실시하는 단계를 나타내는 단면도이다. 차후 다마신 게이트가 형성될 상기 다마신 패턴을 마스크로 하여 이온주입을 실시한다. 이때 이온주입은 활성영역의 소자동작 유형에 따라 결정되는데, NMOS(n-type MOS)의 경우에는 인듐(In) 이온을, PMOS(p-type MOS)의 경우에는 안티몬(Sb) 이온을 주입한다. 보다 자세하게는 115In+ 이온을 100 내지 500keV의 에너지와 1×1012 내지 5×1013의 도우즈(dose)로, 121Sb+ 이온을 100 내지 500keV의 에너지와 1×1012 내지 5×1013의 도우즈로 주입한다.
이온주입 이후, 바람직하게는 게이트 산화막의 유전율을 높이고 열전자(hot electron)를 억제하기 위해 질소(N2+) 이온을 주입할 수 있다. 상기 질소이온은 10 내지 80keV의 에너지와 1×1012 내지 1×1013의 도우즈로 주입한다.
다음, 도 2g는 상기 SSR 채널을 형성하는 단계를 나타내는 단면도이다. 상기 BPSG 절연막 및 LTO 산화막을 전부 제거한 후 이온주입된 기판을 열처리하여 이온을 활성화하면서 소정 두께를 가지는 SSR 채널을 형성한다. 열처리는 800 내지 1000℃의 질소(N2) 분위기에서 10 내지 60초 동안 실시한다.
이때 상술한 바와 같이 웰 영역을 형성하기 위한 이온주입을 실시한 후 열처리를 실시하지 않은 경우에는 상기 SSR 채널 형성을 위한 열처리 단계에서 동시에 열처리 될 수 있다.
다음, 도 2h는 공지된 기술과 동일하게 상기 버퍼 산화막의 상부에 폴리실리콘을 증착(28)하여 게이트 전극을 형성하고 LDD(29) 이온주입 이후 스페이서(30)를 형성하여 소오스/드레인 영역(31)을 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 다마신 게이트 패턴을 이용해 채널이 형성될 영역에만 국부적으로 특정이온을 주입하여 SSR 채널을 형성함으로써 단채널 효과를 억제할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 소자의 트랜지스터 제조방법에 있어서,
    소자분리막이 형성된 반도체 기판에 웰 영역을 형성하는 단계;
    상기 반도체 기판의 상부에 버퍼 산화막과 질화막을 적층하는 단계;
    상기 질화막을 패터닝하여 더미 게이트를 형성하는 단계;
    라이너 산화막과 소정의 절연막을 증착하고 평탄화 하는 단계;
    상기 더미 게이트를 제거하고 이온주입을 실시하는 단계;
    상기 라이너 산화막 및 절연막을 제거하고 열처리를 실시하는 단계; 및
    상기 버퍼 산화막을 게이트 산화막으로 하여 폴리실리콘 게이트 전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  2. 제 1항에 있어서,
    상기 웰 영역은 반도체 기판에 이온주입을 하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  3. 제 1항에 있어서,
    상기 웰 영역은 반도체 기판에 이온주입을 실시한 직후 열처리하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  4. 제 1항에 있어서,
    상기 버퍼 산화막은 30 내지 60Å의 두께로 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  5. 제 1항에 있어서,
    상기 질화막은 Si3N4 물질을 500 내지 3000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  6. 제 1항에 있어서,
    상기 라이너 산화막은 LTO 산화막을 50 내지 100Å의 두께로 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  7. 제 1항에 있어서,
    상기 절연막은 BPSG 물질을 2000 내지 3000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  8. 제 1항에 있어서,
    상기 평탄화는 CMP 또는 에치백 공정으로 실시함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  9. 제 1항에 있어서,
    상기 이온주입은 NMOS의 경우에는 115In+ 이온을, PMOS의 경우에는 121Sb+ 이온을 100 내지 500keV의 에너지와 1×1012 내지 5×1013의 도우즈로 주입함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  10. 제 9항에 있어서,
    상기 이온주입은 N2+ 이온을 10 내지 80keV의 에너지와 1×1012 내지 1×10 13의 도우즈로 추가 주입함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  11. 제 1항에 있어서,
    상기 열처리는 800 내지 1000℃의 N2 분위기에서 10 내지 60초 동안 실시함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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