CN102593172B - 半导体结构及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体结构及其制造方法，该半导体结构包括：栅叠层，所述栅叠层形成于半导体衬底上；超陡后退岛，所述超陡后退岛嵌于所述半导体衬底中且与所述栅叠层自对准；补偿注入区，所述补偿注入区嵌于所述超陡后退岛中，所述补偿注入区的掺杂类型与所述超陡后退岛的掺杂类型相反。利于减少发生短沟道效应的可能性。

Description

半导体结构及其制造方法
技术领域
本发明一般地涉及半导体制造技术领域，更具体地涉及包含一种半导体结构及其制造方法。
背景技术
集成电路技术的一个重要发展方向是按比例缩小金属氧化物半导体场效应晶体管(MOSFET)的尺寸，以提高集成度和降低制造成本。然而，随着MOSFET尺寸的减小会产生短沟道效应。
众所周知的是，利用超陡后退阱(SSRW)，可以减小耗尽层的厚度，从而抑制短沟道效应。超陡后退阱是位于用于承载器件的半导体层的表面以下一定深度的离子注入区。
超陡后退阱通常在形成栅极和源/漏区之前形成，且除了沟道区以外，所述超陡后退阱还存在于用以形成源/漏区的区域，因此，超陡后退阱中的掺杂剂会影响源/漏区的掺杂类型(如掺杂浓度)，从而难以获得更薄的耗尽层，进而难以获得更陡峭的突变结，即利用超陡后退阱减小短沟道效应的效果有限。
发明内容
本发明的目的是提供一种半导体结构及其制造方法，利于减少发生短沟道效应的可能性。
根据本发明的一方面，提供一种半导体结构，包括：
栅叠层，所述栅叠层形成于半导体衬底上；
超陡后退岛，所述超陡后退岛嵌于所述半导体衬底中且与所述栅叠层自对准；
补偿注入区，所述补偿注入区嵌于所述超陡后退岛中且与所述栅叠层自对准，所述补偿注入区的掺杂类型与所述超陡后退岛的掺杂类型相反。补偿注入区与超陡后退岛中心重合。
采用本发明提供的方案，通过提供与所述栅叠层自对准的超陡后退岛(RRSI)，换言之，使提供超陡后退岛的掺杂剂只形成于器件的沟道区，而未形成于器件的源/漏区，利于减小所述掺杂剂对源/漏区的掺杂类型的影响，从而利于获得更薄的耗尽层，进而利于获得更陡峭的突变结，利于利用超陡后退岛进一步减小发生短沟道效应的可能性；通过在所述超陡后退岛中嵌入所述补偿注入区，且使所述补偿注入区的掺杂类型与所述超陡后退岛的掺杂类型相反，利于利用所述补偿注入区调节所述超陡后退岛的掺杂情况(如使所述超陡后退岛中与所述补偿注入区的重合部分的掺杂浓度降低)，利于灵活调节器件的阈值电压。
根据本发明的另一方面，提供一种半导体结构的制造方法，包括：
在半导体衬底上形成假栅、侧墙和绝缘层，所述侧墙环绕所述假栅，所述绝缘层接于所述侧墙且暴露所述假栅；
去除所述假栅，以形成开口；
经由所述开口注入第一掺杂剂，以在所述半导体衬底中形成超陡后退岛；
在所述开口中形成辅助介质层，所述辅助介质层至少覆盖所述开口的侧壁；
经由其中形成有所述辅助介质层的所述开口注入第二掺杂剂，所述第二掺杂剂与所述第一掺杂剂掺杂类型相反，其中，所述辅助介质层覆盖所述开口的侧壁而暴露所述开口的底壁时，所述第二掺杂剂在所述半导体衬底中形成第一补偿注入区；所述辅助介质层覆盖所述开口的侧壁和底壁时，所述第二掺杂剂被所述辅助介质层阻挡或在所述超陡后退岛中形成第二补偿注入区，所述第二补偿注入区的掺杂浓度小于所述第一补偿注入区的掺杂浓度。超陡后退岛、第一补偿注入区和第二补偿注入区与假栅自对准形成。
按照本发明提供的方法，在形成开口后，经由所述开口注入第一掺杂剂，即，以自对准的方式形成超陡后退岛(RRSI)，换言之，所述第一掺杂剂只形成于器件的沟道区，而未形成于器件的源/漏区，利于减小所述第一掺杂剂对源/漏区的掺杂类型的影响，从而利于获得更薄的耗尽层，进而利于获得更陡峭的突变结，利于利用超陡后退岛进一步减小发生短沟道效应的可能性；通过在所述开口中进一步形成至少覆盖所述开口的侧壁的所述辅助介质层，再经由其中形成有所述辅助介质层的所述开口注入与所述第一掺杂剂掺杂类型相反的第二掺杂剂，以形成补偿注入区，利于利用所述补偿注入区调节所述超陡后退岛的掺杂情况(如，在所述辅助介质层覆盖所述开口的侧壁而暴露所述开口的底壁时，形成的第一补偿注入区使所述超陡后退岛中与其中形成有所述辅助介质层的所述开口自对准的部分的掺杂浓度降低；而在所述辅助介质层覆盖所述开口的侧壁和底壁时，所述超陡后退岛的掺杂情况可以不变，也可以由于形成第二补偿注入区，而使所述超陡后退岛的掺杂浓度降低，只是降低的程度与暴露底壁时相比较轻)，利于灵活调节器件的阈值电压。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至10示意性地示出了根据本发明提供的半导体结构的制造方法实施例中在不同阶段形成的各种中间结构的剖示图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。
此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上”或“在......上并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如半导体器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
以下将参照图1-10来描述半导体结构的制造方法的实施例。
图1示出了用以承载本发明提供的方法的初始结构。在前面的步骤(未示出)中，已经在半导体衬底11中形成了源/漏区12a和12b，在源/漏区之间的半导体衬底11的上方，已经形成了假栅叠层，本实施例中，所述假栅叠层可包括假栅14和假栅电介质层13(在其他实施例中，所述假栅叠层可以只包括假栅14)，而且，已经形成了围绕着假栅叠层的第一侧墙15。
半导体衬底可以由任何适合的半导体衬底材料组成，例如IV族半导体(如Si、Ge、SiGe、SiC)、III-V族半导体(如GaAs、InP、GaN)。半导体衬底可以是体衬底，或者SOI晶片的顶部半导体层。根据半导体器件的设计要求(例如MOSFET的导电类型)，半导体衬底本身可以是掺杂的，并且可以包括可选的外延层，例如用于产生应力的应力层。
所述假栅14可以是金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体。所述假栅14还可以是非晶硅层以及掺杂或未掺杂的绝缘材料层，如掺杂或未掺杂的氧化硅层或氮化硅层。
所述假栅电介质层可以由氧化硅或介电常数大于氧化硅的材料(如高k材料)构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括氧化硅、铪基材料(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO)、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括氮化硅，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，假栅电介质层13不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本实施例中，半导体衬底11例如是体硅衬底，假栅电介质层13例如由氧化硅组成，假栅14例如由掺杂的多晶硅组成，第一侧墙15例如由氮化硅组成(在其他实施例中，第一侧墙15可具有叠层结构，相邻层之间材料不同)。
源/漏区12a和12b优选地包括延伸至假栅叠层下方的延伸区，如图1所示。延伸区在沟道区的两端减小了源/漏区结深，从而利于抑制短沟道效应。
然后，通过沉积工艺，如PVD、CVD、原子层沉积、溅射等，在半导体结构的整个表面上形成辅助介质层16(例如，氮化硅层)，如图2所示。辅助介质层16的厚度可以为10nm-20nm。
然后，通过上述沉积工艺，在半导体结构的整个表面上沉积层间介质层17(例如，掺杂的氧化硅层，包括BSG、BPSG、PSG或FSG等)。层间介质层17填充了假栅叠层周围的凹部。对层间介质层17进行平坦化处理(如，化学机械研磨，CMP)，以获得平整的结构表面。在平坦化过程中，先前形成的辅助介质层16可作为停止层，从而去除了层间介质层17位于假栅叠层上方的部分，并暴露出辅助介质层16位于假栅叠层上方的相应部分，如图3所示。
随后，以层间介质层17作为掩模，采用湿法蚀刻或干法蚀刻，选择性地去除辅助介质层16的暴露部分，并暴露出假栅14，如图4所示。
再后，以层间介质层17和辅助介质层16作为掩模，采用湿法蚀刻或干法蚀刻，选择性地去除假栅14，并暴露出假栅电介质层13(在其他实施例中，也可以一并去除假栅电介质层13，保留所述假栅电介质层13，利于在后续的离子注入过程中，利用所述假栅电介质层13作为离子注入的阻挡层，以减少离子注入操作对半导体衬底11表面的损伤；在没有假栅电介质层13时，则暴露半导体衬底11)，从而形成了宽度表示为L的第一开口18。
然后，以第一开口18作为窗口执行第一次离子注入(注入第一掺杂剂)，在第一开口18下方的一定深度(如，掺杂浓度为1x1016/cm3、2x1016/cm3、5x1016/cm3、1x1017/cm3、2x1017/cm3、5x1017/cm3、1x1018/cm3、2x1018/cm3或5x1018/cm3处与承载所述栅叠层的所述半导体衬底表面的最近距离为包含所述超陡后退岛的器件的栅长的三分之一至二分之一处)形成孤立的超陡后退岛(SSRI)19，如图5所示。SSRI 19的掺杂类型与包含此SSRI的器件的导电类型相反，对于n型器件，采用p型掺杂剂(例如B、In中的一种或其组合，其中，采用组合式的掺杂剂，利于获得更陡峭的突变结)形成SSRI 19，而对于p型器件，采用n型掺杂剂(例如As、P、Sb中的一种或其组合，其中，采用组合式的掺杂剂，利于获得更陡峭的突变结)形成SSRI 19。SSRI 19的掺杂浓度例如为1×1016/cm3-1×1019/cm3。此时，SSRI 19与第一开口18是自对准的，因而其宽度也大致为L。
然后，通过上述沉积工艺，在半导体结构的整个表面上形成辅助掩模层20，所述辅助掩模层20可为非晶硅层，其厚度d可以为5nm-20nm。对于长栅长(相对而言；栅长L＞2d)的器件，该辅助掩模层20覆盖第一开口18的侧壁和底壁，接着，可以在不采用其他掩模的情况下，对辅助掩模层20进行各向异性蚀刻，即，不仅去除了辅助掩模层20位于第一开口18外部的部分，也去除了辅助掩模层20位于第一开口18的底壁上的部分。辅助掩模层20中剩余的位于第一开口18的侧壁上的部分形成了第二侧墙，宽度为L的第一开口18变为宽度为l的第二开口，大致满足l＝L-2d的关系，如图6所示。
接着，以宽度减为l的第二开口作为窗口，执行第二次离子注入(注入第二掺杂剂)，在SSRI 19中形成补偿注入区21(reverse implantedregion)，如图6所示，此时，所述补偿注入区21即嵌于所述超陡后退岛19中。通过控制离子注入的功率和剂量，可以使得第二次离子注入的深度与第一次离子注入相同。所述补偿注入区21的掺杂类型与器件的导电类型相同，对于n型器件，采用n型掺杂剂(例如As、P、Sb中的一种或其组合，其中，采用组合式的掺杂剂，利于获得更陡峭的突变结)，而对于p型器件，采用p型掺杂剂例如B、In中的一种或其组合，其中，采用组合式的掺杂剂，利于获得更陡峭的突变结)。形成补偿注入区21后，两次离子注入操作提供的相反掺杂类型的掺杂剂相互影响，使得先前形成的SSRI 19的有效掺杂浓度显著减小，换言之，在所述补偿注入区21所占据的区域内，对于n型器件，此区域仍表现为p型掺杂；对于p型器件，此区域仍表现为n型掺杂，只是此区域内的掺杂浓度低于超陡后退岛19中的掺杂浓度；甚至，出于器件设计的需要，在所述补偿注入区21所占据的区域可以形成反型状态，如，在此区域内，对于n型器件，此区域表现为n型掺杂；对于p型器件，此区域表现为p型掺杂。补偿注入区21与第二开口是自对准的，其宽度也大致为l。至此，SSRI19和补偿注入区21共同形成超陡后退晕环(SSRH)，在下文中表示为超陡后退晕环19’。利用所述补偿注入区调节所述超陡后退岛的掺杂情况，利于灵活调节器件的阈值电压。
需说明的是，所述超陡后退岛是利用所述第一开口18自对准而形成的，所述补偿注入区21是利用所述第二开口自对准而形成的，而所述第二开口与所述第一开口18之间的间隔(即第二侧墙)又是对称分布的，因此，所述补偿注入区21是以中心重合的方式嵌于所述超陡后退岛中的，换言之，在平行于承载所述栅叠层的所述半导体衬底11表面的任一平面上，所述补偿注入区21的边界与所述超陡后退岛的边界之间的距离是均匀的，本文件中，术语“均匀”意指二者的差值在工艺误差允许的范围内。
接着，进行短时间的退火(例如激光退火、快速热退火)，以激活在SSRH 19’中注入的各种掺杂剂。
然后，可采用湿法蚀刻，选择性地去除第二侧墙。
接着，通过上述沉积工艺，在半导体结构的整个表面上，依次形成高k电介质层22(如，可为上述的用于假栅电介质层13的高k材料，例如前文所述的铪基材料、硅酸盐、铝酸盐等)和替代栅23(如，可为上述的用于假栅14的金属材料)。高k电介质层22的厚度可以为1nm-3nm，而替代栅23的厚度应当足以填充第一开口18。
需说明的是，在形成所述替代栅23后，可以去除所述第一侧墙15，继而，可在去除所述第一侧墙15后形成的空腔内填充特定的介质材料，如可填充应力材料，利于调整器件沟道区的应力。
接着，对高k电介质层22和替代栅23进行CMP，以获得平整的结构表面(本文件内，术语“平整”、“平坦”或“平齐”等意指平面内任意两点间的高度差在工艺误差允许的范围内)。在该CMP中，先前形成的层间介质层17可作为停止层，从而可完全去除高k电介质层22和替代栅23位于第一开口18外的部分，如图7所示。
然后，可选地，可通过上述沉积工艺，在已经平整化的半导体结构的整个表面上，形成钝化层24(例如，氮化硅)，以保护下方的器件的各个部分(例如，替代栅23)。
钝化层24和位于钝化层24下方的先前形成的层间介质层17在最终的半导体器件中作为层间电介质层(ILD)，随后，可采用本领域技术人员熟知的工艺在该层间电介质层中形成至源/漏区12a、12b的接触孔25，如图8所示。
然后，通过上述沉积工艺，在通孔25暴露的源/漏区12a、12b的表面上形成薄金属层(例如NiPt)，进行热退火以使金属与源/漏区12a、12b中的Si反应而形成金属硅化物(例如NiPtSi)，从而将薄金属层的至少一部分转化为金属硅化物层26，并去除未反应的金属，如图9所示。
然后，通过常规的镶嵌工艺(damascene process)，形成用于提供源/漏区12a、12b与外部的电连接的接触塞27，如图10所示。例如，该镶嵌工艺包括在接触孔25中依次形成阻挡层(例如厚度约为1nm-7nm的TiN层，未示出)和填充接触孔25的接触金属(例如，W或W和Cu、Al、TiAl等构成的金属叠层)，对接触金属进行CMP以完全去除接触金属位于接触孔25外的部分。
在完成图1-10所示的步骤之后，按照本领域公知的方法，在所得到的半导体结构上形成位于层间电介质层上表面的电极和布线，从而完成器件的其它部分。
此外，对于短栅长(相对而言；栅长L＜2d)的器件，若在形成超陡后退岛19后，再形成所述辅助掩模层20以覆盖所述第一开口18的侧壁和底壁后，由于所述辅助掩模层20的厚度为d，所述辅助掩模层20将填满所述第一开口18，进而，无法通过去除覆盖所述第一开口18的底壁的所述辅助掩模层20以形成第二开口，进而既可能因为所述辅助掩模层20的阻挡而无法使超陡后退岛19中的掺杂浓度获得补偿；也可能是仍可以在超陡后退岛19中形成次补偿注入区，而只是所述次补偿注入区的掺杂浓度小于所述补偿注入区21的掺杂浓度。随后，与前述长栅长器件实施例中描述的相同，对于短栅长的器件，在注入第二掺杂剂后，继续执行退火(以激活超陡后退岛19中注入的掺杂剂)、形成高k电介质层22和替代栅23、形成钝化层24、形成接触孔25、金属硅化物层26和接触塞27等操作即可。此时，既利于利用超陡后退岛19减少发生短沟道效应的可能性，也有利于保持器件的阈值电压不被降至不期望的低值。
本发明还提供了一种半导体结构，包括：
栅叠层，所述栅叠层形成于半导体衬底上；
超陡后退岛，所述超陡后退岛嵌于所述半导体衬底中且与所述栅叠层自对准；
补偿注入区，所述补偿注入区嵌于所述超陡后退岛中，所述补偿注入区的掺杂类型与所述超陡后退岛的掺杂类型相反。
优选地，所述超陡后退岛的掺杂类型与包含所述超陡后退岛的器件的导电类型相反。
优选地，所述补偿注入区与所述超陡后退岛中心重合。
优选地，所述超陡后退岛的深度与所述补偿注入区的深度相同。
优选地，所述超陡后退岛中掺杂浓度为1x1016/cm3、2x1016/cm3、5x1016/cm3、1x1017/cm3、2x1017/cm3、5x1017/cm3、1x1018/cm3、2x1018/cm3或5x1018/cm3处与承载所述栅叠层的所述半导体衬底表面的最近距离为包含所述超陡后退岛的器件的栅长的三分之一至二分之一。
优选地，所述超陡后退岛和所述补偿注入区中的掺杂元素分别为硼、铟、磷、砷、锑中的一种或其组合。
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构的制造方法实施例中描述的相同，不在赘述。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims (12)

1.一种半导体结构，包括：
栅叠层，所述栅叠层形成于半导体衬底上；
超陡后退岛，所述超陡后退岛嵌于所述半导体衬底中且与所述栅叠层自对准；
补偿注入区，所述补偿注入区嵌于所述超陡后退岛中且与所述栅叠层自对准，所述补偿注入区的掺杂类型与所述超陡后退岛的掺杂类型相反，
其中，所述补偿注入区与所述超陡后退岛中心重合。
2.根据权利要求1所述的半导体结构，其特征在于：所述超陡后退岛的掺杂类型与包含所述超陡后退岛的器件的导电类型相反。
3.根据权利要求1所述的半导体结构，其特征在于：所述超陡后退岛的深度与所述补偿注入区的深度相同。
4.根据权利要求1所述的半导体结构，其特征在于：所述超陡后退岛中掺杂浓度为1x1016/cm3、2x1016/cm3、5x1016/cm3、1x1017/cm3、2x1017/cm3、5x1017/cm3、1x1018/cm3、2x1018/cm3或5x1018/cm3处与承载所述栅叠层的所述半导体衬底表面的最近距离为包含所述超陡后退岛的器件的栅长的三分之一至二分之一。
5.根据权利要求1所述的半导体结构，其特征在于：所述超陡后退岛和所述补偿注入区中的掺杂元素分别为硼、铟、磷、砷、锑中的一种或其组合。
6.一种半导体结构的制造方法，包括：
在半导体衬底上形成假栅、侧墙和绝缘层，所述侧墙环绕所述假栅，所述绝缘层接于所述侧墙且暴露所述假栅；
去除所述假栅，以形成开口；
经由所述开口注入第一掺杂剂，以在所述半导体衬底中形成超陡后退岛；
在所述开口中形成辅助掩模层，所述辅助掩模层至少覆盖所述开口的侧壁；
经由其中形成有所述辅助掩模层的所述开口注入第二掺杂剂，所述第二掺杂剂与所述第一掺杂剂掺杂类型相反，其中，所述辅助掩模层覆盖所述开口的侧壁而暴露所述开口的底壁时，所述第二掺杂剂在所述半导体衬底中形成第一补偿注入区；所述辅助掩模层覆盖所述开口的侧壁和底壁时，所述第二掺杂剂被所述辅助掩模层阻挡或在所述超陡后退岛中形成第二补偿注入区，所述第二补偿注入区的掺杂浓度小于所述第一补偿注入区的掺杂浓度，
其中，所述超陡后退岛、所述第一补偿注入区和所述第二补偿注入区均与所述假栅自对准形成。
7.根据权利要求6所述的方法，其特征在于：所述第一掺杂剂的掺杂类型与包含所述超陡后退岛的器件的导电类型相反。
8.根据权利要求6所述的方法，其特征在于，所述辅助掩模层覆盖所述开口的侧壁的步骤包括：
形成辅助掩模层，所述辅助掩模层覆盖所述开口的侧壁和底壁；
去除覆盖所述开口的底壁的所述辅助掩模层，所述辅助掩模层材料异于所述绝缘层材料。
9.根据权利要求6所述的方法，其特征在于，在注入第二掺杂剂后，还包括：
去除所述辅助掩模层，以恢复所述开口；
在所述开口内形成替代栅。
10.根据权利要求6所述的方法，其特征在于：所述第二掺杂剂的注入深度与所述第一掺杂剂的注入深度相同。
11.根据权利要求6所述的方法，其特征在于：所述第一掺杂剂的掺杂浓度为1x1016/cm3、2x1016/cm3、5x1016/cm3、1x1017/cm3、2x1017/cm3、5x1017/cm3、1x1018/cm3、2x1018/cm3或5x1018/cm3处与承载所述假栅的所述半导体衬底表面的最近距离为包含所述超陡后退岛的器件的栅长的三分之一至二分之一。
12.根据权利要求6所述的方法，其特征在于：所述第一掺杂剂和所述第二掺杂剂分别为硼、铟、磷、砷、锑中的一种或其组合。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235244A1 (en) * 2011-03-18 2012-09-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor Structure and Method for Manufacturing the Same
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US20140264493A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Fabricating the Same
US9153498B2 (en) * 2013-07-22 2015-10-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
US9368591B2 (en) * 2014-07-18 2016-06-14 Globalfoundries Inc. Transistors comprising doped region-gap-doped region structures and methods of fabrication
CN105633082A (zh) * 2015-02-06 2016-06-01 中国科学院微电子研究所 半导体器件及其制造方法
US9941363B2 (en) 2015-12-18 2018-04-10 International Business Machines Corporation III-V transistor device with self-aligned doped bottom barrier
CN108281485B (zh) * 2017-01-06 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049107A (en) * 1998-06-01 2000-04-11 Chartered Semiconductor Manufacturing Ltd. Sub-quarter-micron MOSFET and method of its manufacturing
US20030102507A1 (en) * 2001-12-03 2003-06-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2788629B1 (fr) 1999-01-15 2003-06-20 Commissariat Energie Atomique Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur
US6410394B1 (en) * 1999-12-17 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned channel implants using a gate poly reverse mask
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
KR100445055B1 (ko) * 2002-05-16 2004-08-21 주식회사 하이닉스반도체 삼중웰 구조를 갖는 반도체소자의 제조 방법
US6821855B2 (en) * 2002-08-29 2004-11-23 Micron Technology, Inc. Reverse metal process for creating a metal silicide transistor gate structure
US6875680B1 (en) * 2003-12-30 2005-04-05 Dongbu Electronics Co. Ltd. Methods of manufacturing transistors using dummy gate patterns
KR100597462B1 (ko) * 2003-12-31 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 제조방법
US7704833B2 (en) * 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
US20060154428A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Increasing doping of well compensating dopant region according to increasing gate length
CN101066569A (zh) 2007-05-09 2007-11-07 朱洪纲 数控切削机床增加电火花加工装置
US7704844B2 (en) * 2007-10-04 2010-04-27 International Business Machines Corporation High performance MOSFET
CN101840862B (zh) * 2009-10-15 2013-02-20 中国科学院微电子研究所 高性能半导体器件的形成方法
CN102087980A (zh) * 2009-12-04 2011-06-08 中国科学院微电子研究所 高性能半导体器件及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049107A (en) * 1998-06-01 2000-04-11 Chartered Semiconductor Manufacturing Ltd. Sub-quarter-micron MOSFET and method of its manufacturing
US20030102507A1 (en) * 2001-12-03 2003-06-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same

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