CN102315268B - 半导体器件及其制造方法 - Google Patents

Abstract

本申请公开了一种半导体器件及其制造方法，该半导体器件包括：衬底；鳍片，位于所述衬底上，所述鳍片具有相对分布的一对第一侧面和一对第二侧面，所述第一侧面和第二侧面相邻；以及一对栅极区，位于所述衬底上并且分别与所述鳍片的第一侧面相邻接；其中，所述鳍片包括：一对沟道区，位于所述鳍片中并且与所述栅极区相邻地分布，源/漏区，与所述沟道区和鳍片的第二侧面相接，以及晕圈超陡倒退阱区，其被所述沟道区和源/漏区所环绕。该半导体器件同时具备FinFET器件及平面MOSFET器件的优点，即，既能有效控制短沟道效应，又能减小寄生电阻和寄生电容。

Description

半导体器件及其制造方法

技术领域

本申请一般地涉及半导体器件及其制造方法，更具体地，涉及包含晕圈超陡倒退阱区(halo super steep retrograded well)的MOSFET(金属氧化物半导体场效应晶体管)结构及其制作方法。

背景技术

集成电路技术的一个重要发展方向是MOSFET的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是，随着MOSFET尺寸的减小，会产生短沟道效应。在MOSFET的尺寸按比例缩小时，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。

常规的平面MOSFET包括由栅电极、栅极介质层和半导体层构成的三明治结构，在半导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源/漏区。在源/漏区上可以形成硅化物层，利用通孔将硅化物层与源/漏电极相连，从而减小了结构的寄生电阻和寄生电容。然而，平面MOSFET受到短沟道效应的不利影响，导致结构的阈值电压随沟道长度的变化而波动。

为了抑制短沟道效果，在美国专利US6,413,802中公开了在SOI上形成的FinFET，包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。

然而，在常规的FinFET中，由于在源/漏区之间存在着与源/漏区平行延伸的栅极，并且源/漏区与栅极之间的距离很近，因此在源/漏区和栅极之间存在着电容耦合，导致了寄生电阻和寄生电容较大的问题。

源/漏区和栅极之间的电容耦合限制了结构设计的自由度。如果希望减小寄生电阻，则需要增加源/漏区的厚度。然而，源/漏区厚度的增加将导致源/漏区与栅极之间的耦合面积增加，从而导致寄生电容的增加，反之亦然。因此，本领域的技术人员还不能利用常规的FinFET结构实现寄生电阻和寄生电容的同时减小。

因此，需要提供一种新型的MOSFET结构及其制造方法，以便同时具备FinFET结构及平面MOSFET结构的优点，即，既能有效控制短沟道效应，又能减小寄生电阻和寄生电容。

发明内容

鉴于上述问题，本发明的目的是提供一种MOSFET结构及其制造方法，该MOSFET能够有效控制短沟道效应，同时也能减小寄生电阻和寄生电容。

根据本发明的一个方面，提供一种半导体器件，包括：

衬底；

鳍片，位于所述衬底上，所述鳍片具有相对分布的一对第一侧面和一对第二侧面，所述第一侧面和第二侧面相邻；以及

一对栅极区，位于所述衬底上并且分别与所述鳍片的第一侧面相邻接；

其中，所述鳍片包括：

一对沟道区，位于所述鳍片中并且与所述栅极区相邻地分布，

源/漏区，与所述沟道区和鳍片的第二侧面相接，以及

晕圈超陡倒退阱区，其被所述沟道区和源/漏区所环绕。

优选地，所述衬底包括第一半导体层。

优选地，所述第一半导体层为IV族半导体或III族-V族化合物半导体。

优选地，所述鳍片的一对第一侧面基本平行。其中，术语“平行”意指两个平面之间的夹角与0°的差值在工艺或制程允许的范围内。

优选地，所述栅极区包括栅极介质层和栅极电极层，所述栅极介质层接于所述鳍片的第一侧面，所述栅极电极层与所述鳍片被所述栅极介质层电学隔离。

优选地，所述源/漏区中还包括凹槽，所述凹槽中填充应力材料、单晶硅、多晶硅、非晶硅或它们的组合。

优选地，所述凹槽底部保留一定厚度的第一半导体层。

优选地，当所述半导体器件是n-MOSFET时，所述应力材料包括拉应力材料；当所述半导体器件是p-MOSFET时，所述应力材料包括压应力材料。

优选地，所述压应力材料为Si_1-xGe_x，x为Ge的原子百分比，并且0.1≤x≤0.7，所述拉应力材料为Si:C。

优选地，当所述半导体器件是n-MOSFET时，所述单晶硅、多晶硅或非晶硅中包括原位掺杂的n-型掺杂剂；当所述半导体器件是p-MOSFET时，所述单晶硅、多晶硅或非晶硅中包括原位掺杂的p-型掺杂剂。

优选地，所述鳍片还包括延伸区，所述延伸区位于鳍片中所述凹槽的两侧，并与鳍片的第一侧面相接。

优选地，所述晕圈超陡倒退阱区包括两个相互分离或相互交叠的晕圈。

优选地，当所述半导体器件是n-MOSFET时，所述晕圈超陡倒退阱区包括p-型掺杂剂；当所述半导体器件是p-MOSFET时，所述晕圈超陡倒退阱区包括n-型掺杂剂。

优选地，所述n-掺杂剂包括砷、磷或其组合；所述p-掺杂剂包括硼、铟或其组合。

优选地，所述晕圈超陡倒退掺杂阱区的掺杂浓度为1×10¹⁸-3×10¹⁹/cm³。

优选地，所述源/漏区中原位掺杂的掺杂浓度可为1x10¹⁹-1x10²¹/cm³。

根据本发明的另一个方面，提供一种制作半导体器件的方法，包括：

提供衬底；

形成鳍片，所述鳍片位于所述衬底上并且具有相对分布的一对第一侧面和一对第二侧面，所述第一侧面和第二侧面相邻；

形成一对栅极区，所述栅极区位于所述衬底上并且分别与所述鳍片的第一侧面相邻接；

形成晕圈超陡倒退阱区，所述晕圈超陡倒退阱位于鳍片的中间部分并且与所述栅极区的位置相应；

形成源/漏区，所述源/漏区位于所述鳍片中并与鳍片的第二侧面相接。

优选地，所述衬底包括第一半导体层。

优选地，所述形成鳍片的步骤包括：

在所述衬底上形成刻蚀阻挡层、第二半导体层和保护帽层，

将所述第二半导体层和保护帽层构图，并刻蚀为与将要形成的鳍片相对应的图案，

形成环绕第二半导体层和保护帽层的侧墙，

对刻蚀阻挡层和第一半导体层进行刻蚀，形成鳍片。

优选地，所述形成栅极区的步骤包括：在形成有鳍片和保护帽层的衬底上依次形成栅极介质层和栅极电极层，将所述栅极介质层和栅极电极层构图和刻蚀。

优选地，在形成栅极区之后，还包括形成凹槽的步骤，所述凹槽位于所述鳍片中并且与鳍片的第二侧面相接。

优选地，在形成凹槽时，在凹槽的底部保留一定厚度的第一半导体材料。

优选地，通过从凹槽向鳍片的中间部分进行倾角离子注入，来形成晕圈超陡倒退阱区。

优选地，在形成所述晕圈超陡倒退阱之前或之后，还包括从所述凹槽向其两侧与鳍片的第一侧面之间的位置进行倾角离子注入，形成延伸区。

优选地，在形成延伸区之后进行退火。

优选地，在形成晕圈超陡倒退掺杂阱区之后进行退火。

优选地，通过在不高于500℃的温度下淀积所述应力材料、单晶硅、多晶硅、非晶硅或它们的组合，并且进行回蚀，来形成源/漏区。

优选地，还包括在淀积过程中进行原位掺杂。

在本发明的半导体器件中，沟道区位于鳍片中，在沟道区内形成了晕圈超陡倒退阱区，利用晕圈超陡倒退阱区中掺杂浓度随栅极长度的变化来实现栅极对沟道区的有效控制，能够更好地抑制短沟道效应，并且具备FinFET结构的优点。

同时，本发明的半导体器件的源/漏区全部由半导体材料例如硅(Si)构成，并且可以允许源/漏区的厚度较大，从而可以减小寄生电阻。同时，本发明的半导体器件的寄生电阻的减小不需要以增加源/漏区与栅极区的耦合面积为牺牲，也就是说，本发明的半导体器件的寄生电容也较小。可见，本发明的半导体器件同时也具备平面MOSFET结构的优点，及寄生电阻和寄生电容较小。

此外，还可以在半导体器件中，例如在源/漏区形成应力层，用来增加沟道区的应力，从而进一步改善半导体器件的性能。

该半导体器件同时具备FinFET结构及平面MOSFET结构的优点，即，既能有效控制短沟道效应，又能减小寄生电阻和寄生电容，并且易于控制应力。

参照以下的说明书和权利要求书，将更容易理解本发明的这些和其他特征、方面和优点。

附图说明

图1是根据本发明实施例的制作方法流程中的中间结构的俯视图，图1A是该中间结构沿A-A’线的截面图；

图2是根据本发明实施例的制作方法流程中的中间结构的俯视图，图2A是该中间结构沿A-A’线的截面图；

图3A-4A是根据本发明实施例的制作方法流程中的中间结构沿A-A’线的截面图；

图5是根据本发明实施例的制作方法流程中的中间结构的俯视图，图5A是该中间结构沿A-A’线的截面图，图5B是该中间结构沿B-B’线的截面图；

图6和图7是根据本发明实施例的制作方法流程中的中间结构的俯视图，图6B和图7B分别是这两个中间结构沿B-B’线的截面图；

图8C是根据本发明实施例的制作方法流程中的中间结构沿C-C’线的截面图；

图9B是根据本发明实施例的制作方法流程中的中间结构沿B-B’线的截面图，图9C是该中间结构沿C-C’线的截面图；

图10是根据本发明实施例的半导体器件的透视图。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的半导体器件的各种结构的俯视图、截面图及透视图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

根据本发明的实施例，提供了一种高性能的MOSFET结构及其形成方法。在该半导体器件中，沟道区位于鳍片中，在沟道区内形成了晕圈超陡倒退阱区，利用晕圈超陡倒退阱区中掺杂浓度随栅极长度的变化来实现栅极对沟道区的有效控制，能够更好地抑制短沟道效应，并且具备FinFET结构的优点；同时，本发明的半导体器件的源/漏区全部由半导体材料例如硅(Si)构成，并且可以允许源/漏区的厚度较大，从而可以减小寄生电阻；并且，本发明的半导体器件的寄生电阻的减小不需要以增加源/漏区与栅极区的耦合面积为牺牲，也就是说，本发明的半导体器件的寄生电容也较小。本发明的MOSFET结构同时具备FinFET结构及平面MOSFET结构的优点，即，既能有效控制短沟道效应，又能减小寄生电阻和寄生电容。

图1是根据本发明实施例的制作方法流程中的中间结构的俯视图，图1A是该中间结构沿A-A’线的截面图。

参考图1和图1A，在本发明的一个实施例中，提供作为初始结构的衬底。衬底可以是常规使用的任何半导体材料，例如IV族半导体(如，Si或Ge)或III族-V族化合物半导体(如，GaAs、InP、GaN、SiC)。优选地，如图1所示，衬底为SOI(绝缘体上硅)晶片，包括底部半导体衬底110(如Si)、掩埋绝缘层(BOX)120(如SiO₂)和第一半导体层130(如Si)，从而形成例如Si/SiO₂/Si的叠层。这里，第一半导体层的厚度可以为50-100nm(例如60nm、70nm、80nm或90nm等)。当然，可以理解的是，也可以直接在体硅上进行以下各步骤。

接着，在第一半导体层130上依次形成刻蚀阻挡层140、第二半导体层150和保护帽层160。这里，例如，刻蚀阻挡层140可以为SiO₂，第二半导体层150可以为硅，优选非晶硅，保护帽层160可以为Si₃N₄。例如，所述刻蚀阻挡层140的厚度可以为5-20nm(例如10nm或15nm等)，第二半导体层150的厚度可以为30-80nm(例如40nm、50nm、60nm或70nm等)，保护帽层160的厚度可以为20-50nm(例如30nm或40nm等)。例如，通过常规的淀积工艺，如物理气相淀积(PVD)、化学气相淀积(CVD)、原子层淀积(ALD)或溅射等，形成以上所述的各层。可选地，也可以采用热氧化方法形成刻蚀阻挡层140。

然后，对上述结构进行构图(图中未示出)，例如，通过在保护帽层160上旋涂光刻胶、曝光、显影和刻蚀(如反应离子刻蚀，RIE)等技术手段，使保护帽层160和第二半导体层150成形为与将要形成的鳍片(Fin)相对应的形状，并且刻蚀停止在刻蚀阻挡层140上，然后去除光刻胶，得到如图1A所示的结构。

图2是根据本发明实施例的制作方法流程中的中间结构的俯视图，图2A是该中间结构沿A-A’线的截面图。

如图2和2A所示，形成环绕第二半导体层150和保护帽层160的第一侧墙170。例如，可以通过前面所述的淀积工艺在图1A所示的结构上淀积一层侧墙材料，例如，淀积厚度为15-20nm，然后进行各向异性刻蚀，优选采用反应离子刻蚀来实现。所述侧墙的材料与帽层的材料可以相同，也可以不同。例如，所述侧墙可以为Si₃N₄。在后续步骤中，第一侧墙170可以起到掩膜和/或刻蚀保护层的作用。可以看出，在图2A所示的中间结构中，第二半导体层150的上表面被保护帽层160所覆盖，并且其周围被第一侧墙170所环绕。

图3A是根据本发明实施例的制作方法流程中的中间结构沿A-A’线的截面图。

如图3A所示，以保护帽层160和第一侧墙170为掩膜，对图2A所示的结构进一步进行刻蚀，具体地讲，对刻蚀阻挡层140和第一半导体层130进行刻蚀，例如可以通过反应离子刻蚀来实现，并且停止在BOX层120上。

图4A是根据本发明实施例的制作方法流程中的中间结构沿A-A’线的截面图。

如图4A所示，进一步进行刻蚀，例如采用反应离子刻蚀，去除保护帽层160，以暴露第二半导体层150。

从图4A中可以看出，第一半导体层130、刻蚀阻挡层140、第二半导体层150、以及第一侧墙170共同构成鳍片，根据本文后面所述的内容可知，将在鳍片中形成半导体器件的源/漏区以及沟道区。

图5是根据本发明实施例的制作方法流程中的中间结构的俯视图，图5A是该中间结构沿A-A’线的截面图，图5B是该中间结构沿B-B’线的截面图。

根据本发明的一个实施例，如图5A所示，在图4A所示的结构上依次形成栅极介质层180、栅极金属层190和栅极保护层210。这里，例如，可以采用前面所述的淀积方式，例如CVD，来形成所述的各层。这里，栅极介质层180可以为高k材料，例如铪基材料，如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的任一种或它们的组合。栅极金属层190可以为功函数金属材料，例如TiN、TiSiN、TiCN、TaAlC、TiAlN、TaAlN、TaN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x、PtSi_x、Ni₃Si、Pt、Ru、Ir、Mo、HfRu、RuO_x中的任一种或它们的组合。栅极保护层210可以为Si₃N₄。例如，栅极介质层180的厚度可以为2-3nm，栅极金属层190的厚度可以为3-10nm(例如5nm、7nm或9nm等)，栅极保护层210的厚度可以为10-20nm(例如12nm、14nm、16nm或18nm等)。当然，本领域技术人员也可以采用其他的方法、材料和尺寸形成以上各层。

可选地，在形成栅极介质层180之前可以形成栅极界面层(图中未示出，厚度例如为0.2-0.7nm)。具体地讲，栅极界面层的材料优选为SiO₂，例如可以采用前面所述的淀积方式或热生长方式来形成界面层。栅极界面层用于调节半导体器件中的载流子迁移率，同时可以控制漏电流，改善半导体器件的性能。

可选地，在形成栅极金属层190之后并且形成栅极保护层210之前，可以形成栅极半导体层200，栅极半导体层200例如可以为金属，优选多晶硅，栅极半导体层200的厚度可以为50-100nm。这里，可以通过栅极半导体层200来增加栅极区的厚度，进而降低半导体器件的寄生电阻，达到改善结构性能的目的。

然后，如前面在图1中所描述的，对上述结构进行构图(图中未示出)和刻蚀，使栅极界面层(如果有的话)、栅极介质层180、栅极金属层190、栅极半导体层200和栅极保护层210成形为图5所示的结构，并且在鳍片区域刻蚀停止在栅极介质层180上。至此，如图5所示，已基本形成栅极介质层180和栅极电极层300(即栅极金属层190和栅极半导体层200)，它们共同构成栅极区。同时，鳍片也被栅极介质材料所覆盖。在本发明的其他实施例中，栅极电极层可以包括栅极金属层、或栅极半导体层、或栅极金属层和栅极半导体层的组合。

图6是根据本发明实施例的制作方法流程中的中间结构的俯视图，图6B是该中间结构沿B-B’线的截面图。

可选地如图6所示，环绕图5所示的结构，整体再形成一层薄的第二侧墙220。

具体地讲，例如，可以采用前面所述的淀积方式，例如CVD，在图5所示的结构上形成第二侧墙220。然后，进行各向异性刻蚀，优选采用反应离子刻蚀来实现。例如，第二侧墙220可以为Si₃N₄，第二侧墙220的厚度可以为10-30nm。当然，本领域技术人员也可以想到采用其他的方法、材料和尺寸形成第二侧墙220。在形成后面图9B所示的结构时，第二侧墙220可以用作回蚀时的刻蚀保护层。如图6所示，半导体中间结构的所有侧壁均被第二侧墙220所环绕。

接着，如图6B所示，以栅极保护层210为掩膜，在鳍片区域，依次刻蚀(例如采用反应离子刻蚀)栅极介质层180、第二半导体层150、刻蚀阻挡层140和第一导体层130，形成凹槽230。这里，优选地，不完全刻蚀第一导体层130，使得凹槽230的底部仍然保留一定厚度，例如5-10nm的第一半导体材料，以便在形成后面图9B所示的结构后，当将第三半导体层中的非晶硅退火从而转化成单晶硅时，可以以保留下来的第一半导体材料为形核中心(growth seed)进行晶格形态的转化。

图7是根据本发明实施例的制作方法流程中的中间结构的俯视图，图7B是该中间结构沿B-B’线的截面图；图8C是根据本发明实施例的制作方法流程中的中间结构沿C-C’线的截面图(为清楚起见，这里没有示出C-C’线，C-C’的方向与图5A中所示的相同)。

如图7和图7B所示，以栅极保护层210为掩膜，在凹槽230两侧的半导体材料中形成延伸区。例如，可以通过箭头240所表示的方向，从凹槽230向其两侧的鳍片进行倾角离子注入，来形成延伸区，可选地，离子注入的方向与凹槽侧壁310的夹角为10-35°，所述延伸区的掺杂浓度为1×10¹⁹-2×10²¹/cm³。对于n-MOSFET，可以采用n-型掺杂剂例如砷(As)、磷(P)或其组合进行延伸注入；对于p-MOSFET，可以采用p-型掺杂剂例如硼(B或BF₂)、铟(In)或其组合进行延伸注入。可选地，在延伸注入之后进行退火，例如在1050℃进行快速热退火(RTA)尖峰退火，以激活所掺杂的杂质，并且修复半导体材料体内和表面的缺陷。

接着，如图8C所示，可以再次以栅极保护层210为掩膜，在鳍片中间与栅极区300相对的位置形成晕圈超陡倒退掺杂阱区(halosuper-steep-retrograded well)260。例如，可以通过箭头250所表示的方向，从凹槽230向鳍片的中间位置进行倾角晕圈注入，来形成晕圈超陡倒退掺杂阱区，这里，优选地，晕圈注入所用的掺杂剂与延伸注入所用的掺杂剂类型相反。例如，对于n-MOSFET，可以选用p-型掺杂剂，例如硼(B或BF₂)、铟(In)或其组合进行晕圈注入。对于p-MOSFET，可以选用n-型掺杂剂例如砷(As)、磷(P)或其组合进行晕圈注入。可选地，所述晕圈超陡倒退掺杂阱区的浓度为1×10¹⁸-3×10¹⁹/cm³。可选地，在晕圈注入之后进行退火，例如在1050℃进行快速热退火(RTA)，例如尖峰退火，以激活所掺杂的杂质，并且修复半导体材料体内和表面的缺陷。在最终得到的晕圈超陡倒退掺杂阱区中，可以是两个相互分开的晕圈260(如图9C所示)，也可以是两个相互交叠的晕圈。通过形成晕圈超陡倒退阱区，利用晕圈超陡倒退阱区中掺杂浓度随栅极长度的变化来实现栅极对沟道区的有效控制，能够更好地抑制短沟道效应，改善半导体器件的性能。

需要指出的是，在半导体器件中，栅极长度对晕圈超陡倒退阱区中掺杂峰值浓度产生重要影响，与栅极长度较长的半导体器件相比，在栅极长度较短的半导体器件中，晕圈超陡倒退阱区中的掺杂峰值浓度更高，时晕圈超陡倒退阱区的掺杂效果更好。

当然，在延伸注入之后也可以不立即进行退火，而是直到晕圈注入之后仅进行一次退火，以同时达到对延伸区和晕圈中杂质的激活。

在本发明的实施例中，由于凹槽230提供了离子注入的窗口，并且位于栅极电极层300(即栅极金属层190和栅极半导体层200)表面上的栅极保护层提供了硬掩膜，因此上述延伸注入、晕圈注入可以在原位进行，从而减少了掩膜数量并简化了工艺。

图9B是根据本发明实施例的制作方法流程中的中间结构沿B-B’线的截面图，图9C是该中间结构沿C-C’线的截面图。

如图9B所示，在凹槽230中形成第三半导体层270，然后例如通过反应离子刻蚀进行回蚀，来形成源/漏区280。

这里，第三半导体层可以选用应力材料、单晶硅、多晶硅、非晶硅或它们的组合。在本发明的一个实施例中，以非晶硅作为形成第三半导体层所用的材料，具体地讲，例如通过化学气相淀积(CVD)非晶硅来形成第三半导体层270。这里，优选在低温下，例如在不高于500℃的温度下进行淀积，通过避免采用高温来防止不希望的离子扩散，以及离子扩散进而导致的晕圈超陡倒退阱区的陡峭度劣化，提高并且进行回蚀，通过在不高于500℃的温度下淀积所述了器件的性能。

可选地，对于p-MOSFET，通过淀积压应力材料，例如Si_1-xGe_x(x为Ge的原子百分比，并且0.1≤x≤0.7，x的取值可以根据工艺需要灵活调节，如0.2、0.3、0.4、0.5或0.6)来形成第三半导体层270，用来调节沟道区内的压应力，从而提高沟道区内的载流子应力；对于n-MOSFET，通过淀积拉应力材料，例如Si:C(C的原子数百分比可以为0.2％～2％，如0.5％、1％或1.5％，C的含量可以根据工艺需要灵活调节)来形成第三半导体层270，用来调节沟道区内的拉应力，从而提高沟道区内的载流子应力。

优选地，在淀积形成第三半导体材料的过程中进行原位掺杂，例如，对于n-MOSFET，可以采用n-型掺杂剂例如砷(As)和/或磷(P)进行原位掺杂；对于p-MOSFET，可以采用p-型掺杂剂例如硼(B)和/或铟(In)进行原位掺杂。原位掺杂的掺杂浓度可为1x10¹⁹-1x10²¹/cm³。

当然，也可以通过外延生长来形成第三半导体层。优选地，在外延生长形成第三半导体层时进行上面所述的原位掺杂。

可选地，在淀积形成第三半导体层之后进行回蚀。进一步可选地，在回蚀之后进行退火，例如激光退火，可以将第三半导体层的材料非晶硅转化成单晶硅。从而，延伸区240和第三半导体层270共同构成源/漏区280。这里，半导体器件的源/漏区全部由包含半导体材料例如硅(Si)的材料构成，并且可以允许源/漏区的厚度较大，从而可以减小寄生电阻。同时，由于第三半导体层270可以包含应力材料，可以进一步调节沟道区内的应力，从而提高沟道区内的载流子应力。

需要指出的是，在所述鳍片之后，可以在形成所述晕圈超陡倒退阱区之前形成栅极区；也可以根据需要，在形成所述晕圈超陡倒退阱之后形成所述栅极区。图10是根据本发明实施例最终得到的半导体器件的透视图。

可以清楚地看到，在最终的半导体器件中包括：衬底120；鳍片，位于所述衬底120上，所述鳍片具有相对分布的一对第一侧面320(图中只显示出一个)和一对第二侧面330(图中只显示出一个)，所述第一侧面320和第二侧面330相邻；以及一对栅极区，位于所述衬底120上并且分别与所述鳍片的第一侧面320相邻接，其中，所述鳍片包括：一对沟道区290，位于所述鳍片的中间位置并且与鳍片的第一侧面320相邻接，源/漏区280，与所述沟道区290和鳍片的第二侧面320相接，以及晕圈超陡倒退阱区260，其被所述沟道区290和源/漏区280所环绕。其中，所述栅极区包括栅极介质层180和栅极电极层300，所述栅极介质层180接于所述鳍片的第一侧面320，所述栅极电极层300与所述鳍片被所述栅极介质层180电学隔离。

在本发明的半导体器件中，沟道区位于鳍片中，整个沟道区都能受到栅极的控制，能够有效抑制短沟道效应，具备FinFET结构的优点。

而且，本发明的半导体器件中具有晕圈超陡倒退阱区，可以增强杂质的掺杂浓度，并且杂质的浓度是可控的，可以减小短沟道效应，改善半导体器件的性能。

同时，本发明的半导体器件的源/漏区全部由半导体材料例如硅(Si)构成，并且可以允许源/漏区的厚度较大，从而可以减小寄生电阻。同时，本发明的半导体器件的寄生电阻的减小不需要以增加源/漏区与栅极区的耦合面积为牺牲，也就是说，本发明的半导体器件的寄生电容也较小。

尽管以上实施例中以图10所示的半导体器件为例来进行说明，但是本领域技术人员应当认识到，可以根据对本发明的半导体器件进行各种常规的操作，申请人意图包含任何现在已经存在的结构和将来可能开发的实现相同功能的结构。

在以上的描述中，对于一些常规操作的技术细节并没有作出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。

以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。本发明的范围由所附权利要求书及其等价物限定。在不脱离本发明范围的前提下，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围内。

Claims (25)

1.一种半导体器件，包括：

衬底；

鳍片，位于所述衬底上，所述鳍片具有相对分布的一对第一侧面和一对第二侧面，所述第一侧面和第二侧面相邻；以及

一对栅极区，位于所述衬底上并且分别与所述鳍片的第一侧面相邻接，所述栅极区包括栅极介质层和栅极电极层，所述栅极介质层接于所述鳍片的第一侧面，所述栅极电极层与所述鳍片被所述栅极介质层电学隔离；

其中，所述鳍片包括：

一对沟道区，位于所述鳍片中并且与所述栅极区相邻地分布，

源/漏区，与所述沟道区和鳍片的第二侧面相接，以及

一对晕圈超陡倒退阱区，其被所述沟道区和源/漏区所环绕。

2.如权利要求1所述的半导体器件，其中，所述衬底包括第一半导体层。

3.如权利要求2所述的半导体器件，其中，所述第一半导体层为IV族半导体或III族-V族化合物半导体。

4.如权利要求1所述的半导体器件，所述源/漏区中还包括凹槽，所述凹槽中填充有第三半导体层。

5.如权利要求4所述的半导体器件，所述第三半导体层包括应力材料、单晶硅、多晶硅、非晶硅或它们的组合。

6.如权利要求4所述的半导体器件，所述凹槽底部保留一定厚度的第一半导体层。

7.如权利要求5所述半导体器件，当所述半导体器件是n-MOSFET时，所述应力材料包括拉应力材料；当所述半导体器件是p-MOSFET时，所述应力材料包括压应力材料。

8.如权利要求7所述的半导体器件，其中，所述压应力材料为Si_1-xGe_x，x为Ge的原子百分比，并且0.1≤x≤0.7，所述拉应力材料为Si:C。

9.如权利要求5所述的半导体器件，其中，当所述半导体器件是n-MOSFET时，所述单晶硅、多晶硅或非晶硅中包括原位掺杂的n-型掺杂剂；当所述半导体器件是p-MOSFET时，所述单晶硅、多晶硅或非晶硅中包括原位掺杂的p-型掺杂剂。

10.如权利要求5所述的半导体器件，所述鳍片还包括延伸区，所述延伸区位于鳍片中所述凹槽的两侧，并与鳍片的第一侧面相接。

11.如权利要求1所述的半导体器件，其中，所述晕圈超陡倒退阱区包括两个相互分离或相互交叠的晕圈。

12.如权利要求1所述的半导体器件，当所述半导体器件是n-MOSFET时，所述晕圈超陡倒退阱区包括p-型掺杂剂；当所述半导体器件是p-MOSFET时，所述晕圈超陡倒退阱区包括n-型掺杂剂。

13.如权利要求9或12所述的半导体器件，其中，所述n-掺杂剂包括砷、磷或其组合；所述p-掺杂剂包括硼、铟或其组合。

14.如权利要求12所述的半导体器件，所述晕圈超陡倒退掺杂阱区的掺杂浓度为1×10¹⁸-3×10¹⁹/cm³。

15.如权利要求9所述的半导体器件，其中，所述源/漏区中原位掺杂的掺杂浓度可为1x10¹⁹-1x10²¹/cm³。

16.一种制作半导体器件的方法，包括：

提供衬底；

形成鳍片，所述鳍片位于所述衬底上并且具有相对分布的一对第一侧面和一对第二侧面，所述第一侧面和第二侧面相邻；

形成一对栅极区，所述栅极区位于所述衬底上并且分别与所述鳍片的第一侧面相邻接；

形成凹槽，所述凹槽位于所述鳍片中分列于栅极区的两侧并且与鳍片的第二侧面相接；

通过从凹槽向鳍片的中间部分进行倾角离子注入，形成一对晕圈超陡倒退阱区，所述一对晕圈超陡倒退阱位于鳍片的中间部分并且与所述栅极区的位置相应；

在位于所述栅极两侧剩余的鳍片结构上形成源/漏区，所述源/漏区位于所述鳍片中并与鳍片的第二侧面相接。

17.如权利要求16所述的方法，所述衬底包括第一半导体层。

18.如权利要求16所述的方法，其中，所述形成鳍片的步骤包括：

在所述衬底上形成刻蚀阻挡层、第二半导体层和保护帽层，

将所述第二半导体层和保护帽层构图，并刻蚀为与将要形成的鳍片相对应的图案，

形成环绕第二半导体层和保护帽层的侧墙，

对刻蚀阻挡层和第一半导体层进行刻蚀，形成鳍片。

19.如权利要求16所述的方法，所述形成栅极区的步骤包括：

在形成有鳍片和保护帽层的衬底上依次形成栅极介质层和栅极电极层，

将所述栅极介质层和栅极电极层构图和刻蚀。

20.如权利要求17所述的方法，其中，在形成凹槽时，在凹槽的底部保留一定厚度的第一半导体材料。

21.如权利要求20所述的方法，还包括从所述凹槽向其两侧与鳍片的第一侧面之间的位置进行倾角离子注入，形成延伸区。

22.如权利要求21所述的方法，其中，在形成延伸区之后进行退火。

23.如权利要求20所述的方法，其中，在形成晕圈超陡倒退掺杂阱区之后进行退火。

24.如权利要求16所述的方法，通过在不高于500℃的温度下淀积所述第三半导体层，并且进行回蚀，来形成源/漏区。

25.如权利要求24所述的方法，还包括在淀积过程中进行原位掺杂。

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