CN105633082A

CN105633082A - 半导体器件及其制造方法

Info

Publication number: CN105633082A
Application number: CN201510064069.5A
Authority: CN
Inventors: 钟健; 朱慧珑; 张严波
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2015-02-06
Filing date: 2015-02-06
Publication date: 2016-06-01

Abstract

提供了一种半导体器件及其制造方法。一示例器件可以包括：在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱；以及自对准于栅堆叠下方、嵌于超陡后退阱中的补偿区，该补偿区的导电类型与超陡后退阱的导电类型相反。

Description

半导体器件及其制造方法

技术领域

本公开涉及半导体领域，更具体地，涉及一种具有自对准超陡后退阱(SSRW)的半导体器件及其制造方法。

背景技术

集成电路技术的重要发展趋势之一是缩微化，以提高集成度和降低制造成本，并满足器件性能和功耗等方面的应用要求。然而随着金属氧化物半导体场效应晶体管(MOSFET)栅长持续减小会产生短沟道效应。利用超陡后退阱(SSRW)，可以减小耗尽层的厚度，从而抑制短沟道效应。

SSRW通常形成于栅极和源/漏极形成之前，除了沟道区以外，所述SSRW掺杂还存在于源极区和漏极区。这将导致MOSFET器件中的带-带隧穿漏电流和源/漏结电容增加。器件制造工艺中引入的较大热预算也使得难以获得更陡峭的SSRW和更薄的耗尽层。这些都限制了利用SSRW抑制短沟道效应及对器件性能的提升。

常规晕注入器件具有较高的沟道表面载流子浓度。在多晶硅栅堆叠半导体器件中，随着栅长的减小，为保持适当的阈值电压，晕注入器件难以通过继续增加晕注入剂量获得更好的短沟道效应控制，包括漏感应势垒降低效应(DIBL)控制。器件缩微和抑制短沟道效应的同时需要灵活调节器件的阈值电压。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法，其中可以提供自对准的超陡后退阱(SSRW)。

根据本公开的一个方面，提供了一种半导体器件，包括：在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱；以及自对准于栅堆叠下方、嵌于超陡后退阱中的补偿区，该补偿区的导电类型与超陡后退阱的导电类型相反。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导体层；在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模，进行针对源/漏的第一离子注入；去除牺牲栅堆叠中至少牺牲栅导体层，以在侧墙内侧留下开口；经开口向衬底中进行第二离子注入，以形成自对准于栅堆叠下方的第一掺杂区；在开口的侧壁上形成一材料层，并经侧壁上形成有材料层的开口进行与第二离子注入类型相反的第三离子注入，以形成自对准于栅堆叠下方的第二掺杂区；以及进行退火，形成源/漏区、超陡后退阱以及嵌于超陡后退阱中的补偿区。

根据本公开的实施例，可以形成自对准于栅堆叠的SSRW，并可在其中形成自对准的补偿区。自对准的SSRW可以避免在源/漏区不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/漏结电容。通过补偿区，可以控制V_troll-off以及减小长沟道器件的阈值电压。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-12是示意性示出了制造根据本公开实施例的半导体器件的流程的截面图，其中图9′示出了图9所示操作的替代实施方式；

图13是示意性示出了根据本公开实施例的半导体器件的截面图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

如图13所示，根据该实施例的半导体器件可以包括衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。

在衬底1000中，可以形成有浅沟槽隔离(STI)1002，在STI1002之间限定了有源区。在该实施例中，示出了三个STI1002以及它们之间的两个有源区。但是，本公开不限于此，可以形成更多或更少的STI/有源区。

在该实施例中，这两个有源区可以分别用于n型器件和p型器件。例如，左侧的有源区可以用于n型器件，右侧的有源区可以用于p型器件。图13中分别示出了这两种器件。

每一器件可以包括形成于衬底1000上的栅堆叠。具体地，n型器件的栅堆叠可以包括设于衬底1000上的栅介质层1004和设于栅介质层1004上的栅导体层1036n′，p型器件的栅堆叠可以包括栅介质层1004和栅导体层1036p′。例如，栅介质层1004可以包括氮氧化物(例如，氮氧化硅)层，厚度为约0.5-2nm。在该示例中，将栅介质层1004示出为衬底1000的表面上的连续层，但是本公开不限于此。例如，栅介质层1004可以局限于各自的栅堆叠处。栅导体层1036n′可以包括多晶硅，且可以被n型掺杂，厚度为约20-200nm；栅导体层1036p′可以包括多晶硅，且可以被p型掺杂，厚度为约20-200nm。

尽管在此例示了氮氧化物/多晶硅的栅堆叠，但是本公开不限于此。例如，可以使用高K/金属栅的栅堆叠配置。

在栅堆叠的侧壁上，可以形成有侧墙。在图13所示的示例中，侧墙形成为双层结构，包括第一侧墙1008和第二侧墙1012。例如，第一侧墙1008可以包括氮化物(例如，氮化硅)，厚度为约5-30nm；第二侧墙1012可以包括氮化物，厚度为约20-50nm。

当然，侧墙也不限于双层结构，还可以包括其他结构，例如单层侧墙或三层侧墙等。各层侧墙的材料可以相同，也可以不同。

每一器件还可以包括在衬底1000中形成的相对于栅堆叠处于相对两侧的源区和漏区。例如，n型器件可以包括通过对衬底1000进行n型掺杂而获得的源区和漏区1026n，p型器件可以包括通过对衬底1000进行p型掺杂而获得的源区和漏区1026p。在衬底1000中源区和漏区之间可以存在导电沟道(未示出)，且可以通过栅堆叠对导电沟道进行控制。

每一器件还可以包括在衬底1000中源区和漏区之间形成的超陡后退阱(SSRW)。例如，n型器件可以包括对衬底1000进行p型掺杂而获得的SSRW1022n′，p型器件可以包括对衬底1000进行n型掺杂而获得的SSRW1022p′。这种SSRW可以自对准于栅堆叠下方，且处于沟道下方。具体地，SSRW的边缘可以与源/漏区(具体地，如下所述的源/漏延伸区)的边缘大致对准。

在SSRW中，可以形成有自对准于栅堆叠下方的嵌入补偿区(图13中未示出，可以参见图12中的1034n和1034p)。补偿区可以具有与SSRW相反的导电类型。由于补偿区与SSRW均自对准于栅堆叠下方，因此它们可以基本上中心重合。

以下，将参考图1-12，描述上述半导体器件的一种示例制造方法。在以下描述中，对于各层、区域、结构的材料等不再详细说明，可以参照以上结合图13的描述。

如图1所示，提供衬底1000，如硅晶片。在衬底1000上，例如可以通过在衬底中刻蚀沟槽且然后填充氧化物，形成STI1002。

然后，如图2所示，可以通过例如热氧化或淀积等工艺，在衬底1000的表面上形成氮氧化物层1004，该氮氧化物层1004随后可以用作栅介质层。在氮氧化物层1004上，可以通过例如淀积，形成厚度为约100-200nm的多晶硅层。然后，可以通过例如光刻，将淀积的多晶硅层构图如反应离子刻蚀(RIE)为牺牲栅导体层。在图2的示例中，示出了位于由STI1002限定的有源区上方的牺牲栅导体层1006n和1006p。例如，这种牺牲栅导体层可以呈现大致条状(在俯视图中)。构图后栅导体层的宽度(图中水平方向的维度)可以为约20-500nm。

根据另一实施例，也可以构图后的栅导体层为掩模，对氮氧化物层1004进行构图，从而使得由构图后的氮氧化物层1004构成的栅介质层仅位于栅导体层下方。

在栅堆叠的侧壁(在该示例中，在栅导体的侧壁)上，可以形成第一侧墙1008。例如，可以在形成有栅堆叠的衬底上大致共形地淀积一氮化物层，然后对淀积的氮化物层进行各向异性刻蚀如RIE，来形成第一侧墙1008。第一侧墙1008的厚度可以为约5-30nm。

另外，还可以通过例如离子注入，在针对n型器件的有源区(图中左侧有源区)中形成p型阱(未示出)，在针对p型器件的有源区(图中右侧有源区)中形成n型阱。

接下来，如图3所示，可以分别针对p型器件和n型器件进行延伸区注入。具体地，如图中的实线箭头所示，对于n型器件区域(图中左侧区域)，可以注入n型杂质如As或P，注入能量为约0.5-10keV，剂量为约1E14-2E15cm^-2；如图中的虚线箭头所示，对于p型器件区域(图中右侧区域)，可以注入p型杂质如BF₂、B或In，注入能量为约0.5-10keV，剂量为约1E14-2E15cm^-2。在对n型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽p型器件区域；在对p型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽n型器件区域。于是，可以在衬底中形成n型器件的延伸注入区1010n和p型器件的延伸注入区1010p。由于在注入时以栅堆叠和第一侧墙为掩模，从而延伸注入区的边缘可以大致对准于第一侧墙1008的边缘，且可能有一定的扩散。

随后，如图4所示，可以在第一侧墙1008外侧形成第二侧墙1012。例如，可以在形成有栅堆叠和第一侧墙的衬底上大致共形地淀积一氮化物层，然后对淀积的氮化物层进行各向异性刻蚀如RIE，来形成第二侧墙1012。第二侧墙1012的厚度可以为约20-50nm。

然后，可以分别针对p型器件和n型器件进行源/漏区注入。具体地，如图中的实线箭头所示，对于n型器件区域(图中左侧区域)，可以注入n型杂质如As或P，注入能量为约5-40keV，剂量为约1E15-3E15cm^-2；如图中的虚线箭头所示，对于p型器件区域(图中右侧区域)，可以注入p型杂质如BF₂、B或In，注入能量为约5-40keV，剂量为约1E15-3E15cm^-2。在对n型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽p型器件区域；在对p型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽n型器件区域。于是，可以在衬底中形成n型器件的源/漏注入区1014n和p型器件的源/漏注入区1014p。由于在注入时以栅堆叠和第一侧墙为掩模，从而源/漏注入区的边缘可以大致对准于第二侧墙1012的边缘，且可能有一定的扩散。

接下来，如图5所示，可以淀积厚度为约5-100nm的氮化物层1014，然后淀积氧化物层1016。可以进行平坦化处理如化学机械抛光(CMP)，CMP可以停止于牺牲栅导体层1006n/1006p。于是，露出了牺牲栅导体层1006n/1006p。在CMP过程中，氮化物层1014可以用于实时厚度监测。或者，CMP也可以停止于氮化物层1014，并进一步回蚀氮化物层1014，以露出牺牲栅导体层1006n/1006p。露出的牺牲栅导体层1006n/1006p可以通过例如湿法刻蚀(例如，利用TMAH溶液)，被选择性去除，从而在侧墙内侧留下栅槽1018n和1018p，如图6所示。

之后，可以经由栅槽1018n和1018p进行离子注入，在衬底1000中形成自对准的SSRW。

具体地，如图7所示，可以通过掩模层1020-1(例如，光刻胶)遮蔽p型器件区域，然后进行离子注入。在此，对于n型器件，可以注入p型杂质如BF₂、B、In或其组合，注入能量为约50-100keV，剂量为约0.5E12-2E13cm^-2。注入可以沿大致垂直于衬底表面的方向进行。于是，在衬底1000中，形成自对准于栅槽1018n的注入阱区1022n。该注入阱区1022n随后可以形成针对n型器件的超陡后退阱(SSRW)。之后，可以去除掩模层1020-1。

同样，如图8所示，可以通过掩模层1020-2(例如，光刻胶)遮蔽n型器件区域，然后进行离子注入。在此，对于p型器件，可以注入n型杂质如As、Sb、P或其组合，注入能量为约50-100keV，剂量为约0.5E12-3E13cm^-2。注入可以沿大致垂直于衬底表面的方向进行。于是，在衬底1000中，形成自对准于栅槽1018p的注入阱区1022p。该注入阱区1022p随后可以形成针对p型器件的SSRW。之后，可以去除掩模层1020-2。

在此需要指出的是，尽管在该示例中先对n型器件区域进行注入然后再对p型器件区域进行注入，但是本公开不限于此。它们的顺序可以交换。

然后，如图9所示，可以(至少)在开口1018n和1018p的内壁上形成一材料层，以减小开口的宽度。在图9所示的示例中，在图8所示的结构上例如通过淀积，形成了一连续延伸的材料层1024。该材料层例如可以与随后将要形成的栅导体的材料(例如，多晶硅)相同，厚度为约5-20nm。于是，得到开口宽度变小的栅槽1026n和1026p。

或者，如图9′所示，可以在开口1018n和1018p的内壁上形成侧墙(spacer)形式的材料层1030。例如，该侧墙形式的材料层1030可以包括氮化物(例如，氮化硅)、多晶硅、非晶硅或金属等，厚度为约5-20nm。另外，在形成材料层1030之前，可以先形成可以在形成侧墙形式的材料层1030时用作停止层的刻蚀停止层1028。例如，该刻蚀停止层1028可以包括氧化物，厚度为约几个纳米。当然，如果材料层1030与下方的层之间具有足够的刻蚀选择性，则可以省略这种停止层。

之后，可以经由开口宽度被减小的栅槽1026n和1026p进行离子注入。该离子注入的导电类型可以与相应的阱区1022n/1022p的导电类型相反，从而可以形成嵌于SSRW中的补偿注入区。这种补偿注入区例如可以用于控制V_troll-off以及减小长沟道器件的阈值电压。

具体地，如图10所示，可以通过掩模层1032-1(例如，光刻胶)遮蔽p型器件区域，然后进行离子注入。在此，对于n型器件，可以注入n型杂质如As、Sb、P或其组合，注入能量为约50-100keV，剂量为约0.5E12-2E13cm^-2。注入可以沿大致垂直于衬底表面的方向进行。于是，在衬底1000中，形成自对准于栅槽1026n的注入阱区1034n。之后，可以去除掩模层1032-1。

同样，如图11所示，可以通过掩模层1032-2(例如，光刻胶)遮蔽n型器件区域，然后进行离子注入。在此，对于p型器件，可以注入p型杂质如BF₂、B、In或其组合，注入能量为约50-100keV，剂量为约0.5E12-3E13cm^-2。注入可以沿大致垂直于衬底表面的方向进行。于是，在衬底1000中，形成自对准于栅槽1026p的注入阱区1034p。之后，可以去除掩模层1032-2。

在注入的过程中，例如可以通过调整注入的能量和/或剂量，来调整V_troll-off以及器件的阈值电压。

接着，如图12所示，可以在栅槽1026n和1026p中填充多晶硅1036n和1036p。这例如可以如下进行。具体地，可以淀积一层多晶硅，然后对其进行平坦化如CMP，CMP可以停止于例如侧墙(氮化物)。在材料层1024包括多晶硅的情况下，材料层1024可以与填充的多晶硅1036n/1036p彼此成一体，以下不再区别示出。图9’中内侧墙1030及材料层1028在不包括多晶硅的情况下可以采用湿法刻蚀选择性地去除，然后再填充多晶硅1036n和1036p。

对于n型器件，可以向多晶硅1036n中注入n型杂质，如As、P或其组合，得到栅导体1036n′；对于p型器件，可以向多晶硅1036p中注入p型杂质，如BF₂、B或其组合，得到栅导体1036p′。在对n型器件进行注入时，可以利用掩模层遮蔽p型器件区域；而在对p型器件进行注入时，可以利用掩模层遮蔽n型器件区域。

在本公开的实施例中，在材料层1024包括多晶硅/非晶硅且栅导体包括多晶硅的情况下，可以无需去除材料层1024。

在此需要指出的是，尽管在上述实施例中，保留了氮氧化物的栅介质层，而仅将牺牲栅导体层替换为最终的真正栅导体层，但是本公开不限于此。例如，也可以对栅介质层进行替换。

随后，可以进行退火工艺，以激活注入的离子。延伸注入区1010n和源/漏注入区1014n经激活后可以形成n型器件的源区和漏区1026n；延伸注入区1010p和源/漏注入区1014p经激活后可以形成p型器件的源区和漏区1026p。另外，注入阱区1022n经激活后可以形成n型器件的SSRW1022n′；注入阱区1022p经激活后可以形成p型器件的SSRW1022p′。反向注入区1034n和1034p经激活后可以形成SSRW中的补偿区(在图13中没有示出该补偿注入区)。该补偿注入区自对准地嵌入于SSRW中，且可以与SSRW基本上中心重合。

这样，就得到了如图13所示的半导体器件。

在该半导体器件中，由于经由栅槽进行诸如以形成SSRW，因此所形成的SSRW可以自对准于栅堆叠，从而SSRW的边缘可以与延伸区的边缘大致对准。自对准的SSRW可以避免在源/漏区(包括延伸区)不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/漏结电容。而且，在SSRW中，还可以形成自对准的补偿注入区。可以通过补偿注入区，控制V_troll-off以及减小长沟道器件的阈值电压。例如，在补偿注入区所在的位置，由于补偿注入区的相反导电类型，SSRW和补偿注入区共同作用，从而呈现出比SSRW的其他部分低的掺杂浓度，或者甚至呈现出反转的导电类型。

在此需要指出的是，尽管在以上描述中针对CMOS工艺(即，既形成n型器件又形成p型器件)，但是本公开不限于此。例如，可以仅形成n型器件或p型器件。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims

1.一种半导体器件，包括：

在衬底上形成的栅堆叠；

在衬底中相对于栅堆叠处于相对侧的源区和漏区；

自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱；以及

自对准于栅堆叠下方、嵌于超陡后退阱中的补偿区，该补偿区的导电类型与超陡后退阱的导电类型相反。

2.根据权利要求1所述的半导体器件，还包括位于衬底上栅堆叠的侧壁上的侧墙。

3.根据权利要求2所述的半导体器件，其中，所述侧墙是双层结构。

4.根据权利要求1所述的半导体器件，其中，所述栅堆叠包括设置于衬底上的氮氧化物栅介质层以及设置于栅介质层上的多晶硅栅导体层。

5.根据权利要求1所述的半导体器件，其中，所述源区和漏区分别包括延伸区，且所述超陡后退阱的边缘与所述延伸区的边缘大致对准。

6.一种制造半导体器件的方法，包括：

在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导体层；

在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模，进行针对源/漏的第一离子注入；

去除牺牲栅堆叠中至少牺牲栅导体层，以在侧墙内侧留下开口；

经开口向衬底中进行第二离子注入，以形成自对准于栅堆叠下方的第一掺杂区；

在开口的侧壁上形成一材料层，并经侧壁上形成有材料层的开口进行与第二离子注入类型相反的第三离子注入，以形成自对准于栅堆叠下方的第二掺杂区；以及

进行退火，形成源/漏区、超陡后退阱以及嵌于超陡后退阱中的补偿区。

7.根据权利要求6所述的方法，其中，形成材料层包括：在衬底上形成一连续延伸的材料层。

8.根据权利要求6所述的方法，其中，形成材料层包括：在开口的侧壁上形成侧墙形式的材料层。

9.根据权利要求6所述的方法，其中，形成侧墙和进行针对源/漏的第一离子注入包括：

在牺牲栅堆叠的侧壁上形成第一侧墙；

以牺牲栅堆叠和第一侧墙为掩模，进行延伸区注入；

在第一侧墙的侧壁上形成第二侧墙；

以牺牲栅堆叠以及第一和第二侧墙为掩模，进行源/漏区注入。

10.根据权利要求6所述的方法，其中，栅介质层包括氮氧化物，该方法还包括：

在开口内形成多晶硅作为栅导体层。

11.根据权利要求10所述的方法，还包括：通过离子注入，对多晶硅进行掺杂。

12.根据权利要求7所述的方法，其中，所述材料层包括多晶硅或非晶硅。