CN102842603B - Mosfet及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 92
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229940090044 injection Drugs 0.000 claims description 109
- 238000002347 injection Methods 0.000 claims description 109
- 239000007924 injection Substances 0.000 claims description 109
- 239000002019 doping agent Substances 0.000 claims description 67
- 238000005468 ion implantation Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 25
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 claims description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052787 antimony Inorganic materials 0.000 claims description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 2
- 238000002513 implantation Methods 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000007943 implant Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 98
- 235000012431 wafers Nutrition 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 239000000463 material Substances 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 241000486679 Antitype Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Spectroscopy & Molecular Physics (AREA)
- Ceramic Engineering (AREA)
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Abstract
本申请公开了一种MOSFET及其制造方法，其中所述MOSFET包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区位于所述半导体层中且位于所述栅堆叠两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括位于所述半导体衬底中的背栅，并且其中，所述背栅包括第一至第三补偿注入区，第一补偿注入区位于源区和漏区下方；第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接。该MOSFET可以通过改变背栅中的掺杂类型而实现对阈值电压的调节，并且还可以减小与背栅相关的寄生电容和接触电阻。
Description
技术领域
本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。
沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。
Yan等人在″Scaling the Si MOSFET：From bulk to SOI to bulk″，IEEETrans.Elect.Dev.，Vol.39，p.1704，1992年7月中提出，在SOI MOSFET中，通过在绝缘埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。
然而，上述具有接地的背栅的SOI MOSFET仍然不能够满足器件在不断减小的沟道长度的情形下对阈值电压的要求。
因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈值电压，而且不会劣化器件的性能。
发明内容
本发明的目的是提供一种利用背栅调节阈值电压的MOSFET。
根据本发明的一方面，提供一种MOSFET，包括，SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区位于所述半导体层中且位于所述栅堆叠两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括位于所述半导体衬底中的背栅，并且其中，所述背栅包括第一至第三补偿注入区，第一补偿注入区位于源区和漏区下方；第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接。
根据本发明的另一方面，提供一种制造MOSFET的方法，包括
提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；
在所述半导体层上形成假栅；
利用第一导电类型的掺杂剂执行用于提供背栅的离子注入，所述背栅位于所述半导体衬底中；
执行用于提供源区和漏区的离子注入，所述源区和漏区位于所述半导体层中；
利用第二导电类型的掺杂剂执行第一补偿注入，在背栅中形成第一补偿注入区，第一补偿注入区位于源区和漏区下方，所述第一导电类型与所述第二导电类型相反；
利用第一导电类型的掺杂剂执行第二补偿注入，在背栅中形成第二补偿注入区，第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；
去除所述假栅以形成栅极开口；
经所述栅极开口，利用第二导电类型的掺杂剂执行第三补偿注入，在背栅中形成第三补偿注入区，第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接；
在所述栅极开口中形成栅叠层。
本发明采用在沟道区下方掺杂的背栅，并优选不对沟道区进行掺杂，因此避免了沟道区与源区和漏区之间pn结的产生，从而减小了器件的漏电流。
本发明可以根据沟道长度的不同对阈值电压进行调节。例如，随着器件沟道长度的减小，很可能导致阈值电压减小，通过背栅中的离子掺杂，使得背栅的掺杂剂类型与SOI MOSFET的导电类型相同，就能够增大器件的阈值电压；相反，如果阈值电压过大，也可以通过背栅中的离子掺杂，使得背栅的掺杂剂类型与SOI MOSFET的导电类型相同，就能够减小器件的阈值电压。
本发明在背栅中形成了第一至第三补偿注入区，从而引入了不均匀的掺杂分布。绝缘埋层作为背栅的栅介质层。在向背栅施加偏置电压时，背栅区向源区和漏区和沟道区施加不均匀分布的偏置电场，以控制MOSFET的电学特性，从而抑制了MOSFET中的短沟道效应，并且还可以减小与背栅相关的寄生电容和接触电阻。
附图说明
图1至11示意性地示出了根据本发明的MOSFET的制造方法的各个阶段的截面图，其中在图5-9中还示出了背栅的掺杂分布曲线。
图12示意性地示出了根据本发明的MOSFET的透视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的优选实施例，执行图1至11所示的根据本发明的MOSFET的制造方法的以下步骤。
参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、绝缘埋层12和半导体层13。半导体层13的厚度例如约为5nm-20nm，如10nm、15nm，并且，绝缘埋层12的厚度例如约为5nm-30nm，如10nm、15nm、20nm或25nm。其中所述绝缘埋层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。
半导体衬底11可被用于提供MOSFET的背栅。半导体衬底11材料可为体硅、或SiGe、Ge等IV族半导体材料、或III族-V族化合物半导体(如，砷化镓)材料。半导体层13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成，本实施例中，半导体层13可为单晶Si或SiGe。半导体层13将用于提供MOSFET的源区和漏区以及沟道区。
形成SOI晶片的工艺是已知的。例如，可以使用SmartCutTM(称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的绝缘埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。
然后，执行图案化操作，以在半导体层13中形成沟槽，并在其中填充绝缘材料，从而形成隔离区(STI)14，以限定MOSFET的有源区，如图2所示。
该图案化操作可以包括以下步骤：通过包含曝光和显影的光刻工艺，在半导体层13上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除半导体层13的暴露部分，该蚀刻步骤停止在绝缘埋层12的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
然后，在半导体层13上形成假栅叠层，如图3所示。该假栅叠层可包括厚度约为1nm-4nm的栅介质层15和厚度约为30nm-100nm的假栅16(在替代的实施例中，也可以不包括栅介质层15)。用于形成假栅叠层的沉积工艺和图案化工艺是已知的，其中，假栅16通常图案化为条状。
栅介质层15可以由氧化物、氧氮化物、高K材料(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合)或其组合组成。假栅16可以由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成(在替代的实施例中，也可以包括氧化硅、氮氧化硅或氮化硅等绝缘材料)。
沟道区包括半导体层13的位于假栅叠层下方的一部分(未示出)，优选为不掺杂，或者是自掺杂的，或者在先前独立的离子注入步骤中进行掺杂。
然后，以假栅16作为硬掩模，穿过位于假栅16两侧的栅介质层15、半导体层13和绝缘埋层12，向半导体衬底11中进行用于提供背栅17的离子注入，如图4所示。由于栅介质层15、半导体层13和绝缘埋层12的总厚度仅为约10nm-50nm，因此，注入的离子可以容易地穿过这些层而进入半导体衬底11中。可以通过调节离子注入的能量和剂量，以控制注入的深度，使得注入离子主要分布在半导体衬底11中。
获得的离子注入区可以分布在半导体衬底11的上部，以与绝缘埋层12相接，也可以与上层的绝缘埋层12相距一定距离，而不直接邻接(未示出)。
由于假栅16的阻挡，使得注入离子的分布受到离子注入的角度的影响。如果在用于形成背栅的离子注入中，按照与SOI晶片的主表面垂直的方向注入离子，可使得在所述假栅16下方的所述半导体衬底11中的掺杂浓度小于所述半导体衬底11中的其他部分的掺杂浓度(参见图4)。如果在用于形成背栅的离子注入中，按照与SOI晶片的主表面倾斜的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度大于所述半导体衬底中的其他部分的掺杂浓度(未示出)。
在离子注入步骤中注入的掺杂剂类型取决于MOSFET的类型以及阈值电压的目标值。如果希望降低器件的阈值电压，对于P型MOSFET，可以采用P型掺杂剂，例如硼(B或BF2)、铟(In)或其组合；对于N型MOSFET，可以则采用N型掺杂剂，例如砷(As)、磷(P)或其组合。如果希望提高器件的阈值电压，则对于P型MOSFET，可以采用N型掺杂剂，例如砷(As)、磷(P)或其组合；对于N型MOSFET，可以采用P型掺杂剂，例如硼(B或BF2)、铟(In)或其组合。
掺杂剂的注入剂量可以根据工艺现状和产品要求来选择，例如可以为1x1013/cm2至1x1018/cm2。此时，位于所述沟道区下方以外的所述背栅中的掺杂浓度为1x1017/cm3至1x1021/cm3。位于所述沟道区下方的所述背栅中的掺杂浓度为1x1015/cm3至1x1018/cm3。
在以下的示例中将描述N型MOSFET，并且利用补偿注入区调节沟道区，以提高器件的阈值电压。因此，在用于形成背栅的离子注入采用P型掺杂剂，以形成与N型的源区和漏区导电类型相反的背栅区。
在图5至9所示的随后步骤中，将进一步示出按照该示例的背栅17的掺杂分布的变化。
如图5所示，进行短时间的离子注入退火(即“尖峰”退火)，例如激光、电子束或红外辐照等，以修复晶格损伤并激活注入的掺杂剂。离子注入退火使得注入的掺杂剂再一次扩散，形成向假栅16下方的横向延伸的掺杂分布。
由于掺杂剂的横向扩散，背栅17在沟道下方的掺杂浓度朝着沟道的中心逐渐减小，在沟道的中心达到一个最小值(参见图5，其中示出了背栅17中的掺杂分布曲线)。
然而，过高温度和/或过长时间的离子注入退火是不可取的，因为这可能完全消除上述的不均匀掺杂分布，从而在沟道区下方的各处获得相同的掺杂浓度。
然后，可以进行标准的CMOS工艺，在假栅16两侧形成侧墙18，并采用N型掺杂剂进行源/漏注入(参见图6)，在半导体层13中形成该N型MOSFET的N型源区和漏区(未示出)。在源/漏注入中，假栅16和侧墙18一起作为硬掩模，并且控制注入的深度，使得注入离子主要分布在半导体层13中，从而基本上未改变背栅17的掺杂分布(参见图6中所示的背栅的掺杂分布曲线)。
然后，仍然以假栅16和侧墙18一起作为掩模，采用N型掺杂剂对背栅17进行第一补偿注入(参见图7)。控制第一补偿注入的深度，使得注入深度与图4所示的用于提供背栅17的离子注入的深度大致相同。
第一补偿注入采用的N型掺杂剂的导电类型与图4所示的用于形成背栅的离子注入采用的P型掺杂剂的导电类型相反，从而在背栅17的位于沟道区两侧的一部分区域中减小了P型掺杂剂的有效掺杂浓度(参见图7中所示的背栅的掺杂分布曲线)。在第一补偿注入中，掺杂剂的注入剂量例如约为1x1017-1x1019每立方厘米。
由于在图6所示的源/漏注入和图7所示的第一补偿注入中采用相同的硬掩模(即假栅16和侧墙18)，因此，背栅17的P型掺杂剂的有效掺杂浓度减小的区域位于源区和漏区下方。在本申请中，将背栅17中由于第一补偿注入而导致的P型掺杂剂的有效掺杂浓度减小的区域称为第一补偿注入区。
由于在第一补偿注入区中P型掺杂剂的有效掺杂浓度减小，因此在背栅17中形成的耗尽层的厚度将增大，这使得源区和漏区和背栅17之间的寄生电容减小，进而可以提高MOSFET的工作频率。
然后，通过包含曝光和显影的光刻工艺，在半导体层结构上形成含有图案的光抗蚀剂掩模19。该光抗蚀剂掩模19暴露出沿着远离沟道区的方向位于源区和漏区外侧的用于形成背栅接触开口的区域。在该示例中，用于形成背栅接触开口的区域位于浅沟槽隔离14中。
采用光抗蚀剂掩模19，采用P型掺杂剂对背栅17进行第二补偿注入(参见图8)。控制第二补偿注入的深度，使得注入深度与图4所示的用于提供背栅17的离子注入的深度大致相同。
第二补偿注入采用的P型掺杂剂的导电类型与图4所示的用于形成背栅的离子注入采用的P型掺杂剂的导电类型相同，从而在背栅17的位于浅沟槽隔离14下方的一部分区域中增加了P型掺杂剂的有效掺杂浓度(参见图8中所示的背栅的掺杂分布曲线)。在本申请中，将背栅17中由于第二补偿注入而导致的P型掺杂剂的有效掺杂浓度增加的区域称为第二补偿注入区。
第二补偿注入区占据了第一补偿注入区的沿着远离沟道区的方向位于源区和漏区外侧的一部分，而且实际上第二补偿注入区和第一补偿注入区之间形成了连续变化的掺杂分布，而没有形成明显的界面。
由于在第二补偿注入区中P型掺杂剂的有效掺杂浓度增加，因此在形成背栅接触时可以减小背栅的接触电阻，进而可以在MOSFET工作时使得施加的偏压主要作用在沟道区上，从而有利地抑制了短沟道效应。
然后，通过在溶剂中溶解或灰化去除光抗蚀剂掩模19。在半导体结构上形成层间介质层20，并通过化学机械平面化(CMP)去除一部分层间介质层20。该平面化处理停止在假栅16的顶部并获得了半导体结构的平整表面。
然后，以层间介质层20和栅介质层15作为掩模，采用湿法蚀刻或干法蚀刻，选择性地去除假栅16，并暴露出位于假栅16下方的栅介质层15，从而形成栅极开口。在后续的离子注入过程中，栅介质层15将作为离子注入的保护层，可以减少离子注入操作对半导体衬底11表面的损伤。在替代的实施例中，也可以一并去除栅介质层15，以暴露下方的半导体衬底11。
接着，在半导体结构的整个表面上形成辅助掩模层，所述辅助掩模层可为非晶硅层，非晶硅层的厚度d可为5nm-15nm，形成温度可为300℃-400℃。对于长栅长(相对而言；栅长L＞2d)的器件，该非晶硅层覆盖栅极开口的侧壁和底部。接着，可以在不采用其他掩模的情况下，对非晶硅层进行各向异性蚀刻(例如RIE)，即，不仅可以去除非晶硅层位于栅极开口外部的部分，也可以去除非晶硅层位于栅极开口的底部上的部分。非晶硅层位于栅极开口内壁上的剩余部分形成了侧墙21，该侧墙21减小了栅极开口的宽度，减小后的栅极开口的宽度l大致满足l＝L-2d的关系。
接着，以宽度减小的栅极开口作为窗口，执行第三离子注入(参见图9)，在半导体衬底11中形成第三补偿注入区(reverse implantedregion)。通过控制离子注入的功率和剂量，可以使得第三次补偿注入的深度与图4所示的用于提供背栅17的离子注入的深度大致相同，并且第三补偿注入采用的掺杂剂的掺杂类型与图4所示的背栅注入步骤中采用的掺杂剂的掺杂类型相反。本实施例中，所述第三补偿注入的注入剂量为1x1013/cm2至1x1018/cm2。在形成第三补偿注入区后，第三补偿注入与图4所示的用于形成背栅的离子注入操作提供的相反掺杂类型的掺杂剂相互影响，使得先前形成的位于沟道区下方的背栅中的有效掺杂浓度显著减小(以减小阈值电压为目的时)，换言之，在所述第三补偿注入区所占据的区域内，对于N型器件，此区域仍表现为P型掺杂；对于P型器件，此区域仍表现为N型掺杂，只是此区域内的掺杂浓度低于沟道区下方的背栅中的掺杂浓度；甚至，出于器件设计的需要(如为增加阈值电压)，在所述第三补偿注入区所占据的区域可以形成反型状态，如，在此区域内，对于N型器件，此区域表现为N型掺杂；对于P型器件，此区域表现为P型掺杂。由此，利用所述补偿注入区调节沟道区下方的背栅中的掺杂情况，利于灵活调节器件的阈值电压。在本实施例中，第三补偿注入区的有效掺杂类型为N型，这与背栅的掺杂类型P型相反。
此外，对于短栅长(相对而言；栅长L＜2d)的器件，若在形成背栅后，再形成所述辅助掩模层以覆盖所述栅极开口的侧壁和底壁后，由于所述辅助掩模层的厚度为d，所述辅助掩模层将填满所述栅极开口，进而，无法通过去除覆盖所述栅极开口的底壁的所述辅助掩模层以形成宽度减小的栅极开口，进而既可能因为所述辅助掩模层的阻挡而无法沟道区下方的背栅中的掺杂浓度获得补偿；也可能是仍可以在沟道区下方的背栅中形成补偿注入区，而只是所述补偿注入区的掺杂浓度小于所述第三补偿注入区的掺杂浓度。有利于保持器件的阈值电压不被降至不期望的低值。
此外，在替代的实施例中，所述补偿注入区的深度也可深于所述背栅，利于使为形成所述补偿注入区而引入的注入离子尽量少地残留在沟道区中，利于减少器件性能恶化的可能性。
应当注意，位于背栅17中的第一至第三补偿注入区之间没有明显的界面，在图9的背栅的掺杂分布曲线上示意性地表示出第一至第三补偿注入区的位置。第一补偿注入区17a位于源区和漏区下方，并且具有减小的P型掺杂剂的有效掺杂浓度；第二补偿注入区17b沿着远离沟道区的方向延伸并且与第一补偿注入区17a邻接，第二补偿注入区17b具有增加的P型掺杂剂的有效掺杂浓度；第三补偿注入区17c位于沟道区的下方并且与第一补偿注入区17a邻接，并且具有N型的有效掺杂浓度。
接着，进行短时间的退火，例如激光、电子束或红外辐照等，以修复晶格损伤并激活第一至第三补偿注入区的掺杂剂。离子注入退火使得注入的掺杂剂再一次扩散。然而，由于第三补偿注入区的掺杂剂导电类型相反，第三补偿注入区在背栅中的界面处掺杂剂的浓度急剧变化，形成陡变的掺杂分布曲线(参见图9中所示的背栅的掺杂分布曲线)。
在第三补偿注入区上方的半导体层13中提供了短沟道(未示出)。与常规的长沟道相比，该短沟道在离子注入期间接收的掺杂剂的剂量减少。
在对背栅17施加偏置电压时，背栅区17中的第三补偿注入区将提供与背栅17中的其他位置不同的偏置电场，进一步控制MOSFET的电学特性，以补偿MOSFET中的短沟道效应。
然后，可以采用湿法蚀刻，选择性地去除侧墙21。接着，在半导体结构的整个表面上沉积替代栅材料(例如，可以是上述用于形成假栅16的金属材料)，替代栅材料的厚度应当足以填充栅极开口。
接着，对替代栅材料进行CMP，以获得平整的结构表面(本文件内，术语“平整”、“平坦”或“平齐”等意指平面内任意两点间的高度差在工艺误差允许的范围内)。在该CMP中，先前形成的层间介质层20作为停止层，从而可完全去除替代栅材料位于栅极开口外的部分。替代栅材料在栅极开口内的剩余部分形成替代栅22，如图10所示。
优选地，在上述步骤中，如果需要，可以在去除侧墙21之后进一步去除栅介质层15，并随后在栅极开口底部和内壁上形成新的高K介质层(例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合)。高K电介质层的厚度可以为1nm-3nm。
进一步优选地，在形成新的高K介质层之后，在栅极开口首先形成阈值调节层(例如TiN、TaN、TiAlN、TaAlN)，然后填充替代栅材料。
然后，形成穿过层间介质层20到达源区和漏区的通孔23，以及穿过层间介质层20、浅沟槽隔离14和绝缘埋层12形成到达背栅17的通孔24，如图10所示。
然后，在通孔23和24中填充金属材料，以形成与源区和漏区电连接的导电通道25和与背栅17中的第二补偿注入区电连接的导电通道26，如图11所示。
在上文中描述了采用图1至11所示的步骤形成了根据本发明的MOSFET。
图12示意性地示出了根据本发明的MOSFET的透视图。该MOSFET包括：SOI晶片，所述SOI晶片包括半导体衬底11、绝缘埋层12和半导体层13，所述绝缘埋层12位于所述半导体衬底11上，所述半导体层13位于所述绝缘埋层12上；栅叠层，所述栅叠层位于半导体层13上；源区和漏区，所述源区和漏区位于所述半导体层13中且位于所述栅堆叠两侧；沟道区，位于所述半导体层13中且夹在所述源区和漏区之间；其中，所述MOSFET还包括位于所述半导体衬底11中的背栅17。
背栅17包括第一至第三补偿注入区，第一补偿注入区17a位于源区和漏区下方；第二补偿注入区17b沿着远离沟道区的方向延伸并且与第一补偿注入区17a邻接；第三补偿注入区17c位于沟道区的下方并且与第一补偿注入区17a邻接。
在该实施例中，对于N型MOSFET，为了利用背栅17的掺杂分布提高器件的阈值电压，第一补偿注入区17a具有减小的P型掺杂剂的有效掺杂浓度；第二补偿注入区17b具有增加的P型掺杂剂的有效掺杂浓度；并且第三补偿注入区17c具有N型的有效掺杂浓度。
第一补偿注入区17a具有减小的有效掺杂浓度，从而可以减小源区和漏区和背栅17之间的寄生电容。第二补偿注入区17b经由导电通道26与背栅接触电连接，从而可以减小背栅17的接触电阻。第三补偿注入区17c向沟道提供偏置电场，从而可以实现对阈值电压的调节。
可选地，所述背栅17可邻接于所述绝缘埋层12；可选地，所述第三补偿注入区17c的深度可深于所述背栅17；可选地，在以隔离区14隔离各MOSFET时，所述隔离区14的深度可深于所述背栅17；可选地，第一补偿注入区17a中的掺杂浓度为1x1017/cm3至1x1021/cm3；可选地，第三补偿注入区17c的掺杂浓度为1x1015/cm3至1x1018/cm3；可选地，第三补偿注入区17c的掺杂浓度为1x1017/cm3至1x1021/cm3；可选地，所述背栅17和所述第一至第三补偿注入区中的掺杂元素分别为硼、铟、磷、砷、锑中的一种或其组合。
本发明通过在背栅17中形成第一至第三补偿注入区，从而引入了不均匀的掺杂分布。在向背栅施加偏置电压时，背栅17向源区和漏区和沟道区施加不均匀分布的偏置电场，以控制MOSFET的电学特性，抑制MOSFET中的短沟道效应，从而可以减小与背栅相关的寄生电容和接触电阻。而且，根据本发明的MOSFET能够增大器件的阈值电压。
以上对于N型MOSFET描述了利用背栅的掺杂分布提高器件的阈值电压的实施例。然而，对于N型MOSFET，为了减小器件的阈值电压，在第一至第三补偿注入可以使用相反类型的掺杂剂。
并且，针对P型MOSFET的变型也是明显的。在上述实施例的各种变型中，各部分的结构组成、材料及形成方法等均可与前述形成MOSFET的方法实施例中描述的相同，不再赘述。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (15)
1.一种MOSFET，包括：
SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；
栅叠层，所述栅叠层位于半导体层上；
源区和漏区，所述源区和漏区位于所述半导体层中且位于所述栅叠层两侧；
沟道区，位于所述半导体层中且夹在所述源区和漏区之间；
其中，所述MOSFET还包括位于所述半导体衬底中的背栅，并且
其中，所述背栅包括第一至第三补偿注入区，第一补偿注入区位于源区和漏区下方，且使得背栅的有效掺杂浓度相对降低；第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接，且使得背栅的有效掺杂浓度相对增加；第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接，且使得背栅的有效掺杂浓度相对降低或者甚至导电类型反转。
2.根据权利要求1所述的MOSFET，其中所述第一补偿注入区和第二补偿注入区的掺杂类型为第一导电类型，所述第三补偿注入区的掺杂类型为第二导电类型，所述第一导电类型与所述第二导电类型相反。
3.根据权利要求1所述的MOSFET，其中所述第一补偿注入区和第二补偿注入区的掺杂类型为第一导电类型，所述第三补偿注入区的掺杂类型为第一导电类型且掺杂浓度小于所述第一补偿注入区和第二补偿注入区。
4.根据权利要求1至3中任一项所述的MOSFET，其中所述第一导电类型与MOSFET的导电类型相反。
5.根据权利要求1至3中任一项所述的MOSFET，其中所述第一导电类型与MOSFET的导电类型相同。
6.根据权利要求1至3中任一项所述的MOSFET，其中所述背栅邻接于所述绝缘埋层。
7.根据权利要求1至3中任一项所述的MOSFET，其中所述补偿注入区的深度深于所述背栅。
8.根据权利要求1至3中任一项所述的MOSFET，其中在以隔离区隔离各MOSFET时，所述隔离区的深度深于所述背栅。
9.一种制造MOSFET的方法，包括
提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；
在所述半导体层上形成假栅；
利用第一导电类型的掺杂剂执行用于提供背栅的离子注入，所述背栅位于所述半导体衬底中；
执行用于提供源区和漏区的离子注入，所述源区和漏区位于所述半导体层中；
利用第二导电类型的掺杂剂执行第一补偿注入，在背栅中形成第一补偿注入区，第一补偿注入区位于源区和漏区下方，所述第一导电类型与所述第二导电类型相反；
利用第一导电类型的掺杂剂执行第二补偿注入，在背栅中形成第二补偿注入区，第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；
去除所述假栅以形成栅极开口；
经所述栅极开口，利用第二导电类型的掺杂剂执行第三补偿注入，在背栅中形成第三补偿注入区，第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接；
在所述栅极开口中形成栅叠层。
10.根据权利要求9所述的方法，其中所述第一导电类型与MOSFET的导电类型相反，所述第二导电类型与MOSFET的导电类型相同。
11.根据权利要求9所述的方法，其中所述第一导电类型与MOSFET的导电类型相同，所述第二导电类型与MOSFET的导电类型相反。
12.根据权利要求9至11中任一项所述的方法，其中，在所述用于提供背栅的离子注入中，按照与SOI晶片的主表面垂直的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度小于所述半导体衬底中的其他部分的掺杂浓度。
13.根据权利要求9至11中任一项所述的方法，其中，通过在所述栅极开口的内壁上形成侧墙以减小所述栅极开口的宽度，经宽度减小的所述栅极开口执行所述第三补偿注入。
14.根据权利要求9至11中任一项所述的方法，其中，还包括形成隔离区的步骤，所述隔离区的深度深于所述背栅。
15.根据权利要求9至11中任一项所述的方法，其中，在所述用于提供背栅的离子注入、所述用于提供源区和漏区的离子注入、所述第一补偿注入、所述第二补偿注入、所述第三补偿注入中使用的掺杂剂分别为硼、铟、磷、砷、锑中的一种或其组合。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110170875.2A CN102842603B (zh) | 2011-06-23 | 2011-06-23 | Mosfet及其制造方法 |
| PCT/CN2011/077856 WO2012174769A1 (zh) | 2011-06-23 | 2011-08-01 | Mosfet及其制造方法 |
| US13/376,996 US8716799B2 (en) | 2011-06-23 | 2011-08-01 | Mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110170875.2A CN102842603B (zh) | 2011-06-23 | 2011-06-23 | Mosfet及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102842603A CN102842603A (zh) | 2012-12-26 |
| CN102842603B true CN102842603B (zh) | 2015-03-25 |
Family
ID=47369813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110170875.2A Active CN102842603B (zh) | 2011-06-23 | 2011-06-23 | Mosfet及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102842603B (zh) |
| WO (1) | WO2012174769A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9960272B1 (en) * | 2017-05-16 | 2018-05-01 | International Business Machines Corporation | Bottom contact resistance reduction on VFET |
| US10304967B1 (en) * | 2018-03-02 | 2019-05-28 | Texas Instruments Incorporated | Integration of graphene and boron nitride hetero-structure device over semiconductor layer |
| CN113451513B (zh) * | 2020-03-24 | 2024-03-22 | 中国科学院化学研究所 | 一种超低能离子注入方法 |
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| CN1841684A (zh) * | 2005-03-30 | 2006-10-04 | 三洋电机株式会社 | 半导体装置的制造方法 |
| CN101807599A (zh) * | 2009-02-18 | 2010-08-18 | 三洋电机株式会社 | 半导体装置及其制造方法 |
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-
2011
- 2011-06-23 CN CN201110170875.2A patent/CN102842603B/zh active Active
- 2011-08-01 WO PCT/CN2011/077856 patent/WO2012174769A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102842603A (zh) | 2012-12-26 |
| WO2012174769A1 (zh) | 2012-12-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |