CN102487084B - Mosfet及其制造方法 - Google Patents
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Abstract
本申请公开了一种MOSFET及其制造方法，其中所述MOSFET包括SOI晶片，所述SOI晶片包括底部的半导体衬底、第一氧化物埋层和第一半导体层；源区和漏区，形成在第一半导体层中；沟道区，形成在第一半导体层中，沟道区夹在源区和漏区之间；栅叠层，包括位于第一半导体层上的栅介质层以及栅极导体；其中，所述MOSFET还包括在半导体衬底中形成的位于沟道下方的背栅，背栅具有不均匀掺杂分布，以及第一氧化物埋层作为背栅的栅介质层。该MOSFET可以通过改变背栅中的掺杂类型和/或掺杂分布而实现对阈值电压的调节，并且减小了源区和漏区之间的漏电流。
Description
技术领域
本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。
沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源/漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。
Yan等人在″Scaling the Si MOSFET：From bulk to SOI to bulk″，IEEETrans.Elect.Dev.，Vol.39，p.1704，1992年7月中提出，在SOI MOSFET中，通过在氧化物埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。
然而，上述具有接地的背栅的SOI MOSFET仍然不能够满足器件在不断减小的沟道长度的情形下对阈值电压的要求。
因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈值电压，而且不会劣化器件的性能。
发明内容
本发明的目的是提供一种利用背栅调节阈值电压的MOSFET。
根据本发明的一方面，提供一种MOSFET，包括SOI晶片，所述SOI晶片包括底部的半导体衬底、位于底部半导体衬底上的第一氧化物埋层和位于第一氧化物埋层上的第一半导体层；源区和漏区，形成在第一半导体层中；沟道区，形成在第一半导体层中，沟道区夹在源区和漏区之间；栅叠层，包括位于第一半导体层上的栅介质层、以及位于栅介质层上的栅极导体；其中，所述MOSFET还包括在半导体衬底中形成的位于沟道下方的背栅，背栅具有不均匀掺杂分布，以及第一氧化物埋层作为背栅的栅介质层。
根据本发明的另一方面，提供一种制造MOSFET的方法，包括a)提供SOI晶片，所述SOI晶片包括底部半导体衬底、位于底部半导体衬底上的第一氧化物埋层和位于第一氧化物埋层上的第一半导体层；b)在第一半导体层上形成栅叠层，该栅叠层包括栅介质层和位于栅介质层上的栅极导体；c)向半导体衬底中进行用于背栅的离子注入以形成离子注入区；d)进行离子注入退火，使得离子注入区横向扩散而在半导体衬底中形成位于栅极导体下的背栅，背栅具有不均匀掺杂分布；以及e)向第一半导体层中进行源/漏注入而形成源区和漏区。
在本发明的MOSFET中，利用第一半导体层形成了背栅，而第一氧化物埋层作为背栅的栅介质层。在向背栅施加控制电压时，产生的控制电场穿过第一氧化物埋层作用在沟道上。由于在背栅中的不均匀的掺杂剂分布，因此可以通过改变背栅中的掺杂类型和/或掺杂分布，根据实际需要对阈值电压进行调节。
附图说明
图1至6示意性地示出了根据本发明的制造超薄MOSFET的方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
根据本发明的优选实施例，按照图1至6的顺序依次执行制造超薄MOSFET的以下步骤。
参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括底部的半导体衬底11、第一氧化物埋层12和第一半导体层13。第一半导体11的厚度例如约为5-20nm，并且，第一氧化物埋层12的厚度例如约为5-30nm。
底部半导体衬底11将用于提供MOSFET的背栅，第一氧化物埋层12将作为背栅的栅介质层。第一半导体层13例如由选自IV族半导体(如，硅或锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成，第一半导体层13为单晶Si或SiGe。第一半导体层13将用于提供MOSFET的源/漏区和沟道区。
形成SOI晶片的工艺是已知的。例如，可以使用SmartCutTM(称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而导致层分离，两个晶片中的另一个作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的氧化物埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片的顶部半导体层的厚度。
然后，通过图案化在第一半导体层13中形成沟槽，并在其中填充绝缘材料，从而形成浅沟槽隔离(STI)14，以限定MOSFET的有源区，如图2所示。
该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在第一半导体层13上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除第一半导体层13的暴露部分，该蚀刻步骤停止在第一氧化物埋层12的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
然后，在第一半导体层13上形成栅叠层，如图3所示。该栅叠层包括厚度约为1-4nm的栅介质层15和厚度约为30-100nm的栅极导体16。用于形成栅叠层的沉积工艺和图案化工艺是已知的，其中，栅极导体16图案化为条状。
栅介质层15可以由氧化物、氧氮化物、高K材料或其组合组成。栅极导体16可以由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成。
沟道区包括第一半导体层13的位于栅叠层下方的一部分(未示出)，优选为不掺杂，或者是自掺杂的，或者在先前独立的离子注入步骤中进行掺杂。
然后，经由栅介质层15、第一半导体层13和第一氧化物埋层12，向半导体衬底11中进行离子注入，如图4所示。由于栅介质层15、第一半导体层13和第一氧化物埋层12的总厚度仅为约10-50nm，因此，注入的离子可以容易地穿过这些层而进入半导体衬底11中。通过调节离子注入的能量，可以控制注入的深度，使得注入离子主要分布在半导体衬底11中。
离子注入区可以分布在半导体衬底11的上部，并且可以与上层的第一氧化物埋层12相距一定距离，而没有直接邻接(未示出)。
在离子注入步骤中注入的掺杂剂分布受到离子注入的角度的影响。如果按照与SOI晶片的主表面垂直的方向执行用于背栅的离子注入，则在栅极导体下方的半导体衬底中形成未注入区，而在半导体衬底中的其他部分中形成离子注入区(参见图4)。如果按照倾斜角度执行用于背栅的离子注入，则在栅极导体下方的半导体衬底中可能形成第一掺杂浓度的离子注入区，而在半导体衬底中的其他部分中可能形成第二掺杂浓度的离子注入区，所述第一掺杂浓度高于所述第二掺杂浓度(未示出)。
在离子注入步骤中注入的掺杂剂类型和掺杂分布取决于MOSFET的类型以及阈值电压的目标值。如果希望提高器件的阈值电压，则采用如图4所示的掺杂分布，对于P型MOSFET，可以采用P型掺杂剂，例如硼(B或BF2)、铟(In)或其组合；对于N型MOSFET，可以则采用N型掺杂剂，例如砷(As)、磷(P)或其组合。如果希望减小器件的阈值电压，则采用与图4所示相反的掺杂分布，即半导体衬底中位于栅极导体下方的部分的掺杂浓度高于其他部分的掺杂浓度，对于P型MOSFET，可以采用N型掺杂剂，例如砷(As)、磷(P)或其组合；对于N型MOSFET，可以则采用P型掺杂剂，例如硼(B或BF2)、铟(In)或其组合。
掺杂剂的注入剂量可以根据厚度来选择，例如约为1e15-1e20每立方厘米。
接着，进行短时间的离子注入退火(即“尖峰“退火)，例如激光、电子束或红外辐照等，以修复晶格损伤并激活注入的掺杂剂。离子注入退火使得注入的掺杂剂再一次扩散，形成向栅极导体16下方的未注入区横向延伸的掺杂剂分布，从而在半导体衬底13中形成掺杂的背栅17。
由于掺杂剂的横向扩散，背栅17在沟道下方的掺杂浓度朝着沟道的中心逐渐减小，并且在沟道的中心附近减小为零，使得背栅17包括分别邻接源区和漏区的未连通的两个部分(参见图5，其中示出了背栅中的掺杂分布曲线)。
代替地，如果离子注入退火进行足够长的时间，则掺杂剂的横向扩散可能使得背栅17的两个部分连通。由于掺杂剂的横向扩散，背栅17在沟道下方的掺杂浓度仍然朝着沟道的中心逐渐减小，并且在沟道的中心未减小到零，而是达到一个大于零的最小值(未示出)。
如上所述，如果在用于背栅的离子注入中采用倾斜角度，则掺杂剂的分布方式与图5所示的掺杂分布正好相反。由于掺杂剂的横向扩散，背栅17在沟道下方的掺杂浓度朝着沟道的中心逐渐增大(未示出)。
然而，过高温度和/或过长时间的离子注入退火是不可取的，因为这可能完全消除上述的不均匀掺杂分布，从而在沟道下方的各处获得相同的掺杂浓度。
然后，可以进行标准的CMOS工艺，包括进行源/漏注入，以在第一半导体层13中形成源区和漏区(未示出)，在栅极导体两侧形成侧墙18，在半导体结构上形成层间介质层19，穿过层间介质层19形成与源/漏区分别连接的导电通道20，穿过层间介质层19、浅沟槽隔离14和第一氧化物埋层12形成与背栅17的两个部分分别相连接的两个导电通道21，从而完成整个SOI MOSFET的器件结构(如图6所示)。
在本发明的SOI MOSFET中，半导体衬底13提供了背栅的导体层，而第一氧化物埋层作为背栅的栅介质层。在向背栅施加控制电压时，产生的控制电场穿过第一氧化物埋层作用在沟道上。由于在背栅中的不均匀的掺杂剂分布，从而能够根据沟道长度的不同对阈值电压进行调节。例如，随着器件沟道长度的减小，很可能导致阈值电压减小，通过背栅中的离子掺杂，使得背栅的掺杂剂类型与SOI MOSFET的导电类型相同，就能够增大器件的阈值电压；相反，如果阈值电压过大，也可以通过背栅中的离子掺杂，使得背栅的掺杂剂类型与SOI MOSFET的导电类型相同，就能够减小器件的阈值电压。
在本发明的实施例中，形成了掺杂的背栅，并优选不对沟道区进行掺杂，因此避免了沟道区与源/漏区之间pn结的产生，从而减小了器件的漏电流。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (13)
1.一种SOI MOSFET，包括
SOI晶片，所述SOI晶片包括底部的半导体衬底、位于底部半导体衬底上的第一氧化物埋层和位于第一氧化物埋层上的第一半导体层；
源区和漏区，形成在第一半导体层中；
沟道区，形成在第一半导体层中，沟道区夹在源区和漏区之间；
栅叠层，包括位于第一半导体层上的栅介质层、以及位于栅介质层上的栅极导体；
其中，所述SOI MOSFET还包括在半导体衬底中形成的位于沟道下方的背栅，所述背栅的导电掺杂剂浓度朝着沟道的中心逐渐减小，以及第一氧化物埋层作为背栅的栅介质层。
2.根据权利要求1所述的SOI MOSFET，其中所述背栅的导电掺杂剂浓度朝着沟道的中心逐渐减小为零，使得所述背栅包括分别邻接源区和漏区的未连通的两个部分。
3.根据权利要求1或2所述的SOI MOSFET，其中所述背栅的掺杂剂类型与SOI MOSFET的导电类型相同。
4.根据权利要求1所述的SOI MOSFET，其中所述背栅的掺杂剂类型与SOI MOSFET的导电类型相反。
5.根据权利要求1所述的SOI MOSFET，其中所述第一半导体层由Si或SiGe组成。
6.根据权利要求1所述的SOI MOSFET，其中所述第一半导体层的厚度为5-20nm，所述第一氧化物埋层的厚度为5-30nm。
7.一种制造SOI MOSFET的方法，包括
a)提供SOI晶片，所述SOI晶片包括底部半导体衬底、位于底部半导体衬底上的第一氧化物埋层和位于第一氧化物埋层上的第一半导体层；
b)在第一半导体层上形成栅叠层，该栅叠层包括栅介质层和位于栅介质层上的栅极导体；
c)向半导体衬底中进行用于背栅的导电离子注入以形成离子注入区；
d)进行离子注入退火，使得离子注入区横向扩散而在半导体衬底中形成位于栅极导体下的背栅，所述背栅的导电掺杂剂浓度朝着沟道的中心逐渐减小；以及
e)向第一半导体层中进行源/漏注入而形成源区和漏区。
8.根据权利要求7所述的方法，其中在步骤c)中，按照与SOI晶片的主表面垂直的方向执行用于背栅的离子注入，使得在栅极导体下方的半导体衬底中形成未注入区，而在半导体衬底中的其他部分中形成离子注入区。
9.根据权利要求7或8所述的方法，其中在步骤c)中，在离子注入中采用的掺杂剂类型与SOI MOSFET的导电类型相同。
10.根据权利要求7所述的方法，其中在步骤c)中，在离子注入中采用的掺杂剂类型与SOI MOSFET的导电类型相反。
11.根据权利要求7所述的方法，其中在步骤c)中，在离子注入中采用的掺杂剂的注入剂量为1e15-1e20每立方厘米。
12.根据权利要求7所述的方法，其中在步骤c)中，离子注入区分布在半导体衬底的上部。
13.根据权利要求7所述的方法，其中在步骤d)中，所述背栅的掺杂浓度朝着沟道的中心逐渐减小为零，使得所述背栅包括分别邻接源区和漏区的未连通的两个部分。
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