CN106505094A - 晶圆及其制备方法 - Google Patents

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Abstract

本发明提供一种晶圆及其制备方法，包括多个结构相同的晶粒，每个晶粒包括N型衬底、氧化层、超结元胞结构，超结元胞结构包括P型掺杂区与N型掺杂区，两种掺杂区中至少一种划分为多个子区域，同种掺杂类型的相邻子区域被另一种类型的掺杂区分隔开；制备方法包括步骤：采用N型硅片作材料A，采用P型硅片作材料B；材料A正面注入氧离子，材料B正面注入氢离子；材料A按图形刻槽，材料B按相反的图形刻槽；形成槽的材料B与形成槽的材料A对接，合成一块半导体C；材料B底部剥离，重复利用；晶圆表面处理；本发明晶圆无需多次注入、多层外延，简化了工艺流程，从而降低制作成本，晶圆可形成超高深宽比的P‑N条，应用范围广。

Description

晶圆及其制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种晶圆及其制备方法。
背景技术
超结(Super Junction)技术是用多个交替的P-N条代替传统的漂移区，在导通状态下，电流流过髙掺杂P/N型区，从而使导通电阻变小；在关断状态下，交替P-N相互补偿提供一个高的击穿电压。因此能够显著提高芯片性能、减小芯片面积。自提出以来，众多学者对此结构进行深入研究，发明超结MOS、超结IGBT等超结结构器件。超结结构的实现一般采用多次注入，多层外延形成超结的方案。但工艺非常复杂，成本昂贵。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶圆及其制备方法，简化工艺、降低制造成本。
为实现上述发明目的，本发明技术方案如下：
一种晶圆，包括多个结构相同的晶粒，每个晶粒包括底部的N型衬底、N型衬底上方的氧化层、氧化层上方的超结元胞结构，超结元胞结构包括P型掺杂区与N型掺杂区，两种掺杂区中至少一种划分为多个子区域，同种掺杂类型的相邻子区域被另一种类型的掺杂区分隔开。
作为优选方式，P型掺杂区划分为P型子区域31、32、…、3n、…，N型掺杂区划分为N型子区域41、42、…、4n、…，两种掺杂类型的子区域交替排列成一行。
作为优选方式，P型掺杂区划分为P型子区域31、32、…、3n、…，各P型子区域按多行多列排列，相邻的各P型子区域被N型掺杂区分隔开。
作为优选方式，N型掺杂区划分为N型子区域41、42、…、4n、…，各N型子区域按多行多列排列，相邻的各N型子区域被P型掺杂区分隔开。
作为优选方式，所述各子区域为条形或方形或六边形或圆形或三角形。
为实现上述发明目的，本发明还提供一种上述晶圆的制备方法，包括以下步骤：
(1)采用N型硅片作材料A，采用P型硅片作材料B；
(2)材料A正面注入氧离子，材料B正面注入氢离子；
(3)材料A按图形刻槽，材料B按相反的图形刻槽；
(4)形成槽的材料B与形成槽的材料A对接，合成一块半导体C；
(5)材料B底部剥离，重复利用；
(6)晶圆表面处理。
作为优选方式，材料A的刻槽深度与材料B的刻槽深度相同。这样可以使材料A与B拼接的时候更吻合。
作为优选方式，材料A的刻槽深度小于注入氧离子深度，材料B的刻槽深度小于注入氢离子深度。这样剥离后超结元胞上表面有一定的区域。
作为优选方式，材料A、材料B分别采用正性胶和负性胶，使用统一掩模板。
作为优选方式，在步骤(5)和步骤(6)之间还包括步骤：
(5.1)半导体C表面处理；
(5.2)材料B表面注入氢离子；
(5.3)材料B按图形刻槽，半导体C按相反的图形刻槽；
(5.4)半导体C与形成槽的材料B对接，合成一块半导体C′；
(5.5)材料B底部剥离，重复利用；如果P型子区域、N型子区域的深度达到要求就进入步骤(6)，否则就转到步骤(5.1)。
本发明的有益效果为：本发明晶圆无需多次注入、多层外延，简化了工艺流程，从而降低制作成本。本发明晶圆可形成超高深宽比的P-N条，应用范围广。
附图说明
图1为本发明提供的一种晶圆示意图；
图2(a)为实施例1中晶粒的超结元胞结构排布俯视图；
图2(b)为图2(a)中沿oo’截面的剖视图；
图3(a)为实施例2中晶粒的超结元胞结构排布示意图；
图3(b)为图3(a)中沿oo’截面的剖视图；
图4(a)为实施例3中晶粒的超结元胞结构排布示意图；
图4(b)为图4(a)中沿oo’截面的剖视图；
图5(a)为实施例4中晶粒的超结元胞结构排布示意图；
图5(b)为图5(a)中沿oo’截面的剖视图；
图6(a)～图6(f)为本发明提供的一种晶圆制造过程示意图.
其中，1为晶圆，2为晶粒，3为P型掺杂区，4为N型掺杂区，31、32、…、3n为P型子区域，41、42、…、4n为N型子区域，5为超结元胞结构外的其他材料区域，7为氧化层，8为N型衬底，
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，一种晶圆1，包括多个结构相同的晶粒2，每个晶粒2包括底部的N型衬底8、N型衬底8上方的氧化层7、氧化层7上方的超结元胞结构，每个晶粒2中间的超结元胞结构包括P型掺杂区3与N型掺杂区4，如图2(a)、2(b)所示，P型掺杂区3划分为P型子区域31、32、…、3n、…，N型掺杂区4划分为N型子区域41、42、…、4n、…，两种掺杂类型的子区域都为条形，两种子区域交替排列成一行，相邻的P型子区域31、32、…、3n、…分别被N型子区域41、42、…、4n、…分隔开。
上述晶圆的制备方法，包括以下步骤：
(1)采用N型硅片作材料A，采用P型硅片作材料B；
(2)材料A正面注入氧离子，材料B正面注入氢离子；
(3)材料A按图形刻槽，材料B按相反的图形刻槽；
(4)形成槽的材料B与形成槽的材料A对接，合成一块半导体C；
(5)材料B底部剥离，重复利用；
(6)晶圆表面处理。
实施例2
一种晶圆1，包括多个结构相同的晶粒2，每个晶粒2包括底部的N型衬底8、N型衬底8上方的氧化层7、氧化层7上方的超结元胞结构，每个晶粒2中间的超结元胞结构包括P型掺杂区3与N型掺杂区4，如图3(a)、3(b)所示，P型掺杂区3划分为P型子区域31、32、…、3n、…，各P型子区域为方形且排列成多行多列并相互对齐，相邻的各P型子区域被N型掺杂区4分隔开，即在同一行上，相邻的P型子区域之间为N型掺杂区4；在同一列上，相邻的P型子区域之间被N型掺杂区4分隔开。
上述晶圆的制备方法，包括以下步骤：
(1)采用N型硅片作材料A，采用P型硅片作材料B；
(2)材料A正面注入氧离子，材料B正面注入氢离子；
(3)材料A按图形刻槽，材料B按相反的图形刻槽；
(4)形成槽的材料B与形成槽的材料A对接，合成一块半导体C；
(5)材料B底部剥离，重复利用；
(6)晶圆表面处理。
材料A的刻槽深度与材料B的刻槽深度相同。这样可以使材料A与B拼接的时候更吻合。
材料A的刻槽深度小于注入氧离子深度，材料B的刻槽深度小于注入氢离子深度，这样剥离后超结元胞上表面有一定的区域。
实施例3
一种晶圆1，包括多个结构相同的晶粒2，每个晶粒2包括底部的N型衬底8、N型衬底8上方的氧化层7、氧化层7上方的超结元胞结构，每个晶粒2中间的超结元胞结构包括P型掺杂区3与N型掺杂区4，如图4(a)、4(b)所示，P型掺杂区3划分为P型子区域31、32、…、3n、…，各P型子区域为方形且排列成多行多列，相邻的各P型子区域被N型掺杂区4分隔开，即在同一行上，相邻的P型子区域之间为N型掺杂区4；与实施例2不同的是相邻的上下各行横向错开一定距离，隔行在列方向上对齐，在同一列上相邻的P型子区域之间被N型掺杂区4分隔开。
上述晶圆的制备方法，包括以下步骤：
(1)采用N型硅片作材料A，采用P型硅片作材料B；
(2)材料A正面注入氧离子，材料B正面注入氢离子；
(3)材料A按图形刻槽，材料B按相反的图形刻槽；
(4)形成槽的材料B与形成槽的材料A对接，合成一块半导体C；
(5)材料B底部剥离，重复利用；
(5.1)半导体C表面处理；
(5.2)材料B表面注入氢离子；
(5.3)材料B按图形刻槽，半导体C按相反的图形刻槽；
(5.4)半导体C与形成槽的材料B对接，合成一块半导体C′；
(5.5)材料B底部剥离，重复利用；如果P型子区域、N型子区域的深度达到要求就进入步骤(6)，否则就转到步骤(5.1)。
(6)晶圆表面处理。
材料A的刻槽深度与材料B的刻槽深度相同。这样可以使材料A与B拼接的时候更吻合。
材料A的刻槽深度小于注入氧离子深度，材料B的刻槽深度小于注入氢离子深度。这样剥离后超结元胞上表面有一定的区域。
材料A、材料B分别采用正性胶和负性胶，使用统一掩模板。
实施例4
一种晶圆1，包括多个结构相同的晶粒2，每个晶粒2包括底部的N型衬底8、N型衬底8上方的氧化层7、氧化层7上方的超结元胞结构，每个晶粒2中间的超结元胞结构包括P型掺杂区3与N型掺杂区4，如图5(a)、5(b)所示，P型掺杂区3划分为P型子区域31、32、…、3n、…，各P型子区域为六边形且排列成多行多列，相邻的各P型子区域被N型掺杂区4分隔开，即在同一行上，相邻的P型子区域之间为N型掺杂区4；相邻的上下各行横向上错开一定距离，隔行在列方向上对齐，在同一列上相邻的P型子区域之间被N型掺杂区4分隔开。
上述晶圆的制备方法，包括以下步骤：
(1)采用N型硅片作材料A，采用P型硅片作材料B；
(2)材料A正面注入氧离子，材料B正面注入氢离子；
(3)材料A按图形刻槽，材料B按相反的图形刻槽；
(4)形成槽的材料B与形成槽的材料A对接，合成一块半导体C；
(5)材料B底部剥离，重复利用；
(5.1)半导体C表面处理；
(5.2)材料B表面注入氢离子；
(5.3)材料B按图形刻槽，半导体C按相反的图形刻槽；
(5.4)半导体C与形成槽的材料B对接，合成一块半导体C′；
(5.5)材料B底部剥离，重复利用；如果P型子区域、N型子区域的深度达到要求就进入步骤(6)，否则就转到步骤(5.1)。
(6)晶圆表面处理。
材料A的刻槽深度与材料B的刻槽深度相同。这样可以使材料A与B拼接的时候更吻合。
材料A的刻槽深度小于注入氧离子深度，材料B的刻槽深度小于注入氢离子深度。这样剥离后超结元胞上表面有一定的区域。
材料A、材料B分别采用正性胶和负性胶，使用统一掩模板。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种晶圆，其特征在于：包括多个结构相同的晶粒(2)，每个晶粒(2)包括底部的N型衬底(8)、N型衬底(8)上方的氧化层(7)、氧化层(7)上方的超结元胞结构，超结元胞结构包括P型掺杂区(3)与N型掺杂区(4)，两种掺杂区中至少一种划分为多个子区域，同种掺杂类型的相邻子区域被另一种类型的掺杂区分隔开。
2.根据权利要求1所述的晶圆，其特征在于：P型掺杂区(3)划分为P型子区域(31、32、…、3n、…)，N型掺杂区(4)划分为N型子区域(41、42、…、4n、…)，两种掺杂类型的子区域交替排列成一行。
3.根据权利要求1所述的晶圆，其特征在于：P型掺杂区(3)划分为P型子区域(31、32、…、3n、…)，各P型子区域按多行多列排列，相邻的各P型子区域被N型掺杂区(4)分隔开。
4.根据权利要求1所述的晶圆，其特征在于：N型掺杂区(4)划分为N型子区域(41、42、…、4n、…)，各N型子区域按多行多列排列，相邻的各N型子区域被P型掺杂区(3)分隔开。
5.根据权利要求1所述的晶圆，其特征在于：所述各子区域为条形或方形或六边形或圆形或三角形。
6.根据权利要求1至5任意一项所述晶圆的制备方法，其特征在于包括以下步骤：
(1)采用N型硅片作材料A，采用P型硅片作材料B；
(2)材料A正面注入氧离子，材料B正面注入氢离子；
(3)材料A按图形刻槽，材料B按相反的图形刻槽；
(4)形成槽的材料B与形成槽的材料A对接，合成一块半导体C；
(5)材料B底部剥离，重复利用；
(6)晶圆表面处理。
7.根据权利要求6所述的制备方法，其特征在于：材料A的刻槽深度与材料B的刻槽深度相同。
8.根据权利要求6所述的制备方法，其特征在于：材料A的刻槽深度小于注入氧离子深度，材料B的刻槽深度小于注入氢离子深度。
9.根据权利要求6所述的制备方法，其特征在于：材料A、材料B分别采用正性胶和负性胶，使用统一掩模板。
10.根据权利要求6所述的制备方法，其特征在于：在步骤(5)和步骤(6)之间还包括步骤：
(5.1)半导体C表面处理；
(5.2)材料B表面注入氢离子；
(5.3)材料B按图形刻槽，半导体C按相反的图形刻槽；
(5.4)半导体C与形成槽的材料B对接，合成一块半导体C′；
(5.5)材料B底部剥离，重复利用；如果P型子区域、N型子区域的深度达到要求就进入步骤(6)，否则就转到步骤(5.1)。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411036A (zh) * 2001-09-27 2003-04-16 同济大学 一种制造含有复合缓冲层半导体器件的方法
JP2003229569A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 超接合半導体素子の製造方法
CN1518129A (zh) * 2003-01-23 2004-08-04 ������������ʽ���� 晶体管及其制造方法、电光装置、半导体器件及电子设备
CN102487084A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 Mosfet及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411036A (zh) * 2001-09-27 2003-04-16 同济大学 一种制造含有复合缓冲层半导体器件的方法
JP2003229569A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 超接合半導体素子の製造方法
CN1518129A (zh) * 2003-01-23 2004-08-04 ������������ʽ���� 晶体管及其制造方法、电光装置、半导体器件及电子设备
CN102487084A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 Mosfet及其制造方法

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