WO2012071824A1 - Mosfet及其制造方法 - Google Patents

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WO2012071824A1
WO2012071824A1 PCT/CN2011/071537 CN2011071537W WO2012071824A1 WO 2012071824 A1 WO2012071824 A1 WO 2012071824A1 CN 2011071537 W CN2011071537 W CN 2011071537W WO 2012071824 A1 WO2012071824 A1 WO 2012071824A1
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WO
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mosfet
layer
gate
back gate
ion implantation
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English (en)
French (fr)
Inventor
朱慧珑
许淼
梁擎擎
Original Assignee
中国科学院微电子研究所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • the present invention relates to a MOSFET and a method of fabricating the same, and more particularly to a MOSFET having a back gate and a method of fabricating the same. Background technique
  • MOSFETs metal oxide semiconductor field effect transistors
  • a MOSFET on the one hand, it is desirable to increase the threshold voltage of the device to suppress short channel effects, and on the other hand, it may be desirable to reduce the threshold voltage of the device to reduce power consumption, for example, in low voltage power supply applications, or both P-type and N-type. In the application of type MOSFETs.
  • Channel doping is a known method of adjusting the threshold voltage.
  • the threshold voltage of the device is increased by increasing the impurity concentration of the channel region, the mobility of carriers becomes small, causing deterioration of device performance.
  • the highly doped ions in the channel region may be neutralized with ions of the source/drain regions and the adjacent regions of the channel region, so that the ion concentration of the adjacent regions is lowered, causing an increase in device resistance.
  • a MOSFET including an SOI wafer, the SOI wafer including a bottom a semiconductor substrate, an insulating buried layer on the bottom semiconductor substrate, and a semiconductor layer on the buried insulating layer; a source region and a drain region formed in the semiconductor layer; a channel region formed in the semiconductor layer, the channel region Sandwiched between the source region and the drain region; the gate stack includes a gate dielectric layer on the semiconductor layer, and a gate conductor on the gate dielectric layer; wherein the MOSFET further includes a location formed in the semiconductor substrate A back gate under the channel, the back gate has a non-uniform doping profile, and the insulating buried layer acts as a gate dielectric layer of the back gate.
  • the insulating buried layer is preferably an oxide buried layer.
  • a method of fabricating a MOSFET comprising: a) providing an SOI wafer, the SOI wafer including a bottom semiconductor substrate, an insulating buried layer on the bottom semiconductor substrate, and an insulating buried layer on the insulating buried layer a semiconductor layer; b) forming a gate stack on the semiconductor layer, the gate stack including a gate dielectric layer and a gate conductor on the gate dielectric layer; C) performing ion implantation for the back gate in the semiconductor substrate to form Ion implantation region; d) performing ion implantation annealing such that the ion implantation region is laterally diffused to form a back gate under the gate conductor in the semiconductor substrate, the back gate has a non-uniform doping profile; and e) is performed in the semiconductor layer Source/drain implantation forms source and drain regions.
  • the insulating buried layer is preferably an oxide buried layer.
  • a back gate is formed using a semiconductor layer, and an insulating buried layer is used as a gate dielectric layer of the back gate.
  • a control voltage is applied to the back gate, a generated control electric field acts on the channel through the insulating buried layer. Due to the uneven dopant distribution in the back gate, the threshold voltage can be adjusted according to actual needs by varying the doping type and/or doping profile in the back gate.
  • 1 to 6 schematically show cross-sectional views of various stages of a method of fabricating an ultrathin MOSFET according to the present invention. detailed description
  • the fabrication of the ultra-thin MOSFET is sequentially performed in the order of FIGS. 1 to 6. Next step.
  • a semiconductor substrate as an initial structure is a conventional SOI wafer including a bottom semiconductor substrate 11, an oxide buried layer 12, and a semiconductor layer 13 in this order from bottom to top.
  • the thickness of the semiconductor layer 13 is, for example, about 5 - 20 nm, and the thickness of the buried oxide layer 12 is, for example, about 5 to 30 nm.
  • the buried oxide layer 12 may be another buried buried layer.
  • the bottom semiconductor substrate U will be used to provide the back gate of the MOSFET, and the oxide buried layer 12 will serve as the gate dielectric layer of the back gate.
  • the semiconductor layer 13 is composed of, for example, a semiconductor material selected from a group IV semiconductor (e.g., silicon or germanium) or a group III-V compound semiconductor (e.g., gallium arsenide), and the semiconductor layer 13 is single crystal Si or SiGe.
  • the semiconductor layer 13 will be used to provide the source/drain regions and channel regions of the MOSFET.
  • SmartCutTM (referred to as "smart stripping” or “smart cutting") methods may be used, including bonding two wafers respectively comprising an oxide surface layer formed by thermal oxidation or deposition to each other, wherein two wafers A hydrogen injection is performed to form a hydrogen implantation region in a silicon body having a certain depth below the oxide surface layer, and then, in a case where pressure, temperature rise, or the like, the hydrogen implantation region is converted into a microcavity layer, thereby causing layer separation.
  • the other of the two wafers is used as an SOI wafer.
  • the thickness of the oxide buried layer of the SOI wafer can be varied by controlling the process parameters of thermal oxidation or deposition.
  • the thickness of the top semiconductor layer of the SOI wafer can be varied by controlling the energy of the hydrogen implantation.
  • STI shallow trench isolation
  • the patterning may include the steps of: forming a patterned photoresist mask on the semiconductor layer 13 by a photolithography process including exposure and development; by dry etching, such as ion milling, plasma etching, reactive ion etching Removing the exposed portion of the semiconductor layer 13 by wet etching using an etchant solution therein, the etching step is stopped at the top of the buried oxide layer 12; removing the photoresist by dissolving or ashing in a solvent Agent mask.
  • the gate stack includes a gate dielectric layer 15 having a thickness of about 14 nm and a gate conductor 16 having a thickness of about 30-100 ⁇ .
  • a deposition process and a patterning process for forming a gate stack are known in which the gate conductor 16 is patterned into stripes.
  • the gate dielectric layer 15 may be composed of an oxide, an oxynitride, a high K material, or a combination thereof.
  • the gate conductor 16 may be composed of a metal layer, a doped polysilicon layer, or a laminate including a metal layer and a doped polysilicon layer.
  • the channel region includes a portion of the semiconductor layer 13 below the gate stack (not shown), preferably not cumbersome, or self-healing, or cumbersome in previously independent ion implantation steps. Then, ion implantation is performed into the semiconductor substrate 11 via the gate dielectric layer 15, the semiconductor layer 13, and the oxide buried layer 12, as shown in FIG. Since the total thickness of the gate dielectric layer 15, the semiconductor layer 13, and the oxide buried layer 12 is only about 10 to 50 nra, the implanted ions can easily pass through the layers into the semiconductor substrate 11. By adjusting the energy of ion implantation, the depth of implantation can be controlled such that the implanted ions are mainly distributed in the semiconductor substrate 11.
  • the ion implantation regions may be distributed on the upper portion of the semiconductor substrate 11, and may be spaced apart from the upper oxide buried layer 12 without being directly adjacent (not shown).
  • the dopant profile implanted in the ion implantation step is affected by the angle of ion implantation. If ion implantation for the back gate is performed in a direction perpendicular to the main surface of the SOI wafer, an unimplanted region is formed in the semiconductor substrate under the gate conductor, and an ion implantation region is formed in other portions in the semiconductor substrate. (See Figure 4). If ion implantation for the back gate is performed at an oblique angle, an ion implantation region of a first doping concentration may be formed in a semiconductor substrate under the gate conductor, and a second may be formed in other portions in the semiconductor substrate. A doping concentration ion implantation region, the first doping concentration being higher than the second doping concentration (not shown).
  • the type of dopant implanted in the ion implantation step and the miscellaneous distribution depend on the type of MOSFET and the target value of the threshold voltage. If it is desired to increase the threshold voltage of the device, a doping profile as shown in FIG. 4 is employed, and for a P-type MOSFET, a P-type dopant such as boron (B or BF 2 ), indium (In), or a combination thereof may be employed; For N-type MOSFETs, N-type dopants such as arsenic (As), phosphorus (P), or combinations thereof may be used. If it is desired to reduce the threshold voltage of the device, the doping profile opposite to that shown in FIG.
  • the MOSFET can be an N-type dopant such as arsenic (As), phosphorus (P) or a combination thereof.
  • a P-type dopant such as boron (B or BF 2 ) or indium (In) can be used. ) or a combination thereof.
  • the dose of the dopant can be selected according to the thickness, for example, about le' 5 - le 2 ° per cubic centimeter.
  • a short time ion implantation anneal i.e., "spike” annealing
  • ion implantation annealing such as laser, electron beam or infrared irradiation
  • the ion implantation annealing causes the implanted dopant to diffuse again to form a dopant distribution extending laterally to the unimplanted region below the gate conductor 16, thereby forming a doped back gate 17 in the semiconductor substrate 13.
  • the doping concentration of the back gate 17 under the channel gradually decreases toward the center of the channel, and decreases to zero near the center of the channel, such that the back gate 17 includes adjacent source regions, respectively. And two portions of the drain region that are not connected (see Figure 5, which shows the doping profile in the back gate).
  • lateral diffusion of the dopant may cause the back The two portions of the grid 17 are in communication. Due to the lateral diffusion of the dopant, the doping concentration of the back gate 17 under the channel still decreases toward the center of the channel, and does not decrease to zero at the center of the channel, but reaches a minimum greater than zero. Value (not shown).
  • the dopant is distributed in a manner opposite to the doping profile shown in Fig. 5. Due to the lateral diffusion of the dopant, the doping concentration of the back gate 17 under the channel gradually increases toward the center of the channel (not shown).
  • ion implantation annealing at too high a temperature and/or for a long time is not preferable because it may completely eliminate the above-described uneven doping profile, thereby obtaining the same doping concentration everywhere under the channel.
  • CMOS process including performing source/drain implantation to form source and drain regions (not shown) in the semiconductor layer 13, and sidewall spacers 18 formed on both sides of the gate conductor to form on the semiconductor structure.
  • the interlayer dielectric layer 19 forms a conductive via 20 connected to the source/drain regions through the interlayer dielectric layer 19, and is formed through the interlayer dielectric layer 19, the shallow trench isolation 14 and the oxide buried layer 12, and the back gate 17
  • the two portions of the two conductive channels 21 are connected to each other, thereby completing the device structure of the entire SOI MOSFET (as shown in FIG. 6).
  • the semiconductor substrate 13 provides a conductor layer of the back gate, and the buried oxide layer serves as a gate dielectric layer of the back gate.
  • a control voltage is applied to the back gate, a generated control electric field is applied across the oxide buried layer on the channel. Due to the uneven dopant distribution in the back gate, the ⁇ value can be adjusted depending on the channel length. For example, as the channel length of the device decreases, the threshold voltage is likely to decrease.
  • the dopant type of the back gate is the same as that of the SOI MOSFET, and the device can be enlarged.
  • the threshold voltage conversely, if the threshold voltage is too large, it can also be doped by ions in the back gate, so that the dopant type of the back gate is the same as that of the SOI MOSFET, and the threshold voltage of the device can be reduced.
  • a doped back gate is formed, and preferably the channel region is not cumbersome, thereby avoiding the generation of a pn junction between the channel region and the source/drain regions, thereby reducing the device. Leakage current.

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Description

MQSFET及其制造方法
技术领域
本发明涉及一种 M0SFET及其制造方法， 更具体地， 涉及一种具有背栅的 M0SFET 及其制造方法。 背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管 （M0SFET) 的尺寸按比例缩小， 以提高集成度和降低制造成本。然而， 众所周知的是随着 M0SFET 的尺寸减小会产生短沟道效应。 随着 M0SFET的尺寸按比例缩小， 栅极的有效长度减 小， 使得实际上由栅极电压控制的耗尽层电荷的比例减少， 从而阈值电压随沟道长度 减小而下降。
在 M0SFET中， 一方面希望提高器件的阈值电压以抑制短沟道效应， 另一方面也 可能希望减小器件的阈值电压以降低功耗， 例如在低电压供电应用、 或同时使用 P型 和 N型 M0SFET的应用中。
沟道掺杂是调节阈值电压的已知方法。然而， 如果通过增加沟道区的杂质浓度来 提高器件的阈值电压， 则载流子的迁移率变小， 引起器件性能变劣。 并且， 沟道区中 高掺杂的离子可能与源 /漏区和沟道区邻接区域的离子中和， 使得所述邻接区域的离 子浓度降低， 引起器件电阻增大。
Yan等人在 "Scaling the Si MOSFET : From bulk to SOI to bulk", IEEE Trans.
Elect. Dev. , Vol. 39， p. 1704, 1992年 7月中提出， 在 SOI MOSFET中， 通过在氧 化物埋层的下方设置接地面 （即接地的背栅） 抑制短沟道效应。
然而， 上述具有接地的背栅的 SOI MOSFET仍然不能够满足器件在不断减小的沟 道长度的情形下对阈值电压的要求。
因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈 值电压， 而且不会劣化器件的性能。 发明内容
本发明的目的是提供一种利用背栅调节阈值电压的 M0SFET。
根据本发明的一方面， 提供一种 M0SFET, 包括 S0I晶片， 所述 S0I晶片包括底部 的半导体衬底、位于底部半导体衬底上的绝缘埋层和位于绝缘埋层上的半导体层； 源 区和漏区， 形成在半导体层中； 沟道区， 形成在半导体层中， 沟道区夹在源区和漏区 之间； 栅叠层， 包括位于半导体层上的栅介质层、 以及位于栅介质层上的栅极导体； 其中， 所述 M0SFET还包括在半导体衬底中形成的位于沟道下方的背栅， 背栅具有不 均匀掺杂分布， 以及绝缘埋层作为背栅的栅介质层。
其中所述绝缘埋层优选为氧化物埋层。
根据本发明的另一方面， 提供一种制造 M0SFET的方法， 包括 a) 提供 SOI晶片， 所述 S0I晶片包括底部半导体衬底、位于底部半导体衬底上的绝缘埋层和位于绝缘埋 层上的半导体层； b ) 在半导体层上形成栅叠层， 该栅叠层包括栅介质层和位于栅介 质层上的栅极导体； C ) 向半导体衬底中进行用于背栅的离子注入以形成离子注入区； d ) 进行离子注入退火， 使得离子注入区横向扩散而在半导体衬底中形成位于栅极导 体下的背栅， 背栅具有不均匀掺杂分布； 以及 e )向半导体层中进行源 /漏注入而形成 源区和漏区。 其中所述绝缘埋层优选为氧化物埋层。
在本发明的 M0SFET中， 利用半导体层形成了背栅， 而绝缘埋层作为背栅的栅介 质层。 在向背栅施加控制电压时， 产生的控制电场穿过绝缘埋层作用在沟道上。 由于 在背栅中的不均匀的掺杂剂分布， 因此可以通过改变背栅中的掺杂类型和 /或掺杂分 布， 根据实际需要对阈值电压进行调节。 附图说明
图 1至 6示意性地示出了根据本发明的制造超薄 M0SFET的方法的各个阶段的截 面图。 具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中， 相同的元件采用类似的附 图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
.在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理 工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本发明。 除非在下文中特别指出， 半导体器件中的 各个部分可以由本领域的技术人员公知的材料构成。
根据本发明的优选实施例， 按照图 1至 6的顺序依次执行制造超薄 M0SFET的以 下步骤。
参见图 1 , 作为初始结构的半导体衬底是常规的 SOI晶片， 从下至上依次包括底 部的半导体衬底 11、 氧化物埋层 12和半导体层 13。 半导体层 13 的厚度例如约为 5 - 20nm, 并且， 氧化物埋层 12的厚度例如约为 5- 30nm。其中所述氧化物埋层 12可以 是其他的绝缘埋层。
底部半导体衬底 U将用于提供 M0SFET的背栅， 氧化物埋层 12将作为背栅的栅 介质层。 半导体层 13例如由选自 IV族半导体（如， 硅或锗）或 III族- V族化合物半 导体 （如， 砷化镓） 的半导体材料组成， 半导体层 13为单晶 Si或 SiGe。 半导体层 13将用于提供 M0SFET的源 /漏区和沟道区。
形成 S0I晶片的工艺是已知的。 例如， 可以使用 SmartCut™ (称为 "智能剥离" 或 "智能切割"） 方法， 包括将分别包含通过热氧化或沉积形成的氧化物表面层的两 个晶片彼此键合， 其中， 两个晶片之一巳经进行氢注入， 从而在氧化物表面层以下的 一定深度的硅本体内形成氢注入区域， 然后， 在压力、 温度升高等情况下氢注入区域 转变成微空腔层， 从而导致层分离， 两个晶片中的另一个作为 S0I晶片来使用。 通过 控制热氧化或沉积的工艺参数， 可以改变 S0I晶片的氧化物埋层的厚度。通过控制氢 注入的能量， 可以改变 S0I晶片的顶部半导体层的厚度。
然后， 通过图案化在半导体层 13中形成沟槽， 并在其中填充绝缘材料， 从而形 成浅沟槽隔离 (STI ) 14， 以限定 M0SFET的有源区， 如图 2所示。
该图案化可以包括以下步骤： 通过包含曝光和显影的光刻工艺， 在半导体层 13 上形成含有图案的光抗蚀剂掩模； 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应 离子蚀刻、 激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 去除半导体层 13 的暴露部分， 该蚀刻步骤停止在氧化物埋层 12的顶部； 通过在溶剂中溶解或灰化去 除光抗蚀剂掩模。
然后， 在半导体层 13上形成栅叠层， 如图 3所示。该栅叠层包括厚度约为 1 4nm 的栅介质层 15和厚度约为 30- 100誦的栅极导体 16。用于形成栅叠层的沉积工艺和图 案化工艺是已知的， 其中， 栅极导体 16图案化为条状。
栅介质层 15可以由氧化物、 氧氮化物、 高 K材料或其组合组成。 栅极导体 16可 以由金属层、 掺杂多晶硅层、 或包括金属层和掺杂多晶硅层的叠层组成。
沟道区包括半导体层 13的位于栅叠层下方的一部分 （未示出）， 优选为不惨杂， 或者是自惨杂的， 或者在先前独立的离子注入步骤中进行惨杂。 然后， 经由栅介质层 15、 半导体层 13和氧化物埋层 12， 向半导体衬底 11中进 行离子注入， 如图 4所示。 由于栅介质层 15、半导体层 13和氧化物埋层 12的总厚度 仅为约 10- 50nra， 因此， 注入的离子可以容易地穿过这些层而进入半导体衬底 11中。 通过调节离子注入的能量， 可以控制注入的深度， 使得注入离子主要分布在半导体衬 底 11中。
离子注入区可以分布在半导体衬底 11的上部， 并且可以与上层的氧化物埋层 12 相距一定距离， 而没有直接邻接 （未示出）。
在离子注入步骤中注入的掺杂剂分布受到离子注入的角度的影响。 如果按照与 S0I晶片的主表面垂直的方向执行用于背栅的离子注入， 则在栅极导体下方的半导体 衬底中形成未注入区， 而在半导体衬底中的其他部分中形成离子注入区 （参见图 4)。 如果按照倾斜角度执行用于背栅的离子注入，则在栅极导体下方的半导体衬底中可能 形成第一掺杂浓度的离子注入区，而在半导体衬底中的其他部分中可能形成第二掺杂 浓度的离子注入区， 所述第一掺杂浓度高于所述第二掺杂浓度 （未示出）。
在离子注入步骤中注入的掺杂剂类型和惨杂分布取决于 M0SFET的类型以及阈值 电压的目标值。 如果希望提高器件的阈值电压， 则采用如图 4所示的掺杂分布， 对于 P型 M0SFET, 可以采用 P型掺杂剂， 例如硼 （B或 BF2)、 铟 （In) 或其组合； 对于 N 型 M0SFET, 可以则釆用 N型掺杂剂， 例如砷 （As)、 磷（P)或其组合。 如果希望减小 器件的阈值电压， 则采用与图 4所示相反的掺杂分布， 即半导体衬底中位于栅极导体 下方的部分的掺杂浓度高于其他部分的掺杂浓度，对于 P型 M0SFET,可以采用 N型掺 杂剂， 例如砷 （As )、 磷 （P) 或其组合； 对于 N型 M0SFET, 可以则采用 P型掺杂剂， 例如硼 （B或 BF2)、 铟 ( In) 或其组合。
惨杂剂的注入剂量可以根据厚度来选择， 例如约为 le'5- le2°每立方厘米。
接着， 进行短时间的离子注入退火 （即 "尖峰 "退火）， 例如激光、 电子束或红 外辐照等， 以修复晶格损伤并激活注入的掺杂剂。 离子注入退火使得注入的掺杂剂再 一次扩散， 形成向栅极导体 16下方的未注入区横向延伸的掺杂剂分布， 从而在半导 体衬底 13中形成掺杂的背栅 17。
由于掺杂剂的横向扩散， 背栅 17在沟道下方的掺杂浓度朝着沟道的中心逐渐减 小， 并且在沟道的中心附近减小为零， 使得背栅 17包括分别邻接源区和漏区的未连 通的两个部分 （参见图 5, 其中示出了背栅中的掺杂分布曲线）。
代替地， 如果离子注入退火进行足够长的时间， 则掺杂剂的横向扩散可能使得背 栅 17的两个部分连通。 由于掺杂剂的横向扩散， 背栅 17在沟道下方的掺杂浓度仍然 朝着沟道的中心逐渐减小， 并且在沟道的中心未减小到零， 而是达到一个大于零的最 小值 （未示出）。
如上所述， 如果在用于背栅的离子注入中采用倾斜角度， 则掺杂剂的分布方式与 图 5所示的掺杂分布正好相反。 由于掺杂剂的横向扩散， 背栅 17在沟道下方的掺杂 浓度朝着沟道的中心逐渐增大 （未示出）。
然而， 过高温度和 /或过长时间的离子注入退火是不可取的， 因为这可能完全消 除上述的不均匀掺杂分布， 从而在沟道下方的各处获得相同的掺杂浓度。
然后， 可以进行标准的 CMOS工艺， 包括进行源 /漏注入， 以在半导体层 13中形 成源区和漏区 （未示出）， 在栅极导体两侧形成侧墙 18， 在半导体结构上形成层间介 质层 19， 穿过层间介质层 19形成与源 /漏区分别连接的导电通道 20， 穿过层间介质 层 19、 浅沟槽隔离 14和氧化物埋层 12形成与背栅 17的两个部分分别相连接的两个 导电通道 21 , 从而完成整个 SOI M0SFET的器件结构 （如图 6所示）。
在本发明的 S0I M0SFET中， 半导体衬底 13提供了背栅的导体层， 而氧化物埋层 作为背栅的栅介质层。在向背栅施加控制电压时， 产生的控制电场穿过氧化物埋层作 用在沟道上。 由于在背栅中的不均匀的掺杂剂分布， 从而能够根据沟道长度的不同对 阖值电压进行调节。 例如， 随着器件沟道长度的减小， 很可能导致阈值电压减小， 通 过背栅中的离子掺杂， 使得背栅的掺杂剂类型与 SOI M0SFET的导电类型相同， 就能 够增大器件的阈值电压； 相反， 如果阈值电压过大， 也可以通过背栅中的离子掺杂， 使得背栅的掺杂剂类型与 SOI M0SFET的导电类型相同， 就能够减小器件的阈值电压。
在本发明的实施例中， 形成了掺杂的背栅， 并优选不对沟道区进行惨杂， 因此避 免了沟道区与源 /漏区之间 pn结的产生， 从而减小了器件的漏电流。
以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改， 均 在本发明的保护范围之内。

Claims

1、 一种 MOSFET, 包括
S0I晶片， 所述 S0I晶片包括底部的半导体衬底、 位于底部半导体衬底上的绝缘 埋层和位于绝缘埋层上的半导体层；
源区和漏区， 形成在半导体层中；
沟道区， 形成在半导体层中， 沟道区夹在源区和漏区之间；
栅叠层， 包括位于半导体层上的栅介质层、 以及位于栅介质层上的栅极导体； 其中， 所述 MOSFET还包括在半导体衬底中形成的位于沟道下方的背栅， 背栅具 禾
有不均匀掺杂分布， 以及绝缘埋层作为背栅的栅介质层。
2、根据权利要求 1所述的 MOSFET,其中所述背栅的掺杂浓度朝着沟道的中心逐渐 减小。 求
3、 根据权利要求 2所述的 MOSFET, 其中所述背栅的惨杂浓度朝着沟道的中心逐 渐减小为零， 使得所述背栅包括分别邻接源区和漏区的未连通的两个部分。
4、 根据权利要求 1至 3中任一项所述的 MOSFET, 其中所述背栅的惨杂剂类型与
MOSFET的导电类型相同。
5、 根据权利要求 1所述的 MOSFET, 其中所述背栅的掺杂浓度朝着沟道的中心逐 渐增大。
6、 根据权利要求 1或 5所述的 MOSFET, 其中所述背栅的掺杂剂类型与 MOSFET 的导电类型相反。
7、 根据权利要求 1所述的 MOSFET, 其中所述半导体层由 Si或 SiGe组成。
8、 根据权利要求 1所述的 MOSFET, 其中所述半导体层的厚度为 5- 20誦， 所述绝 缘埋层的厚度为 5- 30nm。
9、 根据权利要求 1所述的 MOSFET, 其中所述绝缘埋层为氧化物埋层。
10、 一种制造 MOSFET的方法， 包括
a) 提供 S0I晶片， 所述 S0I晶片包括底部半导体衬底、 位于底部半导体衬底上 的绝缘埋层和位于绝缘埋层上的半导体层；
b ) 在半导体层上形成栅叠层， 该栅叠层包括栅介质层和位于栅介质层上的栅极 导体；
C ) 向半导体衬底中进行用于背栅的离子注入以形成离子注入区； d) 进行离子注入退火， 使得离子注入区横向扩散而在半导体衬底中形成位于栅 极导体下的背栅， 背栅具有不均匀掺杂分布； 以及
e) 向半导体层中进行源 /漏注入而形成源区和漏区。
11、 根据权利要求 10所述的方法， 其中在步骤 c )中， 按照与 S0I晶片的主表面 垂直的方向执行用于背栅的离子注入，使得在栅极导体下方的半导体衬底中形成未注 入区， 而在半导体衬底中的其他部分中形成离子注入区。
12、 根据权利要求 10或 11所述的方法， 其中在步骤 c) 中， 在离子注入中采用 的掺杂剂类型与 M0SFET的导电类型相同。
13、 根据权利要求 10所述的方法， 其中在步骤 c)中， 按照倾斜角度执行用于背 栅的离子注入， 使得在栅极导体下方的半导体衬底中形成第一掺杂浓度的离子注入 区， 而在半导体衬底中的其他部分中形成第二掺杂浓度的离子注入区， 所述第一掺杂 浓度高于所述第二掺杂浓度。
14、 根据权利要求 10或 13所述的方法， 其中在步骤 c) 中， 在离子注入中釆用 的掺杂剂类型与 M0SFET的导电类型相反。
15、 根据权利要求 10所述的方法， 其中在步骤 c )中， 在离子注入中采甩的掺杂 剂的注入剂量为 le15 le2°每立方厘米。
16、 根据权利要求 10所述的方法， 其中在步骤 c)中， 离子注入区分布在半导体 衬底的上部。
17、 根据权利要求 11所述的方法， 其中在步骤 d)中， 所述背栅的掺杂浓度朝着 沟道的中心逐渐减小。
18、 根据权利要求 17所述的方法， 其中在步骤 d)中， 所述背栅的掺杂浓度朝着 沟道的中心逐渐减小为零，使得所述背栅包括分别邻接源区和漏区的未连通的两个部 分。
19、根据权利要求 13所述的方法， 其中在步骤 d)中， 所述背栅的掺杂浓度朝着 沟道的中心逐渐增大。
20、 根据权利要求 10所述的方法， 其中所述绝缘埋层为氧化物埋层。
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