JP2001284596A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001284596A JP2001284596A JP2000096444A JP2000096444A JP2001284596A JP 2001284596 A JP2001284596 A JP 2001284596A JP 2000096444 A JP2000096444 A JP 2000096444A JP 2000096444 A JP2000096444 A JP 2000096444A JP 2001284596 A JP2001284596 A JP 2001284596A
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Abstract
(57)【要約】
【課題】 SOI基板上の完全空乏化MISFETトランジスタ
において、しきい値ばらつきを最小に保つ構造を提供す
る。 【解決手段】 第１導電型の第１半導体層(11)と；第１
ゲート絶縁膜(6)と；第１ゲート電極(8)と；第１バック
ゲート電極(13)を含む第１トランジスタ(FET1)と、前記
第１半導体層と同じ導電型及び実質的に同じ厚さの第２
半導体層(12)と；前記第１ゲート絶縁膜と実質的に同じ
厚さの第２ゲート絶縁膜(6')と；第２ゲート電極(8')
と；第２バックゲート電極(14)を含み、前記第１トラン
ジスタのしきい値よりも高いしきい値を有する第２トラ
ンジスタ(FET2)を備え、前記第１半導体層の不純物濃度
は前記第２半導体層の不純物濃度よりも低く、かつ、前
記第１バックゲート電極の電圧は前記第２バックゲート
電極の電圧よりも大きいことを特徴とする半導体装置。
において、しきい値ばらつきを最小に保つ構造を提供す
る。 【解決手段】 第１導電型の第１半導体層(11)と；第１
ゲート絶縁膜(6)と；第１ゲート電極(8)と；第１バック
ゲート電極(13)を含む第１トランジスタ(FET1)と、前記
第１半導体層と同じ導電型及び実質的に同じ厚さの第２
半導体層(12)と；前記第１ゲート絶縁膜と実質的に同じ
厚さの第２ゲート絶縁膜(6')と；第２ゲート電極(8')
と；第２バックゲート電極(14)を含み、前記第１トラン
ジスタのしきい値よりも高いしきい値を有する第２トラ
ンジスタ(FET2)を備え、前記第１半導体層の不純物濃度
は前記第２半導体層の不純物濃度よりも低く、かつ、前
記第１バックゲート電極の電圧は前記第２バックゲート
電極の電圧よりも大きいことを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、支持基板上に絶縁
膜を介して設けられた半導体層に形成される完全空乏化
MISFET（Metal Insulator Semiconductor Field Effect
Transistor）に関し、特に支持基板にバックゲートを
設けた完全空乏化MISFET及びその製造方法に関する。
膜を介して設けられた半導体層に形成される完全空乏化
MISFET（Metal Insulator Semiconductor Field Effect
Transistor）に関し、特に支持基板にバックゲートを
設けた完全空乏化MISFET及びその製造方法に関する。
【０００２】
【従来の技術】SOI（Silicon on Insulator）すなわち
絶縁膜上に形成された半導体層（以下、SOIシリコン層
という）を用いて形成した電界効果トランジスタ（FE
T）は、携帯情報端末用LSIといった低消費電力デバイ
ス、高速CPUといった高速動作回路への応用が期待され
ている。特にチャネル領域のシリコン層が全て空乏化す
るトランジスタ（以下、完全空乏化トランジスタとい
う）は、部分空乏化トランジスタにおける基板浮遊効果
に関する問題が低減されるという利点が得られる。
絶縁膜上に形成された半導体層（以下、SOIシリコン層
という）を用いて形成した電界効果トランジスタ（FE
T）は、携帯情報端末用LSIといった低消費電力デバイ
ス、高速CPUといった高速動作回路への応用が期待され
ている。特にチャネル領域のシリコン層が全て空乏化す
るトランジスタ（以下、完全空乏化トランジスタとい
う）は、部分空乏化トランジスタにおける基板浮遊効果
に関する問題が低減されるという利点が得られる。
【０００３】また、従来、回路技術として、低しきい値
の論理回路ブロックの電源線に高しきい値のトランジス
タをスイッチとして挿入することで、低しきい値回路に
よる高速動作と高しきい値トランジスタのスイッチによ
る消費電力低減を実現し、しきい値の低下によるオフ時
のサブシュレッショルドリーク電流が増加とこれによる
消費電力の増加を抑える技術が提案されている。以下、
しきい値とは、ゲート電圧のしきい値をいう。このMTCM
OS（Multi-Threshold-Voltage CMOS:マルチしきい値電
圧CMOS）技術は、SOIデバイスと組み合わせることによ
り、低電圧で高速な回路動作が実現できると期待されて
いる。
の論理回路ブロックの電源線に高しきい値のトランジス
タをスイッチとして挿入することで、低しきい値回路に
よる高速動作と高しきい値トランジスタのスイッチによ
る消費電力低減を実現し、しきい値の低下によるオフ時
のサブシュレッショルドリーク電流が増加とこれによる
消費電力の増加を抑える技術が提案されている。以下、
しきい値とは、ゲート電圧のしきい値をいう。このMTCM
OS（Multi-Threshold-Voltage CMOS:マルチしきい値電
圧CMOS）技術は、SOIデバイスと組み合わせることによ
り、低電圧で高速な回路動作が実現できると期待されて
いる。
【０００４】従来から完全空乏化トランジスタを用いた
MTCMOS構造は知られているが、完全空乏化トランジスタ
特有の問題であるSOIシリコン層の膜厚揺らぎによるし
きい値変動の問題を解消した最適なMTCMOS構造について
は何ら開示されていなかった。
MTCMOS構造は知られているが、完全空乏化トランジスタ
特有の問題であるSOIシリコン層の膜厚揺らぎによるし
きい値変動の問題を解消した最適なMTCMOS構造について
は何ら開示されていなかった。
【０００５】例えば、従来、薄膜SOI-MOSFETのしきい値
を変えるための素子構造として、特開平7-106579号公報
において開示されているように、SOIシリコン層の厚
さ、またはゲート絶縁膜の厚さを変えることで、MOSFET
の異なるしきい値を設定し、そしてバックゲートに電圧
を印加して動作時と待機時とでしきい値を制御する例が
知られている。
を変えるための素子構造として、特開平7-106579号公報
において開示されているように、SOIシリコン層の厚
さ、またはゲート絶縁膜の厚さを変えることで、MOSFET
の異なるしきい値を設定し、そしてバックゲートに電圧
を印加して動作時と待機時とでしきい値を制御する例が
知られている。
【０００６】しかし、この従来例ではSOIシリコン層の
膜厚揺らぎに対するしきい値感度を低減するための具体
的な構成について何ら開示されていなかった。
膜厚揺らぎに対するしきい値感度を低減するための具体
的な構成について何ら開示されていなかった。
【０００７】特に同一基板、同一SOIシリコン層上に異
なるしきい値の完全空乏化トランジスタからなる回路を
形成した場合、例えば、しきい値設定をチャネル領域の
不純物濃度（以下、チャネル濃度という）で制御する
と、しきい値の大きい完全空乏化トランジスタは、チャ
ネル濃度が大きくなるためにSOIシリコン層の膜厚揺ら
ぎに対するしきい値感度がより大きくなり、しきい値ば
らつきが大きくなるという問題があった。
なるしきい値の完全空乏化トランジスタからなる回路を
形成した場合、例えば、しきい値設定をチャネル領域の
不純物濃度（以下、チャネル濃度という）で制御する
と、しきい値の大きい完全空乏化トランジスタは、チャ
ネル濃度が大きくなるためにSOIシリコン層の膜厚揺ら
ぎに対するしきい値感度がより大きくなり、しきい値ば
らつきが大きくなるという問題があった。
【０００８】また、バックゲートを有する完全空乏化ト
ランジスタによるMTCMOS構造を形成すると、製造工程が
増加するという問題があった。
ランジスタによるMTCMOS構造を形成すると、製造工程が
増加するという問題があった。
【０００９】工程数を削減する製造方法としては、例え
ば特開平9-27553号公報において開示されているよう
に、３つのチャネルインプラ用フォトレジストパターン
で、イオン注入を重ね打ちすることで、４つの異なるし
きい値のｎ型MOSFETを形成する例が知られている。
ば特開平9-27553号公報において開示されているよう
に、３つのチャネルインプラ用フォトレジストパターン
で、イオン注入を重ね打ちすることで、４つの異なるし
きい値のｎ型MOSFETを形成する例が知られている。
【００１０】しかし、この従来例は片側のMOSFETのみを
考慮した製造方法であり、CMOSプロセスにおいて十分な
工程数削減になっていなかった。
考慮した製造方法であり、CMOSプロセスにおいて十分な
工程数削減になっていなかった。
【００１１】以上説明したように、従来の完全空乏化ト
ランジスタによるMTCMOS構造では、それぞれのしきい値
ばらつきを最小にすることは困難であった。そしてバッ
クゲート電極を有する完全空乏化トランジスタで構成さ
れるMTCMOS構造の製造工程の増加に対し、十分な工程数
削減策がなされていなかった。
ランジスタによるMTCMOS構造では、それぞれのしきい値
ばらつきを最小にすることは困難であった。そしてバッ
クゲート電極を有する完全空乏化トランジスタで構成さ
れるMTCMOS構造の製造工程の増加に対し、十分な工程数
削減策がなされていなかった。
【００１２】
【発明が解決しようとする課題】本発明の目的は、バッ
クゲート電極を有する完全空乏化トランジスタにおいて
しきい値ばらつきを最小に保つデバイス構造及び少ない
製造工程数でMTCMOS構造を作成する製造方法を提供する
ことである。
クゲート電極を有する完全空乏化トランジスタにおいて
しきい値ばらつきを最小に保つデバイス構造及び少ない
製造工程数でMTCMOS構造を作成する製造方法を提供する
ことである。
【００１３】
【課題を解決するための手段】本願第１の発明は、絶縁
膜上に設けられた第１導電型の第１半導体層と；前記第
１半導体層上に設けられた第１ゲート絶縁膜と；前記第
１ゲート絶縁膜上に設けられた第１ゲート電極と；前記
第１半導体層下に前記絶縁膜を介して設けられた第１バ
ックゲート電極を含む第１電界効果トランジスタと、前
記絶縁膜上に設けられ、前記第１半導体層と同じ導電型
及び実質的に同じ厚さの第２半導体層と；前記第２半導
体層上に設けられ、前記第１ゲート絶縁膜と実質的に同
じ厚さの第２ゲート絶縁膜と；前記第２ゲート絶縁膜上
に設けられた第２ゲート電極と；前記第２半導体層下に
前記絶縁膜を介して設けられた第２バックゲート電極を
含み、前記第１電界効果トランジスタのしきい値よりも
高いしきい値を有する第２電界効果トランジスタを備
え、前記第１半導体層の不純物濃度は前記第２半導体層
の不純物濃度よりも低く、かつ、前記第１バックゲート
電極の電圧は前記第２バックゲート電極の電圧よりも大
きいことを特徴とする半導体装置である。
膜上に設けられた第１導電型の第１半導体層と；前記第
１半導体層上に設けられた第１ゲート絶縁膜と；前記第
１ゲート絶縁膜上に設けられた第１ゲート電極と；前記
第１半導体層下に前記絶縁膜を介して設けられた第１バ
ックゲート電極を含む第１電界効果トランジスタと、前
記絶縁膜上に設けられ、前記第１半導体層と同じ導電型
及び実質的に同じ厚さの第２半導体層と；前記第２半導
体層上に設けられ、前記第１ゲート絶縁膜と実質的に同
じ厚さの第２ゲート絶縁膜と；前記第２ゲート絶縁膜上
に設けられた第２ゲート電極と；前記第２半導体層下に
前記絶縁膜を介して設けられた第２バックゲート電極を
含み、前記第１電界効果トランジスタのしきい値よりも
高いしきい値を有する第２電界効果トランジスタを備
え、前記第１半導体層の不純物濃度は前記第２半導体層
の不純物濃度よりも低く、かつ、前記第１バックゲート
電極の電圧は前記第２バックゲート電極の電圧よりも大
きいことを特徴とする半導体装置である。
【００１４】本願第２の発明は、埋め込み絶縁膜と、前
記埋め込み絶縁膜上に設けられたチャネル領域と、前記
チャネル領域上に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられたゲート電極と、前記チャネル領
域下に前記埋め込み絶縁膜を介して設けられたバックゲ
ート電極を備える半導体装置において、前記ゲート電極
のゲート電圧のしきい値をＶt，前記チャネル領域の前
記ゲート絶縁膜側のフラットバンド電圧をＶFB1，前記
チャネル領域の前記埋め込み絶縁膜側のフラットバンド
電圧をＶFB2，前記チャネル領域のフェルミポテンシャ
ルをΦF，前記チャネル領域のキャパシタンスをＣSi，
前記ゲート絶縁膜のキャパシタンスをＣox 1，前記埋め
込み絶縁膜のキャパシタンスをＣox2，前記バックゲー
ト電極の電圧であるバックゲート電圧をＶG2，単位素電
荷をｑ，前記チャネル領域の不純物濃度をＮA，前記チ
ャネル領域の誘電率をεSi，前記チャネル領域の膜厚を
ｔSiとし、
記埋め込み絶縁膜上に設けられたチャネル領域と、前記
チャネル領域上に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられたゲート電極と、前記チャネル領
域下に前記埋め込み絶縁膜を介して設けられたバックゲ
ート電極を備える半導体装置において、前記ゲート電極
のゲート電圧のしきい値をＶt，前記チャネル領域の前
記ゲート絶縁膜側のフラットバンド電圧をＶFB1，前記
チャネル領域の前記埋め込み絶縁膜側のフラットバンド
電圧をＶFB2，前記チャネル領域のフェルミポテンシャ
ルをΦF，前記チャネル領域のキャパシタンスをＣSi，
前記ゲート絶縁膜のキャパシタンスをＣox 1，前記埋め
込み絶縁膜のキャパシタンスをＣox2，前記バックゲー
ト電極の電圧であるバックゲート電圧をＶG2，単位素電
荷をｑ，前記チャネル領域の不純物濃度をＮA，前記チ
ャネル領域の誘電率をεSi，前記チャネル領域の膜厚を
ｔSiとし、
【００１５】
【数３】
【００１６】
【数４】
【００１７】で表される二つの式を用いて、所望の前記
ゲート電圧のしきい値及び所望の前記チャネル領域の膜
厚に対して、前記バックゲート電圧及び前記不純物濃度
を求め、この求められた不純物濃度を備え、この求めら
れたバックゲート電圧がかけられるようされたことを特
徴とする半導体装置である。
ゲート電圧のしきい値及び所望の前記チャネル領域の膜
厚に対して、前記バックゲート電圧及び前記不純物濃度
を求め、この求められた不純物濃度を備え、この求めら
れたバックゲート電圧がかけられるようされたことを特
徴とする半導体装置である。
【００１８】本願第３の発明は、前記チャネル領域がす
べて空乏化することを特徴とする本願第２の発明に記載
の半導体装置である。
べて空乏化することを特徴とする本願第２の発明に記載
の半導体装置である。
【００１９】本願第４の発明は、前記チャネル領域の前
記埋込み絶縁膜側の界面におけるバンドギャップ中の界
面準位密度をＮit2とし、Ｃox2（Ｃox2＋ｑＮit2）（２
ΦF＋ＶFB2＋ｑＮit2／Ｃox2−ＶG2）＞ｑＮAεSiの関
係を満たすことを特徴とする本願第３の発明に記載の半
導体装置である。
記埋込み絶縁膜側の界面におけるバンドギャップ中の界
面準位密度をＮit2とし、Ｃox2（Ｃox2＋ｑＮit2）（２
ΦF＋ＶFB2＋ｑＮit2／Ｃox2−ＶG2）＞ｑＮAεSiの関
係を満たすことを特徴とする本願第３の発明に記載の半
導体装置である。
【００２０】本願第５の発明は、第１導電型の半導体基
板上の埋め込み絶縁膜上に互いに絶縁分離された第１半
導体層、第２半導体層、第３半導体層及び第４半導体層
を形成する工程と、第１マスクを用いて、第２導電型不
純物を２回イオン注入することによって、前記半導体基
板中であって、前記第１半導体層下に第１バックゲート
電極を、前記第２半導体層下に第２バックゲート電極
を、前記第３及び第４半導体層下に第１不純物領域を形
成し、また、前記第１乃至第４半導体層を第２導電型の
第１乃至第４不純物層にする工程と、第２マスクを用い
て、第２導電型不純物をイオン注入することによって、
前記第１及び第４不純物層の第２導電型の不純物濃度を
前記第２及び第３不純物層の第２導電型の不純物濃度よ
りも高くする工程と、前記第３マスクを用いて、第１導
電型不純物を２回イオン注入することによって、前記第
１不純物領域中であって、前記第３半導体層下に第３バ
ックゲート電極を、前記第４半導体層下に第４バックゲ
ート電極を形成し、また、前記第３及び第４不純物層を
第１導電型にし、この第３不純物層の不純物濃度をこの
第４不純物層の不純物濃度よりも高くする工程と、前記
第１乃至第４不純物層各々に半導体装置を形成する工程
を備える半導体装置の製造方法である。
板上の埋め込み絶縁膜上に互いに絶縁分離された第１半
導体層、第２半導体層、第３半導体層及び第４半導体層
を形成する工程と、第１マスクを用いて、第２導電型不
純物を２回イオン注入することによって、前記半導体基
板中であって、前記第１半導体層下に第１バックゲート
電極を、前記第２半導体層下に第２バックゲート電極
を、前記第３及び第４半導体層下に第１不純物領域を形
成し、また、前記第１乃至第４半導体層を第２導電型の
第１乃至第４不純物層にする工程と、第２マスクを用い
て、第２導電型不純物をイオン注入することによって、
前記第１及び第４不純物層の第２導電型の不純物濃度を
前記第２及び第３不純物層の第２導電型の不純物濃度よ
りも高くする工程と、前記第３マスクを用いて、第１導
電型不純物を２回イオン注入することによって、前記第
１不純物領域中であって、前記第３半導体層下に第３バ
ックゲート電極を、前記第４半導体層下に第４バックゲ
ート電極を形成し、また、前記第３及び第４不純物層を
第１導電型にし、この第３不純物層の不純物濃度をこの
第４不純物層の不純物濃度よりも高くする工程と、前記
第１乃至第４不純物層各々に半導体装置を形成する工程
を備える半導体装置の製造方法である。
【００２１】本願第６の発明は、前記半導体装置がチャ
ネル領域，ゲート絶縁膜及びゲート電極を有することを
特徴とする本願第５の発明に記載の半導体装置の製造方
法である。
ネル領域，ゲート絶縁膜及びゲート電極を有することを
特徴とする本願第５の発明に記載の半導体装置の製造方
法である。
【００２２】本願第７の発明は、前記第１乃至第４半導
体層の膜厚が同じであることを特徴とする本願第５の発
明に記載の半導体装置の製造方法である。
体層の膜厚が同じであることを特徴とする本願第５の発
明に記載の半導体装置の製造方法である。
【００２３】本発明によれば、バックゲート電極を有す
る完全空乏化トランジスタにおいて、しきい値ばらつき
を最小にする、チャネル領域の不純物濃度とバックゲー
ト電極の電圧の関係を設定できる。
る完全空乏化トランジスタにおいて、しきい値ばらつき
を最小にする、チャネル領域の不純物濃度とバックゲー
ト電極の電圧の関係を設定できる。
【００２４】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施形態について説明する。
実施形態について説明する。
【００２５】（第１の実施形態）図1は、本発明の第1の
実施形態に係る半導体装置の断面概略図である。１は支
持基板、２は埋め込み絶縁膜、３は層間絶縁膜、４は素
子分離領域、５、５’はゲート側壁絶縁膜、６、６’は
ゲート絶縁膜、７、７’はソース・ドレイン領域、８、
８’はゲート電極、９、１０はバックゲート電極へのコ
ンタクト電極、１１、１２は同じ導電型のチャネル領
域、そして１３、１４はバックゲート電極を示す。尚、
ゲート、ソース、ドレインへのコンタクトは省略してい
る。本実施形態に係る半導体装置の特徴は、SOIシリコ
ン層（チャネル領域）の膜厚及び導電型は同じであり、
しきい値の異なる2つの完全空乏化トランジスタの場
合、チャネル濃度が小さくそしてバックゲート電圧が大
きい方が低しきい値のトランジスタとなり、逆にチャネ
ル濃度が大きくそしてバックゲート電圧が小さい方が高
しきい値のトランジスタとなる。
実施形態に係る半導体装置の断面概略図である。１は支
持基板、２は埋め込み絶縁膜、３は層間絶縁膜、４は素
子分離領域、５、５’はゲート側壁絶縁膜、６、６’は
ゲート絶縁膜、７、７’はソース・ドレイン領域、８、
８’はゲート電極、９、１０はバックゲート電極へのコ
ンタクト電極、１１、１２は同じ導電型のチャネル領
域、そして１３、１４はバックゲート電極を示す。尚、
ゲート、ソース、ドレインへのコンタクトは省略してい
る。本実施形態に係る半導体装置の特徴は、SOIシリコ
ン層（チャネル領域）の膜厚及び導電型は同じであり、
しきい値の異なる2つの完全空乏化トランジスタの場
合、チャネル濃度が小さくそしてバックゲート電圧が大
きい方が低しきい値のトランジスタとなり、逆にチャネ
ル濃度が大きくそしてバックゲート電圧が小さい方が高
しきい値のトランジスタとなる。
【００２６】次に、本実施形態に係るデバイスパラメー
タ設定方法について説明する。
タ設定方法について説明する。
【００２７】図２は、後述するデバイスパラメータ設定
方法により得られた完全空乏化トランジスタにおける設
定したゲート電圧のしきい値（以下，単にしきい値とい
う）に対ししきい値ばらつきが最小となるチャネル領域
の不純物濃度（以下、チャネル濃度という）とバックゲ
ート電圧の関係を表したグラフである。ここでは、SOI
シリコン層であるチャネル領域１１，１２として膜厚20
nmの単結晶シリコン層、埋め込み絶縁膜２として膜厚3
0 nmのシリコン酸化膜、ゲート絶縁膜6として膜厚3 nm
からなるシリコン酸化膜、そしてゲート電極として1×1
020cm-3のn型ポリシリコン（多結晶シリコン）、そして
支持基板１はバックゲート電極13、14を電気的に分離す
るためn型シリコンからなり、バックゲート電極13、14
はp型シリコンで構成されるn型MOSFETをモデルとした。
方法により得られた完全空乏化トランジスタにおける設
定したゲート電圧のしきい値（以下，単にしきい値とい
う）に対ししきい値ばらつきが最小となるチャネル領域
の不純物濃度（以下、チャネル濃度という）とバックゲ
ート電圧の関係を表したグラフである。ここでは、SOI
シリコン層であるチャネル領域１１，１２として膜厚20
nmの単結晶シリコン層、埋め込み絶縁膜２として膜厚3
0 nmのシリコン酸化膜、ゲート絶縁膜6として膜厚3 nm
からなるシリコン酸化膜、そしてゲート電極として1×1
020cm-3のn型ポリシリコン（多結晶シリコン）、そして
支持基板１はバックゲート電極13、14を電気的に分離す
るためn型シリコンからなり、バックゲート電極13、14
はp型シリコンで構成されるn型MOSFETをモデルとした。
【００２８】図2のグラフより明らかなように、設定し
たしきい値に対ししきい値ばらつきが最小となるチャネ
ル濃度とバックゲート電圧の組み合わせは一組に決ま
る。これより、本発明の目的である、MTCMOS構造を形成
する時は、各設定するしきい値に応じたチャネル濃度と
バックゲート電圧を設定する必要がある。
たしきい値に対ししきい値ばらつきが最小となるチャネ
ル濃度とバックゲート電圧の組み合わせは一組に決ま
る。これより、本発明の目的である、MTCMOS構造を形成
する時は、各設定するしきい値に応じたチャネル濃度と
バックゲート電圧を設定する必要がある。
【００２９】例えば、設定するしきい値として、図1に
おけるFET1のしきい値を0.1V、FET2のしきい値を0.4Vと
した時、本計算では、それぞれのチャネル濃度，バック
ゲート電圧はFET1では1.2×1017cm-3，−0.8V、FET2で
は2.4×1017cm-3，−3Vとなる。
おけるFET1のしきい値を0.1V、FET2のしきい値を0.4Vと
した時、本計算では、それぞれのチャネル濃度，バック
ゲート電圧はFET1では1.2×1017cm-3，−0.8V、FET2で
は2.4×1017cm-3，−3Vとなる。
【００３０】つまり、図２で示すように、設定するしき
い値に対し、しきい値ばらつきが最小となる、同じ導電
型のチャネル領域11、12の不純物濃度NAとバックゲート
電圧VG2が決まる。この時、SOIシリコン層の膜厚は同じ
で、しきい値の異なる、例えば2つの完全空乏化トラン
ジスタのデバイスパラメータを設定するとき、チャネル
濃度が小さくそしてバックゲート電圧が大きい方が低し
きい値のトランジスタとなり、逆にチャネル濃度が大き
くそしてバックゲート電圧が小さい方が高しきい値のト
ランジスタとなる。
い値に対し、しきい値ばらつきが最小となる、同じ導電
型のチャネル領域11、12の不純物濃度NAとバックゲート
電圧VG2が決まる。この時、SOIシリコン層の膜厚は同じ
で、しきい値の異なる、例えば2つの完全空乏化トラン
ジスタのデバイスパラメータを設定するとき、チャネル
濃度が小さくそしてバックゲート電圧が大きい方が低し
きい値のトランジスタとなり、逆にチャネル濃度が大き
くそしてバックゲート電圧が小さい方が高しきい値のト
ランジスタとなる。
【００３１】以下、デバイスパラメータ設定方法につい
て説明する。なお、図2のグラフに示した関係の算出に
あたっては、完全空乏化トランジスタのしきい値を表す
式として文献（"Electrical characterization of Sili
con-on-Insulator Materialsand Devices"、 Sorin Cri
stloveanu and Sheng S. Li著、Kluwer Academic Publi
shers、（1995））に記載されているのと同様の式を用
いた。さらに、しきい値の算出には量子効果を考慮する
ため文献（M. J. van Dort他、IEDM91 p495, (199
1)）、(J. W. Slotboom他、IEEE trans. Electron Devi
ces, vol.ED024, No.8, pp.1123-1125, (1977))、
（「デバイス物理のための量子力学」David K. Ferry
著、長岡洋介他訳、丸善、(1996)）に記載されているも
のを参考にした。
て説明する。なお、図2のグラフに示した関係の算出に
あたっては、完全空乏化トランジスタのしきい値を表す
式として文献（"Electrical characterization of Sili
con-on-Insulator Materialsand Devices"、 Sorin Cri
stloveanu and Sheng S. Li著、Kluwer Academic Publi
shers、（1995））に記載されているのと同様の式を用
いた。さらに、しきい値の算出には量子効果を考慮する
ため文献（M. J. van Dort他、IEDM91 p495, (199
1)）、(J. W. Slotboom他、IEEE trans. Electron Devi
ces, vol.ED024, No.8, pp.1123-1125, (1977))、
（「デバイス物理のための量子力学」David K. Ferry
著、長岡洋介他訳、丸善、(1996)）に記載されているも
のを参考にした。
【００３２】図３は完全空乏化トランジスタのSOI層の
シリコン膜厚tSiとしきい値Vtとの関係を表すグラフで
ある。ここでは図２の計算で用いたモデルに、チャネル
領域の不純物濃度を１×1017cm-3、バックゲート電圧V
G2を−1Vとした。
シリコン膜厚tSiとしきい値Vtとの関係を表すグラフで
ある。ここでは図２の計算で用いたモデルに、チャネル
領域の不純物濃度を１×1017cm-3、バックゲート電圧V
G2を−1Vとした。
【００３３】完全空乏化トランジスタのしきい値はバッ
クゲート電圧により制御することが可能で、そのしきい
値はチャネル領域11、12の埋め込み絶縁膜2に接した面
（以下、裏面（back surface）と呼ぶ）における電子状
態で決まる。つまり、しきい値はバックゲート電圧によ
り裏面が蓄積状態から反転状態となるまで変化させるこ
とが可能で、蓄積状態、反転状態ではしきい値はほぼ一
定となる。
クゲート電圧により制御することが可能で、そのしきい
値はチャネル領域11、12の埋め込み絶縁膜2に接した面
（以下、裏面（back surface）と呼ぶ）における電子状
態で決まる。つまり、しきい値はバックゲート電圧によ
り裏面が蓄積状態から反転状態となるまで変化させるこ
とが可能で、蓄積状態、反転状態ではしきい値はほぼ一
定となる。
【００３４】図３では、裏面が蓄積状態でのしきい値を
Vt,acc、また反転状態でのしきい値をVt,invで表してお
り、この時の完全空乏化トランジスタのしきい値はこの
間の領域（図中、斜線の領域）で設定可能である。
Vt,acc、また反転状態でのしきい値をVt,invで表してお
り、この時の完全空乏化トランジスタのしきい値はこの
間の領域（図中、斜線の領域）で設定可能である。
【００３５】図３に示したように埋め込み絶縁膜厚tbox
＝100 nmの時、しきい値はSOIシリコン膜厚の薄膜化に
対しほぼ線形に減少する。しかし、埋め込み絶縁膜厚t
box＝30 nmの時、矢印で示したようにしきい値はSOIシ
リコン膜厚に対し極小値を持つ。この時SOIシリコン膜
厚揺らぎに対するしきい値感度が最小となり、SOIシリ
コン膜厚に対するしきい値ばらつきが最小となる。
＝100 nmの時、しきい値はSOIシリコン膜厚の薄膜化に
対しほぼ線形に減少する。しかし、埋め込み絶縁膜厚t
box＝30 nmの時、矢印で示したようにしきい値はSOIシ
リコン膜厚に対し極小値を持つ。この時SOIシリコン膜
厚揺らぎに対するしきい値感度が最小となり、SOIシリ
コン膜厚に対するしきい値ばらつきが最小となる。
【００３６】これは、薄い埋め込み絶縁膜により、back
surfaceのポテンシャルは容量カップリングによりバッ
クゲートのポテンシャルに束縛されることによる。表面
とback surface間のポテンシャル差はいつもほぼ一定な
ので、しきい値時の表面電界EsはSOI薄膜化と共に増加
する。そのためしきい値が表面電界によく依存すること
から、しきい値がSOI薄膜化と共に極小点を持ちそして
増加する効果が現れる。
surfaceのポテンシャルは容量カップリングによりバッ
クゲートのポテンシャルに束縛されることによる。表面
とback surface間のポテンシャル差はいつもほぼ一定な
ので、しきい値時の表面電界EsはSOI薄膜化と共に増加
する。そのためしきい値が表面電界によく依存すること
から、しきい値がSOI薄膜化と共に極小点を持ちそして
増加する効果が現れる。
【００３７】そして、あらかじめ設定したSOIシリコン
膜厚、埋め込み絶縁膜厚で、しきい値ばらつきが最小と
なるチャネル濃度、バックゲート電圧の条件を抜き出し
たのが図2のグラフである。本実施形態の説明では、図2
に示したようにSOIシリコン膜厚を20 nm、埋め込み絶縁
膜厚を30 nmとしたが、この膜構造に限らず、後述する
第２の実施形態でしきい値がSOI膜厚に対し極小値を有
する範囲であれば、他の膜厚条件を設定することが可能
である。
膜厚、埋め込み絶縁膜厚で、しきい値ばらつきが最小と
なるチャネル濃度、バックゲート電圧の条件を抜き出し
たのが図2のグラフである。本実施形態の説明では、図2
に示したようにSOIシリコン膜厚を20 nm、埋め込み絶縁
膜厚を30 nmとしたが、この膜構造に限らず、後述する
第２の実施形態でしきい値がSOI膜厚に対し極小値を有
する範囲であれば、他の膜厚条件を設定することが可能
である。
【００３８】次に、本実施形態で用いたしきい値の計算
式について説明する。
式について説明する。
【００３９】完全空乏化トランジスタのゲート電圧VG1
と表面ポテンシャルとの関係は次式で表される。
と表面ポテンシャルとの関係は次式で表される。
【００４０】
【数５】
【００４１】ここで、ΦS1、ΦS2はそれぞれチャネル領
域11および12のゲート絶縁膜6に接した表面、埋め込み
絶縁膜3に接した表面におけるフェルミポテンシャルで
ある。ΦMS1はゲート絶縁膜6側のゲート電極8との仕事
関数差、QOX1はゲート絶縁膜6中の固定電荷密度、COX1
はゲート絶縁膜6のキャパシタンス、Qinv1はチャネル領
域11、12におけるチャネルの反転層電荷である。そし
て、Qdeplはチャネル領域４での空乏層電荷を表し、電
子の電荷量ｑ、チャネル領域11、12の不純物密度NA、チ
ャネル領域11、12の膜厚tsiを用いて−qNAtsiで表され
る。また、フェルミポテンシャルΦFはシリコンの真性
キャリア密度ni、ボルツマン定数k、温度T、電子の電荷
量（単位素電荷）qを用いて、
域11および12のゲート絶縁膜6に接した表面、埋め込み
絶縁膜3に接した表面におけるフェルミポテンシャルで
ある。ΦMS1はゲート絶縁膜6側のゲート電極8との仕事
関数差、QOX1はゲート絶縁膜6中の固定電荷密度、COX1
はゲート絶縁膜6のキャパシタンス、Qinv1はチャネル領
域11、12におけるチャネルの反転層電荷である。そし
て、Qdeplはチャネル領域４での空乏層電荷を表し、電
子の電荷量ｑ、チャネル領域11、12の不純物密度NA、チ
ャネル領域11、12の膜厚tsiを用いて−qNAtsiで表され
る。また、フェルミポテンシャルΦFはシリコンの真性
キャリア密度ni、ボルツマン定数k、温度T、電子の電荷
量（単位素電荷）qを用いて、
【００４２】
【数６】
【００４３】で表される。またキャパシタンスは、例え
ばチャネル領域11、12の場合、シリコンの誘電率εSi、
膜厚tSiを用いて、ＣSi＝εSi／ｔSiで表される。
ばチャネル領域11、12の場合、シリコンの誘電率εSi、
膜厚tSiを用いて、ＣSi＝εSi／ｔSiで表される。
【００４４】本発明では、バックゲート電圧によりしき
い値制御可能なback surfaceが空乏状態の時を用いる。
この時のしきい値は式(1)より次式で表される。
い値制御可能なback surfaceが空乏状態の時を用いる。
この時のしきい値は式(1)より次式で表される。
【００４５】
【数７】
【００４６】ここで、Vtはしきい値。VFB1、VFB2はゲー
ト絶縁膜6側、埋め込み絶縁膜2側のフラットバンド電
圧。Cox2は埋め込み絶縁膜２のキャパシタンス。VG2は
バックゲート電圧を表し、back surfaceが蓄積状態から
反転状態までの範囲の条件で有効である。
ト絶縁膜6側、埋め込み絶縁膜2側のフラットバンド電
圧。Cox2は埋め込み絶縁膜２のキャパシタンス。VG2は
バックゲート電圧を表し、back surfaceが蓄積状態から
反転状態までの範囲の条件で有効である。
【００４７】次に、図2の導出について説明する。
【００４８】式(３)より、SOI膜厚に対するしきい値感
度は次の式で表される。
度は次の式で表される。
【００４９】
【数８】
【００５０】式(4)でしきい値感度が最低となるのは０
となるときである。そこで、式(3)および式(4)であらか
じめSOIシリコン膜厚および埋め込み絶縁膜厚、ならび
にチャネル濃度とバックゲート電圧以外のパラメータを
設定する。そして式(3)に所望のしきい値Vtを設定す
る。以上の式(3)、式(4)より、所望のしきい値でしきい
値感度を最小にするチャネル濃度ＮAとバックゲート電
圧ＶG2を求めることができる。
となるときである。そこで、式(3)および式(4)であらか
じめSOIシリコン膜厚および埋め込み絶縁膜厚、ならび
にチャネル濃度とバックゲート電圧以外のパラメータを
設定する。そして式(3)に所望のしきい値Vtを設定す
る。以上の式(3)、式(4)より、所望のしきい値でしきい
値感度を最小にするチャネル濃度ＮAとバックゲート電
圧ＶG2を求めることができる。
【００５１】本実施形態では、図2のチャネル濃度、バ
ックゲート電圧を求めるのに、作業の簡単化のため、し
きい値の式として式(3)をそのまま用いた。そのためパ
ラメータ導出の時には、量子効果を考慮した計算を行っ
ていない。より正確な計算をするためには、量子効果を
含めた数値計算が必要である。
ックゲート電圧を求めるのに、作業の簡単化のため、し
きい値の式として式(3)をそのまま用いた。そのためパ
ラメータ導出の時には、量子効果を考慮した計算を行っ
ていない。より正確な計算をするためには、量子効果を
含めた数値計算が必要である。
【００５２】また、上述のモデル計算ではゲート電極と
して、n型MISFETに対しｎ型のポリシリコンを用いたと
きについて行った。ゲート電極を例えば、タングステン
（Ｗ）、アルミニウム（Al）、チタンナイトライド（Ti
N）といった金属が用いられた場合、しきい値がポリシ
リコンゲートよりも高くなる。そこで、基板バイアスを
正に印加してしきい値を下げる必要がある、しかしCMOS
ではｐ型MISFETのｎ型シリコン層によるバックゲートと
の間で順バイアスとなりバックゲート電極間で電流が流
れてしまう。このように基板バイアスを正に印加する場
合は、ｎ型MISFETのバックゲートをｎ型シリコン層、そ
してｐ型MISFETのバックゲートをｐ型シリコン層で形成
することによりバックゲート電極間の導通を防ぐことが
できる。
して、n型MISFETに対しｎ型のポリシリコンを用いたと
きについて行った。ゲート電極を例えば、タングステン
（Ｗ）、アルミニウム（Al）、チタンナイトライド（Ti
N）といった金属が用いられた場合、しきい値がポリシ
リコンゲートよりも高くなる。そこで、基板バイアスを
正に印加してしきい値を下げる必要がある、しかしCMOS
ではｐ型MISFETのｎ型シリコン層によるバックゲートと
の間で順バイアスとなりバックゲート電極間で電流が流
れてしまう。このように基板バイアスを正に印加する場
合は、ｎ型MISFETのバックゲートをｎ型シリコン層、そ
してｐ型MISFETのバックゲートをｐ型シリコン層で形成
することによりバックゲート電極間の導通を防ぐことが
できる。
【００５３】次に、しきい値計算に、表面量子効果を考
慮する手法について説明する。本計算では、表面ポテン
シャルの表面量子化補正による表面バンド曲がりの増加
量として以下の数式を用いた。
慮する手法について説明する。本計算では、表面ポテン
シャルの表面量子化補正による表面バンド曲がりの増加
量として以下の数式を用いた。
【００５４】
【数９】
【００５５】つまり式(5)は、伝導体Ecから最低エネル
ギー準位E0へのシフトE0-Ec、高濃度のチャネル不純物
添加によるバンドギャップの縮小（bandgap narrowin
g）効果DEg、そして量子論による表面電荷密度が最大と
なる位置のシフトDzによる表面電位の変化EsDzから構成
されている。
ギー準位E0へのシフトE0-Ec、高濃度のチャネル不純物
添加によるバンドギャップの縮小（bandgap narrowin
g）効果DEg、そして量子論による表面電荷密度が最大と
なる位置のシフトDzによる表面電位の変化EsDzから構成
されている。
【００５６】次に式(5)の式について説明する。最低エ
ネルギー準位E0へのシフト量E0−Ecは、
ネルギー準位E0へのシフト量E0−Ecは、
【００５７】
【数１０】
【００５８】ここで、ｈはプランク定数、ｍはキャリア
の有効質量を表す。また、Esは表面電界を示し、次式で
表される。
の有効質量を表す。また、Esは表面電界を示し、次式で
表される。
【００５９】
【数１１】
【００６０】また、bandgap narrowing効果DEgは、次式
で表される。
で表される。
【００６１】
【数１２】
【００６２】EsDzの近似式は、次式で表される。
【００６３】
【数１３】
【００６４】以上、式(1)〜(9)を考慮して得られたしき
い値のSOI膜厚依存性が図３である。
い値のSOI膜厚依存性が図３である。
【００６５】また、本発明者らが行った実験結果より、
実測のしきい値には今回の理論計算に比べオフセットが
存在することがわかっている。これは埋め込み絶縁膜の
SOIシリコン側に固定電荷が存在、あるいは例えばバッ
クゲート電極の空乏化による埋め込み絶縁膜の実効膜厚
の増加などが要因として考えられる。デバイスパラメー
タ設計においては、これらオフセット分を考慮すること
により、しきい値ばらつきはほぼ最小にすることが可能
であり、例えば、あらかじめ実測値と理論計算との合わ
せ込みにより、固定電荷密度、埋め込み絶縁膜の実効膜
厚を把握し、しきい値ばらつき最小となるデバイスパラ
メータを設計するとよい。
実測のしきい値には今回の理論計算に比べオフセットが
存在することがわかっている。これは埋め込み絶縁膜の
SOIシリコン側に固定電荷が存在、あるいは例えばバッ
クゲート電極の空乏化による埋め込み絶縁膜の実効膜厚
の増加などが要因として考えられる。デバイスパラメー
タ設計においては、これらオフセット分を考慮すること
により、しきい値ばらつきはほぼ最小にすることが可能
であり、例えば、あらかじめ実測値と理論計算との合わ
せ込みにより、固定電荷密度、埋め込み絶縁膜の実効膜
厚を把握し、しきい値ばらつき最小となるデバイスパラ
メータを設計するとよい。
【００６６】このように、本実施形態のデバイスパラメ
ータ設定方法は、しきい値ばらつきを最小にする有効な
手法である。
ータ設定方法は、しきい値ばらつきを最小にする有効な
手法である。
【００６７】（第２の実施形態）第２の実施形態は、し
きい値ばらつきを最小とするバックゲート電圧、バック
ゲート絶縁膜厚、及びチャネル濃度の関係について示
し、これら３つの条件がＳＯＩシリコン層の厚さに関係
ないことを示す。また、理論計算が実際のデバイスとの
整合性が得られたことについても示す。
きい値ばらつきを最小とするバックゲート電圧、バック
ゲート絶縁膜厚、及びチャネル濃度の関係について示
し、これら３つの条件がＳＯＩシリコン層の厚さに関係
ないことを示す。また、理論計算が実際のデバイスとの
整合性が得られたことについても示す。
【００６８】完全空乏型トランジスタのしきい値は、文
献（H-K. Lim and J. G. Fossum, "Threshold Voltage
of Thin-Film Silicon-on-Insulator (SOI) MOSFET's,"
IEEE Trans. Electron Devices, vol. 30, pp.1244-12
51, 1983.）より、式（１０）で表される。
献（H-K. Lim and J. G. Fossum, "Threshold Voltage
of Thin-Film Silicon-on-Insulator (SOI) MOSFET's,"
IEEE Trans. Electron Devices, vol. 30, pp.1244-12
51, 1983.）より、式（１０）で表される。
【００６９】
【数１４】
【００７０】ここで、ΦFはチャネル領域のフェルミポ
テンシャル、VFB1及びVFB2はゲート電極及びバックゲー
ト電極のフラットバンド電圧、Cox1、Cox2及びCSiはゲ
ート絶縁膜、埋め込み絶縁膜及び空乏化したSOIシリコ
ン層の各容量、Nit1及びNit2はゲート絶縁膜側及び埋め
込み絶縁膜側のSOIシリコン層の界面におけるバンドギ
ャップ中の界面準位密度を表す。また、ゲート絶縁膜側
及び埋め込み絶縁膜側のSOIシリコン層界面中の固定電
荷密度についてはフラットバンド電圧に含めて考慮す
る。そして、以下に述べるバックゲート電圧VG2は埋込
み絶縁膜側のSOIシリコン層（裏面）が空乏状態でバッ
クゲート電圧によりしきい値制御可能である範囲にある
こととする。
テンシャル、VFB1及びVFB2はゲート電極及びバックゲー
ト電極のフラットバンド電圧、Cox1、Cox2及びCSiはゲ
ート絶縁膜、埋め込み絶縁膜及び空乏化したSOIシリコ
ン層の各容量、Nit1及びNit2はゲート絶縁膜側及び埋め
込み絶縁膜側のSOIシリコン層の界面におけるバンドギ
ャップ中の界面準位密度を表す。また、ゲート絶縁膜側
及び埋め込み絶縁膜側のSOIシリコン層界面中の固定電
荷密度についてはフラットバンド電圧に含めて考慮す
る。そして、以下に述べるバックゲート電圧VG2は埋込
み絶縁膜側のSOIシリコン層（裏面）が空乏状態でバッ
クゲート電圧によりしきい値制御可能である範囲にある
こととする。
【００７１】以下、式（１０）を用いて、SOIシリコン
層の膜厚ばらつきによるしきい値変動が最小となる設計
領域つまり、しきい値とSOIシリコン層の膜厚の関係に
おいて、しきい値が最小となる条件を示す。
層の膜厚ばらつきによるしきい値変動が最小となる設計
領域つまり、しきい値とSOIシリコン層の膜厚の関係に
おいて、しきい値が最小となる条件を示す。
【００７２】しきい値が最小となりうる条件は、式（１
０）をSOIシリコン層の膜厚tSiで微分することにより得
られ、式（１１）で示される。
０）をSOIシリコン層の膜厚tSiで微分することにより得
られ、式（１１）で示される。
【００７３】
【数１５】 Ｃox2(Ｃox2＋ｑＮit2)(２ΦF＋ＶFB2＋ｑＮit2／Ｃox2−ＶG2)＞ｑＮAεSi （ １１） ここで、NAはチャネル不純物密度、εSiはSOIシリコン
層の誘電率を表す。
層の誘電率を表す。
【００７４】図４に、SOI-MOSFETのしきい値がSOIシリ
コン層の膜厚に依存する膜厚依存性について、実測結果
及び式（１０）と第１の実施形態で説明した表面量子効
果を含めた理論計算による理論計算結果を示す。
コン層の膜厚に依存する膜厚依存性について、実測結果
及び式（１０）と第１の実施形態で説明した表面量子効
果を含めた理論計算による理論計算結果を示す。
【００７５】実測に用いたトランジスタは、ゲート酸化
膜の膜厚が108nm、バックゲート酸化膜（埋め込み酸化
膜）の膜厚が5.6nm、チャネル濃度は各SOI膜厚に依らず
1.2×1017cm-3のn型MOSFETで、ゲート電極はBoronを1×
1017cm-3添加したp型シリコン層、バックゲート電極はn
型Polyシリコンである。また、ゲート酸化膜と埋め込み
酸化膜とのSOIシリコン層の界面における界面準位密度
は1×1011cm-2eV-1である。図４の点は実測結果を示
す。
膜の膜厚が108nm、バックゲート酸化膜（埋め込み酸化
膜）の膜厚が5.6nm、チャネル濃度は各SOI膜厚に依らず
1.2×1017cm-3のn型MOSFETで、ゲート電極はBoronを1×
1017cm-3添加したp型シリコン層、バックゲート電極はn
型Polyシリコンである。また、ゲート酸化膜と埋め込み
酸化膜とのSOIシリコン層の界面における界面準位密度
は1×1011cm-2eV-1である。図４の点は実測結果を示
す。
【００７６】これに対し、図４の線は理論計算結果を示
す。実測結果との合わせ込みの条件は、ゲート絶縁膜厚
を119nm、埋め込み絶縁膜中の負の固定電荷を4×1011cm
-2とした他は、埋め込み絶縁膜厚は5.6nm、チャネル不
純物密度は2×1017cm-3、p型ゲート電極の不純物密度は
1×1017cm-3と実測値の誤差範囲内の値を用いている。
これら式（１０）の理論計算が実測値とよく一致するこ
とを示している。
す。実測結果との合わせ込みの条件は、ゲート絶縁膜厚
を119nm、埋め込み絶縁膜中の負の固定電荷を4×1011cm
-2とした他は、埋め込み絶縁膜厚は5.6nm、チャネル不
純物密度は2×1017cm-3、p型ゲート電極の不純物密度は
1×1017cm-3と実測値の誤差範囲内の値を用いている。
これら式（１０）の理論計算が実測値とよく一致するこ
とを示している。
【００７７】図４において、しきい値ばらつきが最小と
なるバックゲート電圧は、-0.4、-0.8Vの時であり、0V
の時はSOIシリコン層の膜厚が薄くなるにつれ、しきい
値が単調減少している。そして、図４において、しきい
値が極小となる時のデバイスパラメータの各値は式（１
１）の条件式を満たしている。
なるバックゲート電圧は、-0.4、-0.8Vの時であり、0V
の時はSOIシリコン層の膜厚が薄くなるにつれ、しきい
値が単調減少している。そして、図４において、しきい
値が極小となる時のデバイスパラメータの各値は式（１
１）の条件式を満たしている。
【００７８】以下に、式（１１）から得られるデバイス
パラメータの範囲の例について示す。図５にバックゲー
ト酸化膜（埋め込み酸化膜）の膜厚に対するしきい値ば
らつきを最小にできるバックゲート電圧の領域を示す。
図５は、チャネル濃度を1×1017cm-3の時とした。図５
の線で示されるバックゲート電圧より小さい電圧の範囲
内（矢印の方向）でしきい値ばらつきが最小にすること
が可能である。
パラメータの範囲の例について示す。図５にバックゲー
ト酸化膜（埋め込み酸化膜）の膜厚に対するしきい値ば
らつきを最小にできるバックゲート電圧の領域を示す。
図５は、チャネル濃度を1×1017cm-3の時とした。図５
の線で示されるバックゲート電圧より小さい電圧の範囲
内（矢印の方向）でしきい値ばらつきが最小にすること
が可能である。
【００７９】また、図６にチャネル濃度に対するしきい
値ばらつきを最小にできるバックゲート電圧の領域を示
す。図６において、バックゲート絶縁膜厚は10nm（実
線）及び30nm（点線）、バックゲート電極の濃度はチャ
ネル濃度と同じとした。図６の各線のバックゲート電圧
より小さいバックゲート電圧の範囲内でしきい値ばらつ
きを最小にすることが可能である。
値ばらつきを最小にできるバックゲート電圧の領域を示
す。図６において、バックゲート絶縁膜厚は10nm（実
線）及び30nm（点線）、バックゲート電極の濃度はチャ
ネル濃度と同じとした。図６の各線のバックゲート電圧
より小さいバックゲート電圧の範囲内でしきい値ばらつ
きを最小にすることが可能である。
【００８０】図５及び図６は界面準位、固定電荷は考慮
していない。そのため実際のデバイスにおいてはこれら
による影響によりバックゲート電圧印加範囲は変化しう
る。これら図５もしくは図６で示されるような範囲内に
バックゲート電圧があれば、SOIシリコン層の膜厚に対
ししきい値変動を極小に制御することが可能である。
していない。そのため実際のデバイスにおいてはこれら
による影響によりバックゲート電圧印加範囲は変化しう
る。これら図５もしくは図６で示されるような範囲内に
バックゲート電圧があれば、SOIシリコン層の膜厚に対
ししきい値変動を極小に制御することが可能である。
【００８１】上述したように、完全空乏化トランジスタ
のデバイスパラメータが式（１１）を満たせば、SOIシ
リコン層の膜厚に対ししきい値ばらつきを最小とするこ
とができる。
のデバイスパラメータが式（１１）を満たせば、SOIシ
リコン層の膜厚に対ししきい値ばらつきを最小とするこ
とができる。
【００８２】（第３の実施形態）第３の実施形態は、第
1の実施形態で示したデバイス構造を実現するにあた
り、その製造工程を簡略化させることを目的とする。
1の実施形態で示したデバイス構造を実現するにあた
り、その製造工程を簡略化させることを目的とする。
【００８３】図７〜図１３は、本発明の第３の実施形態
に係わる主要工程の概略工程断面図である。図７に示す
ように、支持基板１としてｐ型シリコン基板、埋め込み
絶縁膜２として膜厚30nm程度のシリコン酸化膜、そして
トランジスタ動作させるSOI層11、12、15、16として例
えば20nm程度のｐ型のシリコン層からなるSOI基板を用
いる。このSOI基板にトランジスタ領域を形成するため
に素子分離領域４を形成する。SOI基板の製造方法、素
子分離領域の形成手法については本発明において本質的
でないのでここでは特に触れない。
に係わる主要工程の概略工程断面図である。図７に示す
ように、支持基板１としてｐ型シリコン基板、埋め込み
絶縁膜２として膜厚30nm程度のシリコン酸化膜、そして
トランジスタ動作させるSOI層11、12、15、16として例
えば20nm程度のｐ型のシリコン層からなるSOI基板を用
いる。このSOI基板にトランジスタ領域を形成するため
に素子分離領域４を形成する。SOI基板の製造方法、素
子分離領域の形成手法については本発明において本質的
でないのでここでは特に触れない。
【００８４】次に図８に示すような第１のフォトレジス
ト・マスク17を用いてバックゲート電極用イオン注入お
よびチャネル用イオン注入を行う。第１のフォトレジス
ト・マスク17では、ｐ型MOSFETのバックゲート電極形成
18,19と、基板とｎ型MOSFETのバックゲートの電気的分
離のための領域20、そしてチャネルイオン注入を行うパ
ターンを形成する。
ト・マスク17を用いてバックゲート電極用イオン注入お
よびチャネル用イオン注入を行う。第１のフォトレジス
ト・マスク17では、ｐ型MOSFETのバックゲート電極形成
18,19と、基板とｎ型MOSFETのバックゲートの電気的分
離のための領域20、そしてチャネルイオン注入を行うパ
ターンを形成する。
【００８５】フォトレジスト・マスク17形成後、例えば
リンといったｎ型ドーパントを加速電圧70KeV程度で基
板1内にピークの不純物濃度が1×1017〜1020cm-3程度と
なるようにイオン注入を行い、ｐ型シリコンからなる支
持基板１にｎ型のバックゲート電極領域18、19と電極分
離領域20を形成する。
リンといったｎ型ドーパントを加速電圧70KeV程度で基
板1内にピークの不純物濃度が1×1017〜1020cm-3程度と
なるようにイオン注入を行い、ｐ型シリコンからなる支
持基板１にｎ型のバックゲート電極領域18、19と電極分
離領域20を形成する。
【００８６】次に図９に示すように、同じフォトレジス
トマスク17で、例えばリンといったｎ型ドーパントを加
速電圧20KeV程度でSOIシリコン層11、12、15、16に不純
物濃度が1×1017cm-3程度となるようにイオン注入を行
う。
トマスク17で、例えばリンといったｎ型ドーパントを加
速電圧20KeV程度でSOIシリコン層11、12、15、16に不純
物濃度が1×1017cm-3程度となるようにイオン注入を行
う。
【００８７】上述のｎ型バックゲート電極18,19、ｎ型
チャネルのイオン注入は、同じフォトレジストマスク17
を用いて行うことで、製造工程を簡略化する。なお、上
述のイオン注入工程の順とは逆に、先にチャネルのイオ
ン注入を行ってバックゲート電極を形成してもよい。
チャネルのイオン注入は、同じフォトレジストマスク17
を用いて行うことで、製造工程を簡略化する。なお、上
述のイオン注入工程の順とは逆に、先にチャネルのイオ
ン注入を行ってバックゲート電極を形成してもよい。
【００８８】続いて図１０に示すように、第２のフォト
レジスト・マスク21を用いてチャネル領域となるSOIシ
リコン層12,15に、例えばリンといったｎ型ドーパント
を加速電圧20KeV程度でイオン注入し先のイオン注入と
合わせて不純物濃度が2.5×1017cm-3程度となるように
する。図１０ではSOIシリコン層12、15のn型不純物密度
が多くなっていることを示すために(n+)で表す。
レジスト・マスク21を用いてチャネル領域となるSOIシ
リコン層12,15に、例えばリンといったｎ型ドーパント
を加速電圧20KeV程度でイオン注入し先のイオン注入と
合わせて不純物濃度が2.5×1017cm-3程度となるように
する。図１０ではSOIシリコン層12、15のn型不純物密度
が多くなっていることを示すために(n+)で表す。
【００８９】次に図１１に示すように第３のフォトレジ
ストマスク22を用いてｎ型MOSFETのバックゲート電極2
3,24およびチャネルのイオン注入を行う。
ストマスク22を用いてｎ型MOSFETのバックゲート電極2
3,24およびチャネルのイオン注入を行う。
【００９０】つまり、ボロンといったｐ型ドーパントを
加速電圧20KeV程度で基板1内にボロンのピーク不純物濃
度が2×1017cm-3から2×1020cm-3程度となるようにイオ
ン注入を行う。このとき、ｎ型の電極分離領域20内にｐ
型のバックゲート電極領域23、24を形成する。
加速電圧20KeV程度で基板1内にボロンのピーク不純物濃
度が2×1017cm-3から2×1020cm-3程度となるようにイオ
ン注入を行う。このとき、ｎ型の電極分離領域20内にｐ
型のバックゲート電極領域23、24を形成する。
【００９１】そして、図１２に示すように、同じ第３の
フォトレジストマスク22で、チャネル領域となるSOIシ
リコン層11、12に例えばボロンといったｐ型ドーパント
を加速電圧10KeV程度で、ボロンの不純物密度としては
3.5×1017cm-3程度となるようにイオン注入する。
フォトレジストマスク22で、チャネル領域となるSOIシ
リコン層11、12に例えばボロンといったｐ型ドーパント
を加速電圧10KeV程度で、ボロンの不純物密度としては
3.5×1017cm-3程度となるようにイオン注入する。
【００９２】これまでにSOIシリコン層11、12にはそれ
ぞれ1×1017cm-3、2.5×1017cm-3程度のｎ型不純物が含
まれており、今回のｐ型不純物の注入によって、ｐ型シ
リコン領域を形成、かつSOIシリコン層の11、12のチャ
ネル濃度が2.5×1017cm-3、１×1017cm-3となり、１回
のｐ型ドーパントのイオン注入で異なるチャネル濃度の
SOIシリコン領域を形成することを実現した。
ぞれ1×1017cm-3、2.5×1017cm-3程度のｎ型不純物が含
まれており、今回のｐ型不純物の注入によって、ｐ型シ
リコン領域を形成、かつSOIシリコン層の11、12のチャ
ネル濃度が2.5×1017cm-3、１×1017cm-3となり、１回
のｐ型ドーパントのイオン注入で異なるチャネル濃度の
SOIシリコン領域を形成することを実現した。
【００９３】そして図１３に示すように、以下ゲート電
極8の形成、およびソース・ドレイン領域7の形成を行
い、左から順にしきい値が高いｐ型MOSFET，しきい値が
低いｐ型MOSFET，しきい値が高いｎ型MOSFET，しきい値
が低いｎ型MOSFETからなるMTCMOS構造を形成する。な
お、本構造においてバックゲート電極へのコンタクトは
SOI側から素子分離、埋め込み絶縁膜を通してとること
が望ましい。
極8の形成、およびソース・ドレイン領域7の形成を行
い、左から順にしきい値が高いｐ型MOSFET，しきい値が
低いｐ型MOSFET，しきい値が高いｎ型MOSFET，しきい値
が低いｎ型MOSFETからなるMTCMOS構造を形成する。な
お、本構造においてバックゲート電極へのコンタクトは
SOI側から素子分離、埋め込み絶縁膜を通してとること
が望ましい。
【００９４】先の第１のフォトレジスト・マスクと同様
に、n型MOSFETのバックゲートとチャネルのイオン注入
は同じ第３のフォトレジストマスクを用いて行う。これ
によりマスク数が削減され、かつ工程数が低減される。
なお、イオン注入工程の順は逆に、先にチャネルのイオ
ン注入を行ってバックゲート電極を形成してもよい。
に、n型MOSFETのバックゲートとチャネルのイオン注入
は同じ第３のフォトレジストマスクを用いて行う。これ
によりマスク数が削減され、かつ工程数が低減される。
なお、イオン注入工程の順は逆に、先にチャネルのイオ
ン注入を行ってバックゲート電極を形成してもよい。
【００９５】本実施形態では、しきい値の異なるそれぞ
れ２つのｎ型，ｐ型MOSFETの完全空乏化トランジスタに
ついて示したが、これに限定するものではない。また、
構造の配置についても図に示すものに限定しない。要部
工程以外の製造工程については特に触れなかったが、例
えば保護膜として表面にシリコン酸化膜を形成してその
上にフォトレジスト形成、イオン注入を行ってもよい。
れ２つのｎ型，ｐ型MOSFETの完全空乏化トランジスタに
ついて示したが、これに限定するものではない。また、
構造の配置についても図に示すものに限定しない。要部
工程以外の製造工程については特に触れなかったが、例
えば保護膜として表面にシリコン酸化膜を形成してその
上にフォトレジスト形成、イオン注入を行ってもよい。
【００９６】また、第１の実施形態にて説明したよう
に、例えばメタルゲートになった場合にしきい値を下げ
るためｎ型MISFETのバックゲート電圧を正に印加するこ
ともある。この様にCMOS構造において、バックゲート電
圧が、バックゲート電極間で順バイアスとなる場合、バ
ックゲート間の導通を防ぐため、バックゲート電極の構
造を変更する必要がある。つまり、例えば図１３の構造
で、ｎ型MISFETのバックゲートを正、ｐ型MISFETのバッ
クゲートに負の電圧を印加すると、サイリスタ構造によ
り順方向導通状態となってしまう。そこで、図１４のよ
うにｎ型MISFETのバックゲートをｎ型シリコン（21',2
4'）、ｐ型MISFETのバックゲートをｐ型シリコン（18',
19'）にする。しきい値設定のバックゲート電圧はこれ
により変わるが計算より容易に見積もることが可能であ
る。
に、例えばメタルゲートになった場合にしきい値を下げ
るためｎ型MISFETのバックゲート電圧を正に印加するこ
ともある。この様にCMOS構造において、バックゲート電
圧が、バックゲート電極間で順バイアスとなる場合、バ
ックゲート間の導通を防ぐため、バックゲート電極の構
造を変更する必要がある。つまり、例えば図１３の構造
で、ｎ型MISFETのバックゲートを正、ｐ型MISFETのバッ
クゲートに負の電圧を印加すると、サイリスタ構造によ
り順方向導通状態となってしまう。そこで、図１４のよ
うにｎ型MISFETのバックゲートをｎ型シリコン（21',2
4'）、ｐ型MISFETのバックゲートをｐ型シリコン（18',
19'）にする。しきい値設定のバックゲート電圧はこれ
により変わるが計算より容易に見積もることが可能であ
る。
【００９７】以上、具体的な例を示しつつ本発明の実施
形態について説明した。しかし、本発明は、上述した各
実施形態に限定されるものではない。
形態について説明した。しかし、本発明は、上述した各
実施形態に限定されるものではない。
【００９８】例えば、絶縁膜の形成方法としては、熱酸
化による酸化膜形成法や、30keV程度の低加速エネルギ
ーで酸素注入して酸化膜を形成する方法としてもよい
し、シリコン酸化膜を堆積する方法や、シリコン窒化膜
を堆積する方法、またはこれらを組み合わせた方法、ま
た、シリコン酸化膜を熱窒化もしくは、シリコン窒化膜
を酸化する窒化酸化膜を形成する方法を用いてもよい。
また、シリコンをシリコン酸化膜やシリコン窒化膜に変
換するこれら以外の方法、例えば堆積したシリコンに酸
素イオンを注入する方法や、堆積したシリコンを酸化す
る方法を用いても構わない。
化による酸化膜形成法や、30keV程度の低加速エネルギ
ーで酸素注入して酸化膜を形成する方法としてもよい
し、シリコン酸化膜を堆積する方法や、シリコン窒化膜
を堆積する方法、またはこれらを組み合わせた方法、ま
た、シリコン酸化膜を熱窒化もしくは、シリコン窒化膜
を酸化する窒化酸化膜を形成する方法を用いてもよい。
また、シリコンをシリコン酸化膜やシリコン窒化膜に変
換するこれら以外の方法、例えば堆積したシリコンに酸
素イオンを注入する方法や、堆積したシリコンを酸化す
る方法を用いても構わない。
【００９９】また、これらの絶縁膜にシリコン窒化膜そ
の他タンタル酸化膜、チタン酸化膜、チタン酸ストロン
チウムやチタン酸バリウム、チタン酸ジルコニウム鉛な
どの強誘電体膜、常誘電体膜の単層膜あるいはそれらの
複合膜を用いることも可能である。
の他タンタル酸化膜、チタン酸化膜、チタン酸ストロン
チウムやチタン酸バリウム、チタン酸ジルコニウム鉛な
どの強誘電体膜、常誘電体膜の単層膜あるいはそれらの
複合膜を用いることも可能である。
【０１００】また、上述した実施形態において特に言及
していないが、素子分離としては、トレンチ分離の素子
分離や、STI（shallow trench isolation）、LOCOS素子
分離膜や、リセス型（Recessed）LOCOSや改良LOCOS法、
または素子分離となる領域のSOIを除いた例えばメサ型
の分離、あるいはフィールドシールド分離を用いてもよ
いし、これらを組み合わせてもよい。
していないが、素子分離としては、トレンチ分離の素子
分離や、STI（shallow trench isolation）、LOCOS素子
分離膜や、リセス型（Recessed）LOCOSや改良LOCOS法、
または素子分離となる領域のSOIを除いた例えばメサ型
の分離、あるいはフィールドシールド分離を用いてもよ
いし、これらを組み合わせてもよい。
【０１０１】さらに、上述した具体例ではSOI層にp型Si
を用いたがその代わりに、ｎ型SiやGaAs、InPを用いて
もよい。
を用いたがその代わりに、ｎ型SiやGaAs、InPを用いて
もよい。
【０１０２】また、具体例でｎ型MISFETでのみ説明した
所は、ｐ型MISFETを適用してもよく、その場合、上述の
実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに
ドーピング不純物種についてもAs、P、SbなどをIn、Bな
どのいずれかと読み替え、そしてイオン注入についても
As、P、SbをIn、B、BF2のいずれかと読み替えればよ
い。
所は、ｐ型MISFETを適用してもよく、その場合、上述の
実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに
ドーピング不純物種についてもAs、P、SbなどをIn、Bな
どのいずれかと読み替え、そしてイオン注入についても
As、P、SbをIn、B、BF2のいずれかと読み替えればよ
い。
【０１０３】さらに、ゲート電極は、多結晶シリコン、
単結晶シリコン、ポーラス（多孔質）シリコン、アモル
ファスシリコン、SiGe混晶、SiC混晶、GaAs、W、Ta、T
i、Hf、Co、Pt、Pd、TiNの金属あるいはシリサイドを用
いることができる。さらにこれらの積層構造としてもよ
い。
単結晶シリコン、ポーラス（多孔質）シリコン、アモル
ファスシリコン、SiGe混晶、SiC混晶、GaAs、W、Ta、T
i、Hf、Co、Pt、Pd、TiNの金属あるいはシリサイドを用
いることができる。さらにこれらの積層構造としてもよ
い。
【０１０４】また、上述の実施形態では、半導体層が平
坦な構造についてのみ言及したが、ソース・ドレイン領
域の膜厚がチャネル領域のそれより大きい構造であって
もよく、例えばリセスチャネル（Recessed channel）構
造のような、チャネル領域のシリコン層をエッチングも
しくは犠牲酸化してエッチングすることで薄膜化した構
造であってもよいし、持ち上げソース・ドレイン（elev
ated source・drain）構造のような、ソース・ドレイン
にシリコンを堆積しチャネル領域より厚膜化させた構造
であってもよい。
坦な構造についてのみ言及したが、ソース・ドレイン領
域の膜厚がチャネル領域のそれより大きい構造であって
もよく、例えばリセスチャネル（Recessed channel）構
造のような、チャネル領域のシリコン層をエッチングも
しくは犠牲酸化してエッチングすることで薄膜化した構
造であってもよいし、持ち上げソース・ドレイン（elev
ated source・drain）構造のような、ソース・ドレイン
にシリコンを堆積しチャネル領域より厚膜化させた構造
であってもよい。
【０１０５】また、同一基板上に、上述した構造の他、
例えば厚いシリコン層により形成される部分空乏化トラ
ンジスタが形成されていてもよく、もしくは、上述した
構造と同じシリコン層にチャネル濃度を薄くすることに
よってできた部分空乏型トランジスタが形成されてもよ
い。またあるいは上述した構造が形成される同一基板上
ではあるが、埋め込み絶縁膜が部分的に無くバルクシリ
コンとなった所にMISFETが形成された構造となっていて
もよい。
例えば厚いシリコン層により形成される部分空乏化トラ
ンジスタが形成されていてもよく、もしくは、上述した
構造と同じシリコン層にチャネル濃度を薄くすることに
よってできた部分空乏型トランジスタが形成されてもよ
い。またあるいは上述した構造が形成される同一基板上
ではあるが、埋め込み絶縁膜が部分的に無くバルクシリ
コンとなった所にMISFETが形成された構造となっていて
もよい。
【０１０６】また、MTCMOS構造形成で本実施形態では異
なる２つのしきい値を設定することを説明したが、２つ
に限定するものではなく、それ以外でのしきい値を設定
した構造であってもよい。
なる２つのしきい値を設定することを説明したが、２つ
に限定するものではなく、それ以外でのしきい値を設定
した構造であってもよい。
【０１０７】その他、本発明の趣旨を逸脱しない範囲で
種々に変形して実施することができる。
種々に変形して実施することができる。
【０１０８】本発明は、以上説明した形態で実施され、
以下に説明する効果を奏する。
以下に説明する効果を奏する。
【０１０９】まず、本発明によれば、完全空乏化トラン
ジスタで問題となるSOIシリコン膜厚の揺らぎによるし
きい値変動をほぼ最小に保ったままで所望のしきい値に
設定することが可能である。
ジスタで問題となるSOIシリコン膜厚の揺らぎによるし
きい値変動をほぼ最小に保ったままで所望のしきい値に
設定することが可能である。
【０１１０】また、同じSOIシリコン膜厚からなるSOI基
板上に、所望の異なるしきい値でしきい値ばらつきをほ
ぼ最小とした回路を構成することが可能である。よって
従来よりSOI膜厚ゆらぎに対するしきい値変動が小さ
く、より特性の均一なMTCMOS構造を形成することが可能
である。
板上に、所望の異なるしきい値でしきい値ばらつきをほ
ぼ最小とした回路を構成することが可能である。よって
従来よりSOI膜厚ゆらぎに対するしきい値変動が小さ
く、より特性の均一なMTCMOS構造を形成することが可能
である。
【０１１１】このように、しきい値ばらつきが小さいMT
CMOS構造において、電源スイッチとして用いられる高し
きい値トランジスタでは、しきい値ばらつきが抑えられ
ることにより、低しきい値側にばらついた時に生じる、
サブシュレッショルドリーク電流の増加による消費電力
の増加を小さく保つことができる。また論理回路ブロッ
クで用いられる低しきい値トランジスタでは、しきい値
が大きくなるために生じる、電流駆動能力が低下による
遅延時間の増加を抑えることができるなど、論理回路に
おける遅延時間のばらつきを小さく保つことができるこ
とから、本発明によって消費電力のばらつきの小さい、
高速で安定した回路動作を実現できる。
CMOS構造において、電源スイッチとして用いられる高し
きい値トランジスタでは、しきい値ばらつきが抑えられ
ることにより、低しきい値側にばらついた時に生じる、
サブシュレッショルドリーク電流の増加による消費電力
の増加を小さく保つことができる。また論理回路ブロッ
クで用いられる低しきい値トランジスタでは、しきい値
が大きくなるために生じる、電流駆動能力が低下による
遅延時間の増加を抑えることができるなど、論理回路に
おける遅延時間のばらつきを小さく保つことができるこ
とから、本発明によって消費電力のばらつきの小さい、
高速で安定した回路動作を実現できる。
【０１１２】また、バックゲートを有する完全空乏化ト
ランジスタで構成されるMTCMOSの形成において、チャネ
ル、バックゲートを共通マスクにて行うことで、マスク
数を削減可能とする。
ランジスタで構成されるMTCMOSの形成において、チャネ
ル、バックゲートを共通マスクにて行うことで、マスク
数を削減可能とする。
【０１１３】また、複数の異なるしきい値を設定するた
めに、不純物イオン注入を重ね打ちの手法を用いること
で、チャネル、バックゲート共通マスクへの適応を容易
とした。これにより、１つのマスクで同一導電型のMISF
ET全てのバックゲート電極を形成できるので、合わせズ
レ等によるバックゲート電極の短絡の発生を防ぐことが
出来る。
めに、不純物イオン注入を重ね打ちの手法を用いること
で、チャネル、バックゲート共通マスクへの適応を容易
とした。これにより、１つのマスクで同一導電型のMISF
ET全てのバックゲート電極を形成できるので、合わせズ
レ等によるバックゲート電極の短絡の発生を防ぐことが
出来る。
【０１１４】また、ｐまたはｎ型の不純物を含んだチャ
ネル領域にそれより大きい濃度となるｎまたはｐ型の不
純物を注入することでチャネル領域の属性を変化させ
る。つまり、あらかじめ濃度の異なるｐまたはｎ型の不
純物を含んだチャネル領域に、同時にｎまたはｐ型の不
純物を注入することで、濃度の異なるｎまたはｐ型のチ
ャネル領域を形成することが可能となる。このことは、
MTCMOSを形成する上で、工程数を削減する有効な製造手
法となる。
ネル領域にそれより大きい濃度となるｎまたはｐ型の不
純物を注入することでチャネル領域の属性を変化させ
る。つまり、あらかじめ濃度の異なるｐまたはｎ型の不
純物を含んだチャネル領域に、同時にｎまたはｐ型の不
純物を注入することで、濃度の異なるｎまたはｐ型のチ
ャネル領域を形成することが可能となる。このことは、
MTCMOSを形成する上で、工程数を削減する有効な製造手
法となる。
【０１１５】また、この製造工程の特長上、例えば先に
nMISFETを形成後、pMISFETを形成する場合、pMISFETの
チャネル領域にはｐ型不純物が、nMISFETのチャネル領
域のp型不純物とほぼ同じ濃度だけ含まれていることが
ある。
nMISFETを形成後、pMISFETを形成する場合、pMISFETの
チャネル領域にはｐ型不純物が、nMISFETのチャネル領
域のp型不純物とほぼ同じ濃度だけ含まれていることが
ある。
【０１１６】また、マスクパターンがチャネル、バック
ゲート共用となるため、バックゲートを電気的に分離す
るための不純物領域を形成するイオン注入が必要があ
り、そのため素子分離領域にも、不純物が含まれる、も
しくは素子分離／シリコン界面に析出されることがあ
る。
ゲート共用となるため、バックゲートを電気的に分離す
るための不純物領域を形成するイオン注入が必要があ
り、そのため素子分離領域にも、不純物が含まれる、も
しくは素子分離／シリコン界面に析出されることがあ
る。
【０１１７】以上説明したように、本発明によれば、完
全空乏化トランジスタをからなるMTCMOS構造において、
設定したSOI基板構造に対し、所望のしきい値でばらつ
きが最小となる最適なチャネル濃度とバックゲート電圧
で構成することにより、SOIシリコン膜厚ゆらぎに対す
るしきい値変動をほぼ最小に保った所望のしきい値のト
ランジスタ構造を形成することができる。そして本構造
を実現する製造方法として、チャネル、バックゲートを
共通マスクにて形成することでマスク数を削減、ｐ、ｎ
のドーパントのイオン注入の重ね打ちによって工程数を
低減する。このように本発明による半導体装置およびそ
の製造方法は、産業上のメリットが多大である。
全空乏化トランジスタをからなるMTCMOS構造において、
設定したSOI基板構造に対し、所望のしきい値でばらつ
きが最小となる最適なチャネル濃度とバックゲート電圧
で構成することにより、SOIシリコン膜厚ゆらぎに対す
るしきい値変動をほぼ最小に保った所望のしきい値のト
ランジスタ構造を形成することができる。そして本構造
を実現する製造方法として、チャネル、バックゲートを
共通マスクにて形成することでマスク数を削減、ｐ、ｎ
のドーパントのイオン注入の重ね打ちによって工程数を
低減する。このように本発明による半導体装置およびそ
の製造方法は、産業上のメリットが多大である。
【０１１８】
【発明の効果】本発明によれば、バックゲート電極を有
する完全空乏化トランジスタにおいてしきい値ばらつき
を最小に保つデバイス構造及び少ない製造工程数でMTCM
OS構造を作成する製造方法を提供することができる。
する完全空乏化トランジスタにおいてしきい値ばらつき
を最小に保つデバイス構造及び少ない製造工程数でMTCM
OS構造を作成する製造方法を提供することができる。
【図１】 本発明の第1の実施形態に係る半導体装置の
断面概略図。
断面概略図。
【図２】 第１の実施形態に係るデバイスパラメータ設
定方法により得られた完全空乏化トランジスタのしきい
値とチャネル濃度及びバックゲート電圧の関係を表すグ
ラフ。
定方法により得られた完全空乏化トランジスタのしきい
値とチャネル濃度及びバックゲート電圧の関係を表すグ
ラフ。
【図３】 完全空乏化トランジスタのSOI層のシリコン
膜厚tSiとしきい値Vtとの関係を表すグラフ。
膜厚tSiとしきい値Vtとの関係を表すグラフ。
【図４】 本発明の第２実施形態に係るSOI-MOSFETのし
きい値がSOIシリコン層の膜厚に依存する膜厚依存性に
関する実測結果及び理論計算結果を表すグラフ。
きい値がSOIシリコン層の膜厚に依存する膜厚依存性に
関する実測結果及び理論計算結果を表すグラフ。
【図５】 本発明の第２実施形態に係る、チャネル濃度
を一定とした場合に、しきい値ばらつきを最小にできる
バックゲート電圧の領域を表すグラフ。
を一定とした場合に、しきい値ばらつきを最小にできる
バックゲート電圧の領域を表すグラフ。
【図６】 本発明の第２実施形態に係る、バックゲート
酸化膜を一定とした場合に、しきい値ばらつきを最小に
できるバックゲート電圧の領域を表すグラフ。
酸化膜を一定とした場合に、しきい値ばらつきを最小に
できるバックゲート電圧の領域を表すグラフ。
【図７】 本発明の第３の実施形態に係わる要部製造工
程を表す概略工程断面図。
程を表す概略工程断面図。
【図８】 本発明の第３の実施形態に係わる要部製造工
程を表す概略工程断面図。
程を表す概略工程断面図。
【図９】 本発明の第３の実施形態に係わる要部製造工
程を表す概略工程断面図。
程を表す概略工程断面図。
【図１０】 本発明の第３の実施形態に係わる要部製造
工程を表す概略工程断面図。
工程を表す概略工程断面図。
【図１１】 本発明の第３の実施形態に係わる要部製造
工程を表す概略工程断面図。
工程を表す概略工程断面図。
【図１２】 本発明の第３の実施形態に係わる要部製造
工程を表す概略工程断面図。
工程を表す概略工程断面図。
【図１３】 本発明の第３の実施形態に係わる要部製造
工程を表す概略工程断面図。
工程を表す概略工程断面図。
【図１４】 図１３の変形例を表す概略断面図。
FET1，FET2 完全空乏化トランジスタ 1，1' 支持基板 2 埋め込み絶縁膜 3 層間絶縁膜 4 素子分離領域 5,5' ゲート側壁領域 6,6' ゲート絶縁膜 7,7' ソース・ドレイン領域 8,8' ゲート電極 9，10 バックゲートコンタクト電極 11，12 チャネル領域 13，14 バックゲート電極 15，16 チャネル領域 17 第１のフォトレジスト・マスク 18，18'，19，19' バックゲート電極 20 電極分離領域 21 第２のフォトレジスト・マスク 22 第３のフォトレジスト・マスク 23，23'，24，24' バックゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA09 AC01 AC03 BA09 BB01 BB02 BB04 BB06 BB08 BB09 BB11 BB12 BB14 BB15 BB16 BB18 BD04 BG07 BG12 BG14 BH04 5F110 AA08 AA09 AA16 BB04 BB20 CC02 DD05 DD13 DD22 EE01 EE04 EE05 EE08 EE09 EE14 EE30 FF01 FF02 FF03 FF04 FF09 FF22 FF23 FF26 FF27 GG02 GG04 GG12 GG25 GG32 GG34 GG52 HK09 NN62 NN63 NN65 NN66 NN78 QQ17
Claims (7)
- 【請求項１】 絶縁膜上に設けられた第１導電型の第１
半導体層と、前記第１半導体層上に設けられた第１ゲー
ト絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１
ゲート電極と、前記第１半導体層下に前記絶縁膜を介し
て設けられた第１バックゲート電極を含む第１電界効果
トランジスタと、 前記絶縁膜上に設けられ、前記第１半導体層と同じ導電
型及び実質的に同じ厚さの第２半導体層と、前記第２半
導体層上に設けられ、前記第１ゲート絶縁膜と実質的に
同じ厚さの第２ゲート絶縁膜と、前記第２ゲート絶縁膜
上に設けられた第２ゲート電極と、前記第２半導体層下
に前記絶縁膜を介して設けられた第２バックゲート電極
を含み、前記第１電界効果トランジスタのしきい値より
も高いしきい値を有する第２電界効果トランジスタを備
え、 前記第１半導体層の不純物濃度は前記第２半導体層の不
純物濃度よりも低く、かつ、 前記第１バックゲート電極の電圧は前記第２バックゲー
ト電極の電圧よりも大きいことを特徴とする半導体装
置。 - 【請求項２】 埋め込み絶縁膜と、前記埋め込み絶縁膜
上に設けられたチャネル領域と、前記チャネル領域上に
設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設け
られたゲート電極と、前記チャネル領域下に前記埋め込
み絶縁膜を介して設けられたバックゲート電極を備える
半導体装置において、 前記ゲート電極のゲート電圧のしきい値をＶt，前記チ
ャネル領域の前記ゲート絶縁膜側のフラットバンド電圧
をＶFB1，前記チャネル領域の前記埋め込み絶縁膜側の
フラットバンド電圧をＶFB2，前記チャネル領域のフェ
ルミポテンシャルをΦF，前記チャネル領域のキャパシ
タンスをＣSi，前記ゲート絶縁膜のキャパシタンスをＣ
ox1，前記埋め込み絶縁膜のキャパシタンスをＣox2，前
記バックゲート電極の電圧であるバックゲート電圧をＶ
G2，単位素電荷をｑ，前記チャネル領域の不純物濃度を
ＮA，前記チャネル領域の誘電率をεSi，前記チャネル
領域の膜厚をｔSiとし、 【数１】 【数２】 で表される二つの式を用いて、所望の前記ゲート電圧の
しきい値及び所望の前記チャネル領域の膜厚に対して、
前記バックゲート電圧及び前記不純物濃度を求め、この
求められた不純物濃度を備え、この求められたバックゲ
ート電圧がかけられるようされたことを特徴とする半導
体装置。 - 【請求項３】 前記チャネル領域がすべて空乏化するこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記チャネル領域の前記埋込み絶縁膜側
の界面におけるバンドギャップ中の界面準位密度をＮ
it2とし、 Ｃox2（Ｃox2＋ｑＮit2）（２ΦF＋ＶFB2＋ｑＮit2／Ｃ
ox2−ＶG2）＞ｑＮAεSi の関係を満たすことを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 第１導電型の半導体基板上の埋め込み絶
縁膜上に互いに絶縁分離された第１半導体層、第２半導
体層、第３半導体層及び第４半導体層を形成する工程
と、 第１マスクを用いて、第２導電型不純物を２回イオン注
入することによって、前記半導体基板中であって、前記
第１半導体層下に第１バックゲート電極を、前記第２半
導体層下に第２バックゲート電極を、前記第３及び第４
半導体層下に第１不純物領域を形成し、また、前記第１
乃至第４半導体層を第２導電型の第１乃至第４不純物層
にする工程と、 第２マスクを用いて、第２導電型不純物をイオン注入す
ることによって、前記第１及び第４不純物層の第２導電
型の不純物濃度を前記第２及び第３不純物層の第２導電
型の不純物濃度よりも高くする工程と、 前記第３マスクを用いて、第１導電型不純物を２回イオ
ン注入することによって、前記第１不純物領域中であっ
て、前記第３半導体層下に第３バックゲート電極を、前
記第４半導体層下に第４バックゲート電極を形成し、ま
た、前記第３及び第４不純物層を第１導電型にし、この
第３不純物層の不純物濃度をこの第４不純物層の不純物
濃度よりも高くする工程と、 前記第１乃至第４不純物層各々に半導体装置を形成する
工程を備える半導体装置の製造方法。 - 【請求項６】 前記半導体装置がチャネル領域，ゲート
絶縁膜及びゲート電極を有することを特徴とする請求項
５記載の半導体装置の製造方法。 - 【請求項７】 前記第１乃至第４半導体層の膜厚が同じ
であることを特徴とする請求項５記載の半導体装置の製
造方法。
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536037A (ja) * | 2002-06-11 | 2005-11-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉデバイスにおけるドープ領域の形成方法 |
| JP2006049628A (ja) * | 2004-08-05 | 2006-02-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007042730A (ja) * | 2005-08-01 | 2007-02-15 | Renesas Technology Corp | 半導体装置およびそれを用いた半導体集積回路 |
| JP2007242950A (ja) * | 2006-03-09 | 2007-09-20 | Toshiba Corp | 半導体記憶装置 |
| JP2008263219A (ja) * | 2008-06-16 | 2008-10-30 | Seiko Instruments Inc | 半導体集積回路および電子機器 |
| JP2010182974A (ja) * | 2009-02-06 | 2010-08-19 | Sony Corp | 半導体装置 |
| WO2011027871A1 (ja) * | 2009-09-04 | 2011-03-10 | 住友化学株式会社 | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
| WO2011135945A1 (ja) * | 2010-04-28 | 2011-11-03 | シャープ株式会社 | 半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法 |
| WO2012071824A1 (zh) * | 2010-12-03 | 2012-06-07 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| JP2012523112A (ja) * | 2009-04-01 | 2012-09-27 | コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ | 明白に異なる閾値電圧を有するトランジスタを持つｓｏｉから製造する集積回路 |
| CN102867750A (zh) * | 2011-07-07 | 2013-01-09 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| JP2016184766A (ja) * | 2016-07-14 | 2016-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2017212468A (ja) * | 2017-08-30 | 2017-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN113284840A (zh) * | 2021-07-08 | 2021-08-20 | 广东省大湾区集成电路与系统应用研究院 | 一种基于键合工艺的fd-soi的背面深沟道隔离工艺 |
| US11211406B2 (en) | 2007-11-28 | 2021-12-28 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
-
2000
- 2000-03-31 JP JP2000096444A patent/JP3547361B2/ja not_active Expired - Fee Related
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536037A (ja) * | 2002-06-11 | 2005-11-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉデバイスにおけるドープ領域の形成方法 |
| JP2006049628A (ja) * | 2004-08-05 | 2006-02-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4664631B2 (ja) * | 2004-08-05 | 2011-04-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2007042730A (ja) * | 2005-08-01 | 2007-02-15 | Renesas Technology Corp | 半導体装置およびそれを用いた半導体集積回路 |
| KR101249648B1 (ko) | 2005-08-01 | 2013-04-01 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치 및 그것을 이용한 반도체집적회로 |
| JP2007242950A (ja) * | 2006-03-09 | 2007-09-20 | Toshiba Corp | 半導体記憶装置 |
| US11695014B2 (en) | 2007-11-28 | 2023-07-04 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| US11211406B2 (en) | 2007-11-28 | 2021-12-28 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| JP2008263219A (ja) * | 2008-06-16 | 2008-10-30 | Seiko Instruments Inc | 半導体集積回路および電子機器 |
| US8227864B2 (en) | 2009-02-06 | 2012-07-24 | Sony Corporation | CMOS semiconductor device |
| JP2010182974A (ja) * | 2009-02-06 | 2010-08-19 | Sony Corp | 半導体装置 |
| JP2012523112A (ja) * | 2009-04-01 | 2012-09-27 | コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ | 明白に異なる閾値電圧を有するトランジスタを持つｓｏｉから製造する集積回路 |
| WO2011027871A1 (ja) * | 2009-09-04 | 2011-03-10 | 住友化学株式会社 | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
| CN102498542A (zh) * | 2009-09-04 | 2012-06-13 | 住友化学株式会社 | 半导体基板、场效应晶体管、集成电路和半导体基板的制造方法 |
| US9112035B2 (en) | 2009-09-04 | 2015-08-18 | Sumitomo Chemical Company, Limited | Semiconductor substrate, field-effect transistor, integrated circuit, and method for fabricating semiconductor substrate |
| JP2012023326A (ja) * | 2009-09-04 | 2012-02-02 | Sumitomo Chemical Co Ltd | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
| US8853701B2 (en) | 2010-04-28 | 2014-10-07 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and production method for semiconductor device and display device |
| WO2011135945A1 (ja) * | 2010-04-28 | 2011-11-03 | シャープ株式会社 | 半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法 |
| WO2012071824A1 (zh) * | 2010-12-03 | 2012-06-07 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| CN102867750A (zh) * | 2011-07-07 | 2013-01-09 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| US9012272B2 (en) | 2011-07-07 | 2015-04-21 | Institute of Microelectronics, Chinese Academy of Sciecnes | MOSFET and method for manufacturing the same |
| JP2016184766A (ja) * | 2016-07-14 | 2016-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2017212468A (ja) * | 2017-08-30 | 2017-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN113284840A (zh) * | 2021-07-08 | 2021-08-20 | 广东省大湾区集成电路与系统应用研究院 | 一种基于键合工艺的fd-soi的背面深沟道隔离工艺 |
| CN113284840B (zh) * | 2021-07-08 | 2021-11-16 | 广东省大湾区集成电路与系统应用研究院 | 一种基于键合工艺的fd-soi的背面深沟道隔离工艺 |
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