CN102498542A - 半导体基板、场效应晶体管、集成电路和半导体基板的制造方法 - Google Patents

半导体基板、场效应晶体管、集成电路和半导体基板的制造方法 Download PDF

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Abstract

本发明提供一种半导体基板、场效应晶体管、集成电路和半导体基板的制造方法，通过隔着绝缘膜而使基板彼此粘合，从而能够将一个基板上所形成的半导体层形成在另一个基板上，并且此时不会使该半导体层的晶体结构损伤而能够保持维持高品质的晶体结构的情况下简单地进行制造。MISFET(1)中，通过在InP基板(12)上的III-V族化合物半导体层(7)上使用ALD法来形成表面平坦的氧化膜(6)，从而仅在常温下使该氧化膜(6)和Si基板(2)粘合，就能够将这些氧化膜(6)和Si基板(2)强固地接合，因此能够将一个InP基板(12)上所形成的III-V族化合物半导体层(7)形成在另一个Si基板(2)上，并且此时不会使III-V族化合物半导体层(7)的晶体结构损伤而能够保持维持在高品质的情况下简单地进行制造。

Description

半导体基板、场效应晶体管、集成电路和半导体基板的制造方法
技术领域
本发明涉及半导体基板、场效应晶体管、集成电路和半导体基板的制造方法，是在制造例如将III-V族化合物半导体层设置在Si基板上的半导体基板时适合适用的发明。
背景技术
现有技术中，III-V族化合物半导体层，由于载流子迁移率高，因此成为与Si CMOS晶体管进行置换的有望的候选。实际上，将Si基板上的III-V族化合物半导体层用作沟道层的MISFET，由于其高的载流子迁移率和低的载流子的有效质量，因此能够期待作为将被小型化的Si CMOS晶体管的特性进一步提高的电路元件(例如参考非专利文献1～13)。
(现有技术文献)
(非专利文献)
非专利文献1：Ren，F.等人，Demonstration of enhancement-mode p-and n-channel GaAs MOSFETs with Ga203(Gd203)As gate oxide.Solid StateElectron.41，1751-1753(1997)。
非专利文献2：Ren，F.等人，Ga203(Gd203)/InGaAs enhancement-moden-channel MOSFET’s.IEEE Electron Device Lett.19，309-311(1998)。
非专利文献3：Ye，P.D等人，GaAs MOSFET with oxide gate dielectricgrown by atomic layer deposition.IEEE Electron Device Lett.24，209-211(2003)。
非专利文献4：Ye，P.D等人，GaAs metal-oxide-semiconductorfield-effect transistor with nanometer-thindielectric grown by atomic layerdeposition.Appl.Phys.Lett.83，180-182(2003)。
非专利文献5：Ye，P.D等人，Depletion-mode InGaAsmetal-oxide-semiconductor field-effect transistor with oxide gate dielectricgrown by atomic layer deposition.Appl.Phys.Lett.84，434-436(2004)。
非专利文献6：Rajagopalan，K.，Abrokwah，J.，Droopad，R.，&Passlack，M.Enhancement-mode GaAs n-channel MOSFET.IEEE Electron.DeviceLett.27，959-962(2006)。
非专利文献7：Oktyabrsky，S.等人，High-k gate stack on GaAs andInGaAs using in situ passivation with amorphous silicon.Mater.Sci.Eng.B135，272-274(2006)。
非专利文献8：Xuan，Y.，Wu，Y.Q.，Lin，H.C.，Shen，T.，&Ye，P.D.Submicrometer inversion-type enhancement-mode InGaAs MOSFETwith atomic-layer-deposited Al203 as gate dielectric.IEEE Electron.DeviceLett.28，935-938(2007)。
非专利文献9：Wu，Y.Q.等人，Enhancement-mode InP n-channelmetal-oxide-semiconductor field-effect transtors with atomic-layer-depositedAl203 dielectrics.Appl.Phys.Lett.91，022108(207)。
非专利文献10：Zhu，F.等人，Depletion-mode GaAs metal-oxide-semiconductor field-effect transistor with amorphous silicon interface passivationlayer HfO2 gate oxid.Appl.Phys.Lett.91，043507(2007)。
非专利文献11：Li，N.等人，Properties of InAs metal-oxide-semiconductor structures with atomic-layer-deposited Al203 Dielectric.Appl.Phys.Lett.92，143507(2008)。
非专利文献12：Lin，J.Q.等人，Inversion-mode self-aligned In0.53Ga0.47As n-channel metal-oxide-semiconductor field-effect transistor with HfAlOgate dielectric and TaN metal gate.IEEE Electron Device Lett.29，977-990(2008)。
非专利文献13：Chin，H.C.等人，Silane-ammonia surface passivation forgallium arsenide surface-channel n-MOSFETs.IEEE Electron Device Lett.30，110-112(2009)。
但是，在假设制造使用了这样的III-V族化合物半导体层的半导体器件的情况下，在Si基板或者绝缘膜上维持结晶性、同时又保持高品质的情况下形成III-V族化合物半导体层是困难的。
(发明概要)
(发明所要解决的技术问题)
然而，近年来，作为对光器件进行集成的技术，已经知道直接基板粘合制造方法(direct wafer bonding(DWB))，但是，即使使用该直接基板粘合制造方法，由于III-V族化合物半导体层对于粘合的损伤是更加敏感的，因此与对光器件的集成相比较，也是困难的。特别地，在粘合之时产生的损伤，在由极薄的膜结构构成的使用了III-V族化合物半导体层的半导体器件中，成为了致命的问题。
而且，在这样的半导体器件的领域中，为了进一步提高被小型化的SiCMOS晶体管的特性，希望与现有技术相比能够实现更高的有效电子迁移率。
发明内容
本发明考虑了前段的问题，其目的在于提供一种能够简单地制造半导体基板的制造方法，其通过隔着绝缘膜而使基板彼此粘合，从而将一个基板上所形成的半导体层能够形成在另一个基板上，并且此时，不会使该半导体层的结晶结构被损伤而能够保持维持高品质的情况下简单地制造半导体基板。
本发明考虑了后段的问题，其目的在于提供一种与现有技术相比可实现更高的有效电子迁移率的半导体基板、场效应晶体管和集成电路。
用于解决相关课题的本发明的方案1是一种半导体基板，其特征在于，基板、绝缘体层和半导体层从所述基板一侧开始按该顺序定位，所述基板和所述绝缘体层相接，且所述绝缘体层和所述半导体层相接，所述绝缘体层由非晶状金属氧化物或者非晶状金属氮化物构成，所述半导体层通过晶体生长而形成。
本发明的方案2是根据方案1所述的半导体基板，其特征在于，所述绝缘体层由Al2O3、AlN、Ta2O5、ZrO2、HfO2当中的至少一种构成。
本发明的方案3是根据方案1或者2所述的半导体基板，其特征在于，将所述半导体层设为III-V族化合物半导体层。
本发明的方案4是根据方案1至3任何一项所述的半导体基板，其特征在于，所述绝缘体层和所述半导体层相接的面上的所述半导体层，以硫原子进行了终端化。
本发明的方案5是一种场效应晶体管，其特征在于，在方案1至4任何一项所述的半导体基板的所述半导体层上，包括被电连接的源电极和漏电极。
本发明的方案6是根据方案5所述的场效应晶体管，其特征在于，在所述基板上包括栅电极，将所述绝缘体层的一部分设为栅极绝缘层。
本发明的方案7是根据方案5所述的场效应晶体管，其特征在于，在与所述半导体层和所述绝缘体层相接的面对置的所述半导体层的另一个面上，隔着第2绝缘体层而具备栅电极，将所述第2绝缘体层的一部分作为栅极绝缘膜。
本发明的方案8是根据方案5所述的场效应晶体管，其特征在于，包括：所述基板上具备的第1栅电极；以及在与所述半导体层和所述绝缘体层相接的面对置的所述半导体层的另一个面上，隔着第2绝缘体层而具备的第2栅电极，将所述绝缘体层以及/或者所述第2绝缘体层的一部分作为栅极绝缘膜。
本发明的方案9是根据方案5至8任何一项所述的场效应晶体管，其特征在于，所述半导体层的厚度是20nm以下。
本发明的方案10是一种集成电路，包括方案5至9任何一项所述的场效应晶体管。
本发明的方案11是一种半导体基板的制造方法，包括：在半导体层形成基板上通过外延晶体生长法形成半导体层的半导体层形成步骤；在所述半导体层上通过原子层沉积法来成膜绝缘体层的绝缘体层形成步骤；将基板接合到所述绝缘体层上的接合步骤；以及从所述半导体层除去所述半导体层形成基板的除去步骤。
本发明的方案12是根据方案所述的半导体基板的制造方法，其特征在于，所述接合步骤，通过将所述基板上预先形成的基板侧绝缘体层和所述半导体层上的所述绝缘体层进行接合，从而将所述基板接合到所述绝缘体层上。
本发明的方案13是根据方案11或者12所述的半导体基板的制造方法，其特征在于，在所述半导体形成步骤和所述绝缘体层形成步骤之间，包括对所述半导体层的表面进行硫终端处理的硫终端处理步骤。
本发明的方案14是根据方案11至13的任何一项所述的半导体基板的制造方法，其特征在于，在所述绝缘体层形成步骤和所述接合步骤之间，包括对所述绝缘体层的表面进行亲水化处理的亲水化处理步骤。
本发明的方案15是根据方案14所述的半导体基板的制造方法，其特征在于，在所述亲水化处理步骤中，所述亲水化处理是射束照射。
本发明的方案16是根据方案15所述的半导体基板的制造方法，其特征在于，所述接合步骤是在室温下进行的。
本发明的方案17是根据方案11至16的任何一项所述的半导体基板的制造方法，其特征在于，所述半导体层由III-V族化合物半导体层构成。
本发明的方案18是根据方案11到17的任何一项所述的半导体基板的制造方法，其特征在于，所述绝缘体层由Al2O3、AlN、Ta2O5、ZrO2、HfO2、SiO2、SiN、SiON当中的至少一种构成。
(发明效果)
根据本发明的方案1、5和10，由于能够通过非晶状金属氧化物或者非晶状金属氮化物来形成绝缘体层，因此能够提供与现有技术相比可实现更高的有效电子迁移率的半导体基板、场效应晶体管和集成电路。
根据本发明的方案11，能够提供一种制造方法，其通过在半导体形成基板上的半导体层上使用原子沉积法来形成表面平坦的绝缘膜，从而仅在常温下使该绝缘膜和基板粘合，不进行加热处理，就能够将这些绝缘膜和基板强固地接合，因此能够使一个基板上所形成的半导体层形成在另一个基板上，并且不会使半导体层的晶体结构损伤而能够保持维持于高品质的情况下简单地制造半导体基板。通过照射射束，不进行加热处理，就能够使这些绝缘膜和基板更加强固地接合。
附图说明
图1是表示本发明的MISFET的剖面结构的概略图。
图2是用于MISFET的制造方法的说明的概略图。
图3是由原子力显微镜对氧化膜的表面进行观察时的照片。
图4是表示III-V族化合物半导体层与氧化膜之间的界面的TEM像。
图5是表示使氧化膜和Si基板接合并且在进行了由切割实现的接合强度试验时的试验结果的照片。
图6是表示III-V族化合物半导体层的表面的照片以及是表示Si基板、氧化膜和III-V族化合物半导体层的各个界面的TEM像。
图7是表示MISFET的漏极电压与漏极电流的关系的曲线。
图8是表示MISFET的栅极电压与漏极电流的关系的曲线。
图9是对发明的MISFET的有效电子迁移率与有效电场的关系、SinMOSFET的有效电子迁移率与有效电场的关系、以及膜厚依存性进行表示的曲线。
图10是对本发明的MISFET的有效电子迁移率与有效电场的关系、Si nMOSFET的有效电子迁移率与有效电场的关系、以及温度依存性进行表示的曲线。
图11是对室温时本发明的MISFET的有效电子迁移率与有效电场的关系、室温时Si nMOSFET的有效电子迁移率与有效电场的关系进行表示的曲线。
图12是表示其他的实施方式的MISFET的剖面结构(1)的概略图。
图13是用于其他的实施方式的MISFET的制造方法(1)的说明的概略图。
图14是表示其他的实施方式的MISFET的有效电场与有效电子迁移率的关系(1)的曲线。
图15是表示其他的实施方式的MISFET的栅极电压与漏极电流的关系的曲线。
图16是表示前置栅极型的MISFET的剖面结构的概略图。
图17是用于前置栅极型的MISFET的制造方法的说明的概略图。
图18是表示前置栅极型的MISFET的栅极电压与电容的关系的曲线。
图19是表示前置栅极型的MISFET的漏极电压与漏极电流的关系的曲线。
图20是表示前置栅极型的MISFET的栅极电压与漏极电流的关系的曲线。
图21是表示前置栅极型的MISFET的有效电场与有效电子迁移率的关系的曲线。
图22是表示其他的实施方式的MISFET的剖面结构(2)的概略图。
图23是用于其他的实施方式的MISFET的制造方法(2)的说明的概略图。
图24是用于MISFET的制造过程中的氧化膜间的脱水缩聚作用的说明的概略图。
图25是通过原子力显微镜对其他的实施方式的氧化膜的表面进行观察时的照片。
图26表示在对粘合的氧化膜进行了刀片试验之后的红外线图像。
图27是表示其他的实施方式的III-V族化合物半导体层与氧化膜之间的界面(1)的TEM像。
图28是表示其他的实施方式的III-V族化合物半导体层与氧化膜之间的界面(2)的TEM像。
图29是表示其他的实施方式的MISFET的有效电场与有效电子迁移率之间的关系(2)的曲线。
图30是表示其他的实施方式的MISFET的有效电子迁移率与III-V族化合物半导体层的膜厚的关系的曲线。
图31是表示双栅极型的MISFET的剖面结构的概略图。
图32是表示双栅极型的MISFET的栅极电压与漏极电流的关系(1)的曲线。
图33是表示双栅极型的MISFET的栅极电压与漏极电流的关系(2)的曲线。
图34是将图33所示的曲线进行一部分放大之后的曲线。
图35是表示其他的实施方式的双栅极型的MISFET的剖面结构的概略图。
图36是用于双栅极型的MISFET的制造方法(1)的说明的概略图。
图37是用于双栅极型的MISFET的制造方法(2)的说明的概略图。
图38是表示膜厚为9nm的III-V族化合物半导体层与膜厚为3.5nm的III-V族化合物半导体层之间的剖面结构的TEM像。
图39是表示双栅极型的MISFET的漏极电压与漏极电流的关系的曲线。
图40是表示在使载流子密度不同的MISFET进行前置栅极工作时的栅极电压与漏极电流的关系的曲线。
图41是表示其他的实施方式的双栅极型的MISFET的栅极电压与漏极电流的关系(1)的曲线。
图42是表示其他的实施方式的双栅极型的MISFET的栅极电压与漏极电流的关系(2)的曲线。
图43是关于在前置栅极工作、后置栅极工作和双栅极工作下的斜度值S和电流接通断开比Ion/Ioff，表示对载流子密度No的依存性的曲线。
图44是表示其他的实施方式的双栅极型的MISFET的有效电子迁移率μeff与有效电场Eeff之间的关系的曲线。
图45是表示在后置栅极工作下的有效电子迁移率μeff与III-V族化合物半导体层的膜厚dInGaAs之间的关系的曲线。
图46是表示根据III-V族化合物半导体层的膜厚dInGaAs而理论上算出的沟道层的膜厚Tch与该III-V族化合物半导体层的膜厚dInGaAs之间的关系的曲线、以及表示III-V族化合物半导体层的膜厚dInGaAs与载流子面密度之间的关系的曲线。
图47是表示p沟道的后置栅极型的MISFET的剖面结构的概略图。
图48是表示p沟道的后置栅极型的MISFET中的漏极电压与漏极电流的关系(1)以及栅极电压与漏极电流的关系(1)的曲线。
图49是表示p沟道的后置栅极型的MISFET中的漏极电压与漏极电流的关系(2)以及栅极电压与漏极电流的关系(2)的曲线。
图50是表示p沟道的后置栅极型的MISFET中的漏极电压与漏极电流的关系(3)以及栅极电压与漏极电流的关系(3)的曲线。
图51是表示其他的实施方式的p沟道的MISFET的剖面结构的概略图。
图52是表示其他的实施方式的p沟道的MISFET中的漏极电压与漏极电流的关系(1)以及栅极电压与漏极电流的关系(1)的曲线。
图53是表示其他的实施方式的p沟道的MISFET中的漏极电压与漏极电流的关系(2)以及栅极电压与漏极电流的关系(2)的曲线。
图54是表示试样基板的剖面结构的概略图。
图55是对将由HfO2构成的氧化膜彼此粘合后的试样基板和将由HfO2及Al2O3构成的氧化膜彼此粘合后得到的试样基板的各个粘合状态进行表示的红外线照片。
附图符号说明：
1      MISFET(场效应晶体管)
2      Si基板(基板)
6      氧化膜(绝缘体层)
7      III-V族化合物半导体层(半导体层)
9      源极
10     漏极
12     InP基板(半导体层形成基板)
20     半导体基板
47     氧化膜(第2绝缘体层)
71     氧化膜(基板侧绝缘体层)
具体实施方式
下面基于附图详述本发明的实施方式。
(1)MISFET的构成
在图1中，1表示作为场效应晶体管(半导体器件)的MISFET(金属-绝缘体-半导体场效应晶体管)1，相对于规定厚度的Si基板2的一个面，配置规定厚度的Al(铝)栅电极3，并且通过这些Si基板2和Al栅电极3形成了栅极4。在该MISFET1中，由Al2O3构成的规定厚度的氧化膜6被设置在Si基板2的另一个面上，在该Si基板2上不可能容易结晶生长的例如由InGaAs(砷化镓铟)构成的III-V族化合物半导体层7被设置在氧化膜6上。
此外，在III-V族化合物半导体层7上，在其表面形成了由Au-Ge(金-锗)合金构成的源极9和漏极10，位于这些源极9与漏极10之间的区域上的III-V族化合物半导体层7能够被形成作为沟道层。因此，MISFET1被构成为通过对Al栅电极3施加栅极电压且对源极9与漏极10之间施加漏极电压，从而使电流从源极9流到漏极10。
而且，尽管在上述的实施方式中，对用Au-Ge(金-锗)合金形成源极9和漏极10且形成n沟道的MISFET1的情况进行了描述，但是，根据本发明，也可以设为用Au-Zn合金形成源极9和漏极10，从而形成p沟道的MISFET1。
顺便指出，在该实施方式的情况下，对于MISFET1，由于与前置栅极结构相比，其制作容易，并且容易进行MISFET1的工作验证，因此适用了后置栅极结构。根据本发明，能够示出通过适用后置栅极结构，由后述的原子沉积法(ALD(Atomic Layer Deposition)法)成膜的氧化膜6与III-V族化合物半导体层7之间的边界面是平坦的，并且能够示出后述的粘合方法是良好的。
(2)MISFET的制造方法
这样的MISFET1通过以下这样的制造方法制造。如图2(A)所示，通过有机金属气相生长法(以下也称为MOVPE(Metal-Organic Vapor PhaseEpitaxy)法、或者MOCVD(Metal-Organic Chemical Vapor Deposition)法)，通过在由InP(磷化铟)构成的InP基板12(例如直径大约2英寸)的表面上外延生长InGaAs的晶体，从而成膜III-V族化合物半导体层7。在该情况下，能够向装载了InP基板12的反应腔室(没有图示)内供给成为作为III族元素的Ga(镓)和In(铟)的原料的反应气体TMGa(三甲基镓)、TMIn(三甲基铟)、以及成为作为V族元素的As(砷)的原料的反应气体TBAs(叔丁基砷)，且在按规定温度所加热得到的InP基板12的表面上外延生长InGaAs的晶体。顺便指出，作为使InGaAs等的晶体生长的方法，还可以使用分子束外延法(MBE(Molecular BeamEpitaxy)法)或者液相外延法(LPE(Liquid Phase Epitaxy)法)。
接着，根据本发明，使用每次1个原子层或者1个分子层进行薄膜生长的ALD装置(没有图示)，使得在III-V族化合物半导体层7的表面上成膜具有规定厚度(例如6～44nm)的氧化膜(Al2O3)6。这里，通过ALD法成膜的由Al2O3构成的氧化膜6，能够与III-V族化合物半导体层7形成良好的界面，且平坦地形成表面，使得在后述的进行粘合方法之时能够确保充分的平坦性。特别地，在作为沟道层所形成的III-V族化合物半导体层7的膜厚(沟道膜厚)变薄的情况下，由于成为沟道界面的氧化膜6和III-V族化合物半导体层7的界面能级也变得重要，因此需要在III-V族化合物半导体层7上形成能够得到良好的III-V族化合物半导体层7的MOS(Metal-Oxide-Semiconductor：金属-氧化膜-半导体)界面(或者也称为MIS(Metal-Insulator-Semiconductor：金属-绝缘膜-半导体)界面)的氧化膜6。在这点，根据本发明，通过使用由ALD法成膜的氧化膜6，能够得到良好的MOS界面(MIS界面)。
在该情况下，ALD装置，例如在250℃、真空度100Pa、作为原料使用TMA(三甲基铝Al(CH3)3)和H2O、TMA供给量为2×10-6mol的条件下，在III-V族化合物半导体层7的表面上成膜由Al2O3构成的氧化膜6。接着，与此分开，如图2(B)所示，准备Si基板2(例如直径大约4英寸)，并且在真空中，使Ar(氩)气作为Ar束L分别照射在氧化膜6和Si基板2的表面上。通过这样，对于氧化膜6和Si基板2，能够使各自的表面被激活。而且，在这里，所谓激活，意思是通过除去成为接合的障碍的表面层，使具有耦合键的原子露出，从而成为将表面原子的耦合键彼此容易直接耦合的状态。此时，氧化膜6，充当作为III-V族化合物半导体层7的保护膜的功能，从而能够防止由于该Ar束L而对III-V族化合物半导体层7带来损伤的情况。顺便指出，作为Ar束L的照射条件，设为加速电压为1.5keV左右、刻蚀量(通过Ar束L消蚀的量)在Si基板2侧大约为4nm，在氧化膜6侧大约为1nm以下、真空度为5×10-5Pa以下。
接着，如图2(C)所示，在真空中，通过进行基于常温的粘合的SAB(Surface Activated Bonding：表面激活常温粘合)法，使氧化膜6和Si基板2粘合。实际上，通过使InP基板12上III-V族化合物半导体层7上的氧化膜6与Si基板2对置，并且在真空中，按照使InP基板12上III-V族化合物半导体层7上的氧化膜6与Si基板2保持贴紧着的状态原样进行按压，来在常温下进行粘合。这里，InP基板12上III-V族化合物半导体层7上的氧化膜6与Si基板2，通过由Ar束L使各自表面被激活，能够通过常温更加容易且强固地进行接合。为了减少接合部的缺陷和提高品质，通过在接合时合适地施加负荷重量，能够通过常温容易且强固地进行接合。因此，在Si基板2上，通过在表面隔有氧化膜6，能够形成III-V族化合物半导体层7。
接着，通过使用由HCl(盐酸)构成的溶液或者以1∶4(～1∶1等)的比例含有HCl∶H3PO4(磷酸)的溶液，如图2(D)所示，从III-V族化合物半导体层7的表面选择性地除去InP基板12，能够形成半导体基板(粘合基板)20。此后，如图1所示，在暴露的III-V族化合物半导体层7上形成基于Au-Ge合金(88-12wt.％)的源极9和漏极10。而且，如上所述，尽管在n沟道的MISFET1中，由Au-Ge合金形成源极9和漏极10，但是在p沟道的MISFET1中，例如由Au-Zn合金(95-5wt.％)形成源极9和漏极10。
用如下的工艺进行由这样的金属部件构成的源极9和漏极10的形成。在III-V族化合物半导体层7上涂敷抗蚀剂，通过使用规定的掩模来对该抗蚀剂进行曝光，使抗蚀剂以仅源极形成部和漏极形成部去除抗蚀剂的方式形成图案。接着，使用电阻加热方式的蒸镀装置，以低温(～24℃)形成Au-Ge合金(或者Au-Zn合金)，之后，将源极形成部和漏极形成部以外的Au-Ge合金(或者Au-Zn合金)与抗蚀剂一起剥离(lift-off)，形成源极9和漏极10。顺便指出，对于源极9和漏极10的形成，可以用通常的反向刻蚀工艺(etching back process)，或者也可以使用除此之外的各种蒸镀方法。
接着，在形成了源极9和漏极10的III-V族化合物半导体层7上涂敷抗蚀剂，通过使用规定的掩模来对该抗蚀剂进行曝光，使抗蚀剂形成图案，使用H3PO4∶H2O2∶H2O以1∶1∶7的比例构成的溶液(除此之外，由H3PO4∶H2O2∶H2O、H2SO4∶H2O2∶H2O构成的溶液等)，对III-V族化合物半导体层进行刻蚀，形成规定形状的III-V族化合物半导体层7。最后，通过利用电阻加热，在Si基板2的背面蒸镀由Al构成的Al栅电极3，从而能够制造图1所示那样的MISFET1。
(3)工作和效果
在以上的构成中，在MISFET1中，通过在InP基板12的表面上外延生长InGaAs的晶体，成膜III-V族化合物半导体层7，对该III-V族化合物半导体层7的表面，通过每次1个原子层或者1个分子层地进行薄膜生长的ALD法来成膜氧化膜6。由于通过ALD法来成膜这样的氧化膜6，因此能够将其表面形成为平坦状，并且能够容易地进行后工序的基板粘合。
除此之外，对于InP基板12上III-V族化合物半导体层7上的氧化膜6和Si基板2，通过Ar束L使作为粘合的面的表面被激活，并且能够在真空中通过常温更加简单地进行接合。这里，在本发明的MISFET1的制造方法中，在Ar束L被照射到氧化膜6上时，氧化膜6保护III-V族化合物半导体层7的表面，从而能够防止该III-V族化合物半导体层7的晶体结构损伤和特性劣化。
对于InP基板12上III-V族化合物半导体层7上的氧化膜6和Si基板2，在基板粘合时，特别地，由于能够不施加加热处理而在常温下进行强固地接合，因此能够由于不进行该加热处理而使制造工序简化，从而能够简单地进行制造。特别地，对于III-V族化合物半导体层7，由于耐热性低，因此通过不进行这样的加热处理，能够防止因加热引起的特性的劣化，能够以最合适的状态设置在Si基板2上。此外，即使在基板粘合时，由于III-V族化合物半导体层7上所成膜的氧化膜6被压接在Si基板2上而被强固地接合，因此还能够抑制基板粘合时的对III-V族化合物半导体层7的损伤。
于是，在该MISFET1的制造方法中，由于通过使用规定溶液的选择刻蚀而能够从III-V族化合物半导体层7中仅除去InP基板12，因此通过选择刻蚀从III-V族化合物半导体层7中仅剥离InP基板12，能够在Si基板2上形成III-V族化合物半导体层7。
此外，在该MISFET1中，由于在III-V族化合物半导体层7和Si基板2之间隔有非晶的氧化膜6，因此还能够抑制由III-V族化合物半导体层和Si基板2的热膨胀系数差所产生的耐热性的劣化。而且，在该实施方式的情况中，由于氧化膜6由Al2O3形成，因此与由SiO2形成氧化膜的情况相比，能够提高与Si基板2之间的接合强度。
而且，在该MISFET1中，通过由ALD法将平坦的氧化膜6成膜在III-V族化合物半导体层7上、从而与III-V族化合物半导体层7形成良好的界面，并且由SAB法使III-V族化合物半导体层7的特性不被劣化而将氧化膜6接合到Si基板2上，从而能够将III-V族化合物半导体层7和氧化膜6一起形成为100nm以下的膜厚，并且作为整体而能够获得比现有技术更加的薄型化。在这样的MISFET1中，由于能够将氧化膜6薄型化，因此即使是由Si基板2和Al栅电极3构成栅极4的后置栅极结构，也能够以小的栅极电压得到良好的晶体管特性，能够使耗电降低。
顺便指出，在本发明的场效应晶体管中所使用的源极9和漏极10，由于不使用基于离子注入的形成方法而通过简单的金属部件，因此能够以低温工艺形成且能够进行低电阻化，而且还能够避免由离子注入所产生的损伤以及由离子注入后的激活退火引起的损伤。
此外，在该实施方式的情况下，通过在III-V族化合物半导体层7的表面上形成氧化膜6，能够从在该III-V族化合物半导体层7上所形成的沟道层的表面，远离氧化膜6和Si基板2之间的接合边界面，能够进一步降低粘合时对沟道层的损伤。
根据以上的构成，通过在InP基板12上的III-V族化合物半导体层7上使用ALD法来形成表面呈平坦的氧化膜6，从而仅在常温下使该氧化膜6和Si基板2粘合，从而不用进行加热处理就能够强固地将该氧化膜6和Si基板2接合，因此能够将一个InP基板12上所形成的III-V族化合物半导体层7形成在另一个Si基板2上，并且能够不会损伤III-V族化合物半导体层7的晶体结构且保持维持在高品质的情况下来简单地制造MISFETl。
(4)实施例
下面，根据上述的制造方法来制造了MISFET1，并对该MISFET1进行了各种验证。
(4-1)关于半导体基板
首先开始，在InP基板12的表面上成膜由In0.53Ga0.47As构成的InGaAs膜作为III-V族化合物半导体层7。接着，室温下浸入氨水(29％)中1分钟，除去表面氧化物，之后，用纯水洗净1分钟，通过喷吹经过了粒子过滤器的氮气而进行干燥。在为使用硫化铵溶液(作为(NH4)2SxS，0.6～1.0％)的表面处理的情况下，室温下浸入10分钟对表面进行硫化，之后，与由上述氨水进行的表面处理的情况同样，进行纯水洗净和进行干燥。接着，通过ALD装置，在250℃、真空度100Pa的条件下，将作为原料的TMA 2×10-6mol供给0.1秒，接着进行真空排气3秒、H2O供给2秒、真空排气7秒(这一系列成为1个循环)，以1个循环的生长速度0.11nm的方式将由Al2O3构成的氧化膜6成膜到III-V族化合物半导体层7上。
接着，与InP基板12另外准备Si基板2，将Ar束照射在该Si基板2和氧化膜6上。作为Ar束的照射条件，设为加速电压为1.5keV左右，刻蚀量在Si基板2侧大约为4nm，在氧化膜6侧大约为1nm以下，此时的真空度设为5×10-5Pa以下。
此外，对于这样制造的InP基板12上III-V族化合物半导体层7上的氧化膜6，通过原子力显微镜(AFM：Atomic Force Microscope)，改变扫描速度(Scan rate)来进行了观察。由此，得到图3(A)和(B)所示的结果。如图3(A)和(B)所示，对于氧化膜6，能够确认：成为接合面的表面的凹凸(微粗糙度)是极其微小的，(大概0.1至0.2nm左右)，在基板粘合时能得到充分的平坦性。
对于氧化膜6与III-V族化合物半导体层7之间的界面，拍摄TEM((透射电子显微镜)Transmission Electron Microscope)像，得到图4所示那样的结果。而且，图4中的区域R2，是将区域R1放大后的区域。根据图4的结果，可以确认：氧化膜6与III-V族化合物半导体层7之间的界面是平坦的，并且被陡峭(明确)地形成。
接着，通过在真空中常温下使InP基板12的氧化膜6和Si基板2贴紧来进行粘合和接合。为了调查该粘合后的氧化膜6与Si基板2之间的接合强度，进行通过切割进行的接合强度试验。在该通过切割进行的接合试验中，得到图5(A)和(B)所示的结果。而且，图5(B)是图5(A)所示的照片的放大照片，根据该图5(A)和(B)，能够确认：在氧化膜6和Si基板2的界面中，不特别地进行加热处理，而通过常温下的接合，也能够实现耐切割的强有力的接合强度。
接着，使用HCl的溶液来去除InP基板12，在该InP基板12变薄之后，接着就使用以1∶4的比例含有HCl∶H3PO4的溶液，或者使用将浓度变稀的HCl的溶液，来选择性地除去剩余的InP基板12。这里，图6(A)和(B)表示这样在Si基板2上隔着氧化膜6而形成作为InGaAs膜的III-V族化合物半导体层7的半导体基板20。如图6(A)所示，能够确认出：III-V族化合物半导体层7能够实现平坦且镜面的表面。根据图6(B)所示的TEM像，能够确认出：氧化膜6和Si基板2的界面是平坦的且被陡峭(明确)地形成。而且可知，由Ar束的照射引起的损伤会通过氧化膜6而得到阻止，从而未到达III-V族化合物半导体层7。能够确认出：由于隔着氧化膜6的粘合，能够抑制基板粘合时的对III-V族化合物半导体层7的损伤。
根据这样的结果，对于通过由ALD法成膜后的氧化膜6而使InP基板12和Si基板2粘合之后、通过除去InP基板12而形成于Si基板2上的InGaAs，能够确认出其良好的结晶性和良好地维持了结构上的特性。
(4-2)关于MISFET
接着，在上述的半导体基板20的InGaAs膜(III-V族化合物半导体层7)上涂敷抗蚀剂，通过使用规定的掩模来对该抗蚀剂进行曝光，使抗蚀剂以仅源极形成部和漏极形成部除去抗蚀剂的方式形成了图案。接着，使用电阻加热方式的蒸镀装置，以低温(～24℃)形成Au-Ge合金，之后，将源极形成部和漏极形成部以外的Au-Ge合金与抗蚀剂一起进行剥离，形成源极9和漏极10。
接着，在形成了源极9和漏极10的InGaAs膜上涂敷抗蚀剂，通过使用规定的掩模来对该抗蚀剂进行曝光，使抗蚀剂形成图案，使用H3PO4∶H2O2∶H2O以1∶1∶7的比例构成的溶液，对InGaAs膜进行刻蚀，最后，通过利用电阻加热，在Si基板2的背面蒸镀由Al构成的Al栅电极3，从而制造了MISFET1。而且，将氧化膜6作为埋层的InGaAs膜的膜厚dInGaAs设为100nm，源极9与漏极10之间的InGaAs膜的沟道长LG设为500μm，沟道层的宽度W设为100μm，氧化膜6的膜厚dAl2O3设为22nm。
对于这样制造的MISFET1，作为调查了室温时漏极电压与漏极电流的关系的结果，得到图7所示那样的结果。根据该结果，作为漏极电流电压的特性，示出良好的饱和特性和夹断(pinch-off)特性，且示出了标准的漏极电流电压特性。
此外，图8表示该MISFET1在室温时的栅极电压与漏极电流之间的关系，能够确认出：实现了良好的晶体管的特性。这里，InGaAs膜的载流子密度ND是1×1015cm-3，In成分是0.53以使得与InP基板12呈晶格匹配。此外，能够确认出：工作时和工作停止时的电流接通断开比Ion/Ioff是105，斜度值S是170mV/decade，据此求得的界面能级密度Dit是1×1012cm-2eV-1，其结果是，能够确认出，即使作为使用了III-V族化合物的MISFET，也能够实现十分良好的品质的界面。
而且，图9是对于室温时的该MISFET的有效电子迁移率与有效电场之间的关系、以及膜厚依存性进行了表示。氧化膜6的膜厚设为11nm、22nm、44nm。与氧化膜的膜厚无关而示出高的迁移率，且即使利用相对强度较高的Ar束，通过将Al2O3利用作为保护膜，也能够对III-V沟道层不产生损伤地将埋入氧化膜层薄膜化到10nm左右。图10表示室温时的该MISFET1的有效电子迁移率与有效电场之间的关系以及温度依存性。而且，在图9和图10中，“InGaAs-01”表示本发明的MISFET1，“Si universal”表示在Si基板上制作了n沟道的MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor：金属-氧化膜-半导体场效应晶体管)的SinMOSFET。根据该结果可知，与Si nMOSFET相比，MISFET1具有更高的有效电子迁移率。能够确认，对于最大迁移率，示出1200cm2V-1s-1，在室温下，当有效电场Eeff为0.16MV/cm时，本发明的MISFET1与SinMOSFET相比，其有效电子迁移率成为大约1.8倍。通过基于ALD法的良好的III-V MIS界面的形成，即使在高电场侧，与Si nMOSFET相比，也示出了高的迁移率。
图11示出本发明的MISFET1(图中记载为“ALD-Al2O3”)在室温时的有效电子迁移率与有效电场的关系、以及Si nMOSFET(图中记载为“Siuniversal”)在室温时的有效电子迁移率与有效电场的关系。这里，图11中的ALD-Al2O3是具有将由Al2O3构成的氧化膜6设为BOX(埋入氧化膜：Buried Oxide)层的膜厚100nm的InGaAs膜(III-V族化合物半导体层7)的n沟道的MISFET1，根据图11能够确认出，该MISFET1的特性超过了Si nMOSFET的特性。可知，在MISFET1中，即使在高电场区域，也发挥出超过Si nMOSFET的性能。
因此，能够制造在Si上同时形成具有高电子迁移率的InGaAs沟道的nMOSFET和具有高空穴迁移率的Ge沟道的pMOSFET的高性能CMOS半导体器件。由此，使胜过Si CMOS晶体管的器件的制作成为可能。而且，通过在结晶性高的粘合层上再次生长另外的晶体，能够集成另外的场效应晶体管。
(5)其他的实施方式
而且，本发明不局限于本实施方式，在本发明构思的范围内，能够实施各种各样的变形。例如，尽管在本发明的实施方式中，记述了当对氧化膜6和Si基板2的各个表面照射Ar束来进行激活之后进行基板粘合的情况，但是，本发明不局限于此，可以仅对氧化膜6或者Si基板2的任何一个的表面照射Ar束来仅使一个表面激活从而进行基板粘合，或者也可以不对氧化膜6和Si基板2照射Ar束来进行基板粘合。
尽管在由本发明实现的实施方式中，作为射束，说明了适用Ar束的情况，但是本发明不局限于此，只要能够使氧化膜6和Si基板2的表面激活，则也可以适用各种各样的射束。
而且，尽管在由本发明实现的实施方式中，作为一部分成为栅极绝缘层的绝缘体层，记述了适用作为非晶状金属氧化物的由Al2O3构成的氧化膜6的情况，但是本发明不局限于此，还可以适用Al2O3、SiO2、AlN、SiN、SiON、Ta2O5、ZrO2、HfO2当中的任何一种的、或者将它们混合后的绝缘体层。还可以将这些当中的不同的绝缘体层进行多个层叠。而且，在成膜由HfO2构成的氧化膜的情况下，Hf[N(CH3)2]4和、Hf[N(C2H5)]4、HfCl4等被使用作为原料，在成膜由SiO2构成的氧化膜的情况下，SiH[N(CH3)2]3等被使用作为原料。
特别地，在使用上述的实施方式的制造方法的情况下，能够将现有技术中不用作半导体基板的绝缘体层的Al2O3、Ta2O5、ZrO2、HfO2和AlN设置在半导体基板上作为绝缘体层。由此，在这样的半导体基板中，通过将Al2O3、Ta2O5、ZrO2、HfO2等非晶状金属氧化物和AlN等非晶状金属氮化物设置作为绝缘体层，能够实现与现有技术相比更高的有效电子迁移率。因此，在场效应晶体管和配置了多种场效应晶体管的集成电路中，通过使用这样的半导体基板，能够提供可实现与现有技术相比更高的有效电子迁移率的场效应晶体管和集成电路。
此外，尽管在本发明的实施方式中，作为半导体层，记述了适用由InGaAs构成的III-V族化合物半导体层的情况，但是本发明不局限于此，还可以适用由InP或者GaAs等其他的III-V族化合物半导体构成的III-V族化合物半导体层。而且，在将III-V族化合物半导体层形成作为沟道层的情况下，根据III-V族化合物半导体层来选择刻蚀材料。此外，也可以设为通过使多个III-V族化合物半导体层层叠后的层叠结构的粘合实现的沟道层形成，也可以设为将成为沟道层的半导体层和氧化膜层以若干层进行了层叠的结构。
尽管在本发明的实施方式中，作为绝缘体层相接的基板，描述了适用由Si构成的Si基板2的情况，但是本发明不局限于此，例如，可以适用由玻璃部件、塑料部件、陶瓷部件等其他的各种部件构成的基板，或者还可以适用将由各种部件构成的多个层进行层叠后的多层结构的基板。
(5-1)硫化铵溶液处理
在与图1的对应部分上赋予相同符号所示出的图12中，31表示其他实施方式的MISFET，在将III-V族化合物半导体层7的表面浸入硫化铵溶液且形成使S(硫)原子终端化的S处理层32这方面，与上述的MISFET1不同。在该情况下，如图13(A)所示，通过将InGaAs的晶体在InP基板12的表面上外延生长，成膜III-V族化合物半导体层7，通过将该III-V族化合物半导体层7的表面浸入硫化铵溶液，形成S处理层32。
接着，如在与图2(A)的对应部分上赋予相同符号所示出的图13(B)那样，使用ALD装置(没有图示)，在位于III-V族化合物半导体层7的表面的S处理层32上，成膜规定厚度的氧化膜(Al2O3)6。接着，如在与图2(B)的对应部分上赋予相同符号所示出的图13(C)那样，准备Si基板2，在真空中，能够将Ar(氩)气作为Ar束分别照射到氧化膜6和Si基板2的表面上。由此，氧化膜6和Si基板2的各自表面能够被激活。
接着，如通过赋予与图2(C)的对应部分相同的符号所示出的图13(D)那样，通过SAB法使氧化膜6和Si基板2粘合，之后，如通过赋予与图2(D)的对应部分相同的符号所示出的图13(E)那样，通过使用由HCl(盐酸)构成的溶液或者以1∶4(～1∶1等)的比例含有HCl∶H3PO4(磷酸)的溶液而从III-V族化合物半导体层7的表面选择性地除去InP基板12，能够形成半导体基板30。此后，在暴露的III-V族化合物半导体层7上形成源极9和漏极10，并且，通过利用电阻加热而在Si基板2的背面蒸镀由Al构成的Al栅电极3，能够制造如图12所示那样的MISFET1。
接着，调查了室温时该MISFET31的有效电子迁移率与有效电场之间的关系，得到图14所示那样的结果。而且，在这里，氧化膜6的膜厚设为22nm，除了形成了S处理层32以外，将制造条件设为与图9使用的MISFET1的相同。在图14中，将形成了S处理层32的MISFET31表示为“w/S”，将没有S处理层32的MISFET1表示为“w/oS”，且表示为SinMOSFET(图中“Si universal”)。
根据图14所示的结果可知，对于MISFET31，在室温中，当有效电场Eeff为0.16MV/cm时，与Si nMOSFET相比，有效电子迁移率变大大约2.8倍，而且能够确认出，与MISFET1相比，有效电子迁移率也提高了。
接着，调查了该MISFET31的室温时的栅极电压与漏极电流之间的关系，得到图15所示那样的结果。根据图15所示的结果，对于MISFET31，能够确认出：实现了良好的晶体管的特性，并且，通过形成S处理层32，从能带分布图，能够观察到向假定的理想阈值方向的阈值转移。根据这样的图14和图15的结果可知，产生了由S处理层32引起的表面电荷的减少效果，由该结果可知，有效电子迁移率提高了。
(5-2)前置栅极型的MISFET
尽管在上述的实施方式中，记述了根据图2(D)所示的半导体基板20来制造后置栅极型的MISFET1的情况，但是本发明不局限于此，还包括后述的实施方式那样，能够根据该半导体基板20、75来制造前置栅极型的MISFET。下面，说明该前置栅极型的MISFET。
如通过对与图1的对应部分赋予相同符号所示出的图16那样，40表示其他实施方式的前置栅极型的MISFET，在III-V族化合物半导体层7中掺杂例如Si、S、Se而形成掺杂层41，并且在其上设置Ti(钛)层42和Au(金)层43，形成源极44和漏极45，位于这些源极44与漏极45之间的区域上的III-V族化合物半导体层7能够成为沟道层。而且，在该实施方式的情况下，将III-V族化合物半导体层7的表面浸入硫化铵溶液，形成使S(硫)原子终端化的S处理层46。
对于III-V族化合物半导体层7，在其表面的S处理层46上，形成作为第2绝缘体层的由Al2O3构成的氧化膜47，并且在源极44与漏极45间的成为沟道层的区域上，形成由TaN(氮化钽)层48、Ti层49和Au层50构成的栅极51。因此，MISFET40被构成为通过对栅极51施加栅极电压，并且对源极44与漏极45之间施加漏极电压，从而使电流从源极44流到漏极45。
实际上，这样的MISFET40能够通过以下的顺序制造。在根据上述的图2(A)～(D)形成了半导体基板20之后，如图17(A)所示，在半导体基板20的III-V族化合物半导体层7的表面上形成由Al2O3构成的氧化膜55，在该氧化膜55的表面上涂敷抗蚀剂56。顺便指出，此时，还可以代替根据上述的图2(A)～(D)所示的工序所制造的半导体基板20，而使用根据上述的图13(A)～(E)所示的工序所制造的半导体基板30。
接着，通过使用规定的掩模来曝光抗蚀剂56，进行构图，使得仅源极形成预定部和漏极形成预定部除去抗蚀剂，之后，如图17(B)所示，通过在氧化膜55的源极形成预定部和漏极形成预定部上进行离子注入处理，以高浓度引入Si、S、Se(此时为Si)的载流子杂质，从而在III-V族化合物半导体层7中形成源极·漏极形成部58。
接着，如图17(C)所示，剥离抗蚀剂56，在600℃进行10秒退火处理，形成掺杂层41，之后，如图17(D)所示，通过离子注入处理，剥离受到损伤的氧化膜47。接着，将III-V族化合物半导体层7和掺杂层41的表面浸入硫化铵溶液，形成使S(硫)原子终端化的S处理层46。接着，当在S处理层46的表面形成了由Al2O3构成的氧化膜47之后，在该氧化膜47的表面上形成TaN层48，进而在TaN层48的表面上涂敷抗蚀剂60。
接着，通过使用规定的掩模来曝光抗蚀剂60，进行构图，使得仅成为源极和漏极的掺杂层41的规定区域除去抗蚀剂，之后，通过进行刻蚀处理，如图17(F)所示，对除去了抗蚀剂的区域的TaN层48和氧化膜47进行除去，如图17(F)所示，剥离抗蚀剂60。
最后，为了形成源极和漏极，在TaN层48的表面上形成构图后的抗蚀剂，在该抗蚀剂上形成成为源极、漏极及栅极的Ti层49和Au层50。接着，在将抗蚀剂剥离之后，通过由刻蚀处理将栅极以外的暴露的TaN层48除掉，能够制造图16所示那样的MISFET40。
然后，对于这样形成的前置栅极型的MISFET40，调查了电容(栅极-沟道间电容)与栅极电压之间的关系，得到图18所示那样的结果。根据该结果，能够确认出，即使是前置栅极型的MISFET40，也实现了良好的晶体管的特性。对于这样制造的MISFET40，调查了室温时漏极电压与漏极电流的关系，得到图19所示那样的结果。根据该结果，作为漏极电流电压的特性，示出良好的饱和特性和夹断特性，且示出了标准的漏极电流电压特性。
接着，除了上述的MISFET40之外，还准备了以下几种MISFET：使用图13(E)所示的半导体基板30并且在制造过程中进行了离子注入处理、在III-V族化合物半导体层7的沟道层的区域注入了Si(掺杂剂量2×1014cm-2、加速电压30keV)的MISFET(以下，称为离子注入处理MISFET)；以及与这些MISFET40和离子注入处理MISFET不同、没有Si基板2和氧化膜6、而通过使用仅仅由III-V族化合物半导体层7构成的基板来制造的MISFET(以下，称为体(bulk)型MISFET)。
然后，对于这3种的MISFET40、离子注入处理MISFET、体型MISFET，分别调查了栅极电压与漏极电流之间的关系、有效电子迁移率与有效电场之间的关系，得到图20和图21所示那样的结果。图20表示栅极电压与漏极电流之间的关系，图21表示有效电子迁移率与有效电场之间的关系，分别将MISFET40表示为“i-InGaAs-01”，将离子注入处理MISFET表示为“p-InGaAs-01”，将体型MISFET表示为“p-InGaAs bulk”。对于p-InGaAs，掺杂了NA＝3×1016cm-3的Zn。
根据图20能够确认出，MISFET40和离子注入处理MISFET与体型MISFET同样地实现了良好的晶体管的特性。此外，从图21可知，MISFET40和离子注入处理MISFET，与上述的实施方式的MISFET1同样，具有高的有效电子迁移率。而且，能够确认出，在该前置栅极型的MISFET40中，也能够实现双栅极结构工作，即通过后置栅极能够实现前置栅极侧的电流控制。
顺便指出，在该前置栅极型的MISFET40中，与上述的“(5-1)硫化铵溶液处理”同样，将III-V族化合物半导体层7的表面浸入硫化铵溶液，形成使S原子终端化的S处理层32，之后，在适用了将氧化膜6成膜在S处理层32上的半导体基板30的情况下，即使在使III-V族化合物半导体层7极薄化的结构时，通过在III-V族化合物半导体层7和氧化膜47的边界侧(前置栅极侧)抑制来自III-V族化合物半导体层7和氧化膜6的边界侧(后置栅极侧)的影响，也能够在其工作时使电流容易从源极44流到漏极45。
而且，尽管在本发明的实施方式中，作为一部分成为栅极绝缘层的第2绝缘体层，记述了适用由Al2O3构成的氧化膜47的情况，但是本发明不局限于此，还可以适用Al2O3、SiO2、AlN、SiN、SiON、Ta2O5、ZrO2、HfO2当中的任何一种的、或者将它们混合后的第2绝缘体层。此外，还可以将它们当中的不同的绝缘体层进行多个层叠。
(5-3)其他的实施方式的MISFET的构成
(5-3-1)MISFET的构成
对与图1的对应部分赋予相同符号而示出的图22中，70表示其他的实施方式的MISFET，其特征在于，将在Si基板2的另一面上形成的由Al2O3构成的氧化膜71和在由InGaAs(砷化镓铟)构成的III-V族化合物半导体层7上形成的由Al2O3构成的氧化膜72在大气中通过常温进行粘合而形成。
在该MISFET70中，在上述的实施方式中，与上述的实施方式不同之处还有：不进行在基板粘合之前进行的向粘合面的Ar束照射。
即，根据该MISFET70，通过将作为基板侧绝缘体层的氧化膜71形成在Si基板2上，即使不进行由Ar束照射进行的粘合面的激活，也能够使氧化膜71、72彼此强固地接合。由此，在MISFET70中，不需要在上述的实施方式中进行的Ar束照射，从而能够防止通过该Ar束照射而对Si基板2带来损伤的情况。下面，说明这样的MISFET70的制造方法。
(5-3-2)MISFET的制造方法
如图23(A)所示，使用每次1个原子层或者1个分子层进行薄膜生长的ALD装置(没有图示)，对在InP基板12上成膜的III-V族化合物半导体层7的表面，成膜具有规定厚度(例如4～44nm)的氧化膜(Al2O3)72。
除了该工序，在本实施方式中，与上述的实施方式不同，通过使用ALD装置，在Si基板2的表面上还成膜具有规定厚度(例如4～44nm)的氧化膜(Al2O3)71。
在该情况下，ALD装置，例如在200℃、真空度10mbar以下、使用TMA(三甲基铝Al(CH3)3)和H2O作为原料、TMA供给量为20～100sccm的条件下，例如将TMA供给0.25秒，接着进行氮气清除和真空排气0.5秒、H2O供给0.25秒、氮气清除和真空排气1秒(这一系列成为1个循环)，以1个循环的生长速度0.11nm来进行。这里，在III-V族化合物半导体层7和Si基板2的各个表面上分别成膜由Al2O3构成的氧化膜71、72。此时，在ALD装置中，通过作为1个循环而交替进行TMA供给和H2O供给、并且最终在H2O供给处结束，从而使得能够对在III-V族化合物半导体层7和Si基板2上分别成膜的氧化膜71、72的各个表面进行OH终端化。
接着，如图23(B)和(C)所示，通过执行在大气中进行常温的粘合的直接基板粘合，使Si基板2上的氧化膜71和InP基板12的III-V族化合物半导体层7上的氧化膜72粘合。实际上，使Si基板2上的氧化膜71与InP基板12的III-V族化合物半导体层7上的氧化膜72对置。此后，通过在真空中，按照保持使氧化膜71、72贴紧的状态的原样来进行热处理，从而提高接合强度，能够实现优良的半导体基板。
即，对于Si基板2上的氧化膜71和InP基板12的III-V族化合物半导体层7上的氧化膜72，通过ALD装置进行了每次1个原子层或者1个分子层的薄膜的形成，如图24(A)所示，除了其表面被平坦化之外，还成为进行了OH终端化的亲水性表面。由此，在氧化膜71、72彼此的基板粘合中，如图24(B)和(C)所示那样，通过进行热处理，在进行了OH终端化的亲水性表面上，氧化膜71、72彼此能够通过脱水缩聚作用而强固地接合，从而成为一体化。因此，在Si基板2上，通过在表面隔有氧化膜71、72，能够形成III-V族化合物半导体层7。
接着，与上述的实施方式同样，通过使用由HCl(盐酸)构成的溶液或者以1∶4(～1∶1等)的比例含有HCl∶H3PO4(磷酸)的溶液，如图23(D)所示，从III-V族化合物半导体层7的表面选择性地除去InP基板12，能够形成半导体基板75。此后，设为与上述的实施方式同样，通过形成源极9、漏极10和Al栅电极3，能够制造图22所示那样的MISFET70。而且，在本实施方式中，也可以进行上述的“(5-1)硫化胺溶液处理”，在该情况下，与上述的实施方式同样，能够产生由S处理层引起的表面电荷(表面偶极子散布)的减少效果，能够提高有效电子迁移率。
(5-3-3)工作和效果
在以上的构成中，根据该MISFET70，通过将氧化膜72成膜在III-V族化合物半导体层7的表面上并且由ALD法将氧化膜71(基板侧绝缘体层)也成膜在Si基板2的表面上，能够使氧化膜71、72的各个表面平坦化，并且能够使OH终端化。由此，根据该MISFET70，即使不特别地进行由Ar束照射进行的粘合面的激活，也能够在氧化膜71、72的进行了0H终端化的亲水性表面上使氧化膜71、72彼此强固地接合。
根据该MISFET70，由于不需要Ar束照射，因此能够防止通过该Ar束照射而对Si基板2的表面带来的损伤，并且，能够防止在进行后置栅极工作时成为绝缘体层的氧化膜71、72(Al2O3)自身由Ar束照射所带来的损伤，能够通过减少该损伤的影响而提高有效电子迁移率。
而且，尽管在上述的实施方式中，作为氧化膜71、72，记述了使用Al2O3的情况，但是本发明不局限于此，还可以使用由能够进行OH终端化的SiO2、Ta2O5、ZrO2、HfO2等其他的各种氧化物构成的氧化膜。
(5-3-4)对其他的实施方式的半导体基板的各种验证
下面，对其他的实施方式的半导体基板75以及MISFET70，进行各种验证。首先，最初准备Si基板2，通过ALD装置，在200℃、真空度10mbar以下、使用TMA(三甲基铝Al(CH3)3)和H2O作为原料、TMA供给量为20～100sccm的条件下，例如将TMA供给0.25秒，接着进行氮气清除和真空排气0.5秒、H2O供给0.25秒、氮气清除和真空排气1秒(这一系列成为1个循环)，将1个循环的生长速度设为0.11nm，在H2O供给处结束，在Si基板2上成膜了表面进行了OH终端化的由Al2O3构成的膜厚5.5nm的氧化膜71。而且，在该氧化膜71上，在ALD中进行成膜形成时，通过最终在H2O供给处被结束，从而使表面进行了OH终端化。
然后，对于该氧化膜71，通过原子力显微镜(AFM)进行了观察，得到图25所示那样的结果(将基于ALD装置的上述循环执行50次循环)。如图25所示，对于氧化膜71，能够确认出，成为接合面的表面的凹凸(微粗糙度)是极其微小的，在基板粘合时获得充分的平坦性(表面粗糙度Rrms＝0.187nm)。
接着，再制造1个成膜了氧化膜71的Si基板2，通过使这两个Si基板2的氧化膜71彼此紧贴而粘合，使氧化膜71彼此接合。对于这样的氧化膜71彼此的基板粘合，虽然不用特别地施加加热处理而在常温下能够被强固地接合，但是在这里，在室温下的粘合之后，通过在真空中进行热处理，实现了粘合强度的增强。
具体地，在室温下的粘合之后，在330℃进行15分钟的热处理，此后，将剃刀(刀片)插入基板间的间隙，进行了验证Si基板2的粘合强度的刀片试验。图26表示将2个Si基板2的氧化膜71彼此粘合并进行了刀片试验之后的红外线(IR)图像。从图26可知，能够实现引起Si基板2的体破坏程度的强有力的粘合。
接着，另外在InP基板12的表面上成膜由In0.53Ga0.47As构成的InGaAs膜(III-V族化合物半导体层7)，之后，按照上述的“(5-1)硫化铵溶液处理”，通过将该III-V族化合物半导体层7的表面浸入硫化铵溶液，形成S处理层。接着，通过ALD装置，在200℃、真空度10mbar以下，将作为原料的TMA 20～100sccm供给0.25秒，接着进行氮气清除和真空排气0.5秒、H2O供给0.25秒、氮气清除和真空排气1秒(这一系列成为1个循环)，将1个循环的生长速度设为0.11nm，在H2O供给处结束，在III-V族化合物半导体层7上成膜进行了OH终端化的由Al2O3构成的氧化膜72。
接着，制造了如下半导体基板，即：在将Si基板2的氧化膜71和InP基板12的III-V族化合物半导体层7上的氧化膜72在室温下进行粘合之后、用HCl的溶液等除去InP基板12、在Si基板2上隔着氧化膜71、72来形成作为InGaAs膜的III-V族化合物半导体层7的半导体基板。实际上，通过使用InGaAs/InP的刻蚀牺牲层，即使在10nm以下的极薄薄膜III-V-01沟道层中，也能够实现均匀的膜厚。接着，在半导体基板的III-V族化合物半导体层7上使粘结部件凝固，拍摄其剖面TEM像，得到图27所示的结果。从图27可知，能够实现极其良好的III-V MOS界面和粘合界面。而且，在图27中，76的“粘结(Glue)”表示TEM观察用的基于粘结部件的层，77的“3nm自然SiO2”表示Si基板上所形成的自然氧化膜。此外，图28表示由改变III-V族化合物半导体层7和氧化膜71、72的成膜条件而改变了各个膜厚时的剖面TEM像，可知，即使在该情况下，也能够实现极其良好的III-V MOS界面和粘合界面。
(5-3-5)对其他的实施方式的MISFET的各种验证
下面，通过ALD装置，在200℃、真空度10mbar以下的条件下，将作为原料的TMA 20～100sccm供给0.25秒，接着进行氮气清除和真空排气0.5秒、H2O供给0.25秒、氮气清除和真空排气1秒(这一系列成为1个循环)，将1个循环的生长速度设为0.11nm，在H2O供给处结束，在Si基板2上成膜了由Al2O3构成的进行了OH终端化的氧化膜71。
接着，通过在与此另外准备的InP基板12的表面上外延生长InGaAs的晶体，成膜III-V族化合物半导体层7，通过将该III-V族化合物半导体层7的表面浸入硫化铵溶液，形成S处理层。接着，通过ALD装置在与上述成膜条件相同的条件下，将由Al2O3构成的进行了OH终端化的氧化膜72成膜在III-V族化合物半导体层7的表面上。
接着，对氧化膜71、72不进行Ar束的照射，而使氧化膜71、72彼此粘合来接合。然后，对于其后的InP基板12除去的工序、形成源极9和漏极10的工序、以及在Si基板2的背面形成Al栅电极3的工序，按照与上述的“(4)实施例”同样的制造条件，最终制造了图22所示那样的MISFET。
这里，作为MISFET而准备了将氧化膜71、72接合所形成的氧化膜的膜厚设为11nm左右且将III-V族化合物半导体层7的膜厚分别设为100nm、50nm、20nm的不同的3种MISFET。然后，对于这3种MISFET，证实了晶体管工作。图29示出室温时该MISFET的有效电子迁移率与有效电场之间的关系以及III-V族化合物半导体层7的膜厚依存性。而且，“Siuniversal”表示在Si基板上制作了n沟道的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属-氧化膜-半导体场效应晶体管)的Si nMOSFET。
从图29可知，这些MISFET都示出了高的迁移率，与“Si universal”相比，具有更高的有效电子迁移率。此外，最大的有效电子迁移率示出～4000cm2/Vs，与“Si universal”相比，实现了大约5倍左右大小的有效电子迁移率。图30示出各个MISFET中的有效电子迁移率的峰值迁移率与III-V族化合物半导体层7的膜厚之间的关系。
这里，所谓成为比较例的图30的“SiO2”，是指在Si基板上通过热氧化而形成由SiO2构成的氧化膜、并且在一个III-V族化合物半导体层7上通过ECR(Electron Cyclotron Resonance：电子回旋加速器谐振)等离子体来形成由SiO2构成的氧化膜、并且通过将这些氧化膜粘合所形成的MISFET。
从图30可知，在通过ALD法将氧化膜71也成膜在Si基板2的表面上、并且在一个III-V族化合物半导体层7的表面上形成了S处理层的MISFET中，与通过ECR(Electron Cyclotron Resonance)等离子体形成氧化膜的MISFET(图30的“SiO2”)相比，能够实现更高的有效电子迁移率。
根据以上可以确认出，在该其他的实施方式的情况下，通过在III-V族化合物半导体层7的表面上形成S处理层，而且不进行在基板粘合之前进行的Ar束照射，从而在Si基板2以及氧化膜71、72、以及III-V族化合物半导体层7中，通过使得不再有存在由Ar束照射产生的可能性的损伤，能够更加提高有效电子迁移率。
(5-3-6)双栅极型的MISFET
下面，使用按照上述的图23(A)～(D)所示的工序制造的半导体基板75，来制造了双栅极型的MISFET。在该情况下，如对与图16的对应部分赋予相同符号而示出的图31那样，80表示双栅极型的MISFET，在其制造过程中，不进行向粘合面的Ar束照射、或者进行Ar束照射，使在Si基板2的另一面上形成的由Al2O3构成的氧化膜71和在由InGaAs(砷化镓铟)构成的III-V族化合物半导体层7上形成的由Al2O3构成的氧化膜72，在大气中通过常温进行粘合而形成。
此外，对于双栅极型的MISFET80，由镍构成的源电极42和漏电极43分别被形成在掺杂层41上，该掺杂层41和源电极42被设置作为源极44，掺杂层41和漏电极43被设置作为漏极45。对于MISFET80，在源极44与漏极45之间的成为沟道层的III-V族化合物半导体层7的区域上，隔着氧化膜47，形成了由镍构成的栅极51。MISFET80中，如与该栅极51对置那样，在Si基板2的一个面上配置规定厚度的Al(铝)电极81，这些Si基板2和Al电极81能够成为反向偏压(back bias)用的电极。因此，MISFET80被构成为：通过栅极电压被施加到作为第1栅电极的栅极51上、并且反向偏压被施加到与栅极51对置的Al电极81上，来调整基板电压，且通过对源极44与漏极45之间施加漏极电压，从而使电流从源极44流到漏极45。
而且，在该实施方式的情况下，按照上述的图23(A)～(D)所示的制造工序来制造了半导体基板75，但是，在该过程中，与上述的“(5-1)硫化铵溶液处理”同样，在III-V族化合物半导体层7的一个面和另一个面上通过硫化铵溶液而形成使S原子终端化的S处理层46。由此，在半导体基板75中，在III-V族化合物半导体层7的一个面侧的S处理层46上形成氧化膜47，并且在该III-V族化合物半导体层7的另一个面侧的S处理层46上形成氧化膜72。
然后，使用这样的半导体基板75，按照上述的图17(A)～(D)所示的制造工序，在III-V族化合物半导体层7上形成掺杂层41。接着，在III-V族化合物半导体层7上顺序形成由Al2O3构成的氧化膜47和由镍构成的Ni层，之后，对这些氧化膜47和Ni层进行加工，形成栅极51、源电极42和漏电极43。而且，这些栅极51、源电极42和漏电极43的形成，是与后述的使用图36和图37的制造方法相同的，在后面将说明细节。最后，在Si基板2的一个面上形成作为第2栅电极的Al电极81，从而能够制造图31所示的MISFET80。
在这样制造的MISFET80中，调查了室温时漏极电流与栅极电压的关系，得到图32和图33所示的结果。在图32中，示出在将-2V的电压施加到成为反向偏压用的电极的Al电极81上、并且将漏极电压设为1V、0.05V时的漏极电流与栅极电压的关系。从图32能够确认出，作为漏极电流电压的特性，示出了良好的饱和特性，且示出了标准的漏极电流电压特性。
此外，在图33中，示出在将2～-4V的电压施加到成为反向偏压用的电极的Al电极81上、并且将漏极电压设为0.05V时的漏极电流与栅极电压的关系。而且，在图33和将该图33的一部分放大后的图34中，示出从左向右朝向下方倾斜的箭头，与该箭头相交的线表示从箭头上侧开始将反向偏压设为2V、1V、0V、-1V、-2V、-3V、-4V时的各个测量结果。
根据这样的图33能够确认出，通过使Al电极81上施加的反向偏压变化，能够对包括夹断特性的漏极电流电压特性进行调制。这样，在MISFET80中，能够确认出，通过后置栅极，也能够实现前置栅极侧的电流控制。
(5-4)其他的实施方式的双栅极型的MISFET
(5-4-1)双栅极型的MISFET的整体构成
在对与图31的对应部分赋予相同符号所示出的图35中，90表示双栅极型的MISFET，在与上述的MISFET80相比不形成掺杂层41这点上，其构成不同，在III-V族化合物半导体层7上形成了由镍构成的源极92和漏极93。
实际上，对于该MISFET90，在作为源电极的源极92以及作为漏电极的漏极93的制造过程中，由于不进行离子注入处理和退火处理，因此不需要考虑离子注入处理等来将III-V族化合物半导体层7形成为规定以上的膜厚，因而能够将该III-V族化合物半导体层7的膜厚形成为例如3nm～9nm左右，作为整体而实现了薄型化。
此外，对于MISFET90，在源极92与漏极93之间成为沟道层的III-V族化合物半导体层7的S处理层46上，设置了由Al2O3构成的氧化膜47，并且在作为第2绝缘体层的氧化膜47上设置了由镍构成的栅极91。MISFET90被构成为：与作为第1栅电极的栅极91对置配置的Si基板2和Al电极81成为反向偏压用的电极，通过栅极电压被施加到栅极91上、并且反向偏压被施加到Al电极81上，来调整基板电压，并且通过对源极92与漏极93之间施加漏极电压，从而使电流从源极92流到漏极93。
(5-4-2)双栅极型的MISFET的制造方法
这样的MISFET90能够按照以下那样进行制造。MISFET90的制造所使用的半导体基板75，按照上述的图23(A)～(D)所示的工序被制造，在该过程中，与上述的“(5-1)硫化铵溶液处理”同样，在III-V族化合物半导体层7的一个面和另一个面上通过硫化铵溶液形成使S原子终端化的S处理层46。
接着，在半导体基板75的III-V族化合物半导体层7上涂敷抗蚀剂，通过使用规定的掩模来对该抗蚀剂进行曝光，对抗蚀剂进行构图，使用H3PO4∶H2O2∶H2O以1∶1∶7的比例构成的溶液(除此之外，由H3PO4∶H2O2∶H2O、H2SO4∶H2O2∶H2O构成的溶液等)，对III-V族化合物半导体层进行刻蚀，从而如图36(A)所示那样，制作包括规定形状的III-V族化合物半导体层7的半导体基板75。而且，对于氧化膜71、72，在图中设为BOX96。
接着，如图36(B)所示那样，在规定形状的III-V族化合物半导体层7上，通过ALD装置形成由Al2O3构成的氧化膜47，之后，如图36(C)所示那样，通过EB蒸镀等在该氧化膜47上形成由镍构成的Ni层95。接着，如图37(A)所示那样，通过剥离工艺，(或者也可以是基于光刻和刻蚀的工艺)，将Ni层95加工成规定形状，在氧化膜47上形成栅极91，之后，如图37(B)所示那样，通过使栅极91周边的氧化膜47残留和将除此以外的氧化膜47除去，来使III-V族化合物半导体层7露出到外部。
接着，如图37(C)所示那样，夹着形成栅极91的氧化膜47，在III-V族化合物半导体层7上，通过剥离工艺，(亦可以是基于光刻和刻蚀的工艺)，形成由镍构成的源极92和漏极93。在这样的源极92和漏极93的制造工序中，由于不进行离子注入处理和退火处理而形成源极92和漏极93，因此不需要通过考虑离子注入处理等来将III-V族化合物半导体层7预先形成到规定以上的膜厚，因而能够获得该III-V族化合物半导体层7的薄膜化。然后，通过最后在Si基板2的一个面上形成Al电极81，能够制造图35所示的MISFET90。
(5-4-3)验证结果
下面，对这样制造的双栅极型的MISFET90进行了各种验证。在这里，按照上述的制造方法来制造双栅极型的MISFET90时，能够制造如图38(A)所示那样的III-V族化合物半导体层7的膜厚是大约9nm的MISFET90和如图38(B)所示那样的III-V族化合物半导体层7的膜厚是大约3.5nm的MISFET90。而且，在图38(A)和(B)中，在制造过程之时，Si基板2自然氧化，从而形成SiO2层97。对于该SiO2层97，即使在上述的图2(B)中，也可以被形成于Si基板2，例如也可以通过氢氟酸除去。
接着，对于这些MISFET90，调查了在对栅极91施加电压而进行前置栅极工作时的室温时的漏极电压与漏极电流的关系。其结果是，得到图39(A)和(B)所示那样的结果。根据该结果，作为漏极电流电压的特性，示出良好的饱和特性和夹断特性，且示出了标准的漏极电流电压特性。
接着，对于将III-V族化合物半导体层7的膜厚设为大约9nm的MISFET90，将载流子密度ND设为1×1017cm-3、1×1018cm-3、1×1019cm-3，调查了在对栅极91施加电压而进行前置栅极工作时的室温时栅极电压与漏极电流的关系。其结果是，得到图40(A)、(B)和(C)那样的结果。顺便指出，在这里，通过在III-V族化合物半导体层7的形成时掺杂Si来调整了载流子密度ND。在n型InGaAs层的制作时，除了Si之外，还可以掺杂S等。
而且，与上述同样，LG表示源极92与漏极93之间的III-V族化合物半导体层7(InGaAs膜)的沟道长，W表示沟道层的宽度。IS表示源极电流，即使对于栅极电压与源极电流的关系，由于得到了几乎相同于栅极电压与漏极电流的关系的结果，因此为了便于说明，以下，在任何附图上都关注于漏极电流来进行验证。
这里，如图40(A)所示，能够确认出，当载流子密度ND为1×1017cm-3时，工作时和工作停止时的电流接通断开比Ion/Ioff是105，斜度值S是380mV/decade。此外，如图40(B)所示，能够确认出，当载流子密度ND为1×1018cm-3时，电流接通断开比Ion/Ioff是103，斜度值S是430mV/decade。而且，如图40(C)所示，能够确认出，当载流子密度ND为1×1019cm-3时，电流接通断开比Ion/Ioff是103，斜度值S是700mV/decade。从这些结果能够确认出，对于将III-V族化合物半导体层7的膜厚设为大约9nm的MISFET90，能够实现充分良好的MOS特性。
图41表示对于将III-V族化合物半导体层7的膜厚设为大约9nm、载流子密度ND设为1×1017cm-3的MISFET90，在将-2～2V的电压施加到成为反向偏压用的电极的Al电极81上、并且将漏极电压设为1V时的漏极电流与栅极电压的关系。而且，在图41中，示出从左向右朝向下方倾斜的箭头，与该箭头相交的线表示从箭头上侧开始将反向偏压设为-2V、-1.5V、-1V、-0.5V、0V、0.5V、1V、1.5V、2V时的各个测量结果。
从图41能够确认出，通过使对Al电极81施加的反向偏压发生变化，能够对包含夹断特性的漏极电流电压特性进行调制。这样，在MISFET90中，能够确认出，通过后置栅极，也能够实现前置栅极侧的电流控制。
对于将III-V族化合物半导体层7的膜厚设为大约9nm、载流子密度ND设为1×1019cm-3的MISFET90，调查了双栅极工作时的栅极电压与漏极电流的关系，得到图42(A)所示那样的结果。从图42(A)能够确认出，即使在载流子密度ND为1×1019cm-3的情况下，也得到电流接通断开比Ion/Ioff是107这样的高值，得到斜度值S是220mV/decade这样的低值。据此，能够确认出，在双栅极工作时的MISFET90中，电流接通断开比Ion/Ioff和斜度值S显著得到改善。
而且，对于将III-V族化合物半导体层7的膜厚设为大约3.5nm、载流子密度ND设为1×1017cm-3的MISFET90，调查了双栅极工作时的栅极电压与漏极电流的关系，得到图42(B)所示那样的结果。从图42(B)能够确认，即使在载流子密度ND为1×1019cm-3的情况下，也得到电流接通断开比Ion/Ioff是107这样的高值，得到斜度值S是150mV/decade这样的低值。据此，能够确认出，在双栅极工作时的MISFET90中，电流接通断开比Ion/Ioff和斜度值S显著得到改善。
图43(A)和(B)，对于将III-V族化合物半导体层7的膜厚设为大约9nm的MISFET90，总结了前置栅极工作、后置栅极工作以及双栅极工作下的电流接通断开比Ion/Ioff和斜度值S，以及对载流子密度ND的依存性。
可知，电流接通断开比Ion/Ioff和斜度值S，在双栅极工作时对载流子密度ND的依存性最小。该情况暗示，即使是为了降低源极和漏极电阻而设为高的载流子密度ND的情况，双栅极工作也提供了优良的电流接通断开比Ion/Ioff和斜度值S。
下面，对于将III-V族化合物半导体层7的膜厚设为大约9nm、载流子密度ND设为1×1019cm-3的MISFET90，调查了在前置栅极工作和后置栅极工作时MOS界面的有效电子迁移率μeff与有效电场Eeff之间的关系，得到图44(A)所示那样的结果。根据该结果，能够确认出，后置栅极MOS界面的高的有效电子迁移率μeff，并且据此能够确认出，后置栅极MOS界面的品质(平坦度)比前置栅极MOS界面的品质(平坦度)更好。
接着，对于将III-V族化合物半导体层7的膜厚设为大约9nm的MISFET90，将载流子密度ND设为1×1017cm-3、1×1018cm-3、1×1019cm-3，调查了后置栅极MOS界面的有效电子迁移率μeff与有效电场Eeff之间的关系，得到图44(B)所示那样的结果。图44(B)暗示，由于最大的有效电子迁移率μeff的值(400cm2/Vs)与体积(bulk)的电子迁移率相比非常低，因此存在其他的散射的机理。下面，为了考察有效电子迁移率μeff低下的原因，调查了后置栅极工作时的有效电子迁移率μeff与III-V族化合物半导体层7的膜厚dInGaAs之间的关系，得到图45所示那样的结果。根据该结果能够确认出，在III-V族化合物半导体层7的膜厚dInGaAs成为20nm以下时，有效电子迁移率μeff显著减少。在20nm以下的膜厚中，载流子电子扩散到沟道层的整个区域，可认为容易受到沟道层的MOS界面上存在的表面粗糙和表面电势变动的影响。此外，根据此时的阈值电压可认为已使沟道层的整个区域耗尽。
这里，图46示出根据III-V族化合物半导体层7的膜厚dInGaAs从理论上算出的沟道层的膜厚Tch与该III-V族化合物半导体层7的膜厚dInGaAs之间的关系，以及III-V族化合物半导体层7的膜厚dInGaAs与载流子面密度NS(cm-2)之间的关系。从该结果能够确认出，III-V族化合物半导体层7的膜厚dInGaAs直至为20nm以下为止，与理论上算出的沟道层的膜厚Tch几乎一致。在III-V族化合物半导体层7的膜厚dInGaAs厚的情况下，沟道层内的电子分布取决于前置栅极和后置栅极的电位以及沟道内的载流子(和掺杂杂质)的分布，但是在由沟道内的电子的有效质量和沟道层介电常数所决定的波动函数的扩散程度或者与此相比dInGaAs更薄的情况下，电子的波动函数的扩散取决于作为沟道的III-V族化合物半导体层7的膜厚dInGaAs。在该情况下，电子波动函数的下降边部分接触到沟道两侧的MOS界面，成为容易受到界面的影响，另一方面，沟道层中的载流子(电子)分布在沟道层的几乎中央附近变为最大。
即，可认为在沟道层中载流子(电子)最为集中的位置是沟道层的1/2膜厚的部分。因此，根据该结果，III-V族化合物半导体层7的膜厚dInGaAs在为20nm以下时，由于该膜厚dInGaAs的1/2的值与作为理论值的膜厚Tch几乎一致，因此在膜厚dInGaAs为20nm以下时，载流子到达沟道层表面，从而容易受到表面粗糙和表面电势变动的影响。
(5-5)p沟道的MISFET
(5-5-1)后置栅极型的MISFET
图47中，100表示p沟道的后置栅极型的MISFET，例如，在按照上述的图23(A)～(D)所示的工序制造的半导体基板75的III-V族化合物半导体层7上，形成由Au-Zn合金构成的源极102和漏极103，位于这些源极102与漏极103之间的区域上的III-V族化合物半导体层7能够成为沟道层。
对于该MISFET100的制造所用的半导体基板75，Si基板2、由Al2O3构成的规定厚度的氧化膜(图中记述为“BOX”)6和III-V族化合物半导体层7从Si基板2侧开始以该顺序进行定位，在Si基板2的一个面上配置规定厚度的Al电极81。顺便指出，该MISFET100，在其制造过程中，与上述的“(5-1)硫化铵溶液处理”同样，在与氧化膜6相接的III-V族化合物半导体层7的表面上，形成通过硫化铵溶液使S原子终端化的S处理层46。
这样的MISFET100能够如下述那样进行制造。首先，准备在与氧化膜6相接的III-V族化合物半导体层7的表面上形成了S处理层46的半导体基板75，在该半导体基板75的III-V族化合物半导体层7上，通过使用例如电阻加热方式的蒸镀装置，在低温(～24℃)下形成由Au-Zn合金(95-5wt.％)构成的Au-Zn合金层(没有图示)。
接着，在Au-Zn合金层上涂敷抗蚀剂，通过使用规定的掩模来对该抗蚀剂进行曝光并构图，之后，将源极形成部和漏极形成部以外的Au-Zn合金层与抗蚀剂一起进行剥离，从而在III-V族化合物半导体层7上形成源极102和漏极103。顺便指出，对于作为源电极的源极102和作为漏电极的漏极103的形成，可以用通常的反向刻蚀工艺，也可以使用除此之外的各种蒸镀方法。最后，通过在Si基板2的一个面上形成作为栅电极的Al电极81，能够制造出MISFET100。
(5-5-2)验证结果
下面，对这样制造的p沟道的后置栅极型的MISFET100进行了各种验证。在这里，按照上述的制造方法，制造了III-V族化合物半导体层7的膜厚dInGaAs是大约10nm、载流子密度NA是1×1019cm-3的后置栅极型的MISFET100。而且，在III-V族化合物半导体层7的形成时通过掺杂Zn来调整了载流子密度NA。
然后，对于该MISFET100，调查了在将-1～-4V的电压施加到Al电极81时的室温时的漏极电压与漏极电流的关系。其结果是，得到图48(A)所示那样的结果。根据该结果，作为漏极电流电压的特性，示出良好的饱和特性和夹断特性，且示出了标准的漏极电流电压特性。而且，图48(A)示出从上向下的箭头，与该箭头相交的线表示从箭头上侧开始按顺序将反向偏压设为-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V时的各个测量结果。
对于该MISFET100，还调查了其室温时栅极电压与漏极电流的关系，得到图48(B)所示那样的结果。根据图48(B)能够确认出工作时与工作停止时的电流接通断开比Ion/Ioff是102，能够确认出实现了良好的晶体管的特性。
根据上述的制造方法，制造了III-V族化合物半导体层7的膜厚dInGaAs是大约50nm、载流子密度NA是3×1016cm-3的后置栅极型的MISFET100。然后，对于该MISFET100，调查了在将-1～-4V的电压施加到Al电极81时的室温时的漏极电压与漏极电流的关系。其结果是，得到图49(A)所示那样的结果。根据该结果，作为漏极电流电压的特性，示出良好的饱和特性和夹断特性，且示出了标准的漏极电流电压特性。而且，对于图49(A)，与箭头相交的线也表示从箭头上侧开始按顺序将反向偏压设为-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V时的各个测量结果。
接着，对于该MISFET100，还调查了室温时栅极电压与漏极电流的关系，得到图49(B)所示那样的结果。根据图49(B)能够确认出工作时与工作停止时的电流接通断开比Ion/Ioff是101，能够确认出实现了良好的晶体管的特性。
下面，根据上述的制造方法，制造了III-V族化合物半导体层7的膜厚dInGaAs是大约100nm、载流子密度NA是1×1016cm-3的后置栅极型的MISFET100。然后，对于该MISFET100，调查了在将-1～-4V的电压施加到Al电极81时的室温时的漏极电压与漏极电流的关系。其结果是，得到图50(A)所示那样的结果。根据该结果，作为漏极电流电压的特性，示出良好的饱和特性和夹断特性，且示出了标准的漏极电流电压特性。而且，对于图50(A)，与箭头相交的线也表示从箭头上侧开始按顺序将反向偏压设为-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V时的各个测量结果。
接着，对于该MISFET100，还调查了其室温时栅极电压与漏极电流的关系，得到图50(B)所示那样的结果。根据图50(B)能够确认出工作时与工作停止时的电流接通断开比Ion/Ioff是101，能够确认出实现了良好的晶体管的特性。
(5-5-3)其他实施方式的p沟道的MISFET
在对与图47对应的部分赋予相同符号的图51中，110表示p沟道的MISFET，其与上述的MISFET100在使InP层111和InGaAs层112设置在MISFET100的III-V族化合物半导体层7上这点不同，通过由这些InP层111和InGaAs层112覆盖III-V族化合物半导体层7，从而防止III-V族化合物半导体层7的氧化，在III-V族化合物半导体层7的表面，能够抑制载流子的散射。
对这样的MISFET110也进行了各种验证。在这里，制造了III-V族化合物半导体层7的膜厚dInGaAs是大约50nm、载流子密度NA是3×1016cm-3的MISFET110，对于该MISFET110，与上述同样，调查了在将-1～-4V的电压施加到Al电极81时的室温时的漏极电压与漏极电流的关系。其结果是，得到图52(A)所示那样的结果。根据该结果，作为漏极电流电压的特性，示出良好的饱和特性和夹断特性，且示出了标准的漏极电流电压特性。而且，对于图52(A)，与箭头相交的线表示从箭头上侧开始按顺序将反向偏压设为-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V时的各个测量结果。
此外，对于该MISFET110，还调查了室温时栅极电压与漏极电流的关系，得到图52(B)所示那样的结果。根据该结果能够确认出工作时与工作停止时的电流接通断开比Ion/Ioff是101，能够确认出实现了良好的晶体管的特性。
此外，制造了III-V族化合物半导体层7的膜厚dInGaAs是大约10nm、载流子密度NA是1×1019cm-3的MISFET110，与上述同样，调查了室温时的漏极电压与漏极电流的关系，结果是，如图53(A)所示那样，示出良好的饱和特性和夹断特性，且示出了标准的漏极电流电压特性。而且，对于图53(A)，与箭头相交的线表示从箭头上侧开始按顺序将反向偏压设为-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V时的各个测量结果。
接着，对于该MISFET110，调查了室温时栅极电压与漏极电流的关系，如图53(B)所示那样，能够确认出工作时与工作停止时的电流接通断开比Ion/Ioff是102，能够确认出实现了良好的晶体管的特性。
这样，使用InGaAs作为III-V族化合物半导体层7，根据与上述的n沟道的MISFET相同的半导体基板75，除了源·漏电极材料以外，使用同样的工艺，能够形成p沟道的MISFET。据此，能够在相同基板上同时形成n沟道的MISFET和p沟道的MISFET，能够将这些n沟道的MISFET和p沟道的MISFET进行连接，从而形成互补型电路。
(5-6)半导体基板中的氧化膜
下面，对于在制造半导体基板时，作为用于粘合的绝缘体层，由HfO2所形成的氧化膜具有何种程度的粘合强度，进行了验证。在该情况下，使用ALD装置(没有图示)，如图54所示，在使Si基板121、123对置的表面上分别成膜厚度为2～3nm左右的氧化膜(HfO2)，制作了第1试样基板125a和第2试样基板125b。具体地，将作为原料的Bis(methylcyclopentadienyl)methyoxy methyl hafnium HF CMMM Hf(Me)(MeO)(MeCp)2作为原料，在温度85℃，将供给量以20～100sccm供给1秒，接着进行氮气清除和真空排气清除1秒、H2O供给0.325秒、氮气清除和真空排气清除0.5秒(这一系列成为1个循环)共30个循环，在Si基板121、123上分别成膜由HfO2构成的氧化膜122、124。
接着，用超声波清洗机(EVG公司EVG301)，对氧化膜122、124的表面进行清洗，之后，通过在常温下使Si基板121的氧化膜122和Si基板123的氧化膜124紧贴，使第1试样基板125a和第2试样基板125b粘合，制作了由HfO2构成的氧化膜122、124粘合的试样基板120。
然后，对于这样制作的试样基板120，使用红外线摄像机，对氧化膜122、124之间进行观察，得到图55(A)所示那样的结果。从该结果能够确认出，在试样基板120中，在由HfO2构成的氧化膜122、124之间，不存在气泡，相互紧贴接合。由此可知，例如，代替上述半导体基板20、30、75的由Al2O3构成的氧化膜6、71、72，即使使用由HfO2构成的氧化膜，也能够制作半导体基板。
与此另外如图54(B)所示，准备2个Si基板121、123，在各个Si基板121、123上分别形成了由HfO2构成的氧化膜122、124之后，在由该HfO2构成的氧化膜122、124上通过ALD装置进一步形成由Al2O3构成的氧化膜131、132，制作了第1试样基板135a和第2试样基板135b。然后，通过使第1试样基板135a的由Al2O3构成的氧化膜131和第2试样基板135b的由Al2O3构成的氧化膜132彼此紧贴，进行粘合，并且用红外线摄像机对该粘合的状态进行观察。其结果是，得到图55(B)所示那样的结果。从该结果能够确认出，在试样基板130中，在由Al2O3构成的氧化膜131、132之间，不存在气泡，相互紧贴接合。由此可知，即使将由HfO2构成的氧化膜122、124层叠，通过由Al2O3构成的氧化膜131、132，也能够将第1试样基板135a和第2试样基板135b接合。

Claims (18)

1.一种半导体基板，其特征在于，
基板、绝缘体层和半导体层从所述基板一侧开始按该顺序定位，
所述基板和所述绝缘体层相接，且所述绝缘体层和所述半导体层相接，
所述绝缘体层由非晶状金属氧化物或者非晶状金属氮化物构成，
所述半导体层通过晶体生长而形成。
2.根据权利要求1所述的半导体基板，其特征在于，
所述绝缘体层由Al2O3、AlN、Ta2O5、ZrO2、HfO2当中的至少一种构成。
3.根据权利要求1或者2所述的半导体基板，其特征在于，
所述半导体层是III-V族化合物半导体层。
4.根据权利要求1至3任何一项所述的半导体基板，其特征在于，
所述绝缘体层和所述半导体层相接的面上的所述半导体层，以硫原子进行了终端化。
5.一种场效应晶体管，其特征在于，
在权利要求1至4任何一项所述的半导体基板的所述半导体层上，包括被电连接的源电极和漏电极。
6.根据权利要求5所述的场效应晶体管，其特征在于，
在所述基板上包括栅电极，
将所述绝缘体层的一部分作为栅极绝缘层。
7.根据权利要求5所述的场效应晶体管，其特征在于，
在与所述半导体层和所述绝缘体层相接的面对置的所述半导体层的另一个面上，隔着第2绝缘体层而具备栅电极，
将所述第2绝缘体层的一部分作为栅极绝缘膜。
8.根据权利要求5所述的场效应晶体管，其特征在于，包括：
所述基板上具备的第1栅电极；以及
在与所述半导体层和所述绝缘体层相接的面对置的所述半导体层的另一个面上，隔着第2绝缘体层而具备的第2栅电极，
将所述绝缘体层以及/或者所述第2绝缘体层的一部分作为栅极绝缘膜。
9.根据权利要求5至8任何一项所述的场效应晶体管，其特征在于，
所述半导体层的厚度是20nm以下。
10.一种集成电路，包括：
权利要求5至9任何一项所述的场效应晶体管。
11.一种半导体基板的制造方法，包括：
半导体层形成步骤，在半导体层形成基板上通过外延晶体生长法形成半导体层；
绝缘体层形成步骤，在所述半导体层上通过原子层沉积法来成膜绝缘体层；
接合步骤，将基板接合到所述绝缘体层上；以及
除去步骤，从所述半导体层除去所述半导体层形成基板。
12.根据权利要求11所述的半导体基板的制造方法，其特征在于，
所述接合步骤，通过将所述基板上预先形成的基板侧绝缘体层和所述半导体层上的所述绝缘体层进行接合，从而将所述基板接合到所述绝缘体层上。
13.根据权利要求11或者12所述的半导体基板的制造方法，其特征在于，
在所述半导体形成步骤和所述绝缘体层形成步骤之间，包括对所述半导体层的表面进行硫终端处理的硫终端处理步骤。
14.根据权利要求11至13的任何一项所述的半导体基板的制造方法，其特征在于，
在所述绝缘体层形成步骤和所述接合步骤之间，包括对所述绝缘体层的表面进行亲水化处理的亲水化处理步骤。
15.根据权利要求14所述的半导体基板的制造方法，其特征在于，
在所述亲水化处理步骤中，所述亲水化处理是射束照射。
16.根据权利要求15所述的半导体基板的制造方法，其特征在于，
所述接合步骤是在室温下进行的。
17.根据权利要求11至16的任何一项所述的半导体基板的制造方法，其特征在于，
所述半导体层由III-V族化合物半导体层构成。
18.根据权利要求11至17的任何一项所述的半导体基板的制造方法，其特征在于，
所述绝缘体层由Al2O3、AlN、Ta2O5、ZrO2、HfO2、SiO、SiN、SiON当中的至少一种构成。
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