TWI506782B - A semiconductor substrate, a field effect transistor, an integrated circuit, and a semiconductor substrate - Google Patents

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Masahiko Hata
Masafumi Yokoyama
Mitsuru Takenaka
Shinichi Takagi
Tetsuji Yasuda
Hideki Takagi
Yuji Urabe
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Sumitomo Chemical Co
Univ Tokyo
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Description

半導體基板、場效電晶體、積體電路以及半導體基板的製造方法
本發明係關於半導體基板、場效電晶體、積體電路以及半導體基板的製造方法，適用於製造例如3-5族化合物半導體層設置於Si(矽)基板上的半導體基板。
一直以來，3-5族化合物半導體層，由於載體移動度高，有希望成為置換Si CMOS(矽互補金屬氧化半導體)電晶體的候補。實際上，使用Si基板上的3-5族化合物半導體層作為通道層的MISFET(金屬絕緣半導體場效電晶體)，由於其高載體移動度與低載體有效質量，期待起更提高小型化Si CMOS電晶體特性的電路元件(例如，參照非專利文件1～13)。
[先前技術文件] [非專利文件]
[非專利文件1] Ren,F. et al. Demonstration of enhancement-mode p-and n- channel GaAs MOSFETs with Ga203(Gd203)/InGaAs As gate oxide. Solid State Electron. 41,1751-1753(1997).(Ren,F.等，具有Ga203(Gd203)As閘極氧化物的增強型p通道及n通道的砷化鎵金屬氧化半導體場效電晶體的論證，固態電子41，1751-1753(1997))。
[非專利文件2] Ren,F. et al. Ga203(Gd203)/InGaAs enhancement-mode n-channel MOSFET’s IEEE Electron Device Lett. 19,309-311(1998).(Ren,F.等，Ga203(Gd203)/InGaAs增強型n通道金屬氧化半導體場效電晶體，IEEE電子裝置通訊19，309-311(1998))。
[非專利文件3] Ye,P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24,209-211(2003).(Ye,P. D.等，具有以原子層沈積生長的氧化閘極介電質的砷化鎵金屬氧化半導體場效電晶體，IEEE電子裝置通訊24，209-211(2003))。
[非專利文件4] Ye,P. D. et al. GaAs metal-oxide-semiconductor field-effect transistor with nonameter-thindielectric grown by atomic layer deposition. Appl. Phys. Lett. 83. 180-182(2003).(Ye,P. D.等，具有以原子層沈積生長的奈米薄介電質的砷化鎵金屬氧化半導體場效電晶體，應用物理通訊83，180-182(2003))。
[非專利文件5] Ye,P. D. et al. Depletion-mode InGaAs metal-oxide-semiconductor field-effect transistor with oxide gate dielectric grown by atomic layer deposition. Appl. Phys. Lett. 84. 434-436(2004).(Ye,P. D.等，具有以原子層沈積生長的氧化閘極介電質的空乏型砷化銦鎵金屬氧化半導體場效電晶體，應用物理通訊84. 434-436(2004))。
[非專利文件6]Rajagopalan,K.,Abrokwah,J.,Droopad,R.,& Passlack,M. Enhancement-mode GaAs n-channel MOSFET. IEEE Electron. Device Lett. 27,959-962(2006).(Rajagopalan,K.,Abrokwah,J.,Droopad,R.,& Passlack,M.增強型砷化鎵n通道金屬氧化半導體場效電晶體，IEEE電子裝置通訊27,959-962(2006))。
[非專利文件7]Oktyabrsky,S. et al. High-k gate stack on GaAs and InGaAs using in situ passivation with amorphous silicon. Mater. Sci. Eng. B135,272-274(2006).(Oktyabrsky,S.等，使用具有非晶矽的原位保護層在砷化鎵和砷化銦鎵上堆疊高k閘極，材料科學工程B135,272-274(2006))。
[非專利文件8]Xuan,Y.,Wu,Y. Q.,Lin,H.C.,Shen,T.,& Ye,P.D.Submicrometer inversion-type enhancement-mode InGaAs MOSFET with atomic layer deposited A1203As gate dielectric. IEEE Electron. Device Lett. 28,935-938(2007).(Xuan,Y.,Wu,Y. Q.,Lin,H.C.,Shen,T.,& Ye,P.D.，具有原子層沈積的A1203As閘極介電質的次微米反轉型增強型砷化銦鎵金屬氧化半導體場效電晶體，IEEE電子裝置通訊28,935-938(2007))。
[非專利文件9] Wu,Y. Q. et al. Enhancement-mode InP n-channel metal-oxide-semiconductor field-effect transistors with atomic-layer-deposited A1203 dielectrics. Appl. Phys. Lett. 91,022108(2007).(wu,Y. Q.等，具有以原子層沈積的A1203介電質的增強型磷化銦n通道金屬氧化半導體場效電晶體，應用物理通訊91，022108(2007))。
[非專利文件10] Zhu,F. et al. Depletion-mode GaAs metal-oxide-semiconductor field-effect transistor with amorphous silicon interface passivation layer Hf02 gate oxide. Appl. Phys. Lett. 91,043507(2007).(Zhu,F.等，具有非晶矽界面保護層Hf02氧化閘極的空乏型砷化鎵金屬氧化半導體場效電晶體，應用物理通訊91,043507(2007))。
[非專利文件11] Li,N. et al. Properties of InAs metal-oxide-semiconductor with atomic-layer-deposited A1203 Dielectric. Appl. Phys. Lett. 92,143507(2008).(Li,N.等，具有原子層沉積的A1203介電質的砷化銦金屬氧化半導體場效電晶體的特性，應用物理通訊92,143507(2008))。
[非專利文件12] Lin,J. Q. et al. Inversion-mode self-aligned In0.53Ga0.47As n-channel metal-oxide-semiconductor field-effect transistor with HfA10 gate dielectric and TaN metal gate. IEEE Electron Device Lett. 29,977-990(2008).(Lin,J. Q. 等，具有HfA10閘極介電質和氮化鉭金屬閘極的反轉型自對準In0.53Ga0.47As n通道金屬氧化半導體場效電晶體，IEEE電子裝置通訊29,977-990(2008))。
[非專利文件13]Chin,H. C. et al. Silance-ammonia surface passivation for gallium arsenide surface-channel In-MOSFETs. IEEE Electron Device Lett. 30,110-112(2009).(Chin,H. C.等，砷化鎵表面通道銦金屬氧化半導體場效電晶體的矽烷-氨表面保護層，IEEE電子裝置通訊30,110-112(2009))。
不過，要製造使用如此的3-5族化合物半導體層的半導體元件時，難以一面在矽基板、絕緣膜上維持結晶性，一面形成仍然是高品質的3-5族化合物半導體層。
可是，近年來，已知有直接基板貼合製造法(direct wafer bonding(DWB))的堆積光元件技術，但即使使用此直接基板貼合製造法，由於3-5族化合物半導體層對貼合的損傷更敏銳，光堆積元件較困難。特別在貼合之際產生的損傷，在使用極薄膜構造的3-5族化合物半導體層的半導體元件中，成為致命的問題。
又，如此的半導體元件分野中，為了更提高小型化Si CMOS電晶體特性，期待能實現比習知更高的實效電子移動度。
由於本發明係考慮前段的問題而作出的，目的在於提供一種製造方法，藉由絕緣膜介於其間使基板互相貼合，在一基板上形成的半導體層可以在另一基板上形成的同時，可以不損傷在此情況下的上述半導體層的結晶構造，簡單製造仍然維持高品質結晶構造的半導體基板。
又，由於本發明係考慮後段的問題而作出的，目的在於提供能實現比習知更高的實效電子移動度的半導體基板、場效電晶體及積體電路。
為了解決相關課題，本發明的申請專利範圍第1項的半導體基板，其中，基板與絕緣體層與半導體層依此順序從上述基板側開始放置，上述基板與上述絕緣體層相接，且上述絕緣體層與上述半導體層相接，上述絕緣體層由非晶狀金屬氧化物或非晶狀金屬氮化物構成，上述半導體層以結晶生長形成。
又，本發明的申請專利範圍第2項係申請專利範圍第1項所述的半導體基板中，上述絕緣體層由Al2 O3 (三氧化二鋁)、AlN(氮化鋁)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)中至少一種所形成。
又，本發明的申請專利範圍第3項係申請專利範圍第1或2項所述的半導體基板中，上述半導體層為3-5族化合物半導體層。
又，本發明的申請專利範圍第4項係申請專利範圍第1至3項中任一項所述的半導體基板中，上述絕緣體層與上述半導體層間的相接面中，上述半導體層以硫磺原子為終端。
又，本發明的申請專利範圍第5項的場效電晶體，在申請專利範圍第1至4項中任一項所述的半導體基板的上述半導體層上，具有電氣連接的源極電極及汲極電極。
又，本發明的申請專利範圍第6項中，申請專利範圍第5項所述的場效電晶體在上述基板上具有閘極電極，且上述絕緣體層的一部分為閘極絕緣層。
又，本發明的申請專利範圍第7項中，申請專利範圍第5項所述的場效電晶體在上述半導體層與上述絕緣體層間相接面對向的上述半導體層的另一面中，具有第2絕緣體層介於其間的閘極電極，上述第2絕緣體層的一部分為閘極絕緣膜。
又，本發明的申請專利範圍第8項中，申請專利範圍第5項所述的場效電晶體具有：第1閘極電極，設置於上述基板中；以及第2閘極電極，在上述半導體層與上述絕緣體層間相接面對向的上述半導體層的另一面中，並設置第2絕緣體層介於其間；其中，上述絕緣體層及或上述第2絕緣體層的一部分為閘極絕緣膜。
又，本發明的申請專利範圍第9項係申請專利範圍第5至8項中任一項所述的場效電晶體，其中上述半導體層的厚度係20nm(毫微米)以下。
又，本發明的申請專利範圍第10項的積體電路，具有申請專利範圍第5至9項中任一項所述的場效電晶體。
又，本發明的申請專利範圍第11項的半導體基板的製造方法，包括：半導體層形成步驟，在半導體層形成基板上以磊晶結晶生長法形成；絕緣層形成步驟，在上述半導體層上以原子層沉積法形成絕緣體層；接合步驟，在上述絕緣體層上接合基板；以及除去步驟，從上述半導體層除去上述半導體層形成基板。
又，本發明的申請專利範圍第12項係申請專利範圍第11項所述的半導體基板的製造方法中，上述接合步驟係以接合上述基板上預先形成的基板側絕緣體層以及上述半導體層上的上述絕緣體層，在上述絕緣體層上接合上述基板。
又，本發明的申請專利範圍第13項係申請專利範圍第11或12項所述的半導體基板的製造方法中，在上述半導體形成步驟與上述絕緣體層形成步驟之間，具有硫磺終端處理步驟，硫磺終端處理上述半導體層的表面。
又，本發明的申請專利範圍第14項係申請專利範圍第11至13項中任一項所述的半導體基板的製造方法中，在上述絕緣體層形成步驟與上述接合步驟之間，具有親水化處理步驟，親水化處理上述絕緣體層的表面。
又，本發明的申請專利範圍第15項係申請專利範圍第14項所述的半導體基板的製造方法中，上述親水化處理步驟的上述親水化處理係光束照射。
又，本發明的申請專利範圍第16項係申請專利範圍第15項所述的半導體基板的製造方法中，上述接合步驟在室溫下進行。
又，本發明的申請專利範圍第17項係申請專利範圍第11至16項中任一項所述的半導體基板的製造方法中，上述半導體層由3-5族化合物半導體層形成。
又，本發明的申請專利範圍第18項係申請專利範圍第11至17項中任一項所述的半導體基板的製造方法中，上述絕緣體層由Al2 O3 (三氧化二鋁)、AlN(氮化鋁)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)、SiO2 (二氧化矽)、SiN(氮化矽)、SiON(氮氧化矽)中至少一種所形成。
根據本發明的申請專利範圍第1、5及10項，由於可以以非晶狀金屬氧化物或非晶狀金屬氮化物形成絕緣體層，可以提供能實現比習知更高的實效電子移動度的半導體基板、場效電晶體及積體電路。
又，根據本發明的申請專利範圍第11項，可以提供簡單製造半導體基板的製造方法，半導體層形成基板上的半導體層上，使用原子層沉積法表面形成平坦的絕緣膜，上述絕緣膜與基板之間只要在常溫下貼合，不必加熱處理，絕緣膜與基板之間就可以堅固接合，如此，在一基板上形成的半導體層可以在另一基板上形成的同時，可以不損傷半導體層的結晶構造而仍然維持高品質。又，藉由照射光束，不必進行加熱處理，絕緣膜與基板之間就可以更堅固接合。
以下，根據圖面，詳述關於本發明的實施例。
(1)MISFET的構成
第1圖中，1表示作為場效電晶體(半導體元件)的MISFET(金屬絕緣半導體場效電晶體)，對於既定厚度的Si基板2的一面，配置既定厚度的Al(鋁)閘極電極3，這些Si基板2及Al閘極電極3形成閘極4。此MISFET1中，Al2 O3 形成的既定厚度的氧化膜6設置於Si基板2的另一面，此Si基板2上不容易結晶生長的例如InGaAs(砷化銦鎵)形成的3-5族化合物半導體層7設置於氧化膜6上。
又，3-5族化合物半導體層7中，其表面形成Au-Ge(金-鍺)合金構成的源極9及汲極10，這些源極9及汲極10間的區域中可以形成3-5族化合物半導體層7，作為通道層。如此，MISFET1中，對Al閘極電極3施加閘極電壓的同時，由於源極9及汲極10間施加汲極電壓，構成電流從源極9流向汲極10。
又，上述實施例中，闡述用Au-Ge(金-鍺)合金形成源極9及汲極10，以形成n通道的MISFET1的情況，但本發明中，也可以用Au-Zn(金-鋅)形成源極9及汲極10，以形成p通道的MISFET1。
順便一提，在此實施例的情況下，在MISFET1方面，由於比前閘構造容易製作，且易於實證MISFET1的動作，適用後閘構造。又，本發明中，由於應用後閘構造，以後述的原子層沉積(ADL法)形成的氧化膜6、與3-5族化合物半導體層7之間的境界面可以顯示平坦的同時，可以顯示後述的貼合方法良好。
(2)MISFET的製造方法
如此的MISFET1係用以下的製造方法製造。如第2(A)圖所示，以有機金屬氣相生長法(以下稱作MOVPE法)、或MOCVD(有機金屬化學氣相生長)法，在InP(磷化銦)形成的InP基板12(例如直徑約2英寸)的表面上磊晶生長InGaAs的結晶，形成3-5族化合物半導體層7。此時，載置InP基板12的反應室(未圖示)內，供給成為3族元素的Ga(鎵)與In(銦)原料的反應氣體TMGa(鎵化銩)、TMIn(銦化銩)、以及成為5族元素的As(砷)原料的反應氣體TBAs(砷化鋱)，以既定溫度加熱的InP基板12表面上能夠磊晶生長InGaAs的結晶。附帶地，也可以應用分子束磊晶法(MBE(Molecular Beam Epitaxy)法)、液相磊晶法(LPE(Liquid Phase Epitaxy))，作為InGaAs等的結晶生長方法。
其次，本發明使用以每一原子層或每一分子層進行薄膜生長的ALD裝置(未圖示)，在3-5族化合物半導體層7的表面上形成具有既定厚度(例如6～44毫微米)的氧化膜(Al2 O3 )6。此時以ALD法形成的Al2 O3 所構成的氧化膜6，與3-5族化合物半導體層7形成良好的界面，在後述的貼合方法之際，能夠確保充分的平坦性，能夠平坦地形成表面。又，特別是作為通道層形成的3-5族化合物半導體層7的膜厚(通道膜厚)變薄時，由於成為通道界面的氧化膜6及3-5族化合物半導體層7的界面準位也變得重要起來，必須在3-5族化合物半導體層7上形成得到良好的3-5族化合物半導體層7的MOS(金屬氧化半導體)界面(或稱作MIS(金屬絕緣半導體))的氧化膜6。此點，本發明中，由於使用以ALD法形成的氧化膜，可以得到良好的MOS界面(MIS界面)。
此時，ALD裝置在例如250℃，真空度100Pa(帕)，使用TMA(三甲基鋁Al(CH3 )3 )、H2 O作為原料，TMA供給量2×10-6 mol(莫耳)的條件下，在3-5族化合物半導體層7的表面上形成Al2 O3 所構成的氧化膜6。其次，另外地，如第2(B)圖所示，準備Si基板2(例如直徑為4英寸)，在真空中，在氧化膜6及Si基板2的表面上可以分別照射Ar(氬)氣作為Ar束L。因此，可以分別活化氧化膜6及Si基板2的表面。又，在此所謂的活化係指藉由除去妨礙接合的表面層，露出具有結合手的原子，表面的原子結合手彼此之間易於直接結合的狀態。此時氧化膜6係用作3-5族化合物半導體層7的保護膜，可以防止上述Ar束L對3-5族化合物半導體層7的損傷。附帶地，以加速電壓1.51keV(千電子伏特)左右，蝕刻量(Ar束L所削減的量)在Si基板2側約4nm，在氧化膜6約1nm以下，直空度5×10-6 Pa以下，作為Ar束L的照射條件。
其次，如第2(c)圖所示，氧化膜6及Si基板2在真空中以常溫進行貼合的SAB(Surface Activated Bonding：表面活化常溫接合)法來貼合。實際上，InP(磷化銦)基板12上，3-5族化合物半導體層7上的氧化膜6與Si基板2對向，在真空中，InP基板12上，3-5族化合物半導體層7上的氧化膜6與Si基板2之間以維持密合狀態的擠壓在常溫下貼合。此時，InP基板12上，3-5族化合物半導體層7上的氧化膜6與Si基板2，以Ar束分別活化表面，在常溫下可以更容易且堅固接合。又，為了減少接合部的缺陷以提高品質，藉由接合時適當加以負重，在常溫下可以更容易且堅固接合。如此，Si基板2在表面上可以形成氧化膜6介於其間的3-5族化合物半導體層7。
其次，使用HCl(鹽酸)形成的溶液、或含有HCl：H3 PO4 (磷酸)為1：4(～1：1等)比例的溶液，如第2(D)圖所示，從3-5族化合物半導體層7的表面選擇性除去InP基板12，藉此可以形成半導體基板(貼合基板)20。之後，如第1圖所示，露出的3-5族化合物半導體層7中形成Au-Ge合金(88-12wt.%(重量百分比))的源極9及汲極10。又，如上述，n通道的MISFET1以Au-Ge合金形成源極9及汲極10，而p通道的MISFET1以例如Au-Zn合金(95-5wt.%)形成源極9及汲極10。
形成如此的金屬部材構成的源極9及汲極10，係以如下的製程進行。3-5族化合物半導體層7上塗佈光阻，使用既定的光罩曝光上述光罩，圖案化光阻，只有源極形成部及汲極形成部除去光罩。接著，使用電阻加熱方式的蒸著裝置，在低溫(～24℃)下形成Au-Ge合金(或Au-Zn合金)後，源極形成部及汲極形成部以外的Au-Ge合金(或Au-Zn合金)隨著光阻剝落，形成源極9及汲極10。附帶地，源極9及汲極10的形成可以是通常的蝕刻製程，也可以使用其他種種蒸著方法。
其次，形成源極9及汲極10的3-5族化合物半導體層7上塗佈光阻，使用既定的光罩曝光上述光阻，藉此圖案化光阻，使用H3 PO4 ：H2 O2 ：H2 O以1：1：7的比例形成的溶液(另外，H3 PO4 ：H2 O2 ：H2 O、H2 SO4 ：H2 O2 ：H2 O形成的溶液)，蝕刻3-5族化合物半導體層，形成既定形狀的3-5族化合物半導體層7。最後，Si基板2的背面以Al構成的Al閘極電極3，利用電阻加熱蒸著，可以製造第1圖所示的MISFET1。
(3)動作及效果
以上的構成中，在MISFET1的情況下，InP基板12的表面上磊晶生長InGaAs結晶，形成3-5族化合物半導體層7，對此3-5族化合物半導體層7的表面，使用以每一原子層或每一分子層進行薄膜生長的ALD法，形成氧化膜6。由於氧化膜6如此地以ALD法形成，可以平坦地形成其表面，而可以容易進行後工程的基板貼合。
又，InP基板12上，在3-5族化合物半導體層7上的氧化膜6與Si基板2，以Ar束活化作為貼合面的表面，在真空中，可以在常溫下更簡單接合。在此，根據本發明的MISFET1的製造方法，當Ar束照射至氧化膜6之際，氧化膜6保護3-5族化合物半導體層7的表面，可以防止上述3-5族化合物半導體層7的結晶構造損傷而特性惡化。
又，InP基板12上，3-5族化合物半導體層7的氧化膜6與Si基板2，在基板貼合之際，不特別施行加熱處理，由於可以在常溫下堅固地接合，正因為不施行上述加熱處理，可以簡化製造過程，而可以簡單製造。特別因為3-5族化合物半導體層7耐熱性低，由於不施行這樣的加熱處理，可以防止加熱產生的特性惡化，並在最適當的狀態下設置於Si基板2上。又，基板貼合之際，由於3-5族化合物半導體層7上形成的氧化膜6往基板2壓住而堅固接合，基板貼合時，可以抑制對3-5族化合物半導體層7的損傷。
於是，此MISFET1的製造方法中，使用既定的溶液選擇性蝕刻，由於可以從3-5族化合物半導體層7只除去InP基板12，以選擇性蝕刻從3-5族化合物半導體層7只剝離InP基板12，可以在Si基板2上形成3-5族化合物半導體層7。
又，在此MISFET1的情況下，由於3-5族化合物半導體層7與Si基板2之間有非晶狀的氧化膜6介於其間，也可以抑制3-5族化合物半導體層7與Si基板2的熱膨脹係數差產生的耐熱性惡化。又，在此實施例中，由於氧化膜6以Al2 O3 形成，與氧化膜以SiO2 形成的情況相較，可以提高與Si基板2間的接合強度。
於是，在此MISFET1的情況下，以ALD法在3-5族化合物半導體層7上形成平坦的氧化膜6，與3-5族化合物半導體層7間形成良好界面的同時，不會因SAB法使3-5族化合物半導體層7的特性惡化，而接合氧化膜6至Si基板2，可以形成3-5族化合物半導體層7及氧化膜6共100nm以下的膜厚，而可以達到全體比習知薄型化。如此一來，在MISFET1的情況下，由於可以薄型化氧化膜6，即使構成Si基板2及Al閘極電極3形成的閘極4的後閘構造，也可以得到閘極電壓良好的電晶體特性，而可以降低消耗電力。
附帶地，本發明的場效電晶體中所使用的源極9及汲極10，由於不使用離子注入的形成方法，而只是金屬部材，可以以低溫製程形成而可以低電阻化，還可以迴避注入離子產生的損傷及離子注入後的活化回火產生的損傷。
又，此實施例的情況下，由於在3-5族化合物半導體層7的表面上形成氧化膜6，上述3-5族化合物半導體層7形成的通道層表面可以遠離氧化膜6與Si基板2間的接合界面，而可以更降低貼合之際對通道層的損傷。
根據以上的構成，InP基板12上的3-5族化合物半導體層7上，藉由使用ALD法形成表面平坦的氧化膜6，上述氧化膜6和Si基板2之間只要在常溫下貼合，不必加熱處理，就可以強固接合氧化膜6和Si基板2，這樣，在一InP基板12上形成的3-5族化合物半導體層7可以在另一Si基板2上形成的同時，可以不損傷3-5族化合物半導體層7的結晶構造，簡單製造仍然維持高品質的MISFET1。
(4)實施例
其次，依照上述的製造方法製造MISFET1，並進行有關上述MISFET1的種種驗證
(4-1)關於半導體基板
首先，在InP基板12的表面形成In0.53 Ga0.47 As構成的InGaAs膜，作為3-5族化合物半導體層7。其次，在氨水(29%)中室溫下浸1分鐘，除去表面氧化物後，以純水洗淨1分鐘，以噴上通過微粒過瀘器的氮氣乾燥。使用硫化氨溶液(以(NH4 )2 SX S 0.6～1.0%)的表面處理時，室溫下浸10分鐘，表面硫化後，與上述氨水表面處理時相同，以純水洗淨乾燥。其次，以ALD裝置，在250℃、真空度100Pa的條件下，供給作為原料的TMA2×10-6 0.1秒，接著真空排氣3秒，H2 O的供給2秒，真空排氣7秒(這些一連串為1循環)，以1循環的生長速度0.11nm，在3-5族化合物半導體層7上形成Al2 O3 構成的氧化膜6。
其次，準備InP基板12之外的Si基板2，對上述Si基板2與氧化膜6照射Ar束。以加速電壓1.5Ev左右、在Si基板2側的蝕刻量約4nm、氧化膜6側約1nm以下，作為Ar束的照射條件，此時的真空度為5×10-5 Pa以下。
有關如此製造的InP基板12上的3-5族化合物半導體層7上的氧化膜6，以原子力顯微鏡(AFM：Atomic Force Microscope)改變掃描速度(Scan rate)進行觀察。因此得到如第3(A)及(B)圖所示的結果。如第3(A)及(B)圖所示，氧化膜6成為接合面的表面凹凸(微粗糙)極微小，(大約0.1-0.2nm左右)，可以確認在基板貼合中得到充分的平坦性。
又，對氧化膜6與3-5族化合物半導體層7之間的界面拍攝TEM(透射型電子顯微鏡)像後，得到第4圖所示的結果。又，第4圖中的區域R2係區域R1的放大圖。根據第4圖的結果，氧化膜6與3-5族化合物半導體層7之間的界面可以確認是平坦的，且陡峭(明確)地形成。
其次，在真空中常溫下使InP基板12的氧化膜6和Si基板2密合，以貼合來接合。為了調查貼合的氧化膜6和Si基板2的接合強度，進行切割的接合強度測試。此切割的接合強度測試，得到第5(A)及(B)圖所示的結果。又，第5(B)圖係第5(A)圖所示照片的放大照片，根據第5(A)及(B)圖，在氧化膜6及Si基板2的界面情況下，即使不特別加熱處理而在常溫下接合，可以確認可實現承受切割程度的強力接合強度。
其次，使用HCl溶液除去InP基板12，上述InP基板12變薄時，其次使用含有HCl：H3 PO4 1:4比例的溶液，或是稀釋濃度的HCl溶液，選擇性地除去殘留的InP基板12。在此，第6(A)及(B)圖係顯示半導體基板20，如此地在Si基板2上氧化膜6介於其間形成作為InGaAs膜的3-5族化合物半導體層7。如第6(A)圖所示，可以確認可實現3-5族化合物半導體層7為平坦且鏡面的表面。又，根據第6(B)圖所示的TEM像，可以確認氧化膜6及Si基板2的界面係平坦且陡峭(明確)地形成。又，Ar束照射的損傷到氧化膜6為止，明白不會到達3-5族化合物半導體層7。又，由於氧化膜6介於其間的貼合，可以確認基板貼合時可抑制對3-5族化合物半導體層7的損傷。
根據這樣的結果，以ALD法形成氧化膜6，貼合InP基板12與Si基板2後，除去InP基板12，有關在Si基板2上形成的InGaAs膜，可以確認優異結晶性與維持構造特性良好。
(4-2)關於MISFET
其次，上述的半導體基板20的InGaAs膜(3-5族化合物半導體層7)上塗佈光阻，使用既定的光罩曝光上述光罩，圖案化光阻，只除去源極形成部及汲極形成部的光罩。接著，使用電阻加熱方式的蒸著裝置，低溫(24℃)下形成Au-Ge合金後，源極形成部及汲極形成部以外的Au-Ge合金隨著光阻剝落，形成源極9及汲極10。
其次，形成源極9及汲極10的InGaAs膜上塗佈光阻，使用既定的光罩曝光上述光阻，圖案化光阻，使用H3 PO4 ：H2 O2 ：H2 O以1：1：7比例構成的溶液，蝕刻InGaAs膜，最後，Si基板2的背面上Al構成的Al閘極電極3，利用電阻加熱蒸著，製造MISFET1。又，成為氧化膜6埋入層的InGaAs膜的膜厚dInGaAs 為100nm，源極9及汲極10間的InGaAs膜的通道長LG 為500μm，通道層的寬度W為100μm，氧化膜6的膜厚dAL203 為22nm。
關於如此製造的MISFET1，室溫中汲極電壓與汲極電流間的關係調查結果，得到如第7圖所示的結果。顯示良好的飽和特性與夾止特性，並顯示標準的汲極電流電壓特性，作為根據此結果的汲極電流電壓特性。
又，第8圖係顯示此MISFET1在室溫時的閘極電壓與汲極電流之間的關係圖，可以確認實現良好的電晶體特性。在此，InGaAs膜的載體密度ND 為1×1015 cm-3 。In組成在InP基板12上為0.53以格子整合。又，動作時與動作停止時的電流通/斷比Ion /Ioff 為105 ，傾斜值S為170mV/decate，可以確認據此求出的界面順位密度Dit 為1×1012 cm-2 eV-1 ，結果，可以確認使用3-5族化合物作為MISFET可以實現充分良好品質的界面。
又，第9圖顯示關於室溫時此MISFET1的實效電子移動度與實效電場的關係、以及膜厚依存性。氧化膜6的膜厚為11nm、22nm、44nm。顯示不論氧化膜膜厚的高移動度，即使利用較強強度的Ar束，藉由利用Al2 O3 層作為保護層，也可以不損傷3-5通道層而薄膜化埋入氧化膜層至10nm左右。又，第10圖顯示關於室溫時MISFET1的實效電子移動度與實效電場的關係、以及溫度依存性。又，第9及10圖中，「InGaAs-01」，係表示本發明的MISFET1，「Si universal(Si全體)」係表示製作Si基板上n通道MOSFET(金屬氧化半導體場效電晶體)的Si nMOSFET。根據此結果，明白MOSFET1比Si nMOSFET具有更高的實效電子移動度。又，最大的移度顯示為120cm2 V-1 s-1 ，室溫中實效電場Eeff 為0.16MV/cm時，可以確認本發明的MOSFET1比Si nMOSFET有約1.8倍大的實效電子移動度。又，根據ALD法形成良好3-5 MIS界面的高電場側中也顯示比Si nMOSFET高的移動度。
第11圖顯示室溫下本發明的MISFET1中(圖中記載為ALD- Al2 O3 )在室溫時的實效電子移動度與實效電場的關係、室溫下Si nMOSFET(圖中記載為Si universal(Si全體))的實效電子移動度與實效電場的關係。在此，第11圖中的ALD- Al2 O3 係n通道MISFET1，具有Al2 O3 構成的氧化膜6為BOX(埋入氧化膜)層的膜厚100nm的InGaAs膜(3-5族化合物半導體層7)，根據第11圖，可以確認上述MISFET1的特性超過Si nMOSFET的特性。還有，明白MISFET1在高電場區域中也發揮超過Si nMOSFET的性能。
於是，可以製造高性能的CMOS半導體元件，在Si上同時形成具有高電子移動度的InGaAs通道的nMOSFET、以及具有高電洞移動度的Ge通道的pMOSFET。因此，可以製作超過Si CMOS電晶體的元件。又，高結晶性的貼合層上再生長另外的結晶，可以堆疊其他場效電晶體。
(5)其他的實施例
又，本發明並不限定本實施例，而可以是本發明主旨範圍內的種種變形實施。例如，根據本發明的實施例中，對氧化膜6及Si基板2的各表面上照射Ar束使其活化後，敘述有關進行基板貼合的情況，但本發明並不限於此，只對氧化膜6或Si基板2中任一方表面照射Ar束，只活化一方的表面再進行基板貼合，或是不必對氧化膜6及Si基板2照射Ar束，進行基板貼合也可以。
又，根據本發明的實施例中，雖然敘述應用Ar束作為光束的情況，但本發明並不限於此，主要是可以活化氧化膜6或Si基板2的表面的話，可以應用種種的光束。
又，根據本發明的實施例中，作為一部分成為閘極絕緣層的絕緣體層，雖然敘述應用非晶狀金屬氧化物的Al2 O3 構成的氧化膜6的情況，但本發明不限於此，也可以應用Al2 O3 (三氧化二鋁)、SiO2 (二氧化矽)、AlN(氮化鋁)、SiN(氮化矽)、SiON(氮氧化矽)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)中任一種，或混合這些的絕緣體層。還可以堆疊複數層這些之中不同的絕緣體層。又，HfO2 構成的氧化膜的情況下，使用Hf[N(CH3 )2 ]4 、Hf[N(C2 H5 )]4 、HfCl4 作為原料，形成SiO2 構成的氧化膜時，使用SiH[N(CH3 )2 ]3 作為原料。
特別在使用根據上述實施例的製造方法時，以往不使用Al2 O3 (三氧化二鋁)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)、以及AlN(氮化鋁)作為半導體基板的絕緣體層，可以設置在半導體基板上作為絕緣體層。因此，如此的半導體基板，藉由設置Al2 O3 (三氧化二鋁)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)等的非晶狀金屬氧化物、AlN等的非晶狀金屬氧氮化物作為絕緣體層，可以實現比習知高的實效電子移動度。如此，配置場效電晶體、複數種類的場效電晶體的積體電路中，由於使用如此的半導體基板，可以提供能實現比習知高的實效電子移動度的場效電晶體及積體電路。
又，根據本發明的實施例中，雖然敘述應用InGaAs構成的3-5族化合物半導體層作為半導體層的情況，但本發明並不限於此，InP、GaAs等其他種種的3-5族化合物半導體構成的3-5族化合物半導體層也適用。又，形成3-5族化合物半導體層作為通道層時，依照3-5族化合物半導體層選擇蝕刻材料。又，可以是貼合堆疊複數的3-5族化合物半導體層的堆疊構造產生的通道層形成，也可以是堆疊幾層構成通道層的半導體層與氧化層的構造。
又，根據本發明的實施例中，雖然敘述關於應用Si構成的Si基板2作為絕緣體層接觸的基板的情況，但本發明並不限於此，可以應用例如玻璃部材、塑膠部材、陶瓷部材等其他種種部材構成的基板，還有應用種種部材構成的複數層堆疊的複層構造的基板。
(5-1)硫化氨溶液處理
與第1圖對應部分附與同一符號表示的第12圖中，31係表示其他實施例的MISFET，3-5族化合物半導體7的表面浸在硫化氨溶液中，在終端S(硫磺)原子的S處理層32形成點方面，不同於上述的MISFET1。此時，如第13(A)圖所示，InP基板12的表面上以磊晶生長InGaAs的結晶，形成3-5族化合物半導體7，此3-5族化合物半導體7的表面浸在硫化氨溶液中形成S處理層32。
其次，與第2(A)圖對應的部分，附與同一符號，如第13(B)圖所示，使用ALD裝置(未圖示)，3-5族化合物半導體7表面上的S處理層32中，形成既定厚度的氧化膜(Al2 O3 )6。其次，與第2(B)圖對應的部分，附與同一符號，如第13(C)圖所示，準備Si基板2，在真空中，對氧化膜6及Si基板2的表面可以分別照射Ar(氬)氣體的Ar束。因此，可以分別活化氧化膜6及Si基板2的表面。
其次，與第2(C)圖對應的部分，附與同一符號，如第13(D)圖所示，氧化膜6及Si基板2以SAB法貼合後，與第2(D)圖對應的部分，附與同一符號，如第13(E)圖所示，使用HCl(鹽酸)形成的溶液、或含有HCl：H3 PO4 (磷酸)為1：4(～1：1等)比例的溶液，從3-5族化合物半導體層7選擇性除去InP基板12，藉此可以形成半導體基板30。之後，露出的3-5族化合物半導體層7中形成源極9及汲極10的同時，在Si基板2的背面上Al形成的Al閘極電極3，利用電阻加熱蒸著，可以製造如第12圖所示的MISFET1。
其次，調查室溫下此MISFET31的實效電子移動度與實效電場之間的關係後，得到如第14圖所示的結果。又，在此，氧化膜6的膜為22nm，形成S處理層32以外，製造條件與第9圖中使用的MISFET1相同。第14圖中，形成S處理層32的MISFET31以「w/S」表示，不具有S處理層32的MISFET1以「w/oS」表示，並顯示Si nMOSFET(圖中「Si universal(Si全體)」)。
根據第14圖所示的結果，MISFET31在室溫下實效電場Eeff 為0.16MV/cm時，與Si nMOSFET相較，明白實效電子移動度變大為大約2.8倍，還有可確認與MISFET1相較實效電子移動度也提高了。
其次，調查此MISFET31在室溫下的閘極電壓與汲極電流之間的關係後，得到第5圖所示的結果。根據第15圖所示結果，可以確認MISFET31實現良好電晶體特性的同時，由於形成S處理層32，可以觀察往依頻帶外形估計的理想臨界值方向的臨界移位。又，根據第14圖及第15圖的結果，明白S處理層32的表面電荷發生減少效果，結果，明白提高了實效電子移動度。
(5-2)前閘型MISFET
上述實施例中，雖然敘述由第2(D)圖所示的半導體基板20製造後閘型MISFET1的情況，但本發明不限於此，還包含後述的實施例，可以由上述半導體基板20、75製造前閘型MISFET。以下，說明有關前閘型MISFET。
與第1圖對應部分附與同一符號的第16圖中，40係表示其他實施例的前閘型MISFET，3-5族化合物半導體7中形成摻雜Si(矽)、S(硫)、Se(硒)的摻雜層41，摻雜層41上設置Ti(鈦)層42及Au(金)層43，形成源極44及汲極45，在這些源極44及汲極45間區域的3-5族化合物半導體7可以成為通道層。又，此實施例的情況下，3-5族化合物半導體7的表面浸在硫化氨溶液中，形成終端S(硫磺)原子的S處理層46。
又，3-5族化合物半導體層7中，其表面的S處理層46上，形成作為第2絕緣體層的Al2 O3 構成的氧化膜47，成為源極44、汲極45間的通道層的區域上，形成TaN(氮化鈦)層48、Ti(鈦)層49及Au層50構成的閘極51。如此，MISFET40的構成係對閘極51施加閘極電壓的同時，源極44及汲極45間施加汲極電壓，於是電流從源極44流至汲極45。
實際上，如此的MISFET40可以經由以下的步驟製造。依照上述的第2(A)～(D)圖形成半導體基板20後，如第17(A)圖所示，半導體基板20的3-5族化合物半導體7的表面上形成Al2 O3 構成的氧化膜55，上述氧化膜55的表面上塗佈光阻56。附帶地，此時，取代依上述的第2(A)～(D)圖所示步驟製造的半導體基板20，使用依照第13(A)～(E)圖所示步驟製造的半導體基板30也可以。
其次，使用既定的光阻56曝光，只除去源極形成預定部及汲極形成預定部的光阻而圖案化後，如第17(B)圖所示，氧化膜55中的源極形成預定部及汲極形成預定部上，經由離子植入處理，以高濃度導入Si(矽)、S(硫)、Se(硒)(此時為Si)的載體不純物，在3-5族化合物半導體7的表面上形成源極‧汲極形成部58。
其次，如第17(C)圖所示，剝離光阻56，以600℃ 10秒回火處理形成摻雜層41後，如第17(D)圖所示，剝離因離子植入處理受到損傷的氧化膜47。其次，3-5族化合物半導體7及摻雜層41的表面浸在硫化氨溶液中，形成終端S(硫磺)原子的S處理層46。其次，S處理層46的表面上形成Al2 O3 構成的氧化膜47後，上述氧化膜47的表面上形成TaN(氮化鈦)層48，TaN層48的表面上再塗佈光阻60。
其次，使用既定的光罩曝光光阻60，只除去形成源極及汲極的摻雜層41的既定區域的光阻而圖案化後，經由蝕刻處理，如第17(F)圖所示，除去已除去光阻的區域的TaN層48及氧化膜47，如第17(F)圖所示，剝離光阻60。
最後，為了形成源極及汲極，圖案化的光阻在TaN層48表面上形成，上述光阻上形成構成源極、汲極及閘極的Ti(鈦)層49及Au層50。其次，剝離光阻後，以蝕刻處理除去閘極以外露出的TaN層48，可以製造第16圖所示的MISFET40。
於是，有關如此形成的前閘型MISFET40，調查電容器(閘極-通道間電容)與閘極電壓之間的關係之後，得到如第18圖所示的結果。根據此結果的前閘型MISFET40，也可以確認實現了良好的電晶體特性。又，有關如此製造的MISFET40，調查室溫下汲極電壓與汲極電流的關係後，得到如第19圖所示的結果。根據此結果，顯示良好的飽和特性和夾止特性，並顯示標準的汲極電流電壓，作為汲極電流電壓的特性。
其次，其他上述的MISFET40中，使用第13(E)圖所示的半導體基板30，並在製造過程中進行離子植入，3-5族半導體層7的通道層區域中，不同於注入Si(劑量2×1014 cm-2 、加速電壓30keV)的MISFET(以下稱作離子植入處理MISFET)、以及這些MISFET40及離子植入處理MISFET，沒有Si基板2、氧化膜6，而準備3種類的MISFET(以下稱作表體型MISFET)，係使用只有3-5族半導體層7構成的基板所製造的MISFET。
於是，有關這3種類的MISFET40、離子植入處理MISFET、表體型MISFET，調查各閘極電壓與汲極電流之間的關係、實效電子移動度與實效電場之間的關係後，得到如第20及21圖所示的結果。第20圖顯示閘極電壓與汲極電流之間的關係，而第21圖顯示實效電子移動度與實效電場之間的關係，分別顯示MISFET40為「i- InGaAs-01」，離子植入處理MISFET為「p-InGaAs-01」，表體型MISFET為「p- InGaAs-bulk」。p-InGaAs以NA =3×1016 cm-3 摻雜Zn(鋅)。
根據第20圖，可以確認MISFET40及離子植入處理MISFET實現與表體型MISFET同樣良好的電晶體特性。又，根據21圖，明白MISFET40及離子植入處理MISFET，與上述實施例的MISFET1同樣地，具有高實效電子移動度。又，可以確認此前閘型MISFET40中，可以實現雙閘構造動作，即後閘對前閘側的電流控制。
附帶地，此前閘型MISFET40方面，與上述「(5-1)硫化氨溶液處理」相同，3-5族化合物半導體層7的表面浸在硫化氨溶液中，終端S(硫磺)原子的S處理層32形成後，應用S處理層32上形成氧化膜6的半導體基板30的情況下，即使3-5族化合物半導體層7為極薄化構造時，可以抑制3-5族化合物半導體層7及氧化膜6的境界側(後閘側)對3-5族化合物半導體層7及氧化膜47的境界側(前閘側)的影響，因此在動作時電流能夠輕易從源極44流至汲極45。
又，根據本發明的實施例中，雖然敘述應用Al2 O3 構成的氧化膜47作為一部分為閘極絕緣層的第2絕緣層體的情況，但本發明不限於此，也可以應用Al2 O3 (三氧化二鋁)、SiO2 (二氧化矽)、AlN(氮化鋁)、SiN(氮化矽)、SiON(氮氧化矽)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)中任一種，或混合這些的第2絕緣體層。還可以堆疊在這些之中的複數不同的絕緣體層。
(5-3)根據其他實施例的MISFET構成
(5-3-1)MISFET的構成
與第1圖對應部分附與同一符號表示的第22圖中，70係表示其他實施例的MISFET，具有的特徵點為：在Si基板2的另一面形成的Al2 O3 構成的氧化膜71、與InGaAs(砷化銦鎵)構成的3-5族半導體層7上形成的Al2 O3 構成的氧化膜72，在大氣中常溫下貼合形成。
又，此MISFET70方面，在上述實施例中，進行基板貼合前對貼合面不進行Ar束照射，這點也不同於上述的實施例。
即，此MISFET70，由於作為基板側絕緣體層的氧化膜71在Si基板2上形成，即使不進行Ar束照射以活化貼合面，氧化膜71、72之間也可以堅固接合。因此，MISFET70方面，不必上述實施例中進行的Ar束照射，能夠防止上述Ar束對Si基板2的損傷。以下，說明有關此MISFET70的製造方法。
(5-3-2)MISFET的製造方法
如第23(A)圖所示，對InP基板12上形成的3-5族化合物半導體層7的表面，使用以每一原子層或每一分子層進行薄膜生長的ALD裝置(未圖示)，形成具有既定厚度(例如4～44毫微米)的氧化膜(Al2 O3 )72。
有關製程中，在此實施例中，不同於上述實施例，還使用ALD裝置在Si基板2的表面上也形成具有既定厚度(例如4～44毫微米)的氧化膜(Al2 O3 )71。
此時，ALD裝置在例如200℃，真空度10mbar(毫巴)以下，使用TMA(三甲基鋁Al(CH3 )3 )、H2 O作為原料，TMA供給量20～100 sccm(每分鐘標準毫升)的條件下，供給例如TMA 0.25秒，接著氮氣清洗與真空排氣0.5秒，供給H2 O 0.25秒，氮氣清洗與真空排氣1秒(這些一連串為1循環)，以1循環的生長速度0.11nm進行。在此，在3-5族化合物半導體層7及Si基板2的各表面上分別形成Al2 O3 所構成的氧化膜71、72。此時，以ALD裝置，以TMA供給與H2 O供給為一循環交互進行，由於最終以H2 O供給結束，3-5族化合物半導體層7及Si基板2上分別形成的氧化膜71、72的各表面，可以OH終端化。
其次，如第23(B)及(C)所示，藉由在大氣中進行常溫貼合的直接基板貼合，貼合Si基板2上的氧化膜71與InP基板12的3-5族化合物半導體層7上的氧化膜72。實際上，Si基板2上的氧化膜71與InP基板12的3-5族化合物半導體層7上的氧化膜72為對向。之後，在真空中，維持氧化膜71、72密合的狀態，進行熱處理提高接合強度，可以實現良質半導體基板。
即，Si基板2上的氧化膜71及InP基板12的3-5族化合物半導體層7上的氧化膜72，以ALD裝置形成每一原子層或每一分子層的薄膜，如第24(A)圖所示，其表面平坦化，再加上OH終端的親水表面。因此，氧化膜71、72之間互相基板貼合，如第24(B)及(C)圖所示，經由熱處理，OH終端的親水表面上，氧化膜71、72之間能夠互相脫水縮合而堅固接合一體化。於是，Si基板2能夠在表面上有氧化膜71、72介於其間，形成3-5族化合物半導體層7。
其次，與上述的實施例相同，使用HCl(鹽酸)形成的溶液、或含有HCl：H3 PO4 (磷酸)為1：4(～1：1等)比例的溶液，如第23(D)圖所示，從3-5族化合物半導體層7選擇性除去InP基板12，藉此可以形成半導體基板75。之後，與上述的實施例相同，藉由形成源極9、汲極10及Al電極3，可以製造第22圖所示的MISFET70。又，此實施例中，也可以進行上述「(5-1)硫化氨溶液處理」，此時，與上述的實施例相同，產生減少S處理層的表面電荷(表面偶極子散亂)的效果，可以提高實效電子移動度。
(5-3-3)動作及效果
以上的構成中，此MISFET70方面，在3-5族化合物半導體層7的表面上形成氧化膜72，且Si基板2的表面上也以ALD法形成氧化膜71(基板側絕緣層)，可以平坦化氧化膜71、72的各表面的同時，可以OH終端化。因此，此MISFET70，即使不進行Ar束照射以活化貼合面，氧化膜71、72的OH終端的親水性表面上，氧化膜71、72之間也可以互相堅固接合一體化。
又，此MISFET70方面，由於不必Ar束照射，可以防止上述Ar束對Si基板2的表面的損傷的同時，也可以防止上述Ar束對成為後閘動作之際的絕緣體層的氧化膜71、72(Al2 O3 )本身的損傷，就因為上述損傷的影響小，可以提高實效電子移動度。
又，上述的實施例中，雖然敘述應用Al2 O3 作為氧化膜71、72的情況，但本發明不限於此，也可以應用可以作OH終端的SiO2 、Ta2 O5 、ZrO2 、HfO2 等其他種種的氧化物構成的氧化膜。
(5-3-4)對於其他的實施例的半導體基板的各種驗證
其次，關於其他實施例的半導體基板75、MISFET70，進行各種驗證。首先，準備Si基板2，以ALD裝置，在200℃，真空度10mbar(毫巴)以下，使用TMA(三甲基鋁Al(CH3 )3 )、H2 O作為原料，TMA供給量20～100 sccm(每分鐘標準毫升)的條件下，供給例如TMA 0.25秒，接著氮氣清洗與真空排氣0.5秒，供給H2 O 0.25秒，氮氣清洗與真空排氣1秒(這些一連串為1循環)，1循環的生長為速度0.11nm，以H2 O供給結束，表面OH終端化的Al2 O3 所構成的膜厚5.5nm的氧化膜71在Si基板2上形成。又，此氧化膜71，在ALD中形成之際，最終以H2 O供給結束，藉此表面OH終端化。
於是，關於此氧化膜71，以原子力顯微鏡(AFM)進行觀察後，得到如第25圖所示的結果(實行ALD裝置的上述循環50次)。如第25圖所示，氧化膜71，成為接合面的表面凹凸(微粗糙)極微小，可以確認在基板貼合中得到充分的平坦性(表面粗糙度Rrms=0.187nm)。
其次，製造形成氧化膜71的又一Si基板2，這兩個Si基板2的氧化膜71之間互相密合而貼合，氧化膜71之間互相接合。如此的氧化膜71之間互相基板貼合，不必特別加熱處理，雖然可以在常溫下堅固接合，但在此，室溫下貼合後，在真空中進行熱處理，增強了貼合強度。
具體而言，室溫下的貼合後，進行330℃ 15分鐘的熱處理，之後，在基板間的間隙中插入刀片(blade)，進行Si基板2的貼合強度驗證的刀片測試。第26圖係兩Si基板2的氧化膜71之間互相貼合，顯示進行刀片測試後的紅外線(IR)影像。根據第26圖，清楚可以實現引起Si基板2的表體破壞程度的強力貼合。
其次，另外地，在InP基板12的表面形成In0.53 Ga0.47 As構成的InGaAs膜(3-5族化合物半導體層7)後，依照上述「(5-1)硫化氨溶液處理」，此3-5族化合物半導體層7的表面浸在硫化氨溶液中，形成S處理層。其次，以ALD裝置，在200℃、真空度10mbar以下，供給作為原料的TMA20～100sccm 0.25秒，接著氮氣清洗與真空排氣0.5秒，H2 O的供給0.25秒，氮氣清洗與真空排氣1秒(這些一連串為1循環)，1循環的生長速度為0.11nm，以H2 O供給結束，OH終端化的Al2 O3 所構成的氧化膜72在3-5族化合物半導體層7上形成。
其次，製造半導體基板，Si基板2的氧化膜71、InP基板12的3-5族化合物半導體層7上的氧化膜72在室溫下貼合後，以HCl溶液等除去InP基板12，Si基板2上形成氧化膜71、72介於其間作為InGaAs膜的3-5族化合物半導體層7。由於實際上使用InGaAs/InP的蝕刻犧牲層，即使10nm以下的極薄層3-5-01通道層中，也可以實現均一的膜厚。其次，半導體基板的3-5族化合物半導體層7上固定接合部材，此剖面TEM像拍照後，得到第27圖所示的結果。根據第27圖，清楚可以實現極好的3-5 MOS界面與貼合界面。又，第27圖中76的「Glue(膠)」係顯示TEM觀察用的接合部材層，77的「3毫微米原SiO2 」顯示在基板上形成的自然氧化膜。又，第28圖顯示3-5族化合物半導體層7、氧化膜71、72的形成條件改變而膜厚改變時的剖面TEM像，清楚此情況下也可以實現極良好的3-5MOS界面與貼合界面。
(5-3-3)　對於其他的實施例的MISFET的各種驗證
其次，以ALD裝置，在200℃、真空度10mbar以下，供給作為原料的TMA20～100sccm 0.25秒，接著氮氣清洗與真空排氣0.5秒，H2 O的供給0.25秒，氮氣清洗與真空排氣1秒(這些一連串為1循環)，1循環的生長速度為0.11nm，以H2 O供給結束，Al2 O3 所構成OH終端化的氧化膜71在Si基板2上形成。
其次，另外準備的InP基板12表面上，磊晶生長InGaAs結晶，形成3-5族化合物半導體層7，此3-5族化合物半導體層7的表面浸在硫化氨溶液中，形成S處理層。其次，以ALD裝置，在上述形成條件同樣的條件下，Al2 O3 所構成OH終端化的氧化膜72在3-5族化合物半導體層7的表面上形成。
其次，不必對氧化膜71、72照射Ar束，氧化膜71、72之間互相貼合而接合。於是，關於之後的InP基板12的除去步驟、源極9及汲極10的形成步驟、Si基板2的背面形成Al閘極電極3的步驟，依照與上述「(4)實施例」同樣的製造條件，最後製造如第22圖所示的MISFET。
準備不同3種類的MISFET，氧化膜71、72接合而形成的氧化膜的膜厚為11nm左右，而3-5族化合物半導體層7的膜厚分別為100nm、50nm、20nm。於是，關於這3種類的MISFET，實證電晶體動作。第29圖顯示在室溫下此MISFET的實效電子移動度與實效電場之間的關係，以及3-5族化合物半導體層7的膜厚依存性。又，「Si universal(Si全體)」係表示製作Si基板上n通道MOSFET(金屬氧化半導體場效電晶體)的Si nMOSFET。
根據第29圖，這些MISFET都顯示高移動度，明白比「Si universal(Si全體)」具有更高的實效電子移動度。又，最大的實效電子移動度顯示為～4000 cm2 /Vs，實現比「Si universal(Si全體)」約5倍大的實效電子移動度。第30圖中，顯示各MISFET中的實效電子移動度的高峰移動度與3-5族化合物半導體層7的膜厚之間的關係圖。
在此，比較例中第30圖的「SiO2 」係在Si基板上以熱氧化形成SiO2 構成的氧化膜的同時，一方的3-5族化合物半導體層7上以ECR(電子迴旋共振)電漿形成SiO2 構成的氧化膜，經由貼合這些氧化膜而形成的MISFET。
根據第30圖，Si基板2的表面也以ALD法形成氧化膜71，且一方的3-5族化合物半導體層7的表面上形成S處理層的MISFET方面，明白可以實現比以ECR(電子迴旋共振)電漿形成氧化膜的MISFET(第30圖的「SiO2 」)高的實效電子移動度。
根據上述，此其他實施例的情況下，3-5族化合物半導體層7的表面上形成S處理層，又不進行基板貼合前施行的Ar照射，Si基板2、氧化膜71、72、3-5族化合物半導體層7中，由於沒有因Ar照射產生損傷的可能，可以確認可以更提高實效電子移動度。
(5-3-6)雙閘型MISFET
其次，使用依照上述的第23(A)～(D)圖所示的步驟製造的半導體基板75，製造雙閘型MISFET。此時，如與第16圖對應部分附與同一符號的第31圖所示，80係表示雙閘型MISFET，在製造過程中，Si基板2的另一面上形成的Al2 O3 所構成的氧化膜71、InGaAs(砷化銦鎵)構成的3-5族化合物半導體層7上形成Al2 O3 所構成的氧化膜72，不對貼合面施行Ar束照射，或是施行Ar束照射，在大氣中常溫下貼合形成。
又，雙閘型MISFET80中，鎳構成的源極電極42及汲極電極43分別在摻雜層41上形成，設置上述摻雜層41及源極電極42作為源極44，而設置摻雜層41及汲極電極43作為汲極45。又，MISFET80中，成為源極44及汲極45間通道層的3-5族化合物半導體層7的區域上，氧化膜47介於其間，形成鎳構成的閘極51。MISFET80方面，與此閘極51對向，在Si基板2的一面配置既定厚度的Al(鋁)電極81，這些Si基板2及Al電極81可以成為反偏壓用的電極。於是，MISFET80的構成係施加閘極電壓至作為第1閘極電極的閘極51的同時，施加反偏壓至閘極51對向的Al電極81，調整基板電壓，經由在源極44及汲極45間施加汲極電壓，電流從源極44流至汲極45。
又，此實施例的情況，依上述第23(A)～(D)圖所示的製造步驟製造半導體基板75，但此過程中，與上述的「(5-1)硫化氨溶液處理」相同，3-5族化合物半導體層7的一面及另一面以硫化氨溶液形成終端S原子的S處理層46。因此，半導體基板75方面，3-5族化合物半導體層7的一面側的S處理層46上形成氧化膜47的同時，上述3-5族化合物半導體層7的另一面側的S處理層46上形成氧化膜72。
於是，使用如此的半導體基板75，依上述第17(A)～(D)圖所示的製造步驟，在3-5族化合物半導體層7上形成摻雜層41。其次，3-5族化合物半導體層7上Al2O3構成的氧化膜47、鎳構成的Ni層依序形成後，加工這些氧化膜47及Ni層，形成閘極51、源極電極42及汲極電極43。又，有關這些閘極51、源極電極42及汲極電極43的形成，使用與後述的第36圖及第37圖相同的製造方法，之後詳細說明。於是，最後，在Si基板2的一面形成作為第2閘極的Al電極81，可以製造第31圖所示的MISFET80。
有關如此製造的MISFET80，在室溫下調查汲極電流與閘極電壓的關係後，得到第32及33圖所示的結果。第32圖中，提供-2V電壓給成為反向偏壓用電極的Al電極81，顯示汲極電壓為1V、0.05V時的汲極電流與閘極電壓的關係。根據第32圖，顯示良好的飽和特性，作為汲極電流電壓的特性，可以確認顯示標準的汲極電流電壓特性。
又，第33圖中，提供2～-4V電壓給成為反向偏壓用電極的Al電極81，顯示汲極電壓為0.05V時的汲極電流與閘極電壓間的關係。又，第33圖、放大此第33圖一部分的第34圖中，顯示由左向右往下方傾斜的箭頭，與此箭頭交叉的線，顯示箭頭上側開始反向偏壓為2V、1V、0V、-1V、-2V、-3V、-4V時的各測量結果。
根據第33圖，藉由改變施加於Al電極81的反向偏壓，可以確認可調制具有夾止特性的汲極電流電壓特性。於是，可以確認MISFET80可以實現由後閘控制前閘側的電流。
(5-4)其他實施例的雙閘型MISFET
(5-4-1)雙閘型MISFET的全體構成
與第31圖對應部分附與同一符號表示的第35圖中，90係表示雙閘型MISFET，與上述MISFET80不同的構成點為不形成摻雜層41，3-5族化合物半導體層7上形成鎳構成的源極92及汲極93。
實際上，此MISFET90，在作為源極電極的源極92、以及作為汲極電極的汲極93的製造過程中，因為不進行離子植入處理及回火處理，由於考慮離子植入處理而形成既定以上膜厚的3-5族化合物半導體層7是不必要的，上述3-5族化合物半導體層7的膜厚可以形成例如3nm～9nm左右，達到全體薄型化。
又，MISFET90，在成為源極92及汲極93間的通道層的3-5族化合物半導體層7的S處理層46上，設置Al2 O3 構成的氧化膜47，作為第2絕緣層的氧化膜47上設置鎳構成的閘極91。MISFET90的構成係：與作為第1電極的閘極91對向配置的Si基板2及Al電極81為反向偏壓用電極，對閘極91施加閘極電壓的同時，對Al電極81施加反向偏壓以整調基板電壓，藉由在源極92及汲極93間施加汲極電壓，電流從源極92流向汲極93。
(5-4-2)雙閘型MISFET的製造方法
可以如以下製造如此的MISFET90。MISFET90的製造中使用的半導體基板75，係依照上述的第23(A)～(D)圖所示的步驟製造，其過程中，與上述「(5-1)硫化氨溶液處理」相同，3-5族化合物半導體層7的一面及另一面上形成以硫化氨溶液終端S原子的S處理層46。
其次，半導體基板75的3-5族化合物半導體層7上塗佈光阻，使用既定的光罩，曝光上述光阻，藉此圖案化光阻，使用H3 PO4 ：H2 O2 ：H2 O以1：1：7的比例形成的溶液(另外，H3 PO4 ：H2 O2 ：H2 O、H2 SO4 ：H2 O2 ：H2 O形成的溶液)，蝕刻3-5族化合物半導體層，如第36(A)圖所示，製作具有既定形狀的3-5族化合物半導體層7的半導體基板75。又，關於氧化膜71、72，在圖中為BOX96。
其次，如第36(B)圖所示，在既定形狀的3-5族化合物半導體層7上，以ALD裝置形成Al2 O3 構成的氧化膜47後，如第36(C)圖所示，上述氧化膜47上以EB蒸著等形成鎳構成的Ni層95。其次，如37(A)圖所示，以剝落製程，(或石板印刷術與蝕刻的製程也可以)，加工Ni層95為既定形狀，在氧化膜47上形成閘極91後，如第37(B)圖所示，留下閘極91周邊的氧化膜47，除去除此以外的氧化膜47，藉此露出3-5族化合物半導體層7至外部。
其次，如第37(C)圖所示，夾住形成閘極91的氧化膜47，在3-5族化合物半導體層7上，以剝落製程，(或石板印刷術與蝕刻的製程也可以)，形成鎳構成的源極92及汲極93。如此，源極92及汲極93的製造步驟中，由於不施行離子植入處理及回火處理而形成源極92及汲極93，因為考慮離子植入處理而形成既定以上膜厚的3-5族化合物半導體層7是不必要的，可以達到上述3-5族化合物半導體層7的薄膜化。於是，最後在Si基板2的一面上形成Al電極81，可以製造如第35圖所示的MISFET90。
(5-4-3)驗證結果
其次，關於如此製造的雙閘型MISFET90，進行各種驗證。在此，依照上述的製造方法製造雙閘型MISFET90後，可以製造如第38(A)圖所示，3-5族化合物半導體層7的膜厚約9nm的MISFET90，以及如第38(B)圖所示，3-5族化合物半導體層7的膜厚約3.5nm的MISFET90。又，第38(A)及(B)圖中，在製造過程之際，Si基板2自然氧化形成SiO2 層97。關於此SiO2 層97，也可以在上述的第2(B)圖中的Si基板2上形成，可以以例如氟酸除去。
其次，關於這些MISFET90，提供電壓給閘極91使前閘動作時的室溫下，調查汲極電壓與汲極電流的關係。結果，得到如第39(A)及(B)圖所示的結果。顯示良好的飽和特性與夾止特性，並顯示標準的汲極電流電壓特性，作為根據此結果的汲極電流電壓特性。
其次，有關3-5族化合物半導體層7的膜厚約9nm的MISFET90，載體密度ND 為1×1017 cm-3 、1×1018 cm-3 、1×1019 cm-3 。提供電壓給閘極91使前閘動作時的室溫下，調查閘極電壓與汲極電流的關係。結果，得到如第40(A)、(B)及(C)圖所示的結果。附帶地，在此，載體密度ND 在3-5族化合物半導體層7形成時摻雜Si作調整。n型InGaAs層製作中也可以摻雜除了Si以外的S等。
又，與上述相同，LG 係表示源極92及汲極93間的3-5族化合物半導體層7(InGaAs膜)的通道長，W係通道層的寬度。又，IS 表示源極電流，關於閘極電壓與源極電流間的關係，由於也得到與閘極電壓與汲極電流間的關係大致相同的結果，在說明的方便上，任一圖面中，以下都著眼於汲極電流作驗證。
在此，如第40(A)圖所示，載體密度ND 為1×1017 cm-3 時，可以確認動作時與動作停止時的電流通斷比ION /IOFF 為105 、傾斜值S為380mV/decade(毫伏/10)。又，如40(B)圖所示，載體密度ND 為1×1018 cm-3 時，可以確認電流通斷比ION /IOFF 為103 、傾斜值S為430mV/decade(毫伏/10)。又，如40(C)圖所示，載體密度ND 為1×1019 cm-3 時，可以確認電流通斷比ION /IOFF 為103 、傾斜值S為700mV/decade(毫伏/10)。根據這些結果，關於3-5族化合物半導體層7的膜厚約9nm的MISFET90，可以確認可實現充分良好品質的MOS特性。
第41圖係顯示關於3-5族化合物半導體層7的膜厚約9nm、載體密度ND 為1×1017 cm3 的MISFET90，提供-2～2V的電壓給成為反向偏壓用電極的Al電極81，汲極電壓為1V時的汲極電流與閘極電壓的關係。又，第41圖中，顯示由左向右往下方傾斜的箭頭，以及與此箭頭交叉的線，顯示箭頭上側開始反向偏壓為-2V、-1.5V、-1V、-0.5V、0V、0.5V、1V、1.5V、2V時的各測量結果。
根據第41圖，藉由改變施加至Al電極81的反向偏壓，可以確認可調制具有有夾止特性的汲極電流電壓特性。於是，可以確認MISFET90也可以實現由後閘控制前閘側的電流。
又，關於3-5族化合物半導體層7的膜厚約9nm、載體密度ND 為1×1019 cm-3 的MISFET90，調查雙閘動作時的閘極電壓與汲極電流的關係後，得到第42(A)圖所示的結果。根據第42(A)圖，即使載體密度ND 為1×1019 cm-3 時，確認得到電流通斷比ION /IOFF 為107 的高值，還有傾斜值S為220mV/decade(毫伏/10)的低值。據此，雙閘動作時的MISFET90方面，可以確認電流通斷比ION /IOFF 及傾斜值S顯著改善。
又，關於3-5族化合物半導體層7的膜厚約3.5nm、載體密度ND 為1×1017 cm-3 的MISFET90，調查雙閘動作時的閘極電壓與汲極電流的關係後，得到第42(B)圖所示的結果。根據第42(B)圖，即使載體密度ND 為1×1019 cm-3 時，確認得到電流通斷比ION /IOFF 為107 的高值，還有傾斜值S為150mV/decade(毫伏/10)的低值。據此，雙閘動作時的MISFET90方面，可以確認電流通斷比ION /IOFF 及傾斜值S顯著改善。
第43(A)及(B)圖係關於3-5族化合物半導體層7的膜厚約9nm的MISFET90，關於前閘動作、後閘動作及雙閘動作中的電流通斷比ION /IOFF 及傾斜值S，歸納對載體密度ND 的依存性。
明白電流通斷比ION /IOFF 及傾斜值S在雙閘動作時對載體密度ND 的依存性最小。這件事，即使為了降低源極及汲極電阻而為高載體密度ND 的情況，也揭露了提供雙閘動作優異的電流通斷比ION /IOFF 及傾斜值S。
其次，關於3-5族化合物半導體層7的膜厚約9nm、載體密度ND 為1×1019 cm-3 的MISFET90，調查前閘動作及後閘動作中MOS界面的實效電子移動度μeff 、實效場界Eeff 後，得到第44(A)圖所示的結果。根據此結果，可以確認後閘MOS界面中的高實效電子移動度μeff ，據此可以確認後閘MOS界面的品質(平坦度)比前閘MOS界面的品質(平坦度)佳。
其次，關於3-5族化合物半導體層7的膜厚約9nm的MISFET90，載體密度ND 為1×1017 cm-3 、1×1018 cm-3 、1×1019 cm-3 ，調查後後閘MOS界面中的實效電子移動度μeff 與實效場界Eeff 之間的關係後，得到第44(B)圖所示的結果。第44(B)圖中，最大實效電子移動度μeff 的值(400cm2 /Vs)，由於比表體的電子移動度顯著地低，揭露其他散亂結構的存在，其次，為了考察實效電子移動度μeff 下降的原因，調查後閘動作中的實效電子移動度μeff 與3-5族化合物半導體層7的膜厚dInGaAs 之間的關係後，得到第45圖所示的結果。根據此結果，3-5族化合物半導體層7的膜厚dInGaAs 為20nm以下時，可以確認電子移動度μeff 顯著下降。20nm以下的膜厚的情況下，載體電子擴展至通道層的全區域，被認為容易受到存在於通道層的MOS界面的表面粗糙及表面電位不穩的影響。又，根據此時的臨界電壓，認為通道層的全區域空乏化。
在此，第46圖顯示根據3-5族化合物半導體層7的膜厚dInGaAs 理論上算出的通道層膜厚Tch 與此3-5族化合物半導體層7的膜厚dInGaAs 之間的關係，以及3-5族化合物半導體層7的膜厚dInGaAs 與載體密度Ns (cm-2 )之間的關係。由此結果，3-5族化合物半導體層7的膜厚dInGaAs 到了20nm以下，可以確認與理論上算出的通道層膜厚Tch 大致一致。3-5族化合物半導體層7的膜厚dInGaAs 厚的情況下，雖然通道層內的電子分佈由前閘及後閘的電位、以及通道內的載體(及摻雜不純物)的分佈決定，但通道內的電子有效質量及通道層誘電率所決定的波涵數擴大程度或dInGaAs 更薄時，電子波涵數的擴大由通道的3-5族化合物半導體層7的膜厚dInGaAs 決定。此時，電子波涵數的底邊部分接觸通道兩側的MOS界面，一方面容易受到界面影響，同時通道層中的載體(電子)分佈在大約通道層的中央部分最大。
即，通道層中載體(電子)最聚集處被認為在通道層的膜厚1/2的部分。因此，根據此結果，3-5族化合物半導體層7的膜厚dInGaAs 在20nm以下時，由於上述膜厚1/2的值與理論值的膜厚Tch大致一致，膜厚dInGaAs 在20nm以下的情況下，載體到達通道層表面，容易受到表面粗糙及表面電位不穩的影響。
(5-5)p通道的MISFET
(5-5-1)後閘型MISFET
第47圖中，100係表示p通道的後閘型MISFET，例如依照上述第23(A)～(D)圖所示的步驟製造的半導體基板75的3-5族化合物半導體層7上，形成Au-Zn合金構成的源極102及汲極103，源極102及汲極103間區域中的3-5族化合物半導體層7可以成為通道層。
製造此MISFET100使用的半導體基板75中，Si基板2、Al2 O3 構成的既定厚度的氧化膜(圖中記載為「BOX」)6及3-5族化合物半導體層7從Si基板2側開始依此順序放置，在Si基板2一面配置既定厚度的Al電極81。附帶地，此MISFET100在此製造過程中，與上述的「(5-1)硫化氨溶液處理」相同，與氧化膜6相接的3-5族化合物半導體層7表面上，形成以硫化氨溶液終端S(硫磺)原子的S處理層46。
如此的MISFET100可以如下製造。首先，準備半導體基板75，其中與氧化膜6相接的3-5族化合物半導體層7的表面上形成S處理層46，此半導體基板75的3-5族化合物半導體層7上，使用例如電阻加熱方式的蒸著方式，低溫(～24℃)下形成Au-Zn合金(95-5wt.%)構成的Au-Zn合金層(未圖示)。
其次，Au-Zn合金層上塗佈光阻，使用既定的光罩曝光上述光阻圖案化後，源極形成部及汲極形成部以外的Au-Zn合金層與光阻一同剝落，3-5族化合物半導體層7上形成源極102及汲極103。附帶地，作為源極電極的源極102以及汲極電極的汲極103的形成可以以通常的回蝕製程，還可以使用其他種種的蒸著方法。最後，Si基板2的一面形成作為閘極電極的Al電極81，藉此可以製造MISFET100。
(5-5-2)驗證結果
其次，關於如此製造的p通道的後閘型MISFET100，進行各種驗證。在此，依照上述的製造方法，製造3-5族化合物半導體層7的膜厚dInGaAs 約10nm、載體密度NA 為1×1019 cm-3 的後閘型MISFET100。又，載體密度NA 在3-5族化合物半導體層7形成時摻雜Zn調整。
於是，有關此MISFET100，對Al電極81提供-1～-4V的電壓時調查室溫下的汲極電壓與汲極電流的關係。結果，得到如第48(A)圖所示的結果。顯示良好的飽和特性與夾止特性，並顯示標準的汲極電流電壓特性，作為此結果的汲極電流電壓特性。又，第48(A)圖顯示由上往下的箭頭，與此箭頭交叉的線，依序顯示箭頭上側開始反向偏壓為-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V時的各測量結果。
又，有關此MISFET100，調查室溫下閘極電壓與汲極電流間的關係結果後，得到如第48(B)圖所示的結果。根據第48(B)圖，可以確認動作時與動作停止時的電流通斷比ION /IOFF 為102 ，可以確認實現良好的電晶體特性。
其次，依照上述的製造方法，製造3-5族化合物半導體層7的膜厚dInGaAs 約50nm、載體密度NA 為3×1016 cm-3 的後閘型MISFET100。於是，有關此MISFET100，對A1電極81提供-1～-4V的電壓時調查室溫下汲極電壓與汲極電流的關係。結果，得到如第49(A)圖所示的結果。顯示良好的飽和特性與夾止特性，並顯示標準的汲極電流電壓特性，作為此結果的汲極電流電壓特性。又，第49(A)圖中，與箭頭交叉的線也依序顯示箭頭上側開始反向偏壓為-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V時的各測量結果。
其次，有關此MISFET100，調查室溫下閘極電壓與汲極電流間的關係後，得到如第49(B)圖所示的結果。根據第49(B)圖，可以確認動作時與動作停止時的電流通斷比ION /IOFF 為101 ，可以確認實現良好的電晶體特性。
其次，依照上述的製造方法，製造3-5族化合物半導體層7的膜厚dInGaAs 約100nm、載體密度NA 為1×1016 cm-3 的後閘型MISFET100。於是，有關此MISFET100，對Al電極81提供-1～-4V的電壓時調查室溫下汲極電壓與汲極電流的關係。結果，得到如第50(A)圖所示的結果。顯示良好的飽和特性與夾止特性，並顯示標準的汲極電流電壓特性，作為此結果的汲極電流電壓特性。又，第50(A)圖中，與箭頭交叉的線也依序顯示箭頭上側開始反向偏壓為-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V時的各測量結果。
其次，有關此MISFET100，調查室溫下閘極電壓與汲極電流間的關係結果後，得到如第50(B)圖所示的結果。根據第50(B)圖，可以確認動作時與動作停止時的電流通斷比ION /IOFF 為101 ，可以確認實現良好的電晶體特性。
(5-5-3)根據其他實施例的p通道MISFET
與第47圖對應部分附與同一符號的第51圖中，110係表示p通道MISFET，與上述MISFET100的不同點為InP層111及InGaAs層112設置於MISFET100的3-5族化合物半導體層7上，這些InP層111及InGaAs層112覆蓋3-5族化合物半導體層7，藉由防止3-5族化合物半導體層7氧化，可以抑制3-5族化合物半導體層7表面的載體散亂。
關於如此的MISFET110，進行各種驗證。在此，製造3-5族化合物半導體層7膜厚dInGaAs 約50nm、載體密度NA 為3×1016 cm-3 的MISFET110，有關此MISFET110，與上述相同，對Al電極81提供-1～-4V的電壓時，調查室溫下汲極電壓與汲極電流間的關係。結果，得到如第52(A)圖所示的結果。顯示良好的飽和特性與夾止特性，並顯示標準的汲極電流電壓特性，作為此結果的汲極電流電壓特性。又，第52(A)圖中，與箭頭交叉的線也依序顯示箭頭上側開始反向偏壓為-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V時的各測量結果。
又，有關此MISFET110，調查室溫下閘極電壓與汲極電流間的關係後，得到如第52(B)圖所示的結果。根據此結果，可以確認動作時與動作停止時的電流通斷比ION /IOFF 為101 ，可以確認實現良好的電晶體特性。
又，製造3-5族化合物半導體層7膜厚dInGaAs 約10nm、載體密度NA 1×1019 cm-3 的MISFET110，與上述相同，調查室溫下汲極電壓與汲極電流間的關係結果。如第53(A)圖所示，顯示良好的飽和特性與夾止特性，可以確認顯示標準的汲極電流電壓特性。又，第53(A)圖中，與箭頭交叉的線也依序顯示箭頭上側開始反向偏壓為-1V、-1.5V、-2V、-2.5V、-3V、-3.5V、-4V時的各測量結果。
又，有關此MISFET110，調查室溫下閘極電壓與汲極電流間的關係後，如第53(B)圖所示，可以確認動作時與動作停止時的電流通斷比ION /IOFF 為102 ，可以確認實現良好的電晶體特性。
於是，使用InGaAs作為3-5族化合物半導體層7，由與上述n通道MISFET相同的半導體基板75，源極‧汲極電極材料以外，使用同樣的製程，可以形成p通道MISFET。據此，在同一基板上可以同時形成n通道MISFET及p通道MISFET，還有連接這些n通道MISFET及p通道MISFET，可以形成互補型電路。
(5-6)半導體基板中的氧化膜
其次，製造半導體基板之際，以HfO2 形成的氧化膜，作為用於貼合的絕緣層，關於具有什麼程度的貼合強度，進行驗證。此時，使用ALD裝置(未圖示)，如第55圖所示，Si基板121、123對向的表面分別形成厚度2～3nm左右的氧化膜(HfO2 )，製作第1試料基板125a及第2試料基板125b。具體而言，以ALD裝置，在350℃，真空度10mbar以下的條件下，作為為原料的Bis(Methylcyclopentadienyl(甲基環戊二烯))methoxy methyl hafnium(甲氧甲基鉿)HF CMMM Hf(Me)(MeO)(MeCp)2在原料溫度85℃下，以供給量20～100 sccm供給1秒，接著氮氣清洗與真空排氣清洗1秒，供給H2 O 0.325秒，氮氣清洗與真空排氣清洗0.5秒(這些一連串為1循環)，進行30循環，HfO2 構成的氧化膜122、124分別在Si基板121、123上形成。
其次，以超音波洗淨機(EVG社EVG301)，洗淨氧化膜122、124表面後，在常溫下密合Si基板121的氧化膜122與Si基板123的氧化膜124，藉此貼合第1試料基板125a及第2試料基板125b，製作HfO2 構成的氧化膜122、124的貼合試料基板120。
於是，關於如此製作的試料基板120，使用紅外線攝影機觀察氧化膜122、124間後，得到如第55(A)圖所示的結果。根據此結果，試料基板120中，HfO2 構成的氧化膜122、124間不存在氣泡，可以確認互相密合接合。因此，例如，取代上述半導體基板20、30、75中Al2 O3 構成的氧化膜6、71、72，使用HfO2 構成的氧化膜也可以製作半導體基板。
又，另外地，如第54(B)圖所示，準備Si基板121、123兩個，Si基板121、123上分別形成HfO2 構成的氧化膜122、124後，在此HfO2 構成的氧化膜122、124上，再以ALD裝置形成Al2 O3 構成的氧化膜131、132，製作第1試料基板135a及第2試料基板135b。於是，第1試料基板135a中Al2 O3 構成的氧化膜131、及第2試料基板135b中Al2 O3 構成的氧化膜132之間互相密合而貼合，以紅外線攝影機觀察此貼合狀態。結果，得到如第55(B)圖所示的結果。根據此結果，試料基板130中，Al2 O3 構成的氧化膜131、132之間，不存在氣泡，可以確認互相密合接合。因此，即使堆疊HfO2 構成的氧化膜122、124，明白可以以Al2 O3 構成的氧化膜131、132接合第1試料基板135a與第2試料基板135b。
1．．．MISFET
2．．．Si基板
3．．．Al(鋁)閘極電極
4．．．閘極
7．．．3-5族化合物半導體層(半導體層)
6．．．氧化膜(絕緣體層)
9．．．源極
10．．．汲極
12．．．InP(磷化銦)基板
20．．．半導體基板
30．．．半導體基板
31．．．MISFET
32．．．S處理層
40．．．MISFET
41．．．摻雜層
42．．．源極電極
43．．．汲極電極
44．．．源極
45．．．汲極
46．．．S處理層
47．．．氧化膜(第2絕緣體層)
48．．．TaN(氮化鈦)層
49．．．Ti(鈦)層
50．．．Au層
51．．．閘極
55．．．氧化膜
56．．．光阻
58．．．源極‧汲極形成部
60．．．光阻
70．．．MISFET
71、72．．．氧化膜
75．．．半導體基板
80．．．MISFET
81．．．Al(鋁)電極
90．．．MISFET
91．．．閘極
92．．．源極
93．．．汲極
95．．．Ni層
97．．．SiO2 層
100．．．MISFET
110．．．p通道MISFET
102．．．源極
103．．．汲極
111．．．InP層
112‧‧‧InGaAs層
120‧‧‧試料基板
121、123‧‧‧Si基板
122、124‧‧‧氧化膜
131、132‧‧‧氧化膜
125a‧‧‧第1試料基板
125b‧‧‧第2試料基板
130‧‧‧試料基板
135a‧‧‧第1試料基板
135b‧‧‧第2試料基板
μ eff‧‧‧實效電子移動度
Eeff ‧‧‧實效電場
dInGaAs ‧‧‧3-5族半導體層的膜厚
ION /IOFF ‧‧‧電流通/斷比
LG ‧‧‧通道長
NA ‧‧‧載體密度
ND ‧‧‧載體密度
Ns ‧‧‧載體密度
S‧‧‧傾斜值
Tch ‧‧‧通道層膜厚
W‧‧‧通道層寬度
μeff ‧‧‧實效電子移動度
[第1圖]係顯示本發明中的MISFET(金屬絕緣半導體場效電晶體)剖面構造的概略圖；
[第2(A)~(D)圖]係提供說明MISFET的製造方法的概略圖；
[第3(A)、(B)圖]係以原子力顯微鏡觀察氧化膜表面時的照片；
[第4圖]係顯示3-5族化合物半導體層與氧化膜之間的界面的TEM(穿透式電子顯微鏡)像；
[第5(A)、(B)圖]係接合氧化膜與Si(矽)基板，進行切割(dicing)的強度測試時，顯示測試結果的照片；
[第6(A)、(B)圖]係顯示3-5族化合物半導體層表面的照片、以及顯示Si基板、氧化膜及3-5族化合物半導體層的各界面的TEM像；
[第7圖]係顯示MISFET的汲極電壓與汲極電流之間的關係圖；
[第8圖]係顯示MISFET的閘極電壓與汲極電流之間的關係圖；
[第9圖]顯示關於本發明的MISFET的實效電子移動度與實效電場的關係、Si nMOSFET的實效電子移動度與實效電場的關係、以及膜厚依存性的圖表；
[第10圖]顯示關於本發明的MISFET的實效電子移動度與實效電場的關係、Si nMOSFET的實效電子移動度與實效電場的關係、以及溫度依存性的圖表；
[第11圖]顯示室溫下本發明的MISFET的實效電子移動度與實效電場的關係、以及室溫下Si nMOSFET的實效電子移動度與實效電場的關係的圖表；
[第12圖]係顯示另一實施例的MISFET(金屬絕緣半導體場效電晶體)剖面構造(1)的概略圖；
[第13(A)~(E)圖]係提供說明另一實施例的MISFET的製造方法(1)的概略圖；
[第14圖]係顯示另一實施例的MISFET的實效電場與實效電子移動度的關係(1)圖；
[第15圖]係顯示另一實施例的MISFET的閘極電壓與汲極電流的關係圖；
[第16圖]係顯示前閘型MISFET的剖面構造的概略圖；
[第17(A)~(F)圖]係提供說明前閘型MISFET的製造方法(1)的概略圖；
[第18圖]係顯示前閘型MISFET的閘極電壓與電容器間的關係圖；
[第19圖]係顯示前閘型MISFET的汲極電壓與汲極電流間的關係圖；
[第20圖]係顯示前閘型MISFET的閘極電壓與汲極電流間的關係圖；
[第21圖]係顯示前閘型MISFET的的實效電場及實效電子移動度的關係圖；
[第22圖]係顯示另一實施例的MISFET(金屬絕緣半導體場效電晶體)剖面構造(2)的概略圖；
[第23(A)~(D)圖]係提供說明另一實施例的MISFET的製造方法(2)的概略圖；
[第24(A)~(C)圖]係提供說明MISFET的製造過程中的氧化膜間的脫水縮合的概略圖；
[第25圖]係另一實施例的氧化膜表面以原子力顯微鏡觀察時的照片；
[第26圖]係顯示對於貼合的氧化膜進行刀片測試後的紅外線影像；
[第27圖]係顯示另一實施例的3-5族化合物半導體層與氧化膜之間的界面(1)的TEM像；
[第28圖]係顯示另一實施例的3-5族化合物半導體層與氧化膜之間的界面(2)的TEM像；
[第29圖]顯示另一實施例的MISFET的實效電場與實效電子移動度之間的關係圖；
[第30圖]顯示另一實施例的MISFET的實效電子移動度與3-5族化合物半導體層膜厚的關係圖；
[第31圖]係顯示雙閘型MISFET的剖面構造概略圖；
[第32圖]係顯示雙閘型MISFET的閘極電壓與汲極電流間的關係(1)圖；
[第33圖]係顯示雙閘型MISFET的閘極電壓與汲極電流間的關係(2)圖；
[第34圖]係顯示第33圖所示圖表的一部分放大圖；
[第35圖]係顯示另一實施例的雙閘型MISFET的剖面構造概略圖；
[第36(A)~(C)圖]係提供說明雙閘型MISFET的製造方法(1)的概略圖；
[第37(A)~(C)圖]係提供說明雙閘型MISFET的製造方法(2)的概略圖；
[第38(A)、(B)圖]係顯示膜厚9nm的3-5族化合物半導體層與膜厚3.5nm的3-5族化合物半導體層的剖面結構的TEM像；
[第39(A)、(B)圖]係顯示雙閘型MISFET的汲極電壓與汲極電流間的關係圖；
[第40(A)、(B)圖](A)~(C)係顯示載體密度不同的MISFET的前閘動作時的閘極電壓與汲極電流的關係圖；
[第41圖]係顯示另一實施例的雙閘型MISFET的閘極電壓與汲極電流間的關係(1)圖；
[第42(A)、(B)圖]係顯示另一實施例的雙閘型MISFET的閘極電壓與汲極電流間的關係(2)圖；
[第43(A)、(B)圖]關於前閘動作、後閘動作及雙閘動作的傾斜值S及電流通/斷比ION /IOFF ，顯示對載體密度ND 的依存性圖；
[第44圖](A)、(B)係顯示另一實施例的雙閘型MISFET的實效電子移動度μeff 與實效電場Eeff 間的關係圖；
[第45圖]係顯示後閘動作中的實效電子移動度μeff 與3-5族半導體層的膜厚dInGaAs 間的關係圖；
[第46圖]係顯示根據3-5族化合物半導體層的膜厚dInGaAs 理論上算出的通道層膜厚Tch 與此3-5族化合物半導體層的膜厚dInGaAs 間的關係圖，以及3-5族化合物半導體層的膜厚dInGaAs 與載體面密度間的關係圖；
[第47圖]係顯示p通道後閘型MISFET的剖面構造概略圖；
[第48(A)、(B)圖]係圖示p通道後閘型MISFET中的汲極電壓與汲極電流間的關係(1)，以及閘極電壓與汲極電流間的關係(1)；
[第49(A)、(B)圖]係圖示p通道後閘型MISFET中的汲極電壓與汲極電流間的關係(2)，以及閘極電壓與汲極電流間的關係(2)；
[第50(A)、(B)圖]係圖示p通道後閘型MISFET中的汲極電壓與汲極電流間的關係(3)，以及閘極電壓與汲極電流間的關係(3)；
[第51圖]係顯示另一實施例的p通道MISFET的剖面構造概略圖；
[第52(A)、(B)圖]係圖示另一實施例的p通道MISFET中的汲極電壓與汲極電流間的關係(1)，以及閘極電壓與汲極電流間的關係(1)；
[第53(A)、(B)圖]係圖示另一實施例的p通道MISFET中的汲極電壓與汲極電流間的關係(2)，以及閘極電壓與汲極電流間的關係(2)；
[第54(A)、(B)圖]係顯示試料基板的剖面構造概略圖；以及
[第55(A)、(B)圖]係顯示HfO2 形成的氧化膜間互相貼合的試料基板、以及HfO2 與Al2 O3 形成的氧化膜互相貼合的試料基板的各貼合狀態的紅外線照片。
1．．．MISFET
2．．．Si基板
3．．．Al(鋁)閘極電極
4．．．閘極
7．．．3-5族化合物半導體層(半導體層)
6．．．氧化膜(絕緣體層)
9．．．源極
以及
10．．．汲極

Claims (17)

  1. 一種半導體基板，基板、絕緣體層與由InGaAs所形成的半導體層依此順序從上述基板側開始放置，上述基板與上述絕緣體層相接，且上述絕緣體層與上述半導體層相接，上述絕緣體層由非晶狀金屬氧化物或非晶狀金屬氮化物構成，上述半導體層，從與上述絕緣體層相接面對向的上述半導體層的另一面以結晶生長形成，藉由使用HCl的溶液或含有HCl的溶液的選擇蝕刻，選擇性地除去成為上述結晶生長的起點的半導體層形成基板，藉此使上述另一面成為平坦且鏡面。
  2. 如申請專利範圍第1項所述的半導體基板，其中，上述絕緣體層由Al2 O3 (三氧化二鋁)、AlN(氮化鋁)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)中至少一種所形成。
  3. 如申請專利範圍第1項所述的半導體基板，其中，上述絕緣體層與上述半導體層間的相接面中，上述半導體層以硫磺原子為終端。
  4. 一種場效電晶體，在申請專利範圍第1至3項中任一項所述的半導體基板的上述半導體層上，具有電氣連接的源極電極及汲極電極。
  5. 如申請專利範圍第4項所述的場效電晶體，其中，上述基板上具有閘極電極，且上述絕緣體層的一部分為閘 極絕緣層。
  6. 如申請專利範圍第4項所述的場效電晶體，其中，在上述半導體層與上述絕緣體層間相接面對向的上述半導體層的另一面中，具有第2絕緣體層介於其間的閘極電極，上述第2絕緣體層的一部分為閘極絕緣膜。
  7. 如申請專利範圍第4項所述的場效電晶體，具有：第1閘極電極，設置於上述基板中；以及第2閘極電極，在上述半導體層與上述絕緣體層間相接面對向的上述半導體層的另一面中，並設置第2絕緣體層介於其間；其中，上述絕緣體層及或上述第2絕緣體層的一部分為閘極絕緣膜。
  8. 如申請專利範圍第4項所述的場效電晶體，其中，上述半導體層的厚度係20nm(毫微米)以下。
  9. 一種積體電路，具有如申請專利範圍第4項所述的場效電晶體。
  10. 一種積體電路，具有如申請專利範圍第5至8項中任一項所述的場效電晶體。
  11. 一種半導體基板的製造方法，包括下列步驟：半導體層形成步驟，在由InGaAs所形成的半導體層形成基板上以磊晶結晶生長法形成；絕緣體層形成步驟，在上述半導體層上以原子層沉積法形成絕緣體層；接合步驟，在上述絕緣體層上接合基板；以及 除去步驟，藉由使用HCl的溶液或含有HCl的溶液的選擇蝕刻，選擇性地從上述半導體層除去上述半導體層形成基板。
  12. 如申請專利範圍第11項所述的半導體基板的製造方法，其中，上述接合步驟係以接合上述基板上預先形成的基板側絕緣體層以及上述半導體層上的上述絕緣體層，在上述絕緣體層上接合上述基板。
  13. 如申請專利範圍第11項所述的半導體基板的製造方法，其中，在上述半導體形成步驟與上述絕緣體層形成步驟之間，具有硫磺終端處理步驟，硫磺終端處理上述半導體層的表面。
  14. 如申請專利範圍第11項所述的半導體基板的製造方法，其中，在上述絕緣體層形成步驟與上述接合步驟之間，具有親水化處理步驟，親水化處理上述絕緣體層的表面。
  15. 如申請專利範圍第14項所述的半導體基板的製造方法，其中，上述親水化處理步驟中，上述親水化處理係光束照射。
  16. 如申請專利範圍第15項所述的半導體基板的製造方法，其中，上述接合步驟在室溫下進行。
  17. 如申請專利範圍第11至16項中任一項所述的半導體基板的製造方法，其中，上述絕緣體層由Al2 O3 (三氧化二鋁)、AlN(氮化鋁)、Ta2 O5 (五氧化二鉭)、ZrO2 (二氧化鋯)、HfO2 (二氧化鉿)、SiO2 (二氧化矽)、SiN(氮化矽)、 SiON(氮氧化矽)中至少一種所形成。
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