WO2011027577A1 - 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 - Google Patents

電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 Download PDF

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semiconductor crystal
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秦　雅彦
山田　永
福原　昇
高木　信一
充 竹中
正史 横山
哲二 安田
友二 ト部
典幸 宮田
太郎 板谷
石井　裕之
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住友化学株式会社
国立大学法人 東京大学
独立行政法人産業技術総合研究所
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Definitions

  • the present invention relates to a field effect transistor, a semiconductor substrate, a method for manufacturing a field effect transistor, and a method for manufacturing a semiconductor substrate.
  • a MISFET metal / insulator / semiconductor field effect transistor
  • a MISFET metal / insulator / semiconductor field effect transistor
  • a compound semiconductor for a channel layer is expected as a switching device suitable for high-frequency operation and high-power operation.
  • an energy level is formed at the interface between the semiconductor and the insulator, there is a problem in that carrier mobility is lowered.
  • Non-patent literature that treating the surface of a compound semiconductor with sulfide is effective in reducing the energy level (referred to as “interface level” in this specification) formed at the interface between a semiconductor and an insulator. 1.
  • Non-Patent Document 1 Arabasz, et al. Author, Vac. 80 volumes (2006), 888 pages
  • An object of the present invention is to provide a field effect transistor having high channel mobility while suppressing the influence of interface states.
  • a gate insulating layer, a first semiconductor crystal layer in contact with the gate insulating layer, and a second lattice matched or pseudo-lattice matched to the first semiconductor crystal layer A semiconductor crystal layer, and the gate insulating layer, the first semiconductor crystal layer, and the second semiconductor crystal layer are arranged in the order of the gate insulating layer, the first semiconductor crystal layer, and the second semiconductor crystal layer.
  • the crystal layer is In x1 Ga 1-x1 As y1 P 1-y1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1)
  • the second semiconductor crystal layer is In x2 Ga 1-x2 As y2 P 1-y2 ( A field effect transistor in which 0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2 ⁇ y1) and the electron affinity E a1 of the first semiconductor crystal layer is smaller than the electron affinity E a2 of the second semiconductor crystal layer is provided.
  • the second semiconductor crystal layer examples include In x2 Ga 1-x2 As y2 P 1-y2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2> y1).
  • the As atom concentration in the first semiconductor crystal layer is, for example, 1% or less.
  • the field effect transistor preferably further includes a third semiconductor crystal layer lattice-matched or pseudo-lattice-matched to the second semiconductor crystal layer.
  • the third semiconductor crystal layer is disposed between the first semiconductor crystal layer and the second semiconductor crystal layer, and the third semiconductor crystal layer is, for example, Al x3 In x4 Ga 1-x3-x4 As y3 P 1-y3.
  • the field effect transistor may further include a gate electrode in contact with the gate insulating layer, and the gate electrode, the gate insulating layer, and the first semiconductor crystal layer are arranged in the order of the gate electrode, the gate insulating layer, and the first semiconductor crystal layer.
  • the gate insulating layer and the first semiconductor crystal layer satisfy the relationship of the following formula 1.
  • Equation 1 ( ⁇ 1 ⁇ d 0 ) / ( ⁇ 0 ⁇ d 1 )> V / ⁇
  • d 0 and ⁇ 0 indicate the thickness and relative dielectric constant of the gate insulating layer in the region under the gate sandwiched between the gate electrode and the second semiconductor crystal layer
  • d 1 and ⁇ 1 indicate the first in the region under the gate.
  • the second semiconductor crystal layer contains an impurity exhibiting a P-type conductivity.
  • the second semiconductor crystal layer may be, for example, a crystal layer that is in contact with the first semiconductor crystal layer and includes an impurity exhibiting P-type conductivity.
  • the second semiconductor crystal layer includes, for example, a non-doped layer that is in contact with the first semiconductor layer and does not contain impurities, and a doped layer that is in contact with the non-doped layer and contains impurities exhibiting a P-type conductivity type. May be.
  • the doped layer may be composed of a plurality of layers having different concentrations of impurities exhibiting P-type conductivity.
  • the non-doped layer has a thickness of 20 nm or less as an example.
  • the field effect transistor preferably further includes a fourth semiconductor crystal layer having an electron affinity E a4 smaller than the electron affinity E a2 of the second semiconductor crystal layer, and the gate insulating layer, the second semiconductor crystal layer, and the fourth semiconductor crystal layer include ,
  • the gate insulating layer, the second semiconductor crystal layer, and the fourth semiconductor crystal layer are arranged in this order, and the fourth semiconductor crystal layer is preferably lattice-matched or pseudo-lattice-matched with the second semiconductor crystal layer.
  • the electron affinity E a4 of the layer is preferably smaller than the electron affinity E a2 of the second semiconductor crystal layer, and the fourth semiconductor crystal layer preferably contains an impurity exhibiting a P-type conductivity.
  • the field effect transistor may further include a gate electrode in contact with the gate insulating layer, a source electrode, and a drain electrode, and the gate electrode, the gate insulating layer, and the first semiconductor crystal layer include the gate electrode and the gate insulating layer.
  • the gate electrode, the source electrode, and the drain electrode are arranged in the second direction perpendicular to the first direction in the order of the source electrode, the gate electrode, and the drain electrode,
  • a first semiconductor crystal layer is formed in a lower gate region adjacent to the gate electrode in the first direction, and between the source electrode and the lower gate region or between the source electrode and the lower gate region adjacent to the source electrode in the first direction.
  • the first semiconductor crystal layer is not formed between the drain electrode and the region below the gate, or the drain adjacent to the drain electrode in the first direction. It is preferable that the first semiconductor crystal layer is not formed between the region and the gate region underneath.
  • the field effect transistor preferably further includes a base substrate that supports a stacked structure including a gate insulating layer, a first semiconductor crystal layer, and a second semiconductor crystal layer.
  • the base substrate is, for example, a substrate made of single crystal GaAs, a single crystal It is one substrate selected from the group consisting of a substrate made of crystalline InP, a substrate made of single crystal Si, and an SOI (silicon on insulator) substrate.
  • the field effect transistor preferably further includes a gate electrode in contact with the gate insulating layer, a source electrode, and a drain electrode, and the gate electrode, the gate insulating layer, the first semiconductor crystal layer, and the second semiconductor crystal layer include the gate electrode.
  • the gate insulating layer, the first semiconductor crystal layer, and the second semiconductor crystal layer are arranged in the first direction in this order, and the gate electrode, the source electrode, and the drain electrode are arranged in the first direction in the order of the source electrode, the gate electrode, and the drain electrode.
  • a first semiconductor crystal layer and a second semiconductor crystal layer are formed in a lower gate region adjacent to the gate electrode in the first direction and arranged in the second vertical direction, and the lower source region adjacent to the source electrode in the first direction And a second semiconductor crystal layer is formed in the lower drain region adjacent to the drain electrode in the first direction, and the lower source region and the lower gate region
  • the second semiconductor crystal layer between the second semiconductor crystal layer and the second semiconductor crystal layer between the lower drain region and the lower gate region are doped with impurity atoms that generate carriers, and the source electrode or the lower source region and the lower gate region
  • the first semiconductor crystal layer between them and the first semiconductor crystal layer between the drain electrode or the lower drain region and the lower gate region may not be doped with impurity atoms that generate carriers.
  • a first semiconductor includes a base substrate, a second semiconductor crystal layer in contact with the base substrate, and a first semiconductor crystal layer lattice-matched or pseudo-lattice-matched to the second semiconductor crystal layer.
  • the crystal layer is In x1 Ga 1-x1 As y1 P 1-y1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1)
  • the second semiconductor crystal layer is In x2 Ga 1-x2 As y2 P 1-y2 ( A semiconductor substrate in which 0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2 ⁇ y1) and the electron affinity E a1 of the first semiconductor crystal layer is smaller than the electron affinity E a2 of the second semiconductor crystal layer is provided.
  • the base substrate supports a stacked structure including the first semiconductor crystal layer and the second semiconductor crystal layer.
  • the second semiconductor crystal layer is, for example, In x2 Ga 1-x2 As y2 P 1-y2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2> y1).
  • the As atom concentration in the first semiconductor crystal layer is 1% or less.
  • the semiconductor substrate preferably further includes a third semiconductor crystal layer lattice-matched or pseudo-lattice-matched with the second semiconductor crystal layer, and the third semiconductor crystal layer is between the first semiconductor crystal layer and the second semiconductor crystal layer.
  • the electron affinity E a3 of the third semiconductor crystal layer is preferably smaller than the electron affinity E a2 of the second semiconductor crystal layer.
  • the semiconductor substrate preferably contains an impurity exhibiting P-type conductivity in at least a part of the second semiconductor crystal layer.
  • the second semiconductor crystal layer may be, for example, a crystal layer that is in contact with the first semiconductor crystal layer and includes an impurity exhibiting P-type conductivity.
  • the second semiconductor crystal layer includes, for example, a non-doped layer that is in contact with the first semiconductor layer and does not contain impurities, and a doped layer that is in contact with the non-doped layer and contains impurities exhibiting a P-type conductivity type. May be.
  • the doped layer may be composed of a plurality of layers having different concentrations of impurities exhibiting P-type conductivity.
  • the non-doped layer has a thickness of 20 nm or less as an example.
  • the semiconductor substrate preferably further includes a fourth semiconductor crystal layer having an electron affinity E a4 smaller than the electron affinity E a2 of the second semiconductor crystal layer.
  • the first semiconductor crystal layer, the second semiconductor crystal layer, and the fourth semiconductor crystal layer Are arranged in the order of the first semiconductor crystal layer, the second semiconductor crystal layer, and the fourth semiconductor crystal layer, and the fourth semiconductor crystal layer is preferably lattice-matched or pseudo-lattice-matched with the second semiconductor crystal layer,
  • the electron affinity E a4 of the fourth semiconductor crystal layer is preferably smaller than the electron affinity E a2 of the second semiconductor crystal layer, and the fourth semiconductor crystal layer preferably contains an impurity exhibiting a P-type conductivity.
  • Examples of the base substrate in the semiconductor substrate include a single substrate selected from the group consisting of a substrate made of single crystal GaAs, a substrate made of single crystal InP, a substrate made of single crystal Si, and an SOI (silicon on insulator) substrate.
  • the method includes a step of epitaxially growing the second semiconductor crystal layer on the base substrate, and a step of epitaxially growing the first semiconductor crystal layer on the second semiconductor crystal layer.
  • the second semiconductor crystal layer is grown as In x2 Ga 1-x2 As y2 P 1-y2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1), and the first semiconductor crystal layer is grown.
  • the first semiconductor crystal layer is In x1 Ga 1-x1 As y1 P 1-y1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, y1 ⁇ y2) and lattice-matched to the second semiconductor crystal layer or pseudo aligned grown, the first semiconductor crystal layer electron affinity E a1 of the first semiconductor crystal layer is smaller than the electron affinity E a2 of the second semiconductor crystal layer and the To provide a method of manufacturing a semiconductor substrate for growing a semiconductor crystal layer.
  • the electric field includes a step of forming an insulating layer in contact with the first semiconductor crystal layer in the semiconductor substrate and a step of forming a conductive layer in contact with the insulating layer and serving as the gate electrode of the field effect transistor.
  • An effect transistor manufacturing method is provided.
  • the insulating layer is preferably formed by ALD or MOCVD in an atmosphere containing a reducing material.
  • a method of manufacturing a field effect transistor includes a step of forming a mask covering a region where a gate electrode is formed on a first semiconductor crystal layer before the step of forming an insulating layer, and a region other than the region covered with the mask.
  • the first semiconductor crystal layer is removed by etching using a mask as a shielding film, and ion implantation using the mask as a shielding film is performed in the region of the second semiconductor crystal layer where the first semiconductor crystal layer is removed. And doping with impurity atoms.
  • the first semiconductor crystal layer includes a first semiconductor crystal layer and a second semiconductor crystal layer lattice-matched or pseudo-lattice-matched to the first semiconductor crystal layer, and the first semiconductor crystal layer is In x1 Ga 1. -X1 As y1 P 1-y1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1), and the second semiconductor crystal layer is In x2 Ga 1-x2 As y2 P 1-y2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2 ⁇ y1), and the first semiconductor crystal layer has an electron affinity E a1 smaller than the electron affinity E a2 of the second semiconductor crystal layer, and forms an insulating layer in contact with the first semiconductor crystal layer in the semiconductor substrate
  • a method of manufacturing a field effect transistor comprising: forming a conductive layer that is in contact with an insulating layer and serving as a gate electrode of the field effect transistor.
  • the insulating layer is formed by, for example, an ALD
  • An example of a cross section of a field effect transistor 100 is shown.
  • the cross-sectional example in the middle of manufacture in the manufacture example of the field effect transistor 100 is shown.
  • the cross-sectional example in the middle of manufacture in the manufacture example of the field effect transistor 100 is shown.
  • the cross-sectional example in the middle of manufacture in the manufacture example of the field effect transistor 100 is shown.
  • a cross-sectional example of a field effect transistor 200 is shown.
  • An example of a cross section of a field effect transistor 300 is shown.
  • An example of a cross section of a field effect transistor 400 is shown.
  • a cross-sectional view of a field effect transistor 500 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 500 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 500 is shown.
  • Sectional drawing in the middle of manufacture of the field effect transistor 500 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 500 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 500 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 500 is shown. It is the graph which showed the experimental data of the channel mobility with respect to the surface electron concentration of the field effect transistor 500 compared with the field effect transistor of the comparative example.
  • a cross-sectional view of a field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown.
  • Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. Sectional drawing in the middle of manufacture of the field effect transistor 600 is shown. The photograph which observed the cross section in the gate electrode edge part of the field effect transistor 600 by the electron microscope is shown. The photograph which observed the cross section in the gate electrode center part of the field effect transistor 600 with the electron microscope is shown. The drain voltage versus drain current characteristic (Vd-Id characteristic) of the field effect transistor 600 is shown. The gate voltage vs. drain current characteristic (Vg-Id characteristic) of the field effect transistor 600 is shown together with the mutual conductance. 5 is a graph showing experimental data of channel mobility versus surface electron concentration of a field effect transistor 600.
  • FIG. 1 shows a cross-sectional example of a field effect transistor 100 according to an embodiment of the present invention.
  • the field effect transistor 100 includes a base substrate 102, a second semiconductor crystal layer 104, a first semiconductor crystal layer 106, a second N-type region 108, a first N-type region 110, a gate insulating layer 112, a source electrode 114, a drain electrode 116, and a gate.
  • An electrode 118 is provided.
  • the base substrate 102 supports the stacked structure including the gate insulating layer 112, the first semiconductor crystal layer 106, and the second semiconductor crystal layer 104.
  • the base substrate 102 is, for example, a substrate made of single crystal GaAs, a substrate made of single crystal InP, a substrate made of single crystal Si, and an SOI (silicon on insulator) substrate.
  • the cost of the field effect transistor 100 can be reduced by using a low-cost silicon wafer.
  • the base substrate 102 made of single crystal Si can efficiently discharge the heat generated by the field effect transistor 100.
  • An SOI substrate has good thermal conductivity and a small stray capacitance. Therefore, in the case where an SOI substrate is used as the base substrate 102, the heat generated by the field effect transistor 100 can be efficiently discharged, and the stray capacitance of the field effect transistor 100 can be reduced, thereby reducing the field effect transistor 100. It is also possible to increase the operation speed.
  • the second semiconductor crystal layer 104 is lattice-matched or pseudo-lattice-matched to the first semiconductor crystal layer 106, and the first semiconductor crystal layer 106 is in contact with the gate insulating layer 112.
  • the second semiconductor crystal layer 104 is, for example, In x2 Ga 1-x2 As y2 P 1-y2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2 ⁇ y1).
  • the first semiconductor crystal layer 106 is, for example, In x1 Ga 1-x1 As y1 P 1-y1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1).
  • the electron affinity E a1 of the first semiconductor crystal layer 106 is smaller than the electron affinity E a2 of the second semiconductor crystal layer 104.
  • the second semiconductor crystal layer 104 is, for example, InGaAs.
  • the second semiconductor crystal layer 104 is InGaAs, for example.
  • the second semiconductor crystal layer 104 is, for example, InP.
  • a hetero interface is formed at the joint surface between the second semiconductor crystal layer 104 and the first semiconductor crystal layer 106, and an electron cloud is formed in the vicinity of the hetero interface.
  • the electron cloud functions as a channel of the field effect transistor 100.
  • Many carrier trap centers resulting from crystal defects are formed at the interface between the gate insulating layer 112 and the first semiconductor crystal layer 106.
  • the electron cloud is formed away from the interface between the gate insulating layer 112 and the first semiconductor crystal layer 106 by a distance corresponding to the thickness of the first semiconductor crystal layer 106.
  • the second semiconductor crystal layer 104 is preferably In x2 Ga 1-x2 As y2 P 1-y2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2> y1). That is, the first semiconductor crystal layer 106 preferably has a smaller ratio of As to P than the second semiconductor crystal layer 104.
  • the oxide of As functions as a trap center for electrons as carriers.
  • the trap center is reduced. As a result, since the ratio of the scattered carriers is reduced, the carrier mobility can be increased.
  • the As atom concentration in the first semiconductor crystal layer 106 is below the measurement limit in the measurement using X-ray photoelectron spectroscopy (X-ray Photoelectron Spectroscopy). It is preferable to reduce the ratio of As to the level.
  • the detection limit of atoms is about 1%.
  • the As ratio in the first semiconductor crystal layer 106 is preferably 1% or less.
  • the second semiconductor crystal layer 104 preferably contains an impurity exhibiting P-type conductivity at least partially. If at least a part of the second semiconductor crystal layer 104 contains an impurity exhibiting a P-type conductivity, a part of the electrons is captured by the acceptor, and thus negative space charge in the second semiconductor crystal layer 104 is generated. To increase. As a result, the potential of the second semiconductor crystal layer 104 increases, and an electron cloud formed near the interface between the second semiconductor crystal layer 104 and the first semiconductor crystal layer 106 spreads inside the second semiconductor crystal layer 104. Therefore, the density of the electron cloud at the interface can be increased, and the controllability of channel electrons by the gate electrode can be improved.
  • the second semiconductor crystal layer 104 is in contact with the first semiconductor crystal layer 106 and includes an undoped layer that does not include an impurity exhibiting P-type conductivity, and an impurity that is in contact with the non-doped layer and exhibits P-type conductivity.
  • a doped layer including The doped layer may be composed of a plurality of layers having different concentrations of impurities exhibiting P-type conductivity.
  • the non-doped layer is a layer formed in a region within a predetermined distance from the interface between the second semiconductor crystal layer 104 and the first semiconductor crystal layer 106.
  • the second semiconductor crystal layer 104 includes the non-doped layer and the doped layer described above, carriers are not diffused by the impurity having the P-type conductivity in the vicinity of the interface, so that a decrease in mobility can be prevented.
  • the thickness of the non-doped layer is, for example, 20 nm or less, preferably 10 nm or less.
  • the field effect transistor 100 includes a fourth semiconductor crystal layer having an electron affinity that is equal to the electron affinity of the first semiconductor crystal layer 106 between the second semiconductor crystal layer 104 and the base substrate 102. Also good. Since the field effect transistor 100 includes the fourth semiconductor crystal layer, the spread of the electron cloud near the interface between the second semiconductor crystal layer 104 and the first semiconductor crystal layer 106 to the base substrate side can be suppressed. The density of the electron cloud can be increased and the controllability of channel electrons by the gate electrode can be improved.
  • the second N-type region 108 is an N-type region formed in the second semiconductor crystal layer 104.
  • the first N-type region 110 is an N-type region formed in the first semiconductor crystal layer 106.
  • As a method for forming the N-type region there is a method in which N-type impurities such as Si atoms are ion-implanted and then activated by annealing.
  • the N-type region is formed under each of the source electrode 114 and the drain electrode 116.
  • the second N-type region 108 and the first N-type region 110 under the source electrode 114 function as the source of the field effect transistor.
  • the second N-type region 108 and the first N-type region 110 under the drain electrode 116 function as the drain of the field effect transistor.
  • the gate insulating layer 112 galvanically separates the first semiconductor crystal layer 106 and the gate electrode 118.
  • the gate insulating layer 112 is, for example, an aluminum oxide (Al 2 O 3 ) layer.
  • Al 2 O 3 aluminum oxide
  • ALD Atomic layer deposition
  • the source electrode 114 and the drain electrode 116 are formed on and in contact with the first N-type region 110.
  • the gate electrode 118 is formed in contact with the gate insulating layer 112.
  • the source electrode 114, the drain electrode 116, and the gate electrode 118 are, for example, a metal laminated film of Ti and Au.
  • the gate electrode 118, the gate insulating layer 112, the first semiconductor crystal layer 106, and the second semiconductor crystal layer 104 are arranged in the order of the gate electrode 118, the gate insulating layer 112, the first semiconductor crystal layer 106, and the second semiconductor crystal layer 104. ing. It is preferable that the gate insulating layer 112 and the first semiconductor crystal layer 106 have characteristics that satisfy the relationship of Equation 1.
  • Equation 1 ( ⁇ 1 ⁇ d 0 ) / ( ⁇ 0 ⁇ d 1 )> V / ⁇
  • d 0 and ⁇ 0 indicate the thickness and relative dielectric constant of the gate insulating layer 112 in the region under the gate sandwiched between the gate electrode 118 and the first semiconductor crystal layer 106
  • d 1 and ⁇ 1 indicate the region under the gate.
  • V represents a voltage applied to the gate electrode 118 that is equal to or higher than the threshold voltage of the field-effect transistor 100
  • ⁇ E a2 ⁇ E a1 .
  • Equation 1 When V is equal to or higher than the threshold voltage of the field-effect transistor 100 and carriers move between the source electrode 114 and the drain electrode 116 of the field-effect transistor 100, the relationship of Equation 1 is satisfied, whereby the first semiconductor High mobility channel electrons can be induced in the second semiconductor crystal layer 104 in contact with the crystal layer 106.
  • the relationship of Equation 1 can be derived as follows.
  • Equation 5 Q 1 > Q 0 (Formula 5)
  • Equation 2 and Equation 4 Equation 5
  • Equation 6 By rearranging Equation 6, ( ⁇ 1 ⁇ d 0 ) / ( ⁇ 0 ⁇ d 1 )> V / ⁇ shown in Equation 1 is obtained. That is, when the relationship of Formula 1 is satisfied, high mobility channel electrons can be induced in the second semiconductor crystal layer 104 in contact with the first semiconductor crystal layer 106.
  • the second semiconductor crystal layer 104 and the first semiconductor are formed.
  • the interface with the crystal layer 106 is separated from the interface between the gate insulating layer 112 and the second semiconductor crystal layer 104 by a distance corresponding to the thickness of the first semiconductor crystal layer 106. Therefore, even if a trap center exists at the interface between the gate insulating layer 112 and the first semiconductor crystal layer 106, the probability that carriers are scattered is reduced, so that carrier mobility can be increased.
  • the short channel effect can be suppressed by increasing the carrier density by making the second semiconductor crystal layer 104 P-type and improving the controllability of the channel electrons by the gate electrode.
  • FIG. 2 to 4 show cross-sectional examples in the course of manufacturing in an example of a method for manufacturing the field effect transistor 100.
  • FIG. 2 the second semiconductor crystal layer 104 and the first semiconductor crystal layer 106 are sequentially stacked on the base substrate 102.
  • a method for forming the second semiconductor crystal layer 104 and the first semiconductor crystal layer 106 is, for example, an epitaxial growth using an MOCVD (Metal Organic Chemical Deposition) method or an MBE (Molecular Beam Epitaxy) method.
  • MOCVD Metal Organic Chemical Deposition
  • MBE Molecular Beam Epitaxy
  • a second N-type region 108 is formed in the second semiconductor crystal layer 104, a first N-type region 110 is formed in the first semiconductor crystal layer 106, and a gate insulating layer 112 is further formed.
  • the method for forming the second N-type region 108 and the first N-type region 110 is an ion implantation method in which N-type impurity atoms are implanted in an ion state.
  • the N-type impurity atom is, for example, a Si atom.
  • a sacrificial layer (not shown) is preferably formed on the first N-type region 110. It is preferable to anneal after ion implantation.
  • the gate insulating layer 112 is formed after the sacrificial layer is removed.
  • An example of a method for forming the gate insulating layer 112 is an ALD method.
  • the gate insulating layer 112 is preferably formed by an ALD method or an MOCVD method in an atmosphere containing a reducing material.
  • the reducing material is, for example, hydrogen (H 2 ) or trimethylaluminum (Al (CH 3 ) 3 ).
  • the gate insulating layer 112 on the first N-type region 110 is removed by etching, and a source electrode 114 and a drain electrode 116 are formed.
  • a source electrode 114 and a drain electrode 116 are formed of a Ti and Au metal laminated film, for example, a patterning method combining a thin film formation by a vapor deposition method or a sputtering method and a lift-off method is used.
  • a gate electrode 118 is formed on the gate insulating layer 112.
  • the gate electrode 118 is formed of a Ti and Au metal laminated film, it may be formed by the same method as the source electrode 114 and the drain electrode 116.
  • the base substrate 102 can be reused.
  • a stacked layer structure in which a separation layer is provided between the base substrate 102 and the second semiconductor crystal layer 104 and the gate insulating layer 112, the first semiconductor crystal layer 106, and the second semiconductor crystal layer 104 are provided over the separation layer. Form the body. By removing the release layer by etching or the like, the stacked structure is peeled from the base substrate 102 with the release layer as a boundary.
  • An electronic element may be manufactured using the peeled laminated structure, and the peeled base substrate 102 may be reused as a base substrate for a new laminated structure.
  • the peeled laminated structure can be bonded to a substrate made of single crystal Si, an SOI (silicon on insulator) substrate, a glass substrate, a ceramic substrate, a plastic substrate, or the like. Electronic elements are formed in the laminated structure bonded to these substrates.
  • the configuration of the semiconductor substrate can also be grasped. That is, the first semiconductor crystal layer includes a base substrate 102, a second semiconductor crystal layer 104 in contact with the base substrate 102, and a first semiconductor crystal layer 106 lattice-matched or pseudo-lattice-matched to the second semiconductor crystal layer 104.
  • the second semiconductor crystal layer 104 is In x1 Ga 1-x1 As y1 P 1-y1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1)
  • the second semiconductor crystal layer 104 is In x2 Ga 1-x2 As y2 P 1-y2 ( 0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, y2 ⁇ y1)
  • a semiconductor substrate in which the electron affinity E a1 of the first semiconductor crystal layer 106 is smaller than the electron affinity E a2 of the second semiconductor crystal layer 104 is disclosed .
  • a method for manufacturing a semiconductor substrate is also disclosed.
  • FIG. 5 shows a cross-sectional example of a field effect transistor 200 according to an embodiment of the present invention.
  • the field effect transistor 200 has the same configuration as the field effect transistor 100 except that the third semiconductor crystal layer 202 is provided. Therefore, different configurations will be described below.
  • the third semiconductor crystal layer 202 is disposed between the first semiconductor crystal layer 106 and the second semiconductor crystal layer 104.
  • the third semiconductor crystal layer 202 is lattice-matched or pseudo-lattice-matched to the second semiconductor crystal layer 104.
  • the third semiconductor crystal layer 202 is, for example, Al x3 In x4 Ga 1-x3-x4 As y3 P 1-y3 (0 ⁇ x3 ⁇ 1, 0 ⁇ x4 ⁇ 1, 0 ⁇ x3 + x4 ⁇ 1, 0 ⁇ y3 ⁇ 1) It is.
  • the electron affinity E a3 of the third semiconductor crystal layer 202 is smaller than the electron affinity E a2 of the second semiconductor crystal layer 104.
  • the third semiconductor crystal layer 202 is AlInAs and the second semiconductor crystal layer 104 is InGaAs.
  • the third semiconductor crystal layer 202 is AlGaAs and the second semiconductor crystal layer 104 is InGaAs.
  • the first semiconductor crystal layer 106 is InGaP, for example, the third semiconductor crystal layer 202 is AlGaAsP and the second semiconductor crystal layer 104 is InP.
  • a third N-type region 204 that is an N-type layer of the third semiconductor crystal layer 202 is formed between the first semiconductor crystal layer 106 and the second N-type region 108.
  • the field-effect transistor 200 includes the third semiconductor crystal layer 202, disorder of the crystal structure can be suppressed.
  • the field effect transistor 200 includes the third semiconductor crystal layer 202 containing aluminum (Al), it is considered that disorder of the crystal structure is suppressed by suppressing the abnormal diffusion of Al. .
  • the carrier mobility of the field effect transistor 200 can be increased.
  • the configuration of the field effect transistor 200 can also be grasped as the configuration of the semiconductor substrate.
  • FIG. 6 shows a cross-sectional example of a field effect transistor 300 according to an embodiment of the present invention.
  • the field effect transistor 300 has a configuration similar to that of the field effect transistor 200 except that the fourth semiconductor crystal layer 302 is provided. Therefore, different configurations will be described below.
  • the fourth semiconductor crystal layer 302 has P-type conductivity, and the gate insulating layer 112, the second semiconductor crystal layer 104, and the fourth semiconductor crystal layer 302 are formed of the gate insulating layer 112, the second semiconductor crystal layer 104, the second semiconductor crystal layer 104, and the second semiconductor crystal layer 104.
  • the four semiconductor crystal layers 302 are arranged in this order.
  • the fourth semiconductor crystal layer 302 is lattice-matched or pseudo-lattice-matched with the second semiconductor crystal layer 104.
  • the electron affinity E a4 of the fourth semiconductor crystal layer 302 is smaller than the electron affinity E a2 of the second semiconductor crystal layer.
  • the fourth semiconductor crystal layer 302 By having the fourth semiconductor crystal layer 302, the same effect as when the second semiconductor crystal layer 104 is made P-type may be obtained. That is, the fourth semiconductor crystal layer 302 suppresses the electron cloud formed near the interface between the third semiconductor crystal layer 202 and the first semiconductor crystal layer 106 from spreading inside the second semiconductor crystal layer 104. As a result, the density of the electron cloud at the interface is further increased, and the controllability of channel electrons by the gate electrode is enhanced.
  • the configuration of the field effect transistor 300 can also be grasped as the configuration of the semiconductor substrate.
  • FIG. 7 shows a cross-sectional example of a field effect transistor 400 according to an embodiment of the present invention.
  • the field effect transistor 400 has a configuration similar to that of the field effect transistor 300 except that the field effect transistor 400 includes a recess 402. Therefore, different configurations will be described below.
  • the direction in which the gate electrode 118, the gate insulating layer 112, and the first semiconductor crystal layer 106 are arranged in this order is the first direction
  • the direction in which the source electrode 114, the gate electrode 118, and the drain electrode 116 are arranged in this order is the first direction.
  • Two directions are assumed.
  • the first direction and the second direction are substantially perpendicular to each other.
  • a first semiconductor crystal layer 106 is formed in a region under the gate that is adjacent to the gate electrode 118 in the first direction. The formation of the first semiconductor crystal layer 106 may provide an effect of increasing carrier mobility.
  • the first semiconductor crystal layer 106 and the third semiconductor crystal layer 202 are not formed between the lower gate region and the source electrode 114, and the first semiconductor crystal layer is not formed between the lower gate region and the drain electrode 116.
  • the layer 106 and the third semiconductor crystal layer 202 are not formed. That is, a recess 402 in which the first semiconductor crystal layer 106 and the third semiconductor crystal layer 202 are not formed is formed between the lower gate region and the source electrode 114 and between the lower gate region and the drain electrode 116. Is formed.
  • the presence of the recess 402 suppresses carrier injection to the interface between the gate insulating layer 112 and the first semiconductor crystal layer 106 or the interface between the first semiconductor crystal layer 106 and the third semiconductor crystal layer 202, Implanted in the vicinity of the interface between the third semiconductor crystal layer 202 and the second semiconductor crystal layer 104. As a result, the on-characteristics of the field effect transistor 400 are improved.
  • the first semiconductor crystal layer 106 and the third semiconductor crystal layer 202 may be formed in the lower source region adjacent to the source electrode 114 in the first direction, and the lower drain region adjacent to the drain electrode 116 in the first direction.
  • the first semiconductor crystal layer 106 and the third semiconductor crystal layer 202 may be formed. In this case, a recess portion in which the first semiconductor crystal layer 106 and the third semiconductor crystal layer 202 are not formed is formed between the lower gate region and the lower source region, and between the lower gate region and the lower drain region. Is done.
  • FIG. 8 shows a sectional view of a field effect transistor 500 which is an embodiment of the present invention.
  • 9 to 14 are cross-sectional views in the process of manufacturing the field effect transistor 500.
  • FIG. 8 shows a sectional view of a field effect transistor 500 which is an embodiment of the present invention.
  • 9 to 14 are cross-sectional views in the process of manufacturing the field effect transistor 500.
  • FIG. 8 shows a sectional view of a field effect transistor 500 which is an embodiment of the present invention.
  • 9 to 14 are cross-sectional views in the process of manufacturing the field effect transistor 500.
  • a P-type InP substrate 502 was prepared, and a P-type InGaAs layer 504 and an I-type InP layer 506 were epitaxially grown on the (001) plane of the InP substrate 502.
  • the composition of the InGaAs layer 504 was In 0.53 Ga 0.47 As, and the concentration of the P-type impurity was 3 ⁇ 10 16 cm ⁇ 3 .
  • a sacrificial protective layer 508 for suppressing the escape of VB group atoms was formed on the InP layer 506.
  • Al 2 O 3 having a thickness of 6 nm was formed.
  • a mask 510 was formed, and Si atoms were ion-implanted.
  • the ion implantation energy was 30 keV, and the implantation amount was 2 ⁇ 10 14 cm ⁇ 2 .
  • the implanted Si was activated using an RTA (Rapid thermal annealing) method.
  • RTA Rapid thermal annealing
  • an N-type layer 512 of the InGaAs layer 504 and an N-type layer 514 of the InP layer 506 were formed.
  • the RTA conditions were 600 ° C. and 10 seconds.
  • the sacrificial protective layer 508 was peeled off and the surface was cleaned.
  • etching with buffered hydrofluoric acid (BHF) etching with dilute hydrofluoric acid (DHF) and ammonium hydroxide (NH 4 OH) were performed.
  • an Al 2 O 3 layer 516 and a TaN layer 518 were formed.
  • the Al 2 O 3 layer 516 was formed with a thickness of 13 nm by the ALD method.
  • the TaN layer 518 was formed with a thickness of 30 nm by ion beam sputtering.
  • source and drain contact holes were formed, and a source electrode 520 and a drain electrode 522 were formed in the contact holes.
  • the contact hole was formed by dry etching the TaN layer 518 by reactive ion etching using SF 6 as an etching gas, and then etching the Al 2 O 3 layer 516 by wet etching using BHF as an etchant.
  • a laminated film of Ti and Au was formed by an evaporation method, and a source electrode 520 and a drain electrode 522 were formed by a lift-off method that peels off the mask.
  • a laminated film of Ti and Au is formed by a vapor deposition method
  • a gate electrode 524 is formed by a lift-off method for peeling the mask
  • a TaN layer 518 is formed by reactive ion etching using SF 6 as an etching gas. Dry etching was performed to form the gate electrode 524 and separate the electrodes.
  • a field effect transistor 500 shown in FIG. 8 was manufactured.
  • the thickness of the InGaAs layer was the same as the thickness of the InGaAs layer 504 plus the thickness of the InP layer 506.
  • FIG. 15 is a graph showing experimental data of channel mobility versus surface electron concentration of the field effect transistor 500 in comparison with the field effect transistor of the comparative example.
  • the field effect transistor 500 is the data indicated by the circles referred to as “InP (4 nm) / InGaAs”, and it can be seen that the channel mobility is higher than the comparative example indicated by the squares referred to as “InGaAs”. . That is, it was shown that the channel mobility of the field effect transistor 500 is increased by including the InP layer 506 corresponding to the first semiconductor crystal layer 106.
  • FIG. 16 shows a cross-sectional view of a field effect transistor 600 according to another embodiment of the present invention.
  • the field effect transistor 600 does not have the N-type layer 514 of the InP layer 506 in the field effect transistor 500.
  • FIG. 17 to 24 are cross-sectional views of the field-effect transistor 600 in the process of manufacturing.
  • a P-type InGaAs layer 504 and an I-type InP layer 506 are epitaxially grown on a P-type InP substrate 502, and a sacrificial protective layer 508 is formed on the InP layer 506.
  • the composition, impurity concentration, thickness, and the like of each layer are the same as those in Example 1.
  • a mask 510 was formed on the sacrificial protective layer 508.
  • the mask 510 is a photoresist film and is formed so as to cover a region where the gate electrode 524 is formed.
  • the sacrificial protective layer 508 and the InP layer 506 were removed by etching using the mask 510 as a shielding film. Subsequently, as shown in FIG. 19, using the mask 510 as it is as a shielding film, Si atoms were ion-implanted into the InGaAs layer 504 in the region where the sacrificial protective layer 508 and the InP layer 506 were removed.
  • the implantation energy and implantation amount for ion implantation were set to 30 keV and 2 ⁇ 10 14 cm ⁇ 2 as in Example 1.
  • the mask 510 was removed by ashing.
  • Oxide 602 was formed by this ashing.
  • a sacrificial protective layer 604 similar to the sacrificial protective layer 508 was formed as shown in FIG.
  • the implanted Si was activated using the RTA method.
  • an N-type layer 512 was formed on the InGaAs layer 504.
  • the RTA conditions were set to 600 ° C. and 10 seconds as in Example 1.
  • the sacrificial protective layer 508 and the sacrificial protective layer 604 are peeled in the same manner as in Example 1, the surface is cleaned, and as shown in FIG. 23, the Al 2 O 3 layer 516 and the TaN layer 518 are removed. This was formed in the same manner as in Example 1. Subsequently, as shown in FIG. 24, source and drain contact holes were formed, and a source electrode 520 and a drain electrode 522 were formed in the contact holes in the same manner as in Example 1.
  • a gate electrode 524 is formed by a lift-off method for peeling off the mask, and reactivity using SF 6 as an etching gas.
  • the TaN layer 518 was dry-etched by ion etching to form the gate electrode 524 and separate the electrodes.
  • a field effect transistor 600 shown in FIG. 16 was manufactured.
  • the field-effect transistor 600 of Example 2 goes through the manufacturing process as described above, the N-type layer 514 of the InP layer 506 is not formed.
  • the source-drain voltage is applied to both the N-type layer 512 of the InGaAs layer 504 and the N-type layer 514 of the InP layer 506.
  • a source-drain voltage is applied only to the N-type layer 512 of the InGaAs layer 504.
  • Both the field effect transistor 500 of Example 1 and the field effect transistor 600 of Example 2 were designed with the expectation that a two-dimensional electron gas would be formed at the interface between the InGaAs layer 504 and the InP layer 506. There is a possibility that a two-dimensional electron gas is also formed at the interface between the Al 2 O 3 layer 516 that is an insulating layer and the InP layer 506.
  • the field effect transistor 600 of the second embodiment since the N-type layer is not formed in the InP layer 506, even if a two-dimensional electron gas is also formed at the interface between the Al 2 O 3 layer 516 and the InP layer 506, The rate at which this functions as a channel is low.
  • the performance of the field effect transistor 600 can be improved by causing the two-dimensional electron gas formed at the interface (the interface between the InGaAs layer 504 and the InP layer 506) that is less affected by carrier traps to function as a dominant channel. .
  • FIG. 25 shows a photograph obtained by observing a cross section of the end portion of the gate electrode of the field effect transistor 600 with an electron microscope.
  • FIG. 26 shows a photograph obtained by observing a cross section of the central portion of the gate electrode of the field effect transistor 600 with an electron microscope. It was confirmed that the InP layer 506 was removed at the end of the gate electrode.
  • FIG. 27 shows drain voltage versus drain current characteristics (Vd-Id characteristics) of the field effect transistor 600. This is a result when the channel length of the field effect transistor 600 is 1 ⁇ m.
  • FIG. 27 shows a case where the gate voltage is changed from 0V to + 1.6V in increments of 0.2V. From the Vd-Id characteristics, it was found that the controllability of the drain current by the gate voltage is good.
  • FIG. 28 shows the gate voltage versus drain current characteristic (Vg-Id characteristic) of the field effect transistor 600 together with the mutual conductance. This is a case where the channel length of the field effect transistor 600 is 6 ⁇ m.
  • the drain voltage was 50 mV. It was found that the switching characteristics of the drain current depending on the gate voltage are good.
  • the peak value of mutual conductance was about 13 mS / mm.
  • FIG. 29 is a graph showing experimental data of channel mobility versus surface electron concentration of the field effect transistor 600.
  • the channel mobility showed a high value of about 5600 (cm 2 / Vs) at the peak value.

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Abstract

　ゲート絶縁層と、前記ゲート絶縁層に接する第１半導体結晶層と、第１半導体結晶層に格子整合または擬格子整合する第２半導体結晶層とを有し、前記ゲート絶縁層、前記第１半導体結晶層および前記第２半導体結晶層が、ゲート絶縁層、第１半導体結晶層、第２半導体結晶層の順に配置されており、前記第１半導体結晶層がＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、前記第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、前記第１半導体結晶層の電子親和力Ｅａ１が前記第２半導体結晶層の電子親和力Ｅａ２より小さい電界効果トランジスタを提供する。

Description

電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法
　本発明は、電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法に関する。
　化合物半導体をチャネル層に用いるＭＩＳＦＥＴ（金属・絶縁体・半導体電界効果トランジスタ）は、高周波動作および大電力動作に適したスイッチングデバイスとして期待されている。しかし、半導体と絶縁体の界面にエネルギー準位が形成されるとキャリアの移動度を低下させるという問題がある。半導体と絶縁体の界面に形成されるエネルギー準位（本明細書中では「界面準位」という）の低減には、化合物半導体の表面を硫化物で処理することが有効であると非特許文献１に記載されている。
　非特許文献１　Ｓ．Ａｒａｂａｓｚ，ｅｔ　ａｌ．著，Ｖａｃ．８０巻（２００６年）、８８８ページ
　しかし、界面準位をさらに低減することが望ましい。また、界面準位が存在しても当該界面準位の影響を低く抑える方策を施すことで、電界効果トランジスタの性能を高めることが望まれる。本発明の目的は、界面準位の影響を低く抑えて、高いチャネル移動度を有する電界効果トランジスタを提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、ゲート絶縁層と、ゲート絶縁層に接する第１半導体結晶層と、第１半導体結晶層に格子整合または擬格子整合する第２半導体結晶層とを有し、ゲート絶縁層、第１半導体結晶層および第２半導体結晶層が、ゲート絶縁層、第１半導体結晶層、第２半導体結晶層の順に配置されており、第１半導体結晶層がＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、第１半導体結晶層の電子親和力Ｅａ１が第２半導体結晶層の電子親和力Ｅａ２より小さい電界効果トランジスタを提供する。
　第２半導体結晶層としてＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２＞ｙ１）が挙げられる。第１半導体結晶層中のＡｓ原子濃度は、例えば１％以下である。電界効果トランジスタは、第２半導体結晶層に格子整合または擬格子整合する第３半導体結晶層をさらに有することが好ましい。第３半導体結晶層は第１半導体結晶層と第２半導体結晶層との間に配置されており、第３半導体結晶層は、例えばＡｌｘ３Ｉｎｘ４Ｇａ１－ｘ３－ｘ４Ａｓｙ３Ｐ１－ｙ３（０＜ｘ３＜１、０≦ｘ４＜１、０＜ｘ３＋ｘ４＜１、０≦ｙ３≦１）であり、第３半導体結晶層の電子親和力Ｅａ３が第２半導体結晶層の電子親和力Ｅａ２より小さい。
　電界効果トランジスタは、ゲート絶縁層に接するゲート電極をさらに有してもよく、ゲート電極、ゲート絶縁層および第１半導体結晶層が、ゲート電極、ゲート絶縁層、第１半導体結晶層の順に配置されており、ゲート絶縁層と第１半導体結晶層とが以下の数１の関係を満足することが好ましい。
（数１）
　（ε１・ｄ０）／（ε０・ｄ１）＞Ｖ／δ
　ただし、ｄ０およびε０はゲート電極と第２半導体結晶層とに挟まれたゲート下領域におけるゲート絶縁層の厚さおよび比誘電率を示し、ｄ１およびε１はゲート下領域における第１半導体結晶層の厚さおよび比誘電率を示し、Ｖは前記電界効果トランジスタの閾値電圧以上の前記ゲート電極への印加電圧を示し、δ＝Ｅａ２－Ｅａ１である。
　さらに、電界効果トランジスタは、第２半導体結晶層の少なくとも一部にＰ型の伝導型を示す不純物が含まれていることが好ましい。第２半導体結晶層は、例えば、第１半導体結晶層に接し、Ｐ型の伝導型を示す不純物を含む結晶層であってよい。また、第２半導体結晶層は、例えば、第１半導体層に接し、かつ、不純物を含まないノンドープ層と、ノンドープ層に接し、かつ、Ｐ型の伝導型を示す不純物を含むドープ層とを有してもよい。また、前記ドープ層は、Ｐ型の伝導型を示す不純物の濃度が互いに異なる複数の層から構成されていてもよい。当該ノンドープ層の厚みは、一例として２０ｎｍ以下である。
　電界効果トランジスタは、電子親和力Ｅａ４が第２半導体結晶層の電子親和力Ｅａ２より小さい第４半導体結晶層をさらに有することが好ましく、ゲート絶縁層、第２半導体結晶層および第４半導体結晶層が、ゲート絶縁層、第２半導体結晶層、第４半導体結晶層の順に配置されており、第４半導体結晶層が第２半導体結晶層と格子整合または擬格子整合することが好ましく、第４半導体結晶層の電子親和力Ｅａ４が第２半導体結晶層の電子親和力Ｅａ２より小さいことが好ましく、また第４半導体結晶層はＰ型の伝導型を示す不純物を含んでいることが好ましい。
　また、電界効果トランジスタは、ゲート絶縁層に接するゲート電極と、ソース電極と、ドレイン電極とをさらに有してもよく、ゲート電極、ゲート絶縁層および第１半導体結晶層が、ゲート電極、ゲート絶縁層、第１半導体結晶層の順に第１方向に配置され、ゲート電極、ソース電極およびドレイン電極が、ソース電極、ゲート電極、ドレイン電極の順に、第１方向に垂直な第２方向に配置され、ゲート電極に第１方向において隣接するゲート下領域に第１半導体結晶層が形成され、ソース電極とゲート下領域との間、または第１方向においてソース電極に隣接するソース下領域とゲート下領域との間に第１半導体結晶層が形成されておらず、ドレイン電極とゲート下領域との間、または第１方向においてドレイン電極に隣接するドレイン下領域とゲート下領域との間に第１半導体結晶層が形成されていないことが好ましい。
　電界効果トランジスタは、ゲート絶縁層、第１半導体結晶層および第２半導体結晶層を含む積層構造体を支持するベース基板をさらに有することが好ましく、ベース基板は、例えば単結晶ＧａＡｓからなる基板、単結晶ＩｎＰからなる基板、単結晶Ｓｉからなる基板およびＳＯＩ（シリコン・オン・シンシュレータ）基板からなる群から選択された一の基板である。
　電界効果トランジスタは、ゲート絶縁層に接するゲート電極と、ソース電極と、ドレイン電極とをさらに有することが好ましく、ゲート電極、ゲート絶縁層、第１半導体結晶層および第２半導体結晶層が、ゲート電極、ゲート絶縁層、第１半導体結晶層、第２半導体結晶層の順に第１方向に配置され、ゲート電極、ソース電極およびドレイン電極が、ソース電極、ゲート電極、ドレイン電極の順に、第１方向に垂直な第２方向に配置され、第１方向においてゲート電極に隣接するゲート下領域に、第１半導体結晶層および第２半導体結晶層が形成され、第１方向においてソース電極に隣接するソース下領域、および、第１方向においてドレイン電極に隣接するドレイン下領域に、第２半導体結晶層が形成され、ソース下領域とゲート下領域との間の第２半導体結晶層、およびドレイン下領域とゲート下領域との間の第２半導体結晶層に、キャリアを生成する不純物原子がドーピングされ、ソース電極またはソース下領域とゲート下領域との間の第１半導体結晶層、およびドレイン電極またはドレイン下領域とゲート下領域との間の第１半導体結晶層に、キャリアを生成する不純物原子がドーピングされていないものであってもよい。
　本発明の第２の態様においては、ベース基板と、ベース基板に接する第２半導体結晶層と、第２半導体結晶層に格子整合または擬格子整合する第１半導体結晶層とを備え、第１半導体結晶層がＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、第１半導体結晶層の電子親和力Ｅａ１が第２半導体結晶層の電子親和力Ｅａ２より小さい半導体基板を提供する。ベース基板は、第１半導体結晶層および第２半導体結晶層を含む積層構造体を支持する。
　第２半導体結晶層は、例えばＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２＞ｙ１）である。第１半導体結晶層中のＡｓ原子濃度は、１％以下である。半導体基板は、第２半導体結晶層に格子整合または擬格子整合する第３半導体結晶層をさらに有することが好ましく、第３半導体結晶層が第１半導体結晶層と第２半導体結晶層との間に配置されており、第３半導体結晶層としてＡｌｘ３Ｉｎｘ４Ｇａ１－ｘ３－ｘ４Ａｓｙ３Ｐ１－ｙ３（０＜ｘ３＜１、０≦ｘ４＜１、０＜ｘ３＋ｘ４＜１、０≦ｙ３≦１）が挙げられ、第３半導体結晶層の電子親和力Ｅａ３が第２半導体結晶層の電子親和力Ｅａ２より小さいことが好ましい。
　また、半導体基板は、第２半導体結晶層の少なくとも一部にＰ型の伝導型を示す不純物が含まれていることが好ましい。第２半導体結晶層は、例えば、第１半導体結晶層に接し、Ｐ型の伝導型を示す不純物を含む結晶層であってよい。また、第２半導体結晶層は、例えば、第１半導体層に接し、かつ、不純物を含まないノンドープ層と、ノンドープ層に接し、かつ、Ｐ型の伝導型を示す不純物を含むドープ層とを有してもよい。また、前記ドープ層は、Ｐ型の伝導型を示す不純物の濃度が互いに異なる複数の層から構成されていてもよい。当該ノンドープ層の厚みは、一例として２０ｎｍ以下である。
　半導体基板は、電子親和力Ｅａ４が第２半導体結晶層の電子親和力Ｅａ２より小さい第４半導体結晶層をさらに有することが好ましく、第１半導体結晶層、第２半導体結晶層および第４半導体結晶層が、第１半導体結晶層、第２半導体結晶層、第４半導体結晶層の順に配置されており、第４半導体結晶層が第２半導体結晶層と格子整合または擬格子整合することが好ましく、第４半導体結晶層の電子親和力Ｅａ４が第２半導体結晶層の電子親和力Ｅａ２より小さいことが好ましく、また第４半導体結晶層はＰ型の伝導型を示す不純物を含んでいることが好ましい。
　半導体基板におけるベース基板として単結晶ＧａＡｓからなる基板、単結晶ＩｎＰからなる基板、単結晶Ｓｉからなる基板およびＳＯＩ（シリコン・オン・シンシュレータ）基板からなる群から選択された一の基板が挙げられる。
　本発明の第３の態様においては、ベース基板の上に第２半導体結晶層をエピタキシャル成長させる段階と、第２半導体結晶層の上に第１半導体結晶層をエピタキシャル成長させる段階とを有し、第２半導体結晶層をエピタキシャル成長させる段階において、第２半導体結晶層をＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１）として成長させ、第１半導体結晶層をエピタキシャル成長させる段階において、第１半導体結晶層をＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１、ｙ１≠ｙ２）とし、第２半導体結晶層に格子整合または擬格子整合させて成長させ、第１半導体結晶層の電子親和力Ｅａ１が第２半導体結晶層の電子親和力Ｅａ２より小さく第１半導体結晶層および第２半導体結晶層を成長させる半導体基板の製造方法を提供する。
　第３の態様においては、半導体基板における第１半導体結晶層に接して絶縁層を形成する段階と、絶縁層に接して、電界効果トランジスタのゲート電極になる導電層を形成する段階とを有する電界効果トランジスタの製造方法を提供する。絶縁層が還元材料を含む雰囲気におけるＡＬＤ法またはＭＯＣＶＤ法により形成されることが好ましい。
　電界効果トランジスタの製造方法は、絶縁層を形成する段階の前に、ゲート電極が形成される領域を覆うマスクを、第１半導体結晶層の上に形成する段階と、マスクで覆われた領域以外の第１半導体結晶層を、マスクを遮蔽膜に用いたエッチングにより除去する段階と、第２半導体結晶層の第１半導体結晶層が除去された領域に、マスクを遮蔽膜に用いたイオン注入により、不純物原子をドーピングする段階と、を有してもよい。
　本発明の第４の態様においては、第１半導体結晶層と、第１半導体結晶層に格子整合または擬格子整合する第２半導体結晶層とを有し、第１半導体結晶層がＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、第１半導体結晶層の電子親和力Ｅａ１が第２半導体結晶層の電子親和力Ｅａ２より小さい半導体基板における第１半導体結晶層に接して絶縁層を形成する段階と、絶縁層に接して、電界効果トランジスタのゲート電極になる導電層を形成する段階とを有する電界効果トランジスタの製造方法が提供される。当該絶縁層は、例えば、還元材料を含む雰囲気におけるＡＬＤ法またはＭＯＣＶＤ法により形成される。
電界効果トランジスタ１００の断面例を示す。 電界効果トランジスタ１００の製造例における製造途中での断面例を示す。 電界効果トランジスタ１００の製造例における製造途中での断面例を示す。 電界効果トランジスタ１００の製造例における製造途中での断面例を示す。 電界効果トランジスタ２００の断面例を示す。 電界効果トランジスタ３００の断面例を示す。 電界効果トランジスタ４００の断面例を示す。 電界効果トランジスタ５００の断面図を示す。 電界効果トランジスタ５００の製造途中における断面図を示す。 電界効果トランジスタ５００の製造途中における断面図を示す。 電界効果トランジスタ５００の製造途中における断面図を示す。 電界効果トランジスタ５００の製造途中における断面図を示す。 電界効果トランジスタ５００の製造途中における断面図を示す。 電界効果トランジスタ５００の製造途中における断面図を示す。 電界効果トランジスタ５００のチャネル移動度対表面電子濃度の実験データを、比較例の電界効果トランジスタと対比して示したグラフである。 電界効果トランジスタ６００の断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００の製造途中における断面図を示す。 電界効果トランジスタ６００のゲート電極端部における断面を電子顕微鏡観察した写真を示す。 電界効果トランジスタ６００のゲート電極中央部における断面を電子顕微鏡観察した写真を示す。 電界効果トランジスタ６００のドレイン電圧対ドレイン電流特性（Ｖｄ－Ｉｄ特性）を示す。 電界効果トランジスタ６００のゲート電圧対ドレイン電流特性（Ｖｇ－Ｉｄ特性）を相互コンダクタンスとともに示す。 電界効果トランジスタ６００のチャネル移動度対表面電子濃度の実験データを示したグラフである。
　図１に、本発明の実施形態である電界効果トランジスタ１００の断面例を示す。電界効果トランジスタ１００は、ベース基板１０２、第２半導体結晶層１０４、第１半導体結晶層１０６、第２Ｎ型領域１０８、第１Ｎ型領域１１０、ゲート絶縁層１１２、ソース電極１１４、ドレイン電極１１６およびゲート電極１１８を有する。
　ベース基板１０２が、ゲート絶縁層１１２、第１半導体結晶層１０６および第２半導体結晶層１０４を含む積層構造体を支持する。ベース基板１０２は、例えば、単結晶ＧａＡｓからなる基板、単結晶ＩｎＰからなる基板、単結晶Ｓｉからなる基板およびＳＯＩ（シリコン・オン・インシュレータ）基板である。
　ベース基板１０２として単結晶Ｓｉからなる基板を用いる場合には、低コストのシリコンウェハを用いることで電界効果トランジスタ１００のコストを低減することができる。また、単結晶Ｓｉは熱伝導性が良いので、単結晶Ｓｉからなるベース基板１０２は、電界効果トランジスタ１００が発生する熱を効率的に排出することができる。ＳＯＩ基板は熱伝導性が良く、かつ、浮遊容量が小さい。したがって、ベース基板１０２としてＳＯＩ基板を用いる場合には、電界効果トランジスタ１００が発生する熱を効率的に排出することができるとともに、電界効果トランジスタ１００の浮遊容量を低減することで、電界効果トランジスタ１００の動作速度を高めることもできる。
　第２半導体結晶層１０４は第１半導体結晶層１０６に格子整合または擬格子整合し、第１半導体結晶層１０６はゲート絶縁層１１２に接する。第２半導体結晶層１０４は、例えばＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）である。第１半導体結晶層１０６は、例えばＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）である。第１半導体結晶層１０６の電子親和力Ｅａ１は、第２半導体結晶層１０４の電子親和力Ｅａ２より小さい。
　具体的には、第１半導体結晶層１０６がＩｎＰである場合には、第２半導体結晶層１０４は、例えばＩｎＧａＡｓである。第１半導体結晶層１０６がＩｎＧａＰである場合には、第２半導体結晶層１０４は、例えばＩｎＧａＡｓである。第１半導体結晶層１０６がＩｎＧａＰである場合には、第２半導体結晶層１０４は、例えばＩｎＰである。
　第２半導体結晶層１０４と第１半導体結晶層１０６との接合面にはヘテロ界面が形成され、当該へテロ界面近傍に電子雲が形成される。当該電子雲は、電界効果トランジスタ１００のチャネルとして機能する。ゲート絶縁層１１２と第１半導体結晶層１０６との界面には結晶欠陥に起因するキャリアのトラップセンタが多く形成される。電子雲は、ゲート絶縁層１１２および第１半導体結晶層１０６の界面から、第１半導体結晶層１０６の厚みに相当する距離だけ離れて形成される。その結果、電界効果トランジスタ１００のチャネルを移動するキャリアがトラップセンタにより散乱される確率が低くなるので、電界効果トランジスタ１００のキャリア移動度を大きくすることができる。
　第２半導体結晶層１０４は、Ｉｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２＞ｙ１）であることが好ましい。すなわち第１半導体結晶層１０６は、第２半導体結晶層１０４に比べて、Ｐに対するＡｓの割合が小さいことが好ましい。本発明者らの実験検討によれば、Ａｓの酸化物が、キャリアである電子のトラップセンタとして機能している。ゲート絶縁層１１２に接する第１半導体結晶層１０６におけるＡｓの割合を低減することで、トラップセンタが減少する。その結果、散乱されるキャリアの割合が減少するので、キャリア移動度を大きくすることができる。
　第１半導体結晶層１０６のＡｓの割合を小さくする場合、Ｘ線光電子分光法（Ｘ－ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた測定において、第１半導体結晶層１０６中のＡｓ原子濃度が測定限度以下となるレベルまでＡｓの割合を少なくすることが好ましい。一般的にＸ線光電子分光法による測定では原子の検出限度は１％程度である。例えば、第１半導体結晶層１０６におけるＡｓの割合は、１％以下であることが好ましい。
　第２半導体結晶層１０４は、少なくとも一部にＰ型の伝導型を示す不純物を含むことが好ましい。第２半導体結晶層１０４の少なくとも一部にＰ型の伝導型を示す不純物が含まれていると、電子の一部がアクセプタに捕獲されることによって第２半導体結晶層１０４における負の空間電荷が増加する。その結果、第２半導体結晶層１０４のポテンシャルが高くなり、第２半導体結晶層１０４と第１半導体結晶層１０６との界面近傍に形成される電子雲が第２半導体結晶層１０４内部に広がることを抑制することができるので、当該界面における電子雲の密度を高め、ゲート電極によるチャネル電子の制御性を高めることができる。
　第２半導体結晶層１０４は、第１半導体結晶層１０６に接し、かつ、Ｐ型の伝導型を示す不純物を含まないノンドープ層と、当該ノンドープ層に接し、かつ、Ｐ型の伝導型を示す不純物を含むドープ層とを有してもよい。また、前記ドープ層は、Ｐ型の伝導型を示す不純物の濃度が互いに異なる複数の層から構成されていてもよい。例えば、ノンドープ層は、第２半導体結晶層１０４および第１半導体結晶層１０６の界面から予め定められた距離内の領域に形成されている層である。第２半導体結晶層１０４が上記のノンドープ層およびドープ層を有することにより、当該界面付近においては、キャリアがＰ型の伝導型を示す不純物によって拡散されないので、移動度の低下を防ぐことができる。ノンドープ層の厚みは、例えば２０ｎｍ以下であり、好ましくは１０ｎｍ以下である。
　電界効果トランジスタ１００は、第２半導体結晶層１０４とベース基板１０２との間に、第１半導体結晶層１０６の電子親和力と同等の大きさの電子親和力を有する第４の半導体結晶層を有してもよい。電界効果トランジスタ１００が当該第４の半導体結晶層を有することにより、第２半導体結晶層１０４および第１半導体結晶層１０６の界面近傍の電子雲のベース基板側への広がりを抑えることができるので、電子雲の密度を高め、ゲート電極によるチャネル電子の制御性を高めることができる。
　第２Ｎ型領域１０８は、第２半導体結晶層１０４に形成されたＮ型領域である。第１Ｎ型領域１１０は、第１半導体結晶層１０６に形成されたＮ型領域である。Ｎ型領域の形成方法として、Ｓｉ原子等のＮ型不純物をイオン注入した後、アニールによる活性化によって形成する方法が挙げられる。Ｎ型領域は、ソース電極１１４およびドレイン電極１１６のそれぞれの下に形成される。ソース電極１１４の下の第２Ｎ型領域１０８および第１Ｎ型領域１１０は、電界効果トランジスタのソースとして機能する。ドレイン電極１１６の下の第２Ｎ型領域１０８および第１Ｎ型領域１１０は、電界効果トランジスタのドレインとして機能する。
　ゲート絶縁層１１２は、第１半導体結晶層１０６とゲート電極１１８とを直流電気的に分離する。ゲート絶縁層１１２は、例えば酸化アルミニウム（Ａｌ２Ｏ３）層である。酸化アルミニウム層の製造方法としてＡＬＤ（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。ソース電極１１４およびドレイン電極１１６は、第１Ｎ型領域１１０の上に接して形成される。ゲート電極１１８は、ゲート絶縁層１１２に接して形成される。ソース電極１１４、ドレイン電極１１６およびゲート電極１１８は、例えばＴｉおよびＡｕの金属積層膜である。
　ゲート電極１１８、ゲート絶縁層１１２、第１半導体結晶層１０６および第２半導体結晶層１０４は、ゲート電極１１８、ゲート絶縁層１１２、第１半導体結晶層１０６、第２半導体結晶層１０４の順に配置されている。ゲート絶縁層１１２および第１半導体結晶層１０６は、数１の関係を満足する特性を有することが好ましい。
（数１）
　（ε１・ｄ０）／（ε０・ｄ１）＞Ｖ／δ
　ただし、ｄ０およびε０はゲート電極１１８と第１半導体結晶層１０６とに挟まれたゲート下領域におけるゲート絶縁層１１２の厚さおよび比誘電率を示し、ｄ１およびε１はゲート下領域における第１半導体結晶層１０６の厚さおよび比誘電率を示し、Ｖは電界効果トランジスタ１００の閾値電圧以上のゲート電極１１８への印加電圧を示し、δ＝Ｅａ２－Ｅａ１である。Ｖが電界効果トランジスタ１００の閾値電圧以上であって、電界効果トランジスタ１００のソース電極１１４とドレイン電極１１６との間をキャリアが移動する状態において数１のような関係を満たすことで、第１半導体結晶層１０６に接する第２半導体結晶層１０４内に高移動度チャネル電子を誘起することができる。数１の関係は、以下のとおりに導くことができる。
　ゲート絶縁層１１２の容量Ｃ０は、
　Ｃ０＝ε０／ｄ０　　　　　　　　　　　　　　　　　　　　　　　　　・・・（式１）
　で表される。したがって、ゲート絶縁層１１２と第１半導体結晶層１０６との界面に誘起される電荷Ｑ０は、
　Ｑ０＝Ｖ×Ｃ０＝Ｖ×ε０／ｄ０　　　　　　　　　　　　　　　　　　 ・・・（式２）
　で表される。
　これに対して、ゲート絶縁層１１２および第１半導体結晶層１０６の合成容量は、
　Ｃ０＝ε０・ε１／（ｄ０ε１＋ｄ１ε０）　　　　　　　　　　　　　　  ・・・（式３）
　で表される。したがって、第１半導体結晶層１０６と第２半導体結晶層１０４との界面に誘起される電荷Ｑ１は、
　Ｑ１＝（Ｖ＋δ）×Ｃ１＝（Ｖ＋δ）×ε０・ε１／（ｄ０ε１＋ｄ１ε０）・・・（式４）
　で表される。
　ここで、
　Ｑ１＞Ｑ０　　　　　　　　　　　　　　　　　　　　　　　　　　　 ・・・（式５）
　となる場合に、第２半導体結晶層１０４内に高移動度チャネル電子が生成される。そこで、式５に式２および式４を代入すると、
　（Ｖ＋δ）×ε０・ε１／（ｄ０ε１＋ｄ１ε０）＞Ｖ×ε０／ｄ０　　　　・・・（式６）
　となる。式６を整理すると、数１に示した（ε１・ｄ０）／（ε０・ｄ１）＞Ｖ／δが得られる。すなわち、数１の関係が満たされる場合に、第１半導体結晶層１０６に接する第２半導体結晶層１０４内に高移動度チャネル電子を誘起することができる。
　以上のように、電界効果トランジスタ１００においては、ゲート絶縁層１１２と第２半導体結晶層１０４との間に第１半導体結晶層１０６が形成されているので、第２半導体結晶層１０４と第１半導体結晶層１０６との界面は、ゲート絶縁層１１２と第２半導体結晶層１０４との界面から、第１半導体結晶層１０６の厚みに相当する距離だけ離れている。したがって、ゲート絶縁層１１２および第１半導体結晶層１０６の界面にトラップセンタが存在しても、キャリアが散乱される確率が低減されるので、キャリア移動度を大きくすることができる。さらに、第２半導体結晶層１０４をＰ型にすることでキャリア密度を高め、ゲート電極によるチャネル電子の制御性を高めることにより、短チャネル効果を抑制することができる。
　図２から図４は、電界効果トランジスタ１００の製造方法の一例における製造途中での断面例を示す。図２に示すように、ベース基板１０２の上に第２半導体結晶層１０４および第１半導体結晶層１０６が順次積層される。第２半導体結晶層１０４および第１半導体結晶層１０６の形成方法は、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いたエピタキシャル成長またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法である。
　図３に示すように、第２半導体結晶層１０４に第２Ｎ型領域１０８を形成し、第１半導体結晶層１０６に第１Ｎ型領域１１０を形成し、さらにゲート絶縁層１１２を形成する。第２Ｎ型領域１０８および第１Ｎ型領域１１０の形成方法は、Ｎ型の不純物原子をイオン状態にして注入するイオン注入法である。当該Ｎ型の不純物原子は、例えばＳｉ原子である。イオンを注入する場合には、図示しない犠牲層を第１Ｎ型領域１１０の上に形成しておくことが好ましい。イオン注入の後にアニールすることが好ましい。
　犠牲層を形成した場合には、当該犠牲層を除去した後にゲート絶縁層１１２を形成する。ゲート絶縁層１１２の形成方法として、ＡＬＤ法を例示できる。ゲート絶縁層１１２は、還元材料を含む雰囲気におけるＡＬＤ法またはＭＯＣＶＤ法により形成されることが好ましい。還元材料は、例えば水素（Ｈ２）、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）である。
　図４に示すように、第１Ｎ型領域１１０上のゲート絶縁層１１２をエッチングにより除去し、ソース電極１１４およびドレイン電極１１６を形成する。ソース電極１１４およびドレイン電極１１６をＴｉおよびＡｕの金属積層膜で形成する場合、例えば、蒸着法またはスパッタリング法による薄膜形成とリフトオフ法とを組み合わせたパターニング法を用いる。最後にゲート絶縁層１１２の上にゲート電極１１８を形成する。ゲート電極１１８をＴｉおよびＡｕの金属積層膜で形成する場合、ソース電極１１４およびドレイン電極１１６と同様の方法で形成してよい。
　なお、ベース基板１０２として単結晶ＧａＡｓ基板、単結晶ＩｎＰ基板等の単結晶化合物半導体基板を用いる場合には、ベース基板１０２を再利用することができる。例えば、ベース基板１０２と第２半導体結晶層１０４との間に剥離層を設けて、当該剥離層の上にゲート絶縁層１１２、第１半導体結晶層１０６および第２半導体結晶層１０４を含む積層構造体を形成する。剥離層をエッチング等で除去することにより、剥離層を境に積層構造体がベース基板１０２から剥離される。剥離された積層構造体を用いて電子素子を作製するとともに、剥離後のベース基板１０２を新たな積層構造体のベース基板として再利用してもよい。剥離された積層構造体は、単結晶Ｓｉからなる基板、ＳＯＩ（シリコン・オン・インシュレータ）基板、ガラス基板、セラミックス基板、またはプラスティック基板などに接着することができる。これらの基板に接着された積層構造体に電子素子が形成される。
　上記実施形態では電界効果トランジスタ１００を説明したが、半導体基板の構成を把握することもできる。すなわち、ベース基板１０２と、ベース基板１０２に接する第２半導体結晶層１０４と、第２半導体結晶層１０４に格子整合または擬格子整合する第１半導体結晶層１０６とを有し、第１半導体結晶層１０６がＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、第２半導体結晶層１０４がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、第１半導体結晶層１０６の電子親和力Ｅａ１が第２半導体結晶層１０４の電子親和力Ｅａ２より小さい半導体基板が開示される。また、半導体基板の製造方法も開示される。
　図５は、本発明の実施形態である電界効果トランジスタ２００の断面例を示す。電界効果トランジスタ２００は、第３半導体結晶層２０２を有する点を除き電界効果トランジスタ１００と同様の構成を有する。そこで、相違する構成について以下に説明する。
　第３半導体結晶層２０２は、第１半導体結晶層１０６と第２半導体結晶層１０４との間に配置されている。第３半導体結晶層２０２は、第２半導体結晶層１０４に格子整合または擬格子整合する。第３半導体結晶層２０２は、例えばＡｌｘ３Ｉｎｘ４Ｇａ１－ｘ３－ｘ４Ａｓｙ３Ｐ１－ｙ３（０＜ｘ３＜１、０≦ｘ４＜１、０＜ｘ３＋ｘ４＜１、０≦ｙ３≦１）である。第３半導体結晶層２０２の電子親和力Ｅａ３は、第２半導体結晶層１０４の電子親和力Ｅａ２より小さい。
　具体的には、第１半導体結晶層１０６がＩｎＰである場合には、例えば、第３半導体結晶層２０２はＡｌＩｎＡｓであり、第２半導体結晶層１０４はＩｎＧａＡｓである。また第１半導体結晶層１０６がＩｎＧａＰである場合には、例えば、第３半導体結晶層２０２はＡｌＧａＡｓであり、第２半導体結晶層１０４はＩｎＧａＡｓである。さらに第１半導体結晶層１０６がＩｎＧａＰである場合には、例えば、第３半導体結晶層２０２はＡｌＧａＡｓＰであり、第２半導体結晶層１０４はＩｎＰである。なお、第１半導体結晶層１０６と第２Ｎ型領域１０８との間に第３半導体結晶層２０２のＮ型層である第３Ｎ型領域２０４が形成される。
　第１半導体結晶層１０６と第２半導体結晶層１０４との接合部においては、第１半導体結晶層１０６と第２半導体結晶層１０４のそれぞれの構成成分が異常拡散することにより、結晶構造が乱れる場合がある。電界効果トランジスタ２００が第３半導体結晶層２０２を有することにより、当該結晶構造の乱れを抑制することができる。具体的には、電界効果トランジスタ２００が、アルミニウム（Ａｌ）を含有する第３半導体結晶層２０２を有する場合には、Ａｌが異常拡散を抑制することにより結晶構造の乱れが抑制されると考えられる。その結果、電界効果トランジスタ２００のキャリア移動度を大きくすることができる。なお、電界効果トランジスタ２００の構成は半導体基板の構成としても把握できる。
　図６は、本発明の実施形態である電界効果トランジスタ３００の断面例を示す。電界効果トランジスタ３００は、第４半導体結晶層３０２を有する点を除き電界効果トランジスタ２００と同様の構成を有する。そこで、相違する構成について以下に説明する。
　第４半導体結晶層３０２は、Ｐ型の伝導型を有し、ゲート絶縁層１１２、第２半導体結晶層１０４および第４半導体結晶層３０２が、ゲート絶縁層１１２、第２半導体結晶層１０４、第４半導体結晶層３０２の順に配置されている。第４半導体結晶層３０２は、第２半導体結晶層１０４と格子整合または擬格子整合する。第４半導体結晶層３０２の電子親和力Ｅａ４は、第２半導体結晶層の電子親和力Ｅａ２より小さい。
　第４半導体結晶層３０２を有することで、第２半導体結晶層１０４をＰ型にした場合と同様の効果が得られる場合がある。すなわち、第４半導体結晶層３０２は、第３半導体結晶層２０２と第１半導体結晶層１０６との界面近傍に形成される電子雲が第２半導体結晶層１０４内部で広がることを抑制する。その結果、当該界面における電子雲の密度がさらに高まり、ゲート電極によるチャネル電子の制御性が高まる。電界効果トランジスタ３００の構成は半導体基板の構成としても把握できる。
　図７は、本発明の実施形態である電界効果トランジスタ４００の断面例を示す。電界効果トランジスタ４００は、リセス部４０２を有する点を除き電界効果トランジスタ３００と同様の構成を有する。よって相違する構成について以下に説明する。
　ゲート電極１１８、ゲート絶縁層１１２および第１半導体結晶層１０６がこの順に配置されている方向を第１方向とし、ソース電極１１４、ゲート電極１１８およびドレイン電極１１６がこの順に配置されている方向を第２方向とする。第１方向と第２方向は実質的に垂直に交わる関係にある。第１方向においてゲート電極１１８に隣接する領域であるゲート下領域には、第１半導体結晶層１０６が形成されている。第１半導体結晶層１０６が形成されていることにより、キャリア移動度を大きくする効果が得られる場合がある。
　一方、ゲート下領域とソース電極１１４との間には第１半導体結晶層１０６および第３半導体結晶層２０２が形成されておらず、ゲート下領域とドレイン電極１１６との間には第１半導体結晶層１０６および第３半導体結晶層２０２が形成されていない。すなわち、ゲート下領域とソース電極１１４との間、および、ゲート下領域とドレイン電極１１６との間には、第１半導体結晶層１０６および第３半導体結晶層２０２が形成されていないリセス部４０２が形成されている。
　リセス部４０２があることで、ゲート絶縁層１１２と第１半導体結晶層１０６との界面あるいは第１半導体結晶層１０６と第３半導体結晶層２０２との界面へのキャリアの注入が抑制され、キャリアは第３半導体結晶層２０２と第２半導体結晶層１０４との界面近傍に注入される。その結果、電界効果トランジスタ４００のオン特性が良好になる。
　なお、第１方向においてソース電極１１４に隣接するソース下領域に第１半導体結晶層１０６および第３半導体結晶層２０２が形成されてもよく、第１方向においてドレイン電極１１６に隣接するドレイン下領域に第１半導体結晶層１０６および第３半導体結晶層２０２が形成されてもよい。この場合には、ゲート下領域とソース下領域との間、および、ゲート下領域とドレイン下領域との間に、第１半導体結晶層１０６および第３半導体結晶層２０２が形成されないリセス部が形成される。
（実施例１）
　図８は、本発明の実施例である電界効果トランジスタ５００の断面図を示す。図９から図１４は、電界効果トランジスタ５００の製造途中における断面図を示す。
　図９に示すように、Ｐ型のＩｎＰ基板５０２を用意し、ＩｎＰ基板５０２の（００１）面上に、Ｐ型のＩｎＧａＡｓ層５０４およびＩ型のＩｎＰ層５０６をエピタキシャル成長させた。ＩｎＧａＡｓ層５０４の組成をＩｎ０．５３Ｇａ０．４７Ａｓとし、Ｐ型不純物の濃度を３×１０１６ｃｍ－３とした。さらにＩｎＰ層５０６の上に、ＶＢ族原子の抜けを抑制するための犠牲保護層５０８を形成した。犠牲保護層５０８として厚さ６ｎｍのＡｌ２Ｏ３を形成した。
　図１０に示すように、マスク５１０を形成し、Ｓｉ原子をイオン注入した。イオン注入の注入エネルギーを３０ｋｅＶとし、注入量を２×１０１４ｃｍ－２とした。
　図１１に示すように、ＲＴＡ（Ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌ）法を用いて注入したＳｉを活性化した。これによりＩｎＧａＡｓ層５０４のＮ型層５１２およびＩｎＰ層５０６のＮ型層５１４が形成された。ＲＴＡの条件は６００℃、１０秒とした。
　図１２に示すように、犠牲保護層５０８を剥離し、表面をクリーニングした。犠牲保護層５０８の剥離および表面クリーニングとして、緩衝フッ酸（ＢＨＦ）によるエッチング、希フッ酸（ＤＨＦ）および水酸化アンモニウム（ＮＨ４ＯＨ）によるエッチングを行った。
　図１３に示すように、Ａｌ２Ｏ３層５１６およびＴａＮ層５１８を形成した。Ａｌ２Ｏ３層５１６は、ＡＬＤ法により１３ｎｍの厚さで形成した。ＴａＮ層５１８はイオンビームスパッタ法により３０ｎｍの厚さで形成した。
　図１４に示すように、ソースおよびドレインのコンタクトホールを形成し、当該コンタクトホールにソース電極５２０およびドレイン電極５２２を形成した。コンタクトホールの形成は、まずＳＦ６をエッチングガスとして用いた反応性イオンエッチングによりＴａＮ層５１８をドライエッチングし、続いてＢＨＦをエッチング液としたウェットエッチングによりＡｌ２Ｏ３層５１６をエッチングした。マスク形成の後、ＴｉおよびＡｕの積層膜を蒸着法により形成し、マスクを剥離するリフトオフ法によりソース電極５２０およびドレイン電極５２２を形成した。
　さらにマスク形成の後、ＴｉおよびＡｕの積層膜を蒸着法により形成し、マスクを剥離するリフトオフ法によりゲート電極５２４を形成し、ＳＦ６をエッチングガスとして用いた反応性イオンエッチングによりＴａＮ層５１８をドライエッチングして、ゲート電極５２４の形成および電極間分離を行った。これにより図８に示す電界効果トランジスタ５００を製造した。
　比較例として、ＩｎＰ層５０６を有しない電界効果トランジスタを製造した。この場合のＩｎＧａＡｓ層の厚さは、ＩｎＧａＡｓ層５０４の厚さにＩｎＰ層５０６の厚さを加えた厚さと同じにした。
　図１５は、電界効果トランジスタ５００のチャネル移動度対表面電子濃度の実験データを、比較例の電界効果トランジスタと対比して示したグラフである。電界効果トランジスタ５００は「ＩｎＰ（４ｎｍ）／ＩｎＧａＡｓ」で参照される丸印のデータであり、「ＩｎＧａＡｓ」で参照される四角印の比較例と比べてチャネル移動度が大きくなっているのがわかる。つまり第１半導体結晶層１０６に対応するＩｎＰ層５０６を有することで電界効果トランジスタ５００のチャネル移動度が大きくなることが示された。
（実施例２）
　図１６は、本発明の他の実施例である電界効果トランジスタ６００の断面図を示す。電界効果トランジスタ６００は、電界効果トランジスタ５００におけるＩｎＰ層５０６のＮ型層５１４を有しない。
　図１７から図２４は、電界効果トランジスタ６００の製造途中における断面図を示す。実施例１と同様に、図１７に示すように、Ｐ型のＩｎＰ基板５０２上に、Ｐ型のＩｎＧａＡｓ層５０４およびＩ型のＩｎＰ層５０６をエピタキシャル成長させ、ＩｎＰ層５０６の上に犠牲保護層５０８を形成した。各層の組成、不純物濃度、厚さ等は実施例１と同じである。さらに犠牲保護層５０８上にマスク５１０を形成した。マスク５１０は、フォトレジスト膜であり、ゲート電極５２４が形成される領域を覆うように形成した。
　図１８に示すように、マスク５１０を遮蔽膜にして、犠牲保護層５０８およびＩｎＰ層５０６をエッチングにより除去した。続いて図１９に示すように、マスク５１０をそのまま遮蔽膜に用い、犠牲保護層５０８およびＩｎＰ層５０６が除去された領域のＩｎＧａＡｓ層５０４にＳｉ原子をイオン注入した。イオン注入の注入エネルギーおよび注入量は、実施例１と同じ３０ｋｅＶおよび２×１０１４ｃｍ－２とした。
　図２０に示すように、アッシングによりマスク５１０を除去した。このアッシングにより酸化物６０２が形成された。酸化物６０２をエッチングして除去した後、図２１に示すように、犠牲保護層５０８と同様な犠牲保護層６０４を形成した。その後、ＲＴＡ法を用いて注入したＳｉを活性化した。これによりＩｎＧａＡｓ層５０４にＮ型層５１２が形成された。ＲＴＡの条件は、実施例１と同じ６００℃、１０秒とした。
　図２２に示すように、犠牲保護層５０８および犠牲保護層６０４を、実施例１と同様に剥離し、表面をクリーニングし、図２３に示すように、Ａｌ２Ｏ３層５１６およびＴａＮ層５１８を、実施例１と同様に形成した。続いて図２４に示すように、ソースおよびドレインのコンタクトホールを形成し、当該コンタクトホールにソース電極５２０およびドレイン電極５２２を、実施例１と同様に形成した。
　さらに実施例１と同様に、マスク形成の後、ＴｉおよびＡｕの積層膜を蒸着法により形成し、マスクを剥離するリフトオフ法によりゲート電極５２４を形成し、ＳＦ６をエッチングガスとして用いた反応性イオンエッチングによりＴａＮ層５１８をドライエッチングして、ゲート電極５２４の形成および電極間分離を行った。これにより図１６に示す電界効果トランジスタ６００を製造した。
　実施例２の電界効果トランジスタ６００は上記のような製造過程を経るので、ＩｎＰ層５０６のＮ型層５１４が形成されない。実施例１の電界効果トランジスタ５００では、ソース－ドレイン間の電圧が、ＩｎＧａＡｓ層５０４のＮ型層５１２とＩｎＰ層５０６のＮ型層５１４の両方にかかる。一方、本実施例２の電界効果トランジスタ６００では、ＩｎＧａＡｓ層５０４のＮ型層５１２だけにソース－ドレイン間の電圧がかかる。
　実施例１の電界効果トランジスタ５００と実施例２の電界効果トランジスタ６００は、何れもＩｎＧａＡｓ層５０４とＩｎＰ層５０６との界面に２次元電子ガスが形成されることを期待して設計したが、ゲート絶縁層であるＡｌ２Ｏ３層５１６とＩｎＰ層５０６との界面にも２次元電子ガスが形成される可能性がある。本実施例２の電界効果トランジスタ６００では、ＩｎＰ層５０６にＮ型層が形成されないので、仮にＡｌ２Ｏ３層５１６とＩｎＰ層５０６との界面にも２次元電子ガスが形成されたとしても、これがチャネルとして機能する割合は低い。よって、キャリアトラップによる散乱の影響が少ない界面（ＩｎＧａＡｓ層５０４とＩｎＰ層５０６との界面）に形成された２次元電子ガスを支配的なチャネルとして機能させ、電界効果トランジスタ６００の性能を向上できた。
　図２５は、電界効果トランジスタ６００のゲート電極端部における断面を電子顕微鏡観察した写真を示す。図２６は、電界効果トランジスタ６００のゲート電極中央部における断面を電子顕微鏡観察した写真を示す。ゲート電極端部において、ＩｎＰ層５０６が除去できていることが確認できた。
　図２７は、電界効果トランジスタ６００のドレイン電圧対ドレイン電流特性（Ｖｄ－Ｉｄ特性）を示す。電界効果トランジスタ６００のチャネル長が１μｍの場合の結果である。図２７において、ゲート電圧を０Ｖから＋１．６Ｖまで、０．２Ｖ刻みで変化させた場合を示した。Ｖｄ－Ｉｄ特性より、ゲート電圧によるドレイン電流の制御性が良好であることがわかった。
　図２８は、電界効果トランジスタ６００のゲート電圧対ドレイン電流特性（Ｖｇ－Ｉｄ特性）を相互コンダクタンスとともに示す。電界効果トランジスタ６００のチャネル長が６μｍの場合である。ドレイン電圧は５０ｍＶとした。ゲート電圧によるドレイン電流のスイッチング特性が良好であることがわかった。相互コンダクタンスのピーク値は約１３ｍＳ／ｍｍを示した。
　図２９は、電界効果トランジスタ６００のチャネル移動度対表面電子濃度の実験データを示したグラフである。チャネル移動度は、ピーク値で約５６００（ｃｍ２／Ｖｓ）の高い値を示した。図１５に示す電界効果トランジスタ５００のチャネル移動度に比較して、極めて大きな改善が見られた。
　請求の範囲、明細書、および図面中において示した各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００　電界効果トランジスタ、１０２　ベース基板、１０４　第２半導体結晶層、１０６　第１半導体結晶層、１０８　第２Ｎ型領域、１１０　第１Ｎ型領域、１１２　ゲート絶縁層、１１４　ソース電極、１１６　ドレイン電極、１１８　ゲート電極、２００　電界効果トランジスタ、２０２　第３半導体結晶層、２０４　第３Ｎ型領域、３００　電界効果トランジスタ、３０２　第４半導体結晶層、４００　電界効果トランジスタ、４０２　リセス部、５００　電界効果トランジスタ、５０２　ＩｎＰ基板、５０４　ＩｎＧａＡｓ層、５０６　ＩｎＰ層、５０８　犠牲保護層、５１０　マスク、５１２　Ｎ型層、５１４　Ｎ型層、５１６　Ａｌ２Ｏ３層、５１８　ＴａＮ層、５２０　ソース電極、５２２　ドレイン電極、５２４　ゲート電極、６００　電界効果トランジスタ、６０２　酸化物、６０４　犠牲保護層

Claims (25)

  1. 　ゲート絶縁層と、前記ゲート絶縁層に接する第１半導体結晶層と、前記第１半導体結晶層に格子整合または擬格子整合する第２半導体結晶層とを有し、
    　前記ゲート絶縁層、前記第１半導体結晶層および前記第２半導体結晶層が、前記ゲート絶縁層、前記第１半導体結晶層、前記第２半導体結晶層の順に配置されており、
    　前記第１半導体結晶層がＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、
    　前記第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、
    　前記第１半導体結晶層の電子親和力Ｅａ１が前記第２半導体結晶層の電子親和力Ｅａ２より小さい
    　電界効果トランジスタ。
  2. 　前記第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２＞ｙ１）である
    　請求項１に記載の電界効果トランジスタ。
  3. 　前記第１半導体結晶層中のＡｓ原子濃度が１％以下である
    　請求項２に記載の電界効果トランジスタ。
  4. 　前記第２半導体結晶層に格子整合または擬格子整合する第３半導体結晶層をさらに有し、
    　前記第３半導体結晶層が前記第１半導体結晶層と前記第２半導体結晶層との間に配置されており、
    　前記第３半導体結晶層がＡｌｘ３Ｉｎｘ４Ｇａ１－ｘ３－ｘ４Ａｓｙ３Ｐ１－ｙ３（０＜ｘ３＜１、０≦ｘ４＜１、０＜ｘ３＋ｘ４＜１、０≦ｙ３≦１）であり、
    　前記第３半導体結晶層の電子親和力Ｅａ３が前記第２半導体結晶層の電子親和力Ｅａ２より小さい
    　請求項１に記載の電界効果トランジスタ。
  5. 　前記ゲート絶縁層に接するゲート電極をさらに有し、
    　前記ゲート電極、前記ゲート絶縁層および前記第１半導体結晶層が、前記ゲート電極、前記ゲート絶縁層、前記第１半導体結晶層の順に配置されており、
    　前記ゲート絶縁層と前記第１半導体結晶層とが数１の関係を満足する請求項１に記載の電界効果トランジスタ。
    （数１）
    　（ε１・ｄ０）／（ε０・ｄ１）＞Ｖ／δ
    　ただし、ｄ０およびε０は前記ゲート電極と前記第２半導体結晶層とに挟まれたゲート下領域における前記ゲート絶縁層の厚さおよび比誘電率を示し、ｄ１およびε１は前記ゲート下領域における前記第１半導体結晶層の厚さおよび比誘電率を示し、Ｖは前記電界効果トランジスタの閾値電圧以上の前記ゲート電極への印加電圧を示し、δ＝Ｅａ２－Ｅａ１である。
  6. 　前記第２半導体結晶層の少なくとも一部にＰ型の伝導型を示す不純物が含まれている
    　請求項１に記載の電界効果トランジスタ。
  7. 　前記第２半導体結晶層は、
    　前記第１半導体結晶層に接し、かつ、前記不純物を含まないノンドープ層と、
    　前記ノンドープ層に接し、かつ、前記不純物を含むドープ層と
    　を有する請求項６に記載の電界効果トランジスタ。
  8. 　前記ノンドープ層の厚みが２０ｎｍ以下である請求項７に記載の電界効果トランジスタ。
  9. 　Ｐ型の伝導型を有する第４半導体結晶層をさらに有し、
    　前記ゲート絶縁層、前記第２半導体結晶層および前記第４半導体結晶層が、前記ゲート絶縁層、前記第２半導体結晶層、前記第４半導体結晶層の順に配置されており、
    　前記第４半導体結晶層が前記第２半導体結晶層と格子整合または擬格子整合しており、
    　前記第４半導体結晶層の電子親和力Ｅａ４が前記第２半導体結晶層の電子親和力Ｅａ２より小さい
    　請求項１に記載の電界効果トランジスタ。
  10. 　前記ゲート絶縁層に接するゲート電極と、ソース電極と、ドレイン電極とをさらに有し、
    　前記ゲート電極、前記ゲート絶縁層および前記第１半導体結晶層が、前記ゲート電極、前記ゲート絶縁層、前記第１半導体結晶層の順に第１方向に配置され、
    　前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記ソース電極、前記ゲート電極、前記ドレイン電極の順に、前記第１方向に垂直な第２方向に配置され、
    　前記ゲート電極と前記第１方向において隣接するゲート下領域に前記第１半導体結晶層が形成され、
    　前記ソース電極と前記ゲート下領域との間、または前記第１方向において前記ソース電極に隣接するソース下領域と前記ゲート下領域との間に前記第１半導体結晶層が形成されておらず、
    　前記ドレイン電極と前記ゲート下領域との間、または前記第１方向において前記ドレイン電極に隣接するドレイン下領域と前記ゲート下領域との間に前記第１半導体結晶層が形成されていない
    　請求項１に記載の電界効果トランジスタ。
  11. 　前記ゲート絶縁層に接するゲート電極と、ソース電極と、ドレイン電極とをさらに有し、
    　前記ゲート電極、前記ゲート絶縁層、前記第１半導体結晶層および前記第２半導体結晶層が、前記ゲート電極、前記ゲート絶縁層、前記第１半導体結晶層、前記第２半導体結晶層の順に第１方向に配置され、
    　前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記ソース電極、前記ゲート電極、前記ドレイン電極の順に、前記第１方向に垂直な第２方向に配置され、
    　前記第１方向において前記ゲート電極に隣接するゲート下領域に、前記第１半導体結晶層および前記第２半導体結晶層が形成され、
    　前記第１方向において前記ソース電極に隣接するソース下領域、および、前記第１方向において前記ドレイン電極に隣接するドレイン下領域に、前記第２半導体結晶層が形成され、
    　前記ソース下領域と前記ゲート下領域との間の前記第２半導体結晶層、および前記ドレイン下領域と前記ゲート下領域との間の前記第２半導体結晶層に、キャリアを生成する不純物原子がドーピングされ、
    　前記ソース電極または前記ソース下領域と前記ゲート下領域との間の前記第１半導体結晶層、および前記ドレイン電極または前記ドレイン下領域と前記ゲート下領域との間の前記第１半導体結晶層に、前記キャリアを生成する前記不純物原子がドーピングされていない、
    　請求項１に記載の電界効果トランジスタ。
  12. 　前記ゲート絶縁層、前記第１半導体結晶層および前記第２半導体結晶層を含む積層構造体を支持するベース基板をさらに有し、
    　前記ベース基板が、単結晶ＧａＡｓからなる基板、単結晶ＩｎＰからなる基板、単結晶Ｓｉからなる基板およびＳＯＩ（シリコン・オン・シンシュレータ）基板からなる群から選択された一の基板である
    　請求項１に記載の電界効果トランジスタ。
  13. 　ベース基板と、前記ベース基板の上方に設けられた第２半導体結晶層と、前記第２半導体結晶層に格子整合または擬格子整合する第１半導体結晶層とを備え、
    　前記第１半導体結晶層がＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、
    　前記第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、
    　前記第１半導体結晶層の電子親和力Ｅａ１が前記第２半導体結晶層の電子親和力Ｅａ２より小さい
    　半導体基板。
  14. 　前記第２半導体結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２＞ｙ１）である
    　請求項１３に記載の半導体基板。
  15. 　前記第１半導体結晶層中のＡｓ原子濃度が１％以下である
    　請求項１４に記載の半導体基板。
  16. 　前記第２半導体結晶層に格子整合または擬格子整合する第３半導体結晶層をさらに有し、
    　前記第３半導体結晶層が前記第１半導体結晶層と前記第２半導体結晶層との間に配置されており、
    　前記第３半導体結晶層がＡｌｘ３Ｉｎｘ４Ｇａ１－ｘ３－ｘ４Ａｓｙ３Ｐ１－ｙ３（０＜ｘ３＜１、０≦ｘ４＜１、０＜ｘ３＋ｘ４＜１、０≦ｙ３≦１）であり、
    　前記第３半導体結晶層の電子親和力Ｅａ３が前記第２半導体結晶層の電子親和力Ｅａ２より小さい
    　請求項１３に記載の半導体基板。
  17. 　前記第２半導体結晶層の少なくとも一部にＰ型の伝導型を示す不純物が含まれている
    　請求項１３に記載の半導体基板。
  18. 　前記第２半導体結晶層は、
    　前記第１半導体結晶層に接し、かつ、前記不純物を含まないノンドープ層と、
    　前記ノンドープ層に接し、かつ、前記不純物を含むドープ層と
    　を有する請求項１７に記載の半導体基板。
  19. 　前記ノンドープ層の厚みが２０ｎｍ以下である請求項１８に記載の半導体基板。
  20. 　Ｐ型の伝導型を有する第４半導体結晶層をさらに有し、
    　前記第１半導体結晶層、前記第２半導体結晶層および前記第４半導体結晶層が、前記第１半導体結晶層、前記第２半導体結晶層、前記第４半導体結晶層の順に配置されており、
    　前記第４半導体結晶層が前記第２半導体結晶層と格子整合または擬格子整合しており、
    　前記第４半導体結晶層の電子親和力Ｅａ４が前記第２半導体結晶層の電子親和力Ｅａ２より小さい
    　請求項１３に記載の半導体基板。
  21. 　前記ベース基板が、単結晶ＧａＡｓからなる基板、単結晶ＩｎＰからなる基板、単結晶Ｓｉからなる基板およびＳＯＩ（シリコン・オン・シンシュレータ）基板からなる群から選択された一の基板である
    　請求項１３に記載の半導体基板。
  22. 　ベース基板上に第２半導体結晶層をエピタキシャル成長させる段階と、
    　前記第２半導体結晶層上に第１半導体結晶層をエピタキシャル成長させる段階とを有し、
    　前記第２半導体結晶層をエピタキシャル成長させる段階において、前記第２半導体結晶層をＩｎｘ２Ｇａ１－ｘ２Ａｓｙ２Ｐ１－ｙ２（０≦ｘ２≦１、０≦ｙ２≦１）として成長させ、
    　前記第１半導体結晶層をエピタキシャル成長させる段階において、前記第１半導体結晶層をＩｎｘ１Ｇａ１－ｘ１Ａｓｙ１Ｐ１－ｙ１（０＜ｘ１≦１、０≦ｙ１≦１、ｙ１≠ｙ２）とし、前記第２半導体結晶層に格子整合または擬格子整合させて成長させ、
    　前記第１半導体結晶層の電子親和力Ｅａ１が前記第２半導体結晶層の電子親和力Ｅａ２より小さく前記第１半導体結晶層および前記第２半導体結晶層を成長させる
    　半導体基板の製造方法。
  23. 　請求項１３に記載の半導体基板における前記第１半導体結晶層に接して絶縁層を形成する段階と、
    　前記絶縁層に接して、電界効果トランジスタのゲート電極になる導電層を形成する段階とを有する
    　電界効果トランジスタの製造方法。
  24. 　前記絶縁層を形成する段階の前に、
    　前記ゲート電極が形成される領域を覆うマスクを、前記第１半導体結晶層の上方に形成する段階と、
    　前記マスクで覆われた領域以外の前記第１半導体結晶層を、前記マスクを遮蔽膜に用いたエッチングにより除去する段階と、
    　前記第２半導体結晶層の前記第１半導体結晶層が除去された領域に、前記マスクを遮蔽膜に用いたイオン注入により、不純物原子をドーピングする段階と、
    　を有する請求項２３に記載の電界効果トランジスタの製造方法。
  25. 　前記絶縁層が、還元材料を含む雰囲気におけるＡＬＤ法またはＭＯＣＶＤ法により形成される
    　請求項２３に記載の電界効果トランジスタの製造方法。
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