CN111989780A - 半导体装置结构和其制造的方法 - Google Patents

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Abstract

一种半导体装置结构包含衬底、沟道层、阻挡层以及经掺杂III‑V族层。所述沟道层安置在所述衬底上。所述阻挡层安置在所述沟道层上。所述经掺杂III‑V族层安置在所述阻挡层上。所述经掺杂III‑V族层包含第一部分和第二部分。所述第一部分具有第一浓度的第一元素。所述第二部分邻近所述第一部分并且具有第二浓度的所述第一元素。栅极结构安置在所述经掺杂III‑V族层的所述第一部分上。所述第一元素的所述第一浓度不同于所述第一元素的所述第二浓度。

Description

半导体装置结构和其制造的方法
技术领域
本公开涉及一种半导体装置结构，并且更具体地涉及一种具有经掺杂III-V族层的半导体装置结构。
背景技术
包含直接带隙半导体的组件，例如包含III-V族材料或III-V族化合物(类别：III-V族化合物)的半导体组件可以在各种条件下或各种环境中(例如，在不同的电压和频率下)操作或工作。
半导体组件可以包含异质结双极性晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、调制掺杂FET(MODFET)等。
发明内容
根据本公开的一些实施例，一种半导体装置结构包含衬底、沟道层、阻挡层、经掺杂III-V族层以及栅极结构。所述沟道层安置在所述衬底上。所述阻挡层安置在所述沟道层上。所述经掺杂III-V族层安置在所述阻挡层上。所述经掺杂III-V族层包含第一部分和第二部分。所述第一部分具有第一浓度的第一元素。所述第二部分邻近所述第一部分并且具有第二浓度的所述第一元素。所述栅极结构安置在所述经掺杂III-V族层的所述第一部分上。所述第一元素的所述第一浓度不同于所述第一元素的所述第二浓度。
根据本公开的一些实施例，一种半导体装置结构包含衬底、沟道层、阻挡层、第一半导体层、第二半导体层以及栅极结构。所述沟道层安置在所述衬底上。所述阻挡层安置在所述沟道层上。所述第一半导体层安置在所述阻挡层上。所述第二半导体层安置在所述阻挡层上并且与所述第一半导体层直接接触。所述第一半导体层的上表面在高程上不同于所述第二半导体层的上表面。所述栅极结构安置在所述第一半导体层上。
根据本公开的一些实施例，一种制造半导体装置结构的方法包含：提供衬底；在所述衬底上形成沟道层；在所述沟道层上形成阻挡层；在所述阻挡层上形成经掺杂III-V族层；以及处理所述经掺杂III-V族层的一部分，使得所述部分中第一元素的第一浓度不同于所述经掺杂III-V族层的剩余部分中所述第一元素的第二浓度。
附图说明
当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的各方面。应当注意的是，各种特征可能未按比例绘制。实际上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
图1是根据本公开的一些实施例的半导体装置结构的俯视图。
图2是根据本公开的一些实施例的半导体装置结构的横截面视图。
图3是根据本公开的一些实施例的半导体装置结构的横截面视图。
图4是根据本公开的一些实施例的半导体装置结构的横截面视图。
图5是根据本公开的一些实施例的半导体装置结构的横截面视图。
图6是根据本公开的一些实施例的半导体装置结构的横截面视图。
图7A、图7B、图7C、图7D、图7E和图7F展示了根据本公开的一些实施例的用于制造半导体装置结构的方法的各个阶段。
图8A、图8B、图8C和图8D展示了根据本公开的一些实施例的用于制造半导体装置结构的方法的各个阶段。
贯穿附图和详细描述，使用共同的附图标记来指示相同或类似的组件。根据以下结合附图进行的详细描述，本公开将更加明显。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例。当然，这些仅仅是实例并且不旨在是限制性的。在本公开中，对在第二特征之上或上形成或安置第一特征的引用可以包含将第一特征和第二特征被形成或安置为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成或安置另外的特征使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定环境下具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
本公开提供了一种具有经掺杂III-V族层的半导体装置结构。经掺杂III-V族层可以包含具有不同浓度的一或多种掺杂剂的两个或两个以上部分，由此控制经掺杂III-V族层的薄膜电阻(sheet resistance)。
图1是根据本公开的一些实施例的半导体装置结构1a的俯视图。为简洁起见，省略了一些元素。半导体装置结构1a可以包含从源极71延伸到漏极72的经掺杂III-V族层50a。经掺杂III-V族层50a可以包含部分51和部分52。部分52可以邻近部分51。部分52可以安置在部分51与源极71之间。部分52可以安置在部分51与漏极72之间。部分52可以具有定位于部分51的两个相对侧面上的两个分离片段。部分52可以围绕部分51。部分52可以包围部分51。
图2是根据本公开的一些实施例的图1中描绘的跨线A-A'的半导体装置结构1a的横截面视图。
如图2所示，半导体装置结构1a可以包含衬底10、沟道层30、阻挡层40、经掺杂III-V族层50a、栅极结构60、源极71以及漏极72。
衬底10可以包含但不限于硅(Si)、掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底10可以包含但不限于蓝宝石、绝缘体上硅(SOI)或其它合适的材料。
沟道层30安置在衬底10上。沟道层30可以包含III-V族层。沟道层30可以包含但不限于III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物进一步包含但不限于例如化合物AlyGa(1-y)N，其中y≦1。沟道层30包含氮化镓(GaN)层。GaN的带隙为约3.4V。沟道层30的厚度范围在但不限于约0.5μm到约10μm。沟道层30可以包含铟。
阻挡层40安置在沟道层30上。阻挡层40可以包含III-V族层。阻挡层40可以包含但不限于III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物进一步包含但不限于例如化合物AlyGa(1-y)N，其中y≦1。阻挡层40的带隙大于沟道层30的带隙。阻挡层40可以包含氮化铟铝镓(AlGaN)层。阻挡层40可以包含铟。AlGaN的带隙为约4.0V。阻挡层40的厚度范围在但不限于约10nm到约100nm。
在阻挡层40与沟道层30之间形成有异质结(heterojunction)。异质结的极化可以邻近阻挡层40与沟道层30之间的接口在沟道层30中形成二维电子气(2DEG)。2DEG形成于具有相对小的带隙的层，如包含GaN的沟道层30中。
栅极结构60安置在阻挡层40上。栅极结构60可以包含但不限于栅极金属。栅极金属可以包含钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(Al-Cu))或其它合适的材料。
半导体装置结构1a可以包含增强模式装置，当栅极结构60处于零偏置状态时，所述增强模式装置预设为处于断开状态。跨栅极结构60施加电压感应栅极结构60下方的区域中的电子或电荷，所述区域可以被称为电子或电荷反转层。随着电压的增加，感应到的电子或电荷的数量增加。施加以形成反转层的最小电压被称为阈值电压，表示为Vth。
在此实施例中，半导体装置结构1a可以包含经掺杂III-V族层50a。经掺杂III-V族层50a安置在阻挡层40上。经掺杂III-V族层50a可以与阻挡层40接触。
经掺杂III-V族层50a可以包含部分51和部分52。部分51可以安置在经掺杂III-V族层50a的相对中心区域中。部分52可以安置在经掺杂III-V族层50a的相对外围区域中。部分52可以围绕部分51。部分52可以与部分51接触。
栅极结构60安置在部分51上。栅极结构60直接安置在部分51上。栅极结构60与部分51接触。栅极结构60可以覆盖部分51。部分52未被栅极结构60覆盖。部分52的一部分未被栅极结构60覆盖。部分51的部分可以从栅极结构60暴露。
经掺杂III-V族层50a可以包含掺杂有一或多种p型掺杂剂501的III-V族层。经掺杂III-V族层50a可以包含p掺杂GaN(p-GaN)或其它合适的III-V族层。部分51可以包含p掺杂GaN或其它合适的III-V族层。部分52可以包含p掺杂GaN或其它合适的III-V族层。所述一或多种p型掺杂剂501可以包含例如但不限于镁(Mg)、铍(Be)、锌(Zn)和镉(Cd)中的至少一种。
除了一或多种p型掺杂剂501之外，部分51还可以进一步包含其它掺杂剂502，例如但不限于钴、钛、镍、铂、氧、氮或其组合。除了一或多种p型掺杂剂501之外，部分52还可以进一步包含其它掺杂剂502，例如但不限于钴、钛、镍、铂、氧、氮或其组合。此类另外的或额外的掺杂剂502可以用于例如但不限于促进部分51(在制造期间)的活化，以耗尽部分51之下的2DEG。例如，部分51可以包含活化前的Mg-H键合，并且另外的或额外的掺杂剂502可以辅助破坏Mg-H键以释放空穴或质子(例如具有正电荷的一或多个原子粒子)，所述空穴或质子可以增强或增加空穴的浓度。
部分51中另外的掺杂剂(additional dopant(s))502的浓度可以不同于部分52中另外的掺杂剂502的浓度。例如，如果选择钛(Ti)、镍、铂、钴、氧或氮之一作为另外的掺杂剂502，部分51中的掺杂剂502的浓度可以大于部分52中另外的掺杂剂502的浓度。
部分52中另外的掺杂剂502的浓度相对较低，这可能不会产生足够的空穴以耗尽部分52之下的2DEG的电子。部分51中另外的掺杂剂502的浓度相对较高，以提供相对多的空穴数量以耗尽部分51之下的2DEG的电子。部分51中氢的浓度可以不同于部分52中氢的浓度。
部分51可以具有表面511。部分52可以具有表面521。表面511也可以被称为上表面。表面521也可以被称为上表面。
部分51的表面511可以与部分52的表面521基本上共面。部分52的表面521的高程与部分51的表面511的高程相同。部分51可以具有厚度T1。部分52可以具有厚度T2。厚度T1的范围可以在约10nm到约100nm。厚度T1的范围可以在约100nm到约1000nm。厚度T2的范围可以在约10nm到约100nm。厚度T2的范围可以在约100nm到约1000nm。厚度T1可以与厚度T2基本上相同。
如上文所讨论的，另外的掺杂剂502可以在制造期间帮助破坏Mg-H键以释放空穴或质子(例如，具有正电荷的一或多个原子粒子)。因此，部分51中的空穴的数量可能受到另外的掺杂剂502的浓度的影响。部分52中的空穴的数量可能受到另外的掺杂剂502的浓度的影响。相对多的空穴数量可以导致相对较小的薄膜电阻。例如，如果部分52中另外的掺杂剂502的浓度小于部分51中另外的掺杂剂502的浓度(这意味着部分52中的空穴相对较少)，则部分52的薄膜电阻可以大于部分51的薄膜电阻。在此类场景中，部分51也可以被称为相对低的电阻层。部分52也可以被称为相对高的电阻层。
半导体装置结构1a进一步包含缓冲层20。缓冲层20安置在衬底10与沟道层30之间。缓冲层20可以被配置成减少由于衬底10与随后形成的III-V族化合物层之间的位错导致的缺陷。缓冲层20可以包含但不限于氮化物，如AlN、AlGaN等。
半导体装置结构1a进一步包含源极/漏极结构70。源极/漏极结构70包含源极71和漏极72。源极71和漏极72可以安置在栅极结构60的两个相对侧面之间。尽管源极71和漏极72分别安置在图2中的栅极结构60的两个相对侧面上，但是源极71、漏极72和栅极结构60由于设计要求可以在本公开的其它实施例中具有不同配置。
源极71和漏极72可以包含例如不限于导电材料。导电材料可以包含但不限于例如金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它合适的导体材料。
源极71的一部分可以定位于沟道层30中。漏极72的一部分可以定位于沟道层30中。在一些其它实施例中，源极71可以安置在沟道层30上。在一些其它实施例中，漏极72可以安置在沟道层30上。源极71可以贯穿钝化层80和阻挡层40以接触沟道层30。漏极72可以贯穿钝化层80和阻挡层40以接触沟道层30。源极71可以在阻挡层40处终止。源极71可以不与沟道层30接触。漏极72可以在阻挡层40处终止。漏极72可以不与沟道层30接触。
部分52可以与源极71接触。部分52可以与漏极72接触。部分52可以从部分51朝向源极71延伸。部分52可以从部分51朝向漏极72延伸。
半导体装置结构1a进一步包含钝化层80。钝化层80可以覆盖经掺杂III-V族层50a。钝化层80可以覆盖栅极结构60。钝化层80可以与部分52接触。钝化层80可以与部分51分离。钝化层80可以不与部分51接触。缓冲层80可以包含但不限于氧化物或氮化物，如SiN、SiO2等。缓冲层80可以包含但不限于氧化物或氮化物的复合层，如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2等。
半导体装置结构1a可以包含场板91。场板91可以从栅极结构60朝向漏极72延伸。半导体装置结构1a可以包含场板92。场板92可以从源极71朝向漏极72延伸。场板92可以覆盖栅极结构60的至少一部分。场板91和/或场板92可以包含但不限于导电材料。导电材料可以包含但不限于例如金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它合适的导电材料。场板91和/或场板92可以处于零电势。
部分52可以辅助在栅极结构60与漏极72之间形成更均匀的电场，从而增强半导体装置结构1a的阈值电压。因此，由于根据本公开的一些实施例的部分52的形成，可以省略场板91和/或场板92，从而减少费用并且简化工艺。
图3是根据本公开的一些实施例的半导体装置结构1b的横截面视图。
除了经掺杂III-V族层50a由经掺杂III-V族层50b代替之外，半导体装置结构1b与如参考图2所展示和所描述的半导体装置结构1a类似或相同。
经掺杂III-V族层50b具有厚度相对较小的部分52'。部分52'的表面521'在高程上不同于部分51的表面511。
部分52'的厚度T2'不同于部分51的厚度T1。可以根据需要改变部分52'的厚度T2’。厚度T2'的范围可以在约1nm到约5nm。厚度T2'的范围可以在约5nm到约10nm。部分52'的表面521'可以不与部分51的表面511共面。部分52'的表面521'的高程可以小于部分51的表面511的高程。部分52'的表面521'可以低于部分51的表面511。表面511的粗糙度可以不同于表面521'的粗糙度。
在一些其它实施例中，部分52'的厚度可以在不同位置或区域中具有不同厚度。例如，部分52'邻近部分51可以具有相对大的厚度并且邻近源极71或漏极72可以具有相对较小的厚度。可替代地，部分52'邻近部分51可以具有相对较小的厚度并且邻近源极71或漏极72可以具有相对大的厚度。在一些其它实施例中，部分52'可以具有可变厚度。换言之，在一些其它实施例中，部分52'的厚度不恒定。
部分51可以与钝化层80接触。部分51的侧表面可以与钝化层80接触。
随着厚度T2'的改变，半导体装置结构1b的接通电阻(Rds-on)改变。也就是说，Rds-on可以通过部分52'的厚度T2'控制，从而改善半导体装置结构1b的性能。
图4是根据本公开的一些实施例的半导体装置结构1c的横截面视图。
除了经掺杂III-V族层50a由经掺杂III-V族层50c代替之外，半导体装置结构1c与如参考图2所展示和所描述的半导体装置结构1a类似或相同。
经掺杂III-V族层50c具有厚度相对较小的部分51'。部分52的表面521可以在高程上不同于部分51'的表面511'。
部分51'的厚度T1'可以变化。部分51'的厚度T1'可以不同于部分52的厚度T2。部分51'的厚度T1'可以小于部分52的厚度T2。厚度T1'的范围可以在约50nm到约100nm。厚度T1'的范围可以在约100nm到约500nm。部分52的表面521可以不与部分51'的表面511'共面。部分52的表面521的高程大于部分51'的表面511'的高程。表面511'的粗糙度可以不同于表面521的粗糙度。
厚度T1'可以被改变或被控制以助于半导体装置结构1c的制造。
图5是根据本公开的一些实施例的半导体装置结构1d的横截面视图。
除了经掺杂III-V族层50a由经掺杂III-V族层50d代替之外，半导体装置结构1d与如参考图2所展示和所描述的半导体装置结构1a类似或相同。
掺杂族层50d的部分52”可以与源极71间隔开。掺杂族层50d的部分52”可以与漏极72间隔开。掺杂族层50d的部分52”可以不与源极71接触。掺杂族层50d的部分52”可以不与漏极72接触。在一些其它实施例中，部分52”可以与源极71接触。在一些其它实施例中，部分52”可以不与漏极72接触。在一些其它实施例中，部分52”可以与漏极72接触。在一些其它实施例中，部分52”可以不与源极71接触。
部分52”的表面522可以与源极71分离。部分52”的表面522可以与漏极72分离。部分52”可以由钝化层80与源极71分离。部分52”可以由钝化层80与漏极72分离。部分52”的表面522可以与钝化层80接触。表面522也可以被称为III-V族层50d的侧表面。
如上文所讨论的，另外的掺杂剂502的浓度可以影响薄膜电阻。在此实施例中，部分52”中另外的掺杂剂502的浓度的范围在约1010个原子/cm3到1019个原子/cm3。经考虑，部分52”是否与源极71或漏极72接触可以取决于另外的掺杂剂502和另外的掺杂剂502的浓度。例如，当另外的掺杂剂502的浓度大于阈值时，如果部分52”与源极71或漏极72接触，则可以发生短路，并且部分52”可以与源极71分离。类似地，当部分52”中另外的掺杂剂502的浓度大于阈值时，部分52”可以与漏极72分离。例如，当部分52”中另外的掺杂剂502的浓度小于阈值(例如但不限于大约1017个原子/cm3)时，部分52”可以与漏极72接触。
由于另外的掺杂剂502的浓度可以影响薄膜电阻，因此掺杂族层50d还可以用作场板。因此，半导体装置结构的电场可以由掺杂族层50d影响。经考虑，另外的掺杂剂502的选择可以辅助调谐半导体装置结构1d的电场。经考虑，另外的掺杂剂502的浓度的变化可以促进半导体装置结构1d的电场的变化。另外，掺杂族层50d的大小或形状也可以影响电场。经考虑，调节掺杂族层50d的大小或形状可以变化以辅助调谐半导体装置结构1d的电场。
图6是根据本公开的一些实施例的半导体装置结构1e的横截面视图。
除了经掺杂III-V族层50a由经掺杂III-V族层50e代替之外，半导体装置结构1e与如参考图3所展示和所描述的半导体装置结构1b类似或相同。
部分51”可以具有表面512(或底表面512)。部分52'可以具有表面523(或底表面523)。III-V族层50e的部分51”的一部分可以嵌入阻挡层40中。部分52的表面521在高程上不同于部分51”的表面511。部分52的表面523在高程上不同于部分51”的表面512。
部分51”的表面511不与部分52'的表面521共面。部分51”的表面512不与部分52'的表面523共面。部分51”的表面511的高程大于部分52'的表面521的高程。部分51”的表面512的高程小于部分52'的表面523的高程。部分52'定位于部分51”的表面511与表面512之间。
图7A、图7B、图7C、图7D、图7E和图7F展示了根据本公开的一些实施例的用于制造半导体装置结构的方法的各个阶段。
参考图7A，提供了衬底10。在衬底10上形成有缓冲层20、沟道层30和阻挡层40。缓冲层20、沟道层30和/或阻挡层40可以通过以下形成：金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、外延生长或其它合适的工艺。
参考图7B，在阻挡层40上形成有经掺杂III-V族层50。经掺杂III-V族层50可以通过MOCVD、MOVPE、外延生长或其它合适的工艺形成。在经掺杂III-V族层50的形成期间或之后，经掺杂III-V族层50可以掺杂有一或多种p型掺杂剂。
参考图7C，在经掺杂III-V族层50上形成有经图案化的掩模层100。经图案化的掩模层100可以用于定义出暴露经掺杂III-V族层50的一部分的开口50r。经图案化的掩模层100可以包含例如但不限于硅、金、氮化钛或其它合适的一或多种材料或一或多种元素。
参考图7D，可以对如图7C中所示的经掺杂III-V族层50执行热处理110。活化经图案化的掩模层100所暴露的经掺杂III-V族层50的一部分以形成部分51。经掺杂III-V族层50之中被经图案化的掩模层100覆盖的部分形成部分52。可以在约700℃到约800℃的温度范围下执行热处理110。可以在包含氧、氮或其它合适的元素的气体的环境中执行热处理110。
氧可以扩散到经掺杂III-V族层50的从开口50r暴露的部分中，从而破坏Mg-H键合以形成部分51。因此，部分51中如氧等另外的掺杂剂502的浓度可以大于部分52的另外的掺杂剂的浓度。氮可以扩散到经掺杂III-V族层50的从开口50r暴露的部分中以形成部分51。因此，部分51中如氮等另外的掺杂剂502的浓度可以大于部分52的另外的掺杂剂的浓度。
在此实施例中，部分51的氧或氮浓度比部分52的氧或氮浓度大。包含于经图案化的掩模层100中的元素可以进一步扩散到部分52中。因此，部分52中如钛、金或硅等元素503的浓度可以不同于部分51中元素的浓度。部分52中如钛、金或硅等元素503的浓度可以大于部分51中元素的浓度。包含于经图案化的掩模层100中的元素可以进一步扩散到阻挡层40中。阻挡层可以包含钛、硅、金或其组合。
在执行热处理110之后，因为部分51中如氧或氮等另外的掺杂剂502的浓度与部分52中另外的掺杂剂的浓度不同，所以部分51中氢的浓度不同于部分52中氢的浓度。
参考图7E，可以通过例如但不限于蚀刻或其它合适的技术去除经图案化的掩模层100。蚀刻技术可以包含例如但不限于干法蚀刻，如各向异性蚀刻。
参考图7F，形成栅极结构60、源极71、漏极72、钝化层80、场板91和92以形成如图2所展示和所描述的半导体装置结构1a。
可以通过溅射、PVD或其它合适的工艺形成栅极结构60、源极71和漏极72。可以通过CVD、PVD或其它合适的工艺形成钝化层80。
经考虑，在图7E中，如果过度蚀刻部分52(例如，以相对较长的时间在部分52上应用蚀刻技术)，则可以利用如参考图7F所展示和所描述的以下操作来形成与如参考图3所展示和所描述的半导体装置结构1b相同或类似的半导体装置。在此实施例中，部分52可以充当用于防止过度蚀刻阻挡层40的保护层。
经考虑，在图7E中，如果图案化部分52(例如，利用经图案化的掩模层在部分52上应用蚀刻技术以去除部分52的不期望部分)，则可以利用如参考图7F所展示和所描述的以下操作来形成与如参考图5所展示和所描述的半导体装置结构1d相同或类似的半导体装置。
经考虑，如果在图7A中的阻挡层40中形成凹部并且在图7E中过度蚀刻部分52(例如，以相对较长的时间在部分52上应用蚀刻技术)，则可以利用如参考图7F所展示和所描述的以下操作来形成与如参考图6所展示和所描述的半导体装置结构1e相同或类似的半导体装置。
图8A、图8B、图8C和图8D展示了根据本公开的一些实施例的用于制造半导体装置结构的方法的各个阶段。
图8A之前的工艺可以与来自图7A到图7B的工艺相同或类似，并且在本文中不再重复。
参考图8A，在阻挡层40上形成经图案化的掩模层100'。可以图案化经图案化的掩模层100'以暴露经掺杂III-V族层50的一部分。经图案化的掩模层100'可以包含钛、镍、铂、钴的元素、其它元素或其组合。保留经图案化的掩模层100'的相对中心区域中的部分，并且去除经图案化的掩模层100'的相对外围区域中的部分。
参考图8B，可以执行热工艺130以处理经掺杂III-V族层50，使得经图案化的掩模层100'的元素扩散到经掺杂III-V族层50中。经掺杂III-V族层50的由经图案化的掩模层100'覆盖的部分可以形成部分51。经掺杂III-V族层50的另一部分形成部分52。可以在约400℃到约600℃的温度范围下执行热处理130。
在此实施例中，镍、钛、钴、铂或其组合可以扩散到经掺杂III-V族层50的位于经图案化的掩模层100'之下的部分中。因此，部分51中如镍、钛、钴、铂或其组合的另外的掺杂剂502的浓度可以大于部分52中另外的掺杂剂502的浓度。部分51可以提供足够的空穴以耗尽部分51之下的2DEG区域中的电子。镍、钛、钴、铂或其组合可以进一步渗透到阻挡层40中。
在此实施例中，部分51的钛、镍、铂、钴或其组合的浓度可以大于部分52的钛、镍、铂、钴或其组合的浓度。镍、钛、铂、钴可以辅助破坏经掺杂III-V族层50中的更多Mg-H键合，使得经掺杂III-V族层50可以在更低的温度下活化。
参考图8C，执行蚀刻工艺以去除经图案化的掩模层100'。蚀刻工艺140可以包含但不限于干法蚀刻，如各向异性蚀刻。可以过度蚀刻部分51，使得部分51的厚度小于部分52的厚度。在一些实施例中，可以基本上不蚀刻部分51。
参考图8D，形成栅极结构60、源极71、漏极72和钝化层80，由此产生如图4所示的半导体装置结构1c。可以执行蚀刻工艺以去除部分52的超出源极71和/或漏极72的部分。
如本文所用，在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖装置在使用时或操作时的不同朝向。可以以其它方式朝向设备(旋转90度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应当理解，当元件被称为“连接到”或“耦接到”另一个元件时，所述元件可以直接连接到或耦接到另一个元件，或者可以存在中间元件。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或给定范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文所公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (28)

1.一种半导体装置结构，其包括：
衬底；
沟道层，所述沟道层安置在所述衬底上；
阻挡层，所述阻挡层安置在所述沟道层上；
经掺杂III-V族层，所述经掺杂III-V族层安置在所述阻挡层上，所述经掺杂III-V族层包括：
第一部分，所述第一部分具有第一浓度的第一元素；以及
第二部分，所述第二部分邻近所述第一部分，所述第二部分具有第二浓度的所述第一元素；以及
栅极结构，所述栅极结构安置在所述经掺杂III-V族层的所述第一部分上，其中所述第一元素的所述第一浓度不同于所述第一元素的所述第二浓度。
2.根据权利要求1所述的半导体装置结构，其中所述第一部分的第一表面与所述第二部分的第一表面共面。
3.根据权利要求1所述的半导体装置结构，其中所述第一部分的第一表面的高程与所述第二部分的第一表面的高程相同。
4.根据权利要求1所述的半导体装置结构，其中所述第一部分的第一表面的高程大于所述第二部分的第一表面的高程。
5.根据权利要求1所述的半导体装置结构，其中所述第一部分的第一表面的高程小于所述第二部分的第一表面的高程。
6.根据权利要求4所述的半导体装置结构，其中所述第一部分包括与所述第一表面相对的第二表面，并且所述第二部分的所述第一表面的高程位于所述第一部分的所述第一表面的高程与所述第二表面的高程之间。
7.根据权利要求4所述的半导体装置结构，其中所述第一部分包括与所述第一表面相对的第二表面，所述第一部分的所述第二表面的高程小于所述第二部分的第二表面的高程，并且所述第二部分的所述第二表面与所述第二部分的所述第一表面相对。
8.根据权利要求1所述的半导体装置结构，其中所述第一元素包括氧、氮、硅、钛、金或其组合。
9.根据权利要求1所述的半导体装置结构，其中所述第一元素包括钛、镍、铂、钴或其组合。
10.根据权利要求1所述的半导体装置结构，其进一步包括：
源极和漏极，所述源极和所述漏极安置在所述栅极结构的两个相对侧面上。
11.根据权利要求10所述的半导体装置结构，其中所述经掺杂III-V族层的所述第二部分与所述源极和所述漏极中的至少一个间隔开。
12.根据权利要求10所述的半导体装置结构，其中所述经掺杂III-V族层的所述第二部分与所述源极和所述漏极直接接触。
13.根据权利要求10所述的半导体装置结构，其中所述经掺杂III-V族层的所述第二部分安置在所述源极与所述经掺杂III-V族层的所述第一部分之间。
14.根据权利要求1所述的半导体装置结构，其中所述第一部分的厚度大于所述第二部分的厚度。
15.根据权利要求1所述的半导体装置结构，其中所述第一部分的薄膜电阻小于所述第二部分的薄膜电阻。
16.根据权利要求1所述的半导体装置结构，其中所述栅极结构覆盖所述经掺杂III-V族层的所述第一部分。
17.根据权利要求1所述的半导体装置结构，其中所述第二部分围绕所述第一部分。
18.一种半导体装置结构，其包括：
衬底；
沟道层，所述沟道层安置在所述衬底上；
阻挡层，所述阻挡层安置在所述沟道层上；
栅极结构，所述栅极结构安置在所述阻挡层上；
第一半导体层，所述第一半导体层安置在所述栅极结构与所述阻挡层之间；以及
第二半导体层，所述第二半导体层安置在所述阻挡层上；
其中所述第一半导体层中第一元素的浓度大于所述第二半导体层中所述第一元素的浓度。
19.根据权利要求18所述的半导体装置结构，其中所述第一半导体层的上表面在高程上不同于所述第二半导体层的上表面。
20.根据权利要求18所述的半导体装置结构，其中所述第一元素包括氧、氮、硅、钛、金或其组合。
21.根据权利要求18所述的半导体装置结构，其中所述第一元素包括钛、镍、铂、钴或其组合。
22.根据权利要求18所述的半导体装置结构，其中所述第一半导体层包括p-GaN，并且所述第二半导体层包括p-GaN。
23.根据权利要求18所述的半导体装置结构，其中所述第一半导体层的上表面的粗糙度不同于所述第二半导体层的上表面的粗糙度。
24.一种用于制造半导体装置结构的方法，所述方法包括：
提供衬底；
在所述衬底上形成沟道层；
在所述沟道层上形成阻挡层；
在所述阻挡层上形成经掺杂III-V族层；以及
处理所述经掺杂III-V族层的一部分，使得所述部分中第一元素的第一浓度不同于所述经掺杂III-V族层的剩余部分中所述第一元素的第二浓度。
25.根据权利要求24所述的方法，其进一步包括：
在所述经掺杂III-V族层上形成经图案化的掩模层；以及
图案化所述经图案化的掩模层以暴露所述经掺杂III-V族层的所述部分。
26.根据权利要求24所述的方法，其中所述经过图案化的掩模层的材料包括钛、氮、硅、金或其组合。
27.根据权利要求24所述的方法，其进一步包括：
在所述经掺杂III-V族层上形成经图案化的掩模层；以及
图案化所述经图案化的掩模层以留下使所述经过图案化的掩模层的一部分覆盖所述经掺杂III-V族层的所述部分。
28.根据权利要求26所述的方法，其中所述经过图案化的掩模层的材料包括钛、镍、铂、钴或其组合。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114628511A (zh) 2020-12-11 2022-06-14 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022121A (zh) * 2011-09-27 2013-04-03 富士通株式会社 半导体器件及其制造方法
CN103022119A (zh) * 2011-09-27 2013-04-03 富士通株式会社 半导体器件
CN103077890A (zh) * 2011-09-28 2013-05-01 富士通株式会社 半导体器件和制造方法
US20150270379A1 (en) * 2014-03-19 2015-09-24 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5186096B2 (ja) * 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JPWO2009147774A1 (ja) * 2008-06-05 2011-10-20 パナソニック株式会社 半導体装置
CN106783962A (zh) 2017-01-11 2017-05-31 西安电子科技大学 一种p‑GaN增强型AlGaN/GaN高电子迁移率晶体管
CN108447907A (zh) * 2018-03-26 2018-08-24 英诺赛科（珠海）科技有限公司 晶体管及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022121A (zh) * 2011-09-27 2013-04-03 富士通株式会社 半导体器件及其制造方法
CN103022119A (zh) * 2011-09-27 2013-04-03 富士通株式会社 半导体器件
CN103077890A (zh) * 2011-09-28 2013-05-01 富士通株式会社 半导体器件和制造方法
US20150270379A1 (en) * 2014-03-19 2015-09-24 Kabushiki Kaisha Toshiba Semiconductor device

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