JPWO2009147774A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、アンドープのＧａＮ層（１３）、アンドープのＡｌＧａＮ層（１４）及びｐ型ＧａＮ層（１５）とを有しており、ｐ型ＧａＮ層（１５）には高抵抗領域（１５ａ）が選択的に形成されている。高抵抗領域（１５ａ）は、遷移金属、例えばチタンが導入されることにより高抵抗化している。

Description

本発明は、例えばパワートランジスタ又は高周波トランジスタに適用可能な半導体装置、特にIII族窒化物半導体からなる半導体装置に関する。
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物化合物半導体（以下、単に窒化物半導体とも呼ぶ。）は、広いバンドギャップ、高い絶縁破壊電界及び高い飽和電子速度というシリコン（Ｓｉ）や砒化ガリウム（ＧａＡｓ）を凌ぐ、優れた物性値を有しており、高出力トランジスタ又は高周波トランジスタに用いる新材料として有望視されている。また、III族窒化物化合物半導体は、その混晶比率を変えることによって、自由にバンドギャップを変えることができ、例えばＡｌＧａＮとＧａＮというバンドギャップが互いに異なる窒化物半導体層を接合させたＡｌＧａＮ／Ｇａｎへテロ構造においては、結晶方位の（０００１）面上において自発分極及びピエゾ分極によりヘテロ界面に電荷が生じ、アンドープ時においても、１×１０１３ｃｍ−２以上のシートキャリア濃度を得られる。このため、このヘテロ界面に生じた電荷をチャネルとして利用する窒化物半導体からなるヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor：ＨＦＥＴ）は、高い電流密度を実現できるため高出力化が可能となり、特に研究開発が盛んである。
ＨＦＥＴを作製する場合は、電流が流れる導電性領域と電流が流れない高抵抗領域とを選択的に形成する必要がある。窒化物半導体は、所望の導電型や導電性を有する窒化物半導体層を選択的に結晶成長させることが技術的に困難である。また、高抵抗な窒化物半導体層中にイオン注入法により導電性領域を選択的に形成することも、注入した不純物が活性化しないため難しい。このため、導電性を有する窒化物半導体層中に選択的に高抵抗領域を形成する方法が一般的な手法である。すなわち、導電性を有する窒化物半導体層中に硼素（Ｂ）や窒素（Ｎ）等の不純物をイオン注入することにより、窒化物半導体層中に高抵抗領域を選択的に形成している（例えば、特許文献１を参照。）。具体的には、イオン注入により生じた欠陥に起因するエネルギー準位を窒化物半導体のバンドギャップ中に形成し、それにキャリアを捕獲させることによって窒化物半導体層を高抵抗化している。
特開平１１−２１４８００号公報 特許第２６６１１４６号公報 特開平１０−１５４８３１号公報
しかしながら、前記従来の半導体装置の製造方法においては、欠陥準位にキャリアを捕獲することにより高抵抗化しているため、特に８００℃以上の高温の熱処理を施すと欠陥が回復して、低抵抗化してしまうという問題がある。
また、イオン注入法ではキャリアを捕獲するために窒化物半導体のバンドギャップ中に形成するエネルギー準位を制御することができないため、ｎ型窒化物半導体層とｐ型窒化物半導体層を有する窒化物半導体トランジスタにおいてはその両方の半導体層に不純物元素を導入した場合、どちらか一方の層のみを選択的に高抵抗化することはできないというい問題がある。
本発明は、前記従来の問題に鑑み、第１に、III族窒化物半導体からなる半導体装置において、高温の熱処理にも耐えうる安定した高抵抗領域を形成できるようにすることを目的とする。第２に、ｎ型の半導体層及びｐ型の半導体層の一方のみを選択的に高抵抗化できるようにすることを目的とする。
前記の目的を達成するため、本発明に係る第１の半導体装置は、第１の窒化物半導体からなる第１の半導体層と、第２の窒化物半導体からなる第２の半導体層とを備え、第１の半導体層は遷移金属が導入された第１の領域を有し、第２の半導体層は遷移金属が導入された第２の領域を有し、第１の領域と第２の領域とのうちいずれか一方のみが高抵抗化していることを特徴とする。
第１の半導体装置によると、窒化物半導体層を有する半導体装置において、少なくとも１種類の遷移金属を導入するだけで、いずれか一方の導電型の半導体層のみを選択的に高抵抗化することができる。
第１の半導体装置において、第１の領域を除く第１の半導体層はｎ型の導電性を有し、第１の領域は、遷移金属が前記第１の窒化物半導体のバンドギャップ中に形成するエネルギー準位に電子が捕獲されることにより高抵抗化していることが好ましい。
また、第１の半導体装置において、第１の領域を除く第１の半導体層はｐ型の導電性を有し、第１の領域は、遷移金属が前記第１の窒化物半導体のバンドギャップ中に形成するエネルギー準位に正孔が捕獲されることにより高抵抗化していることが好ましい。
第１の領域を除く第１の半導体層がｎ型の導電性を有する場合に、電子を捕獲する遷移金属には銅を用いることができる。
また、第１の領域を除く第１の半導体層がｐ型の導電性を有する場合に、正孔を捕獲する遷移金属にはチタンを用いることができる。
また、第１の領域を除く第１の半導体層がｎ型の導電性を有する場合又はｐ型の導電性を有する場合に、遷移金属にはルテニウムを用いることができる
本発明に係る第２の半導体装置は、基板と、基板の上に設けられた窒化物半導体層と、窒化物半導体層と電気的に接続されたソース電極及びドレイン電極と、窒化物半導体層の上に、ソース電極とドレイン電極との間に位置するように設けられたゲート電極とを備え、窒化物半導体層は、遷移金属が導入された高抵抗領域を有していることを特徴とする。
第２の半導体装置において、窒化物半導体層は、ｐ型を供する不純物が導入された窒化物半導体層を含み、高抵抗領域は、ｐ型を供する不純物が導入された窒化物半導体層のうち、ゲート電極の直下の領域の少なくとも一部を除くように形成されていることが好ましい。
また、第２の半導体装置において、高抵抗領域は、窒化物半導体層におけるゲート電極の下側部分に、ゲート電極と接するように形成されていることが好ましい。
また、第２の半導体装置において、窒化物半導体層は、ソース電極とドレイン電極との間に流れる電流の経路となるチャネル領域を含み、高抵抗領域は、チャネル領域の下方に形成されていることが好ましい。
本発明に係る第３の半導体装置は、基板と、基板の上に設けられ、第１導電型を供する不純物が導入された第１窒化物半導体層と、第１窒化物半導体層の上面に接して設けられ、第２導電型を供する不純物が導入された第２窒化物半導体層と、第２窒化物半導体層の上面に接して設けられ、第１導電型を供する不純物が導入された第３窒化物半導体層と、第１窒化物半導体層に電気的に接続されたコレクタ電極と、第２窒化物半導体層に電気的に接続されたベース電極と、第３窒化物半導体層に電気的に接続されたエミッタ電極とを備え、第１窒化物半導体層は、遷移金属が導入された高抵抗領域を有していることを特徴とする。
第２又は第３の半導体装置において、高抵抗領域は半導体装置の能動領域の周辺に位置する素子分離領域であることが好ましい。
本発明に係る第４の半導体装置は、窒化物半導体層と、窒化物半導体層に形成された高抵抗領域とを備え、高抵抗領域には、遷移金属及び不純物として導入された他の元素が導入されていることを特徴とする。
本発明に係る第５の半導体装置は、窒化物半導体層と、窒化物半導体層に形成され、遷移金属が導入された高抵抗領域とを備え、高抵抗領域と該高抵抗領域に隣接する領域とのうち少なくとも一方は、格子間に弗素を含有することを特徴とする。
本発明に係る半導体装置によると、高温の熱処理にも耐えうる安定した高抵抗領域を形成できる。また、ｎ型の半導体層及びｐ型の半導体層の一方のみを選択的に高抵抗化することができる。これらの効果により、高温熱処理後も安定した高抵抗領域を有する窒化物半導体装置、電流コラプスが発生しないノーマリオフ型の窒化物半導体装置、及び高い最大発振周波数を実現できる窒化物半導体装置を実現できる。
図１は本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。 図２（ａ）及び（ｂ）は窒化物半導体に遷移金属を導入した場合に形成される電子状態を示し、（ａ）は３ｄ遷移金属を示すグラフであり、（ｂ）は４ｄ遷移金属を示すグラフである。 図３は本発明の第１の実施形態に係る半導体装置に対してバイアス電圧を直流電圧とパルス電圧とで印加した場合のトランジスタ静特性である。 図４は本発明の第１の実施形態の一変形例に係る半導体装置を示す模式的な断面図である。 図５は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。 図６は本発明の第３の実施形態に係る半導体装置を示す模式的な断面図である。 図７は本発明の第４の実施形態に係る半導体装置を示す模式的な断面図である。 図８は本発明の第５の実施形態に係る半導体装置を示す模式的な断面図である。 図９は窒化物半導体に格子間遷移金属又は格子間弗素が導入された場合に形成される電子状態を示すグラフである。 図１０は本発明の第５の実施形態の一変形例に係る半導体装置を示す模式的な断面図である。
符号の説明
１１ 基板
１２ バッファ層
１３ ＧａＮ層
１４ ＡｌＧａＮ層
１５ ｐ型ＧａＮ層
１５ａ 高抵抗領域
１６ ゲート電極
１７ ソース電極
１８ ドレイン電極
１９ 遷移金属導入領域
２０ 素子分離領域
２１ 基板
２２ バッファ層
２３ ＧａＮ層
２４ ＡｌＧａＮ層
２４ａ 高抵抗領域
２５ ゲート電極
２６ ソース電極
２７ ドレイン電極
２８ 素子分離領域
３１ 基板
３２ バッファ層
３３ 高抵抗層
３４ ＧａＮ層
３５ ＡｌＧａＮ層
３６ ゲート電極
３７ ソース電極
３８ ドレイン電極
３９ 素子分離領域
４１ 基板
４２ バッファ層
４３ コレクタ層
４３ａ 高抵抗領域
４４ ベース層
４４ｂ 非高抵抗領域
４５ エミッタ層
４６ コレクタ電極
４７ ベース電極
４８ エミッタ電極
４９ 素子分離領域
５１ 基板
５２ バッファ層
５３ ＧａＮ層
５４ ＡｌＧａＮ層
５５ 弗素が導入されたＧａＮ層
５５ａ 高抵抗領域
５６ ゲート電極
５７ ソース電極
５８ ドレイン電極
５９ 遷移金属導入領域
６０ 素子分離領域
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図１に示すように、第１の実施形態に係るＨＦＥＴは、例えば、サファイア（単結晶Ａｌ２Ｏ３）からなる基板１１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１２と、厚さが２μｍのアンドープのＧａＮ層（チャネル形成層）１３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）１４と、厚さが１００ｎｍでマグネシウム（Ｍｇ）がドープされたｐ型ＧａＮ層１５とが順次エピタキシャル成長により形成されている。ここで、アンドープとは結晶成長中に導電型を供するドーパントを意図的に導入していないことを意味する。
ｐ型ＧａＮ層１５の上には、パラジウム（Ｐｄ）からなるゲート電極１６が該ｐ型ＧａＮ層１５と接して形成されている。ここで、ｐ型ＧａＮ層１５におけるゲート電極１６の直下の領域の少なくとも一部を除いた領域には、遷移金属であるチタン（Ｔｉ）が導入されることにより、高抵抗化された高抵抗領域１５ａが形成されている。
ＡｌＧａＮ層１４の上におけるｐ型ＧａＮ層１５の両側方の領域で且つ高抵抗領域１５ａがエッチングされた領域には、それぞれチタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されてなるソース電極１７及びドレイン電極１８がＡｌＧａＮ層１４と接して形成されている。なお、ソース電極１７及びドレイン電極１８は、ＡｌＧａＮ層１４とのみ接していてもよく、その下のＧａＮ層１３とのみ接していてもよく、また、ＧａＮ層１３及びＡｌＧａＮ層１４の両方に接していてもよい。
また、ソース電極１７及びドレイン電極１８の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）等が導入されて高抵抗化された素子分離領域２０が形成されている。
第１の実施形態の特徴として、図１に示すように、高抵抗領域１５ａを形成するためのＴｉが、ｐ型ＧａＮ層１５の下のＡｌＧａＮ層１４さらにはその下のＧａＮ層１３の上部にまで導入されて遷移金属導入領域１９が形成されている。しかしながら、Ｔｉは後述するように、ｐ型窒化物半導体層のみを高抵抗化するため、ここでは、ｐ型ＧａＮ層１５にのみ高抵抗領域１５ａが形成される。
このように、ゲート電極１６とキャリア供給層（ＡｌＧａＮ層１４）との間にｐ型窒化物半導体層（ｐ型ＧａＮ層１５）を設けた窒化物半導体トランジスタにおけるゲート電極１６の下側領域においては、ＡｌＧａＮ／ＧａＮからなるヘテロ接合界面に形成されるチャネル領域のエネルギー位置がフェルミ準位よりも高くなるため、ゲート電極１６の下側部分に位置するチャネル領域を空乏化させることができる。このため、最大ドレイン電流を減少させることなく、ゲート電圧を印加しない状態の時にはドレイン電流が流れない、いわゆるノーマリオフ動作が可能となる。
このようなＨＦＥＴは、従来は、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方部分をドライエッチングで除去することにより形成しているが、このときのドライエッチングによって、アンドープのＡｌＧａＮ層１４の表面にトラップ準位が形成される。この表面に形成されたトラップ準位によって、大電力且つ高速スイッチング動作時に、電子がトラップ準位に捕獲されて、ドレイン電流が減少する現象、いわゆる電流コラプスが生じる。
しかしながら、第１の実施形態においては、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方部分に対してドライエッチングは行わず、正孔のみを捕獲するエネルギー準位を形成する遷移金属、すなわちチタン（Ｔｉ）を選択的に導入することにより、ｐ型ＧａＮ層１５を高抵抗化して高抵抗領域１５ａを形成している。このため、チャネル領域に存在する電子を捕獲することなくスイッチング動作が可能となるので、電流コラプスが発生しない、ノーマリオフ型の窒化物半導体ＨＦＥＴを実現することができる。
図２（ａ）及び図２（ｂ）に、窒化物半導体に遷移金属を導入した場合に形成される不純物準位を第一原理バンド計算により求めた結果を示す。ここで、図２（ａ）は３ｄ遷移金属元素がＧａサイトに置換した場合を示し、図２（ｂ）は４ｄ遷移金属元素がＧａサイトに置換した場合を示している。また、図中の「ＧａＮ ＣＢＭ」はＧａＮにおける伝導帯の下端のエネルギーを表し、「ＧａＮ ＶＢＭ」はＧａＮにおける価電子帯の上端のエネルギーを表している。また、図中の矢印はフェルミ準位を表している。遷移金属を窒化物半導体に導入すると、窒化物半導体のバンドギャップ中に化学結合に寄与しないｄ電子による局在した不純物準位が形成される。このため、導電性を有する窒化物半導体中に遷移金属を導入した場合は、遷移金属の導入により形成された不純物準位にキャリア（多数キャリア）が捕獲されるため、窒化物半導体を高抵抗化することが可能となる。なお、ここでは、各遷移金属がＧａサイトに置換している結果を示したが、格子間に遷移金属が入った場合でもｄ電子は化学結合しないため、図２（ａ）及び図２（ｂ）と同様に、窒化物半導体のバンドギャップ中に不純物準位が形成される。従って、遷移金属が格子間位置に導入されても、窒化物半導体を高抵抗化することができる。
なお、この不純物準位のエネルギーは各遷移金属元素によってそれぞれ異なり、電子を捕獲するエネルギー準位を有する不純物はアクセプタ型トラップと呼ばれ、正孔を捕獲するエネルギー準位を有する不純物はドナー型トラップと呼ばれる。例えば、ドナー型トラップとなる遷移金属の場合は、ｐ型窒化物半導体に導入すればそれを高抵抗化できるが、ｎ型窒化物半導体に導入すると電子は捕獲されず、ｎ型窒化物半導体の導電性は変化することがない。すなわち、ｎ型窒化物半導体層とｐ型窒化物半導体層との両半導体層にドナー型トラップ又はアクセプタ型トラップとなるいずれかの遷移金属を導入しても、一方の半導体層のみ高抵抗化させることが可能となる。
［表１］に、遷移金属であるＴｉを窒化物半導体に導入し、シート抵抗の変化を実験的に検討した結果を示す。
ここでは、Ｔｉの導入により窒化物半導体のバンドギャップに形成された不純物準位が電子及び正孔に与える影響を明らかにするため、多数キャリアが電子であるＡｌＧａＮ／ＧａＮ層を有するウェハと、多数キャリアが正孔であるｐ型ＧａＮ層を有するウェハとのそれぞれにＴｉを導入し、各シート抵抗の変化を測定している。
その結果、ｐ型ＧａＮ層にＴｉを導入した場合は、そのシート抵抗は測定装置の測定限界値以上に高抵抗化して半絶縁化したが、ＡｌＧａＮ／ＧａＮ層にＴｉを導入した場合のシート抵抗の増大は４倍程度に留まっている。なお、ここで高抵抗化とは、シート抵抗が１００ｋΩ／ｓｑ．以上になることを意味する。これにより、窒化物半導体にＴｉを導入した場合に形成される不純物準位の多くは正孔を捕獲しており、Ｔｉはドナー型トラップであることが分かる。
第１の実施形態においては、正孔が多数キャリアであるＭｇがドープされたｐ型ＧａＮ層１５のみを高抵抗化し、その下層のＧａＮ層１３とＡｌＧａＮ層１４とのＡｌＧａＮ／ＧａＮの界面に存在する電子には影響を与えないことが必要であるため、遷移金属としてはＴｉが最も適している。なお、ドナー型トラップが形成される限りは、他の遷移金属を用いることができる。
以下、前記のように構成されたIII族窒化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、サファイアからなる基板１１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１２と、厚さが２μｍのアンドープのＧａＮ層１３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層１４と、厚さが１００ｎｍのＭｇドープされたｐ型ＧａＮ層１５とを順次エピタキシャル成長する。ここで、III族源には、例えばトリメチルガリウム（ＴＭＧ）及びトリメチルアルミニウム（ＴＭＡ）を用い、窒素源には、例えばアンモニア（ＮＨ３）を用いる。また、ｐ型ドーパントであるＭｇ源には、例えばビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いる。
なお、基板１１はサファイアに限られず、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）又は窒化ガリウム（ＧａＮ）等でもよい。また、ｐ型ＧａＮ層１５におけるｐ型を供する不純物はＭｇに限られない。また、ｐ型ＧａＮ層１５は、ＭｇがドープされたＡｌＧａＮでもよく、さらには、Ａｌの組成が厚さ方向で変化するＭｇドープＡｌＧａＮでもよい。
次に、エピタキシャルにより形成されたｐ型ＧａＮ層１５の上におけるゲート電極形成領域に該電極形成領域を覆う酸化シリコン等からなるマスク膜（図示せず）を形成し、形成したマスク膜を用いてｐ型ＧａＮ層１５にＴｉを選択的に導入する。このときのＴｉの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも熱拡散法は、Ｔｉの導入時に窒化物半導体層にダメージが入らないため好ましい。なお、窒化物半導体層にＴｉを導入する深さは、ｐ型ＧａＮ層１５におけるマスク膜で覆われた領域以外の全ての領域が実質的に高抵抗領域１５ａとなる深さでよく、さらには、遷移金属導入領域１９として示すようにｐ型ＧａＮ層１５の下側のＡｌＧａＮ層１４又はＧａＮ層１３にまで達する深さでもよい。なぜなら、前述したように、Ｔｉを導入することによって形成される不純物準位は正孔を捕獲するものの、電子にはほとんど影響を与えないからである。従って、第１の実施形態においては、例えば、Ｔｉを導入する深さは７０ｎｍ以上且つ１５０ｎｍ以下であればよい。また、Ｔｉを結晶格子の格子間位置に導入した場合は、化学結合しないｄ電子の個数が２個となるため、Ｔｉの濃度は、ｐ型ＧａＮ層１５中の正孔濃度の２分の１以上であればよく、例えば１×１０２０ｃｍ−３程度であればよい。なお、導入する遷移金属はＴｉに限られず、正孔を捕獲する不純物準位を形成する遷移金属であればよい。例えばバナジウム（Ｖ）、鉄（Ｆｅ）又はルテニウム（Ｒｕ）を用いることができる。また、Ｖ、Ｆｅ又はＲｕの導入深さは７０ｎｍ以上且つ１００ｎｍ以下であればよい。
次に、マスク膜を除去し、その後、窒化物半導体層の素子分離形成領域に、例えば硼素（Ｂ）を選択的にイオン注入すると共に、さらに遷移金属を選択的に導入することにより、素子分離領域２０を形成する。このように、素子分離領域２０に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域２０を形成することが可能となる。
次に、例えばドライエッチング法により、高抵抗領域１５ａにおけるｐ型ＧａＮ層１５の両側方に位置するソース電極及びドレイン電極の各形成領域を選択的に除去して、その下のＡｌＧａＮ層１４を露出する。続いて、ｐ型ＧａＮ層１５及び高抵抗領域１５ａの上面を覆うレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行うことにより、それぞれＴｉ／Ａｌからなるソース電極１７及びドレイン電極１８を形成する。ここで、高抵抗領域１５ａに対するドライエッチングの深さは該高抵抗領域１５ａのみを除去する深さに限られず、ＡｌＧａＮ層１４の内部に達する深さ、さらにはＧａＮ層１３に達する深さでもよい。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極１６を遷移金属が導入されていないｐ型ＧａＮ層１５の上に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）等の仕事関数が大きい金属でもよい。なお、ゲート電極１６は、少なくともその一部がｐ型ＧａＮ層１５と接していればよく、その残部が高抵抗領域１５ａと接していてもよい。この場合に、高抵抗領域１５ａの上面とゲート電極１６との間には絶縁膜が挿入されていてもよい。
以上説明したように第１の実施形態においては、ゲート電極１６を形成するｐ型ＧａＮ層１５の両側方の領域に遷移金属を導入して高抵抗領域１５ａを形成することにより、ｐ型ＧａＮ層１５の幅を決定している。このため、ドレイン電流を制御するｐ型ＧａＮ層１５の幅を小さくすることが可能となる。
従来は、例えばドライエッチングによってｐ型半導体層におけるゲート電極の両側方の領域を除去してその上にゲート電極を形成している。この方法では、ｐ型半導体層の幅を微細化する方法としては限界がある。
これに対し、第１の実施形態においては、ゲート電極１６はｐ型ＧａＮ層１５の幅が十分に小さくなっても形成可能であり、微細化が容易となるため、優れた特性を有するノーマリオフ型のIII族窒化物半導体ＨＦＥＴを得ることができる。
図３は第１の実施形態に係るＨＦＥＴにおいて、バイアス電圧を直流電圧で印加した場合と、パルス電圧（パルス幅が０．５μｓでパルス間隔が１ｍｓ）で印加した場合との静特性を示している。ここで、パルス電圧の印加とは、ゲート電圧が０Ｖで且つドレイン電圧が６０Ｖというトランジスタがオフ状態となるバイアス点から、パルス幅が０．５μｓで且つパルス間隔が１ｍｓで任意のバイアス点に印加することをいう。
このようにトランジスタのオフ状態からパルス電圧でトランジスタを急激にオン状態にすると、トランジスタのオフ時に表面準位にキャリアがトラップされている場合には、トラップされたキャリアによりチャネルが空乏化していることから、電流コラプス現象が見られる。
しかしながら、第１の実施形態においては、図３から分かるように、直流電圧を印加した場合とパルス電圧を印加した場合とがほぼ一致しており、電流コラプスがない状態（コラプスフリー）となっている。
すなわち、第１の実施形態においては、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方の領域を除去する代わりに、該領域に正孔を捕獲するエネルギー準位を形成する遷移金属（Ｔｉ）を導入している。これにより、キャリアである電子に影響を与えることなく、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方の領域を選択的に高抵抗化することが可能となる。従って、電流コラプスフリーで且つノーマリオフ型の窒化物半導体ＨＦＥＴを実現することができる。
また、素子分離領域２０に硼素（Ｂ）等の不純物をイオン注入するだけでなく、遷移金属をも導入することにより、熱処理後も安定し、且つキャリアである電子及び正孔を共に捕獲して、高い半絶縁性を示す素子分離領域２０を形成することが可能となる。
（第１の実施形態の一変形例）
なお、遷移金属が導入される遷移金属導入領域１９は、アンドープのＡｌＧａＮ層１４及びその下のアンドープのＧａＮ層１３にまで達している必要はなく、図４の一変形例に示すように、ｐ型ＧａＮ層１５にのみ形成されていてもよい。本変形例の場合、例えばＴｉを導入する深さは７０ｎｍ以上且つ１００ｎｍ以下である。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図５は本発明の第２の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図５に示すように、第２の実施形態に係るＨＦＥＴは、例えば、サファイアからなる基板２１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層２２と、厚さが２μｍのアンドープのＧａＮ層（チャネル形成層）２３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）２４とが順次エピタキシャル成長により形成されている。
ＡｌＧａＮ層２４における上部は、遷移金属が選択的に導入された高抵抗領域２４ａが形成され、該高抵抗領域２４ａの上には、パラジウム（Ｐｄ）からなるゲート電極２５が該高抵抗領域２４ａと接して形成されている。
ＡｌＧａＮ層２４の上における高抵抗領域２４ａの両側方の領域には、それぞれチタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されてなるソース電極２６及びドレイン電極２７がＡｌＧａＮ層２４と接して形成されている。なお、ソース電極２６及びドレイン電極２７は、ＡｌＧａＮ層２４とのみ接していてもよく、その下のＧａＮ層２３とのみ接していてもよく、また、ＧａＮ層２３及びＡｌＧａＮ層２４の両方に接していてもよい。
ソース電極２６及びドレイン電極２７の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）が導入されて高抵抗化された素子分離領域２８が形成されている。
第２の実施形態の特徴として、ゲート電極２５は、遷移金属が導入されてなる高抵抗領域２４ａの上に接して形成されている。これにより、ゲートリーク電流を低減することが可能となる。
以下、前記のように構成されたIII族窒化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板２１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層２２と、厚さが２μｍのアンドープのＧａＮ層２３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層２４とを順次エピタキシャル成長する。ここで、基板２１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。
次に、エピタキシャルにより形成されたＡｌＧａＮ層２４の上にゲート電極形成領域を露出する酸化シリコン等からなるマスク膜（図示せず）を形成し、形成したマスク膜を用いてＡｌＧａＮ層２４に遷移金属を選択的に導入することにより、高抵抗領域２４ａを形成する。この遷移金属を導入してなる高抵抗領域２４ａは、電流が流れないことが求められるため、遷移金属を導入することにより形成されるエネルギー準位に電子及び正孔が共に捕獲されることが望ましい。このため、電子及び正孔を共に捕獲するエネルギー準位を形成する遷移金属（Ｒｕ等）、又は電子を捕獲するエネルギー準位を形成する遷移金属（Ｃｕ等）と正孔を捕獲するエネルギー準位を形成する遷移金属（Ｔｉ等）との少なくとも２種類の遷移金属を導入することが望ましい。さらに、図２（ａ）及び図２（ｂ）に示した遷移金属のなかでも、原子量が大きい遷移金属の方が、窒化物半導体層に導入された後に他のサイトに拡散しにくいため、高い信頼性を実現できるので望ましい。例えば、原子量が大きいルテニウム（Ｒｕ）が好ましい。また、Ｒｕを格子間位置に導入した場合は、化学結合しないｄ電子の個数が７個であるため、Ｒｕの濃度は、ＡｌＧａＮ層２４中の正孔濃度の７分の１以上であればよく、例えば１×１０２０ｃｍ−３程度であればよい。
また、Ｒｕの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも熱拡散法は、Ｒｕの導入時に窒化物半導体層にダメージが入らないため好ましい。
なお、遷移金属を導入する深さは、ＡｌＧａＮ層２４とＧａＮ層２３との界面には達しない深さであり、例えば５ｎｍであることが好ましい。
次に、マスク膜を除去し、その後、窒化物半導体層における素子分離形成領域に、例えば硼素（Ｂ）をイオン注入すると共に、さらに遷移金属を導入することによって素子分離領域２８を形成する。このように、素子分離領域２８に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域２８を形成することが可能となる。
次に、ＡｌＧａＮ層２４におけるソース電極及びドレイン電極の形成領域を露出するレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行って、Ｔｉ／Ａｌからなるソース電極２６及びドレイン電極２７を形成する。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極２５を高抵抗領域２４ａの上に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）等の仕事関数が大きい金属でもよい。
以上説明したように、第２の実施形態においては、ＡｌＧａＮ層２４におけるゲート電極２５の形成領域には、遷移金属を選択的に導入して高抵抗領域２４ａを形成している。従って、ゲート電極２５は高抵抗領域２４ａに接するため、ゲートリーク電流が大幅に低減された窒化物半導体ＨＦＥＴを容易に実現することが可能となる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図６は本発明の第３の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図６に示すように、第２の実施形態に係るＨＦＥＴは、例えば、サファイアからなる基板３１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層２２と、厚さが５００ｎｍで遷移金属が導入された窒化ガリウム（ＧａＮ）からなる高抵抗層３３と、厚さが１μｍのアンドープのＧａＮ層（チャネル形成層）３４と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）３５とが順次エピタキシャル成長により形成されている。
ＡｌＧａＮ層３５の上には、パラジウム（Ｐｄ）からなるゲート電極３６が該ＡｌＧａＮ層３５と接して形成されている。
ＡｌＧａＮ層３５の上におけるゲート電極３６の両側方の領域には、それぞれチタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されてなるソース電極３７及びドレイン電極３８がＡｌＧａＮ層３５と接して形成されている。なお、ソース電極３７及びドレイン電極３８は、ＡｌＧａＮ層３５とのみ接していてもよく、その下のＧａＮ層３４とのみ接していてもよく、また、ＧａＮ層３４及びＡｌＧａＮ層３５の両方に接していてもよい。
ソース電極３７及びドレイン電極３８の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）が導入されて高抵抗化された素子分離領域３９が形成されている。
第３の実施形態の特徴として、ＧａＮ層３４の下側に遷移金属が導入されてなる高抵抗層３３を設けているため、トランジスタのオフ時に、ＧａＮ層３４の下方の領域又はバッファ層３２を介して流れるリーク電流を低減することが可能となる。
以下、前記のように構成されたIII族化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板３１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層３２と、厚さが５００ｎｍで遷移金属が導入されたＧａＮからなる高抵抗層３３と、厚さが１μｍのアンドープのＧａＮ層３４と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層３５とを順次エピタキシャル成長する。なお、遷移金属が導入されたＧａＮからなる高抵抗層３３の厚さは５００ｎｍに限らず、少なくとも５ｎｍ以上あればよい。また、基板３１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。
高抵抗層３３に導入される遷移金属は、電子を捕獲するエネルギー準位を形成する遷移金属であることが好ましい。また、遷移金属は１種類に限られず、２種類以上の遷移金属を導入してもよい。遷移金属のなかでも原子量が大きい遷移金属の方が、窒化物半導体層に導入された後に他のサイトに拡散しにくいため、高い信頼性を実現できるので望ましい。例えば、鉄（Ｆｅ）とｄ電子の配置が等しく且つ原子量が大きいルテニウム（Ｒｕ）が好ましい。この場合、Ｒｕの有機金属原料としては、ビスジメチルシクロペンタジエニルルテニウム又はジエチルルテノセン等が挙げられる。また、Ｒｕを格子間位置に導入した場合は、化学結合しないｄ電子の個数が７個であるため、Ｒｕの濃度は、ＧａＮ層中に存在するキャリア濃度の７分の１以上であればよく、例えば１×１０２０ｃｍ−３であればよい。
次に、窒化物半導体層における素子分離形成領域に、例えば硼素（Ｂ）をイオン注入すると共に、さらに遷移金属を導入することによって素子分離領域３９を形成する。このように、素子分離領域３９に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域３９を形成することが可能となる。
次に、ＡｌＧａＮ層３５におけるソース電極及びドレイン電極の形成領域を露出するレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行って、それぞれＴｉ／Ａｌからなるソース電極３７及びドレイン電極３８を形成する。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極３６をＡｌＧａＮ層３５の上におけるソース電極３７及びドレイン電極３８の間の領域に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）等の仕事関数が大きい金属でもよい。
以上説明したように、第３の実施形態においては、アンドープのＧａＮ層３４の下側に、遷移金属が導入されてなるＧａＮからなる高抵抗層３３を形成することにより、トランジスタのオフ時にＧａＮ層３３の下方又はバッファ層３２を流れるリーク電流を低減可能な窒化物半導体ＨＦＥＴを実現することができる。
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
図７は本発明の第４の実施形態に係る半導体装置であって、III族窒化物半導体からなるバイポーラトランジスタの断面構成を示している。
図７に示すように、第４の実施形態に係るバイポーラトランジスタは、例えば、サファイアからなる基板４１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層４２と、厚さが４００ｎｍでＭｇがドープされたｐ型ＧａＮからなるコレクタ層４３と、厚さが１００ｎｍでＳｉがドープされたｎ型ＧａＮからなるベース層４４と、厚さが２００ｎｍでＭｇがドープされたｐ型ＡｌＧａＮからなるエミッタ層４５とが順次エピタキシャル成長により形成されている。
コレクタ層４３における周縁部の上面は、ベース層４４及びエミッタ層４５が除去されて露出しており、この露出面上には、Ｐｄからなるコレクタ電極４６が形成されている。
ベース層４４における周縁部の上面は、エミッタ層４５が除去されて露出しており、この露出面上には、ＴｉとＡｌとが積層されてなるベース電極４７が形成されている。また、エミッタ層４５の上には、Ｐｄからなるエミッタ電極４８が形成されている。
コレクタ層４３及びベース層４４におけるエミッタ層４５の下方の領域には、多数キャリアである正孔を捕獲する遷移金属、例えばチタン（Ｔｉ）が導入されている。これにより、コレクタ層４３における遷移金属が導入された領域は高抵抗領域４３ａとなり、一方、ベース層４４における遷移金属が導入された領域は非高抵抗領域４４ｂとなる。
また、コレクタ層４３及びバッファ層４２におけるコレクタ電極４６の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）が導入されて高抵抗化された素子分離領域４９が形成されている。
第４の実施形態の特徴として、正孔を捕獲する遷移金属がコレクタ層４３とベース層４４の一部（周縁部）に導入されているため、コレクタ層４３に導入された領域のみが高抵抗化されて高抵抗領域４３ａが形成される。これにより、ベース層４４自体の抵抗を上昇させることなく、ベースコレクタ接合面積を低減できるので、ベースコレクタ間容量を低減できる。
ところで、パイポーラトランジスタの最大発振周波数（ｆｍａｘ）は、以下の［数１］で表される。
ここで、ｆＴはカットオフ周波数を表し、ＲＢはベース抵抗を表し、ＣＢＣはベースコレクタ間容量を表す。［数１］から分かるように、最大発振周波数ｆＴの値を大きくするには、ベース抵抗ＲＢ及びベースコレクタ間容量ＣＢＣを小さくすることが必要である。第４の実施形態においては、ベース抵抗ＲＢを上昇させずに、ベースコレクタ間容量ＣＢＣを小さくできるため、高周波特性が優れた窒化物半導体バイポーラトランジスタを実現することができる。
以下、前記のように構成された窒化物半導体トランジスタの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板４１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層４２と、厚さが４００ｎｍでＭｇがドープされたｐ型ＧａＮからなるコレクタ層４３と、厚さが１００ｎｍでＳｉがドープされたｎ型ＧａＮからなるベース層４４と、厚さが２００ｎｍでＭｇがドープされたｐ型ＡｌＧａＮからなるエミッタ層４５とを順次エピタキシャル成長する。ここで、基板４１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。
なお、エミッタ層４５を構成するｐ型ＡｌＧａＮは、Ｍｇがドープされたｐ型ＧａＮを用いることも可能ではあるが、ベース層４４からエミッタ層４５に向かう電子電流を低減するために、ベース層４４とエミッタ層４５とがヘテロ接合となるｐ型ＡｌＧａＮであることが好ましい。
次に、エミッタ層４５の上にエミッタ電極形成領域に該電極形成領域を覆う第１のマスク膜（図示せず）を形成し、その後、形成した第１のマスク膜を用いて、例えばドライエッチング法により、ベース層４４の周縁部を露出する。続いて、第１のマスク膜で覆った状態で、露出したベース層４４及びその下のコレクタ層４３に対して遷移金属であるＴｉを導入する。なお、Ｔｉの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも、熱拡散法は、Ｔｉの導入時に窒化物半導体層にダメージが入らないため好ましい。
また、Ｔｉを導入する深さは、コレクタ層４３の内部にまで達する深さであり、例えば、Ｔｉがベース層４４の上面から３００ｎｍまで導入される深さである。また、Ｔｉを格子間位置に導入した場合は、化学結合しないｄ電子の個数が２個であるため、導入されるＴｉの濃度は、コレクタ４３中の正孔濃度の２分の１以上であればよく、例えば１×１０２０ｃｍ−３程度であればよい。
ここで、前述したように、遷移金属として導入したＴｉが形成する不純物準位は正孔を捕獲するが、電子にはほとんど影響を与えないため、Ｓｉがドープされたベース層４４には高抵抗化されない非高抵抗領域４４ｂが形成される。一方、Ｍｇがドープされたコレクタ層４３に導入されたＴｉは正孔を選択的に捕獲するため、Ｔｉが選択的に導入された部分のみが高抵抗化した高抵抗領域４３ａを形成することができる。なお、コレクタ層４３に導入されて高抵抗領域４３ａを形成する遷移金属はＴｉに限られず、正孔を捕獲する不純物準位を形成する遷移金属、例えばバナジウム（Ｖ）であればよい。
次に、第１のマスク膜を除去した後、エミッタ層４５及びその周囲のベース層４４を覆う第２のマスク膜を形成する。続いて、形成した第２のマスク膜を用いて、例えばドライエッチング法により、遷移金属が導入されていないコレクタ層４３を露出する。
次に、コレクタ層４３及びバッファ層４２における素子分離形成領域に、例えば硼素（Ｂ）をイオン注入すると共に、さらに遷移金属を導入することによって素子分離領域４９を形成する。このように、素子分離領域４９に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域４９を形成することが可能となる。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、コレクタ層４３の露出部分の上にＰｄからなるコレクタ電極４６を形成し、ベース層４４における露出した非高抵抗領域４４ｂの上にＴｉ／Ａｌからなるベース電極４７を形成し、エミッタ層４５の上にＰｄからなるエミッタ電極４８を形成する。なお、これらの電極用材料は上述した材料に限られず、それぞれ窒化物半導体層とオーミック接合する材料であればよい。
なお、第４の実施形態においては、バイポーラトランジスタにおけるコレクタ層及びエミッタ層をｐ型とし、ベース層をｎ型とする、いわゆるｐｎｐ型トランジスタを説明したが、これとは逆の導電型であるｎｐｎ型トランジスタであっても本発明は適用可能である。
ｎｐｎ型トランジスタの場合には、ｐ型ＧａＮからなるコレクタ層４３をＳｉがドープされたｎ型ＧａＮから構成し、ｎ型ＧａＮからなるベース層４４をＭｇがドープされたｐ型ＧａＮから構成し、ｐ型ＡｌＧａＮからなるエミッタ層４５をＳｉがドープされたｎ型ＡｌＧａＮから構成すればよい。さらに、この場合には、高抵抗領域４３ａには、遷移金属として、例えば銅（Ｃｕ）を導入する。このように、Ｓｉがドープされたｎ型ＧａＮからなるコレクタ層にＣｕを選択的に導入することにより、ｎ型ＧａＮのバンドギャップ中に形成されるエネルギー準位に電子が捕獲されるため、高抵抗領域が形成される。
また、ｎｐｎ型トランジスタの場合には、コレクタ電極４６及びエミッタ電極４８をＴｉ／Ａｌの積層膜から形成し、ベース電極４７をＰｄから形成すればよい。
以上により、窒化物半導体バイポーラトランジスタを作製することができる。
このように、第４の実施形態は、ベース抵抗を上昇させることなく、コレクタ層４３の一部に選択的に遷移金属を導入して高抵抗領域４３ａを形成することにより、ベースコレクタ間容量を低減することができるため、優れた高周波特性を有するIII族窒化物半導体からなるバイポーラトランジスタを得ることが可能となる。
（第５の実施形態）
熱拡散法等によって遷移金属元素をIII族窒化物半導体中に導入する場合は、拡散温度が低いと、遷移金属元素はＧａサイトよりも格子間に導入されやすい。これは、Ｇａ原子をサイトから追い出しつつ遷移金属原子がＧａ原子の代わりに収まる方が、格子間に存在する場合と比べてエネルギー障壁が高いためである。
しかしながら、特に質量数が小さい遷移金属元素を用いた場合は、格子間型はサイト置換型と比べて安定性が低く、例えば高温動作時の長期信頼性等に影響を及ぼす。これは本願発明者らによる第一原理計算からも予測されており、チタン（Ｔｉ）の場合は格子間型と比べてサイト置換型の方が約５．２ｅＶもエネルギー的に有利であることが明らかとなっている。また、鉄（Ｆｅ）の場合はその差が大きく約９．５ｅＶもあり、Ｔｉと比べてより不安定であると考えられる。このため、導入した格子間型遷移金属元素による高抵抗性を損なうことなく、長期信頼性を保つ方法が必要不可欠であり、第５の実施形態においては、長期信頼性を保つ実現方法について詳述する。
図８は本発明の第５の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図８に示すように、第５の実施形態に係るＨＦＥＴは、例えば、サファイアからなる基板５１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層５２と、厚さが２μｍのアンドープのＧａＮ層（チャネル形成層）５３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）５４と、厚さが１００ｎｍで不純物として弗素（Ｆ）が導入されたアンドープのＧａＮ層５５とが順次エピタキシャル成長により形成されている。なお、アンドープのＧａＮ層５５はＭｇがドープされたｐ型ＧａＮ層でもよい。ここで、アンドープとは結晶成長中に導電型を供するドーパントを意図的に導入していないことを意味する。
ＧａＮ層５５の上には、Ｐｄからなるゲート電極５６が該ＧａＮ層５５と接して形成されている。ここで、ＧａＮ層５５におけるゲート電極５６の下側部分を除く領域は、遷移金属であるＴｉが導入されることにより、高抵抗化された高抵抗領域５５ａが形成されている。
ＡｌＧａＮ層５４の上におけるＧａＮ層５５の両側方の領域で且つ高抵抗領域５５ａから露出する領域には、それぞれＴｉとＡｌとが積層されてなるソース電極５７及びドレイン電極５８がＡｌＧａＮ層５４と接して形成されている。なお、ソース電極５７及びドレイン電極５８は、ＡｌＧａＮ層５４とのみ接していてもよく、その下のＧａＮ層５３とのみ接していてもよく、また、ＧａＮ層５３及びＡｌＧａＮ層５４の両方に接していてもよい。
また、ソース電極５７及びドレイン電極５８の外側の領域には、硼素（Ｂ）及び遷移金属、例えばＴｉ又はＲｕ等が導入されて高抵抗化された素子分離領域６０が形成されている。
第５の実施形態の特徴として、図８に示すように、高抵抗領域５５ａを形成するためのＴｉが、ＧａＮ層５５の下のＡｌＧａＮ層５４さらにはその下のＧａＮ層５３の上部にまで及ぶ遷移金属導入領域５９が形成されている。しかしながら、Ｔｉは後述するように、弗素が導入された窒化物半導体層のみを高抵抗化するため、ここでは、ＧａＮ層５５のみに高抵抗領域５５ａが形成される。
ここで、窒化物半導体層、ここではＧａＮ層５５に導入された格子間弗素は、深いトラップ準位を形成することが本願発明者らの第一原理計算により分かっている。これは弗素が強い電気陰性度を有していることに由来し、電子過剰状態では格子間弗素はホストの電子を１つ受け取ることにより中性化する。一方、格子間弗素の導入により、格子定数が延びたり、弗素原子の周囲において原子の位置が変化することによって分極が変調を受けたりはするものの、これらの変調によるトランジスタ素子への影響は軽微であることも第一原理計算から分かっている。
なお、格子間弗素の場合も格子間遷移金属と同様に、サイト置換型と比べると熱的安定性は劣り、特に温度が１０００Ｋを越えるあたりから格子間の移動を始めることが、分子動力学計算から明らかとなっている。仮に結晶中に窒素欠陥が存在し、格子間を熱的に動き回る弗素が窒素欠陥のサイトに入るようなことがあれば、弗素がダブルドナーとして働いてしまうため、電気特性が大幅に変わってしまうおそれがある。
第５の実施形態において、ゲート電極５６とキャリア供給層（ＡｌＧａＮ層５４）との間に弗素が導入された窒化物半導体層（ＧａＮ層５５）を設けた窒化物半導体トランジスタは、ゲート電極５６の直下のＡｌＧａＮ／ＧａＮからなるヘテロ接合界面に形成されるチャネル領域のエネルギー位置がフェルミ準位よりも高くなるため、ゲート電極５６の下側部分に位置するチャネル領域を空乏化することができる。このため、本実施形態に係る窒化物半導体トランジスタは、最大ドレイン電流を減少させることなく、ゲート電圧を印加しない状態の時にはドレイン電流が流れない、いわゆるノーマリオフ動作が可能となる。
さらに、第５の実施形態においては、従来のようにゲート電極５６の両側方の領域に対してドライエッチングを行う代わりに、正孔のみを捕獲するエネルギー準位を形成する遷移金属を導入している。これにより、弗素が導入されたＧａＮ層５５のみが選択的に高抵抗化した高抵抗領域５５ａが形成され、チャネル領域に存在する電子を捕獲することなくスイッチング動作が可能となるので、電流コラプスが発生しない、ノーマリオフ型の窒化物半導体ＨＦＥＴを実現することができる。
また、前述したように、格子間弗素と格子間遷移金属とを共に導入すると、互いが束縛し合うことから、両者はＧａＮ結晶内において安定化する。これは、本願発明者らの第一原理計算の結果から明らかとなったことである。格子間弗素と格子間チタンとが隣接し合う場合は、互いに離れている場合と比べて、約３．９ｅＶもエネルギー的に有利となる。これは、前述した通り、格子間チタンがＧａサイトに収まる場合と比べて５．２ｅＶも不利であった結果と合わせて、弗素の導入によって約９．１ｅＶも安定化されることが分かる。その結果、互いの格子間元素が結合することにより、熱的安定性及び長期信頼性をより高める結果となる。
図９にＧａＮ結晶における格子間弗素と格子間チタンとの有無による電子構造の違いについて示す。図９には、左から順に、格子間Ｔｉのみの場合、格子間弗素のみの場合、及び格子間チタンと格子間弗素とが隣接する場合のそれぞれの部分状態密度を示している。また、図中の矢印はフェルミ準位を表している。図９から分かるように、格子間チタンのみの場合は、前述したように、ｄ電子による孤立準位が禁制帯のなかに形成されている。また、フェルミ準位は孤立準位の辺りに存在しているため、前述の通り高い絶縁性を示している。
一方、格子間弗素は、前述した通り、価電子帯側に深いトラップ準位を形成する。このトラップ準位は、格子間Ｔｉが形成する孤立準位と比べて低エネルギー位置に存在する。これが弗素のみを導入したＧａＮ層５５における電子状態である。なお図では、計算モデルの構成原子数が少ないため、弗素の２ｐ軌道は価電子帯と結合しているように表示されているが、本発明の効力を失うものではない。
次に、弗素とチタンとの両方を導入した場合は、先の場合と同様に、チタンのｄ電子による孤立準位が禁制帯中に形成され、且つ、弗素の２ｐ軌道は価電子帯側に存在していることが分かる。弗素のみの場合と大きく異なる点は、フェルミ準位の位置である。フェルミ準位はチタンのみの場合と同様に、ｄ電子による孤立準位の位置となる。しかしながら、格子間弗素が格子間Ｔｉから電子を１つ受け取るため、フェルミ準位はチタンのみの場合と比べて、若干低エネルギー側にシフトする。格子間弗素と格子間Ｔｉとは、ＧａＮのホスト材料中において、イオン結合のような結合状態を形成する結果、前述のように、約９．１ｅＶものエネルギー利得を得られる。すなわち、２つの格子間原子は安定化することができる。これがアンドープのＧａＮ層５５に弗素（Ｆ）とチタン（Ｔｉ）との両方が導入された高抵抗領域５５ａの電子構造である。
このように、III族窒化物半導体に遷移金属と弗素との両方を導入した場合においても、フェルミ準位が若干変化するだけで、高抵抗化を得ることが可能である。従って、前述した通り、遷移金属と弗素との双方の格子間元素が近接して配置することによって、高抵抗領域５５ａの熱的安定性及び長期信頼性を図ることができる。
以下、前記のように構成されたIII族窒化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板５１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層５２と、厚さが２μｍのアンドープのＧａＮ層５３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層５４と、厚さが１００ｎｍのアンドープのＧａＮ層５５とを順次エピタキシャル成長する。ここで、基板５１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。また、アンドープのＧａＮ層５５に代えてアンドープのＡｌＧａＮを用いることができる。
次に、エピタキシャルにより形成されたＧａＮ層５５の上におけるゲート電極形成領域に該電極形成領域を覆う酸化シリコン等からなるマスク膜（図示せず）を形成し、形成したマスク膜を用いてＧａＮ層５５にＴｉを選択的に導入する。このときのＴｉの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも熱拡散法は、Ｔｉの導入時に窒化物半導体層にダメージが入らないため好ましい。なお、窒化物半導体層にＴｉを導入する深さは、ＧａＮ層５５におけるマスク膜で覆われた領域以外の全ての領域が実質的に高抵抗領域５５ａとなる深さでよく、さらには、遷移金属導入領域５９として示すようにＧａＮ層５５の下側のＡｌＧａＮ層５４又はＧａＮ層５３にまで達する深さでもよい。例えば、Ｔｉを導入する深さは７０ｎｍ以上且つ１５０ｎｍ以下であればよい。また、導入されるＴｉの濃度は、例えば１×１０１７ｃｍ−３以上であればよく、さらには１×１０２０ｃｍ−３であればよい。なお、高抵抗領域５５ａに導入される遷移金属には、Ｔｉに限られず、Ｆｅ又はＲｕ等を用いることができる。この場合のＦｅ又はＲｕを導入する深さは、７０ｎｍ以上且つ１００ｎｍ以下であればよい。これらの遷移金属を用いると、ｄ電子による孤立準位が禁制帯の中央付近に下がってくるため、より高い絶縁性を得ることができる。
次に、マスク膜を除去し、その後、窒化物半導体層における素子分離形成領域に、例えば硼素（Ｂ）を選択的にイオン注入すると共に、さらに遷移金属を選択的に導入することにより、素子分離領域６０を形成する。このように、素子分離領域６０に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域６０を形成することが可能となる。
次に、例えばドライエッチング法により、高抵抗領域５５ａにおけるＧａＮ層５５の両側方に位置するソース電極及びドレイン電極の各形成領域を選択的に除去して、その下のＡｌＧａＮ層５４を露出する。続いて、ＧａＮ層５５及び高抵抗領域５５ａの上面を覆うレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行って、それぞれＴｉ／Ａｌからなるソース電極５７及びドレイン電極５８を形成する。ここで、高抵抗領域５５ａに対するドライエッチングの深さは該高抵抗領域５５ａのみを除去する深さに限られず、ＡｌＧａＮ層５４の内部に達する深さ、さらにはＧａＮ層１３に達する深さでもよい。
次に、弗素系ガスを導入したチャンバに、ソース電極５７及びドレイン電極５８が形成された窒化物半導体層を有する基板５１を投入し、アンドープのＧａＮ層５５の全面に、例えばプラズマ処理によって弗素を導入する。なお、窒化物半導体層に弗素を導入する深さは、ＧａＮ層５５の厚さ分とほぼ等しい深さであり、例えば１００ｎｍである。また、Ｔｉにおいて化学結合しないｄ電子の個数は２個であるため、弗素以外に起因するキャリアが存在しない場合は、弗素の濃度はＴｉの濃度の２倍以下であることが好ましく、例えば、５×１０１９ｃｍ−３であればよい。なお、弗素の他に例えばｐ型を供するドーパントであるマグネシウム（Ｍｇ）等が添加されている場合には、Ｍｇアクセプタによる正孔も存在しているため、弗素とＭｇによるキャリア濃度が、Ｔｉの濃度の２倍以下であればよい。なお、遷移金属をＴｉでなくＦｅとした場合には、Ｆｅの化学結合しないｄ電子の個数は６個であるため、弗素以外に起因するキャリアが存在しない場合は、弗素の濃度はＦｅの濃度の６倍以下であればよい。但し、このときのプロセス温度は常温又は５００℃以下が望ましい。このようにすると、弗素は格子間に優先的に分布する。このようにして得られた、アンドープのＧａＮ層５５における弗素のみを導入したゲート電極形成領域は、前述した通りｐ型を示す。一方、Ｔｉと弗素との両方を導入した高抵抗領域５５ａは前述した通り高抵抗性を示す。このように、高抵抗領域５５ａにおいて、Ｔｉと弗素とが隣接して存在することにより、高い熱的安定性及び高い長期信頼性を発揮することができる。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極５６を、弗素のみが導入されたＧａＮ層５５におけるゲート電極形成領域の上に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばＮｉ又はＰｔ等の仕事関数が大きい金属でもよい。なお、ゲート電極５６は、少なくともその一部がＧａＮ層５５と接していればよく、その残部が高抵抗領域５５ａと接していてもよい。この場合に、高抵抗領域５５ａの上面とゲート電極５６との間には絶縁膜が挿入されていてもよい。
また、第５の実施形態においては、弗素をプラズマ処理によって導入しているが、三弗化窒素ガスを用いた熱拡散法によっても本発明は達成される。すなわち、基板温度が３２０℃、窒素ガスが１ｌ／ｍｉｎ（０℃、１気圧）、三弗化窒素ガスが１０ｍｌ／ｍｉｎ（０℃、１気圧）及び常圧の条件下において１０分間暴露させると、１０２０ｃｍ３程度の弗素を格子間位置に導入することができる。この場合、プラズマ処理と比べて表面へのダメージが少ないため、トラップ準位をさらに低減させる等の利点もある。
以上により、ノーマリオフ型の窒化物半導体ＨＦＥＴを得ることができる。
（第５の実施形態の一変形例）
なお、遷移金属が導入される遷移金属導入領域５９は、アンドープのＡｌＧａＮ層５４及びその下のアンドープのＧａＮ層５３にまで達している必要はなく、図１０の一変形例に示すように、弗素が導入されたＧａＮ層５５にのみ形成されていてもよい。本変形例の場合、例えばＴｉを導入する深さは７０ｎｍ以上且つ１００ｎｍ以下である。
本発明に係る半導体装置は、高温の熱処理にも耐えうる安定した高抵抗領域を形成できると共に、ｎ型の半導体層及びｐ型の半導体層の一方のみを選択的に高抵抗化することができる。このため、電流コラプスが発生しないノーマリオフ型の窒化物半導体装置及び高い最大発振周波数を有する窒化物半導体装置を実現できる。これにより、パワーデバイス又は高周波デバイス等の高性能化に有用である。
本発明は、例えばパワートランジスタ又は高周波トランジスタに適用可能な半導体装置、特にIII族窒化物半導体からなる半導体装置に関する。
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物化合物半導体（以下、単に窒化物半導体とも呼ぶ。）は、広いバンドギャップ、高い絶縁破壊電界及び高い飽和電子速度というシリコン（Ｓｉ）や砒化ガリウム（ＧａＡｓ）を凌ぐ、優れた物性値を有しており、高出力トランジスタ又は高周波トランジスタに用いる新材料として有望視されている。また、III族窒化物化合物半導体は、その混晶比率を変えることによって、自由にバンドギャップを変えることができ、例えばＡｌＧａＮとＧａＮというバンドギャップが互いに異なる窒化物半導体層を接合させたＡｌＧａＮ／Ｇａｎへテロ構造においては、結晶方位の（０００１）面上において自発分極及びピエゾ分極によりヘテロ界面に電荷が生じ、アンドープ時においても、１×１０１３ｃｍ−２以上のシートキャリア濃度を得られる。このため、このヘテロ界面に生じた電荷をチャネルとして利用する窒化物半導体からなるヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor：ＨＦＥＴ）は、高い電流密度を実現できるため高出力化が可能となり、特に研究開発が盛んである。
ＨＦＥＴを作製する場合は、電流が流れる導電性領域と電流が流れない高抵抗領域とを選択的に形成する必要がある。窒化物半導体は、所望の導電型や導電性を有する窒化物半導体層を選択的に結晶成長させることが技術的に困難である。また、高抵抗な窒化物半導体層中にイオン注入法により導電性領域を選択的に形成することも、注入した不純物が活性化しないため難しい。このため、導電性を有する窒化物半導体層中に選択的に高抵抗領域を形成する方法が一般的な手法である。すなわち、導電性を有する窒化物半導体層中に硼素（Ｂ）や窒素（Ｎ）等の不純物をイオン注入することにより、窒化物半導体層中に高抵抗領域を選択的に形成している（例えば、特許文献１を参照。）。具体的には、イオン注入により生じた欠陥に起因するエネルギー準位を窒化物半導体のバンドギャップ中に形成し、それにキャリアを捕獲させることによって窒化物半導体層を高抵抗化している。
特開平１１−２１４８００号公報 特許第２６６１１４６号公報 特開平１０−１５４８３１号公報
しかしながら、前記従来の半導体装置の製造方法においては、欠陥準位にキャリアを捕獲することにより高抵抗化しているため、特に８００℃以上の高温の熱処理を施すと欠陥が回復して、低抵抗化してしまうという問題がある。
また、イオン注入法ではキャリアを捕獲するために窒化物半導体のバンドギャップ中に形成するエネルギー準位を制御することができないため、ｎ型窒化物半導体層とｐ型窒化物半導体層を有する窒化物半導体トランジスタにおいてはその両方の半導体層に不純物元素を導入した場合、どちらか一方の層のみを選択的に高抵抗化することはできないというい問題がある。
本発明は、前記従来の問題に鑑み、第１に、III族窒化物半導体からなる半導体装置において、高温の熱処理にも耐えうる安定した高抵抗領域を形成できるようにすることを目的とする。第２に、ｎ型の半導体層及びｐ型の半導体層の一方のみを選択的に高抵抗化できるようにすることを目的とする。
前記の目的を達成するため、本発明に係る第１の半導体装置は、第１の窒化物半導体からなる第１の半導体層と、第２の窒化物半導体からなる第２の半導体層とを備え、第１の半導体層は遷移金属が導入された第１の領域を有し、第２の半導体層は遷移金属が導入された第２の領域を有し、第１の領域と第２の領域とのうちいずれか一方のみが高抵抗化していることを特徴とする。
第１の半導体装置によると、窒化物半導体層を有する半導体装置において、少なくとも１種類の遷移金属を導入するだけで、いずれか一方の導電型の半導体層のみを選択的に高抵抗化することができる。
第１の半導体装置において、第１の領域を除く第１の半導体層はｎ型の導電性を有し、第１の領域は、遷移金属が前記第１の窒化物半導体のバンドギャップ中に形成するエネルギー準位に電子が捕獲されることにより高抵抗化していることが好ましい。
また、第１の半導体装置において、第１の領域を除く第１の半導体層はｐ型の導電性を有し、第１の領域は、遷移金属が前記第１の窒化物半導体のバンドギャップ中に形成するエネルギー準位に正孔が捕獲されることにより高抵抗化していることが好ましい。
第１の領域を除く第１の半導体層がｎ型の導電性を有する場合に、電子を捕獲する遷移金属には銅を用いることができる。
また、第１の領域を除く第１の半導体層がｐ型の導電性を有する場合に、正孔を捕獲する遷移金属にはチタンを用いることができる。
また、第１の領域を除く第１の半導体層がｎ型の導電性を有する場合又はｐ型の導電性を有する場合に、遷移金属にはルテニウムを用いることができる
本発明に係る第２の半導体装置は、基板と、基板の上に設けられた窒化物半導体層と、窒化物半導体層と電気的に接続されたソース電極及びドレイン電極と、窒化物半導体層の上に、ソース電極とドレイン電極との間に位置するように設けられたゲート電極とを備え、窒化物半導体層は、遷移金属が導入された高抵抗領域を有していることを特徴とする。
第２の半導体装置において、窒化物半導体層は、ｐ型を供する不純物が導入された窒化物半導体層を含み、高抵抗領域は、ｐ型を供する不純物が導入された窒化物半導体層のうち、ゲート電極の直下の領域の少なくとも一部を除くように形成されていることが好ましい。
また、第２の半導体装置において、高抵抗領域は、窒化物半導体層におけるゲート電極の下側部分に、ゲート電極と接するように形成されていることが好ましい。
また、第２の半導体装置において、窒化物半導体層は、ソース電極とドレイン電極との間に流れる電流の経路となるチャネル領域を含み、高抵抗領域は、チャネル領域の下方に形成されていることが好ましい。
本発明に係る第３の半導体装置は、基板と、基板の上に設けられ、第１導電型を供する不純物が導入された第１窒化物半導体層と、第１窒化物半導体層の上面に接して設けられ、第２導電型を供する不純物が導入された第２窒化物半導体層と、第２窒化物半導体層の上面に接して設けられ、第１導電型を供する不純物が導入された第３窒化物半導体層と、第１窒化物半導体層に電気的に接続されたコレクタ電極と、第２窒化物半導体層に電気的に接続されたベース電極と、第３窒化物半導体層に電気的に接続されたエミッタ電極とを備え、第１窒化物半導体層は、遷移金属が導入された高抵抗領域を有していることを特徴とする。
第２又は第３の半導体装置において、高抵抗領域は半導体装置の能動領域の周辺に位置する素子分離領域であることが好ましい。
本発明に係る第４の半導体装置は、窒化物半導体層と、窒化物半導体層に形成された高抵抗領域とを備え、高抵抗領域には、遷移金属及び不純物として導入された他の元素が導入されていることを特徴とする。
本発明に係る第５の半導体装置は、窒化物半導体層と、窒化物半導体層に形成され、遷移金属が導入された高抵抗領域とを備え、高抵抗領域と該高抵抗領域に隣接する領域とのうち少なくとも一方は、格子間に弗素を含有することを特徴とする。
本発明に係る半導体装置によると、高温の熱処理にも耐えうる安定した高抵抗領域を形成できる。また、ｎ型の半導体層及びｐ型の半導体層の一方のみを選択的に高抵抗化することができる。これらの効果により、高温熱処理後も安定した高抵抗領域を有する窒化物半導体装置、電流コラプスが発生しないノーマリオフ型の窒化物半導体装置、及び高い最大発振周波数を実現できる窒化物半導体装置を実現できる。
本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。 （ａ）及び（ｂ）は窒化物半導体に遷移金属を導入した場合に形成される電子状態を示し、（ａ）は３ｄ遷移金属を示すグラフであり、（ｂ）は４ｄ遷移金属を示すグラフである。 本発明の第１の実施形態に係る半導体装置に対してバイアス電圧を直流電圧とパルス電圧とで印加した場合のトランジスタ静特性である。 本発明の第１の実施形態の一変形例に係る半導体装置を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。 本発明の第３の実施形態に係る半導体装置を示す模式的な断面図である。 本発明の第４の実施形態に係る半導体装置を示す模式的な断面図である。 本発明の第５の実施形態に係る半導体装置を示す模式的な断面図である。 窒化物半導体に格子間遷移金属又は格子間弗素が導入された場合に形成される電子状態を示すグラフである。 本発明の第５の実施形態の一変形例に係る半導体装置を示す模式的な断面図である。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図１に示すように、第１の実施形態に係るＨＦＥＴは、例えば、サファイア（単結晶Ａｌ２Ｏ３）からなる基板１１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１２と、厚さが２μｍのアンドープのＧａＮ層（チャネル形成層）１３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）１４と、厚さが１００ｎｍでマグネシウム（Ｍｇ）がドープされたｐ型ＧａＮ層１５とが順次エピタキシャル成長により形成されている。ここで、アンドープとは結晶成長中に導電型を供するドーパントを意図的に導入していないことを意味する。
ｐ型ＧａＮ層１５の上には、パラジウム（Ｐｄ）からなるゲート電極１６が該ｐ型ＧａＮ層１５と接して形成されている。ここで、ｐ型ＧａＮ層１５におけるゲート電極１６の直下の領域の少なくとも一部を除いた領域には、遷移金属であるチタン（Ｔｉ）が導入されることにより、高抵抗化された高抵抗領域１５ａが形成されている。
ＡｌＧａＮ層１４の上におけるｐ型ＧａＮ層１５の両側方の領域で且つ高抵抗領域１５ａがエッチングされた領域には、それぞれチタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されてなるソース電極１７及びドレイン電極１８がＡｌＧａＮ層１４と接して形成されている。なお、ソース電極１７及びドレイン電極１８は、ＡｌＧａＮ層１４とのみ接していてもよく、その下のＧａＮ層１３とのみ接していてもよく、また、ＧａＮ層１３及びＡｌＧａＮ層１４の両方に接していてもよい。
また、ソース電極１７及びドレイン電極１８の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）等が導入されて高抵抗化された素子分離領域２０が形成されている。
第１の実施形態の特徴として、図１に示すように、高抵抗領域１５ａを形成するためのＴｉが、ｐ型ＧａＮ層１５の下のＡｌＧａＮ層１４さらにはその下のＧａＮ層１３の上部にまで導入されて遷移金属導入領域１９が形成されている。しかしながら、Ｔｉは後述するように、ｐ型窒化物半導体層のみを高抵抗化するため、ここでは、ｐ型ＧａＮ層１５にのみ高抵抗領域１５ａが形成される。
このように、ゲート電極１６とキャリア供給層（ＡｌＧａＮ層１４）との間にｐ型窒化物半導体層（ｐ型ＧａＮ層１５）を設けた窒化物半導体トランジスタにおけるゲート電極１６の下側領域においては、ＡｌＧａＮ／ＧａＮからなるヘテロ接合界面に形成されるチャネル領域のエネルギー位置がフェルミ準位よりも高くなるため、ゲート電極１６の下側部分に位置するチャネル領域を空乏化させることができる。このため、最大ドレイン電流を減少させることなく、ゲート電圧を印加しない状態の時にはドレイン電流が流れない、いわゆるノーマリオフ動作が可能となる。
このようなＨＦＥＴは、従来は、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方部分をドライエッチングで除去することにより形成しているが、このときのドライエッチングによって、アンドープのＡｌＧａＮ層１４の表面にトラップ準位が形成される。この表面に形成されたトラップ準位によって、大電力且つ高速スイッチング動作時に、電子がトラップ準位に捕獲されて、ドレイン電流が減少する現象、いわゆる電流コラプスが生じる。
しかしながら、第１の実施形態においては、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方部分に対してドライエッチングは行わず、正孔のみを捕獲するエネルギー準位を形成する遷移金属、すなわちチタン（Ｔｉ）を選択的に導入することにより、ｐ型ＧａＮ層１５を高抵抗化して高抵抗領域１５ａを形成している。このため、チャネル領域に存在する電子を捕獲することなくスイッチング動作が可能となるので、電流コラプスが発生しない、ノーマリオフ型の窒化物半導体ＨＦＥＴを実現することができる。
図２（ａ）及び図２（ｂ）に、窒化物半導体に遷移金属を導入した場合に形成される不純物準位を第一原理バンド計算により求めた結果を示す。ここで、図２（ａ）は３ｄ遷移金属元素がＧａサイトに置換した場合を示し、図２（ｂ）は４ｄ遷移金属元素がＧａサイトに置換した場合を示している。また、図中の「ＧａＮ ＣＢＭ」はＧａＮにおける伝導帯の下端のエネルギーを表し、「ＧａＮ ＶＢＭ」はＧａＮにおける価電子帯の上端のエネルギーを表している。また、図中の矢印はフェルミ準位を表している。遷移金属を窒化物半導体に導入すると、窒化物半導体のバンドギャップ中に化学結合に寄与しないｄ電子による局在した不純物準位が形成される。このため、導電性を有する窒化物半導体中に遷移金属を導入した場合は、遷移金属の導入により形成された不純物準位にキャリア（多数キャリア）が捕獲されるため、窒化物半導体を高抵抗化することが可能となる。なお、ここでは、各遷移金属がＧａサイトに置換している結果を示したが、格子間に遷移金属が入った場合でもｄ電子は化学結合しないため、図２（ａ）及び図２（ｂ）と同様に、窒化物半導体のバンドギャップ中に不純物準位が形成される。従って、遷移金属が格子間位置に導入されても、窒化物半導体を高抵抗化することができる。
なお、この不純物準位のエネルギーは各遷移金属元素によってそれぞれ異なり、電子を捕獲するエネルギー準位を有する不純物はアクセプタ型トラップと呼ばれ、正孔を捕獲するエネルギー準位を有する不純物はドナー型トラップと呼ばれる。例えば、ドナー型トラップとなる遷移金属の場合は、ｐ型窒化物半導体に導入すればそれを高抵抗化できるが、ｎ型窒化物半導体に導入すると電子は捕獲されず、ｎ型窒化物半導体の導電性は変化することがない。すなわち、ｎ型窒化物半導体層とｐ型窒化物半導体層との両半導体層にドナー型トラップ又はアクセプタ型トラップとなるいずれかの遷移金属を導入しても、一方の半導体層のみ高抵抗化させることが可能となる。
［表１］に、遷移金属であるＴｉを窒化物半導体に導入し、シート抵抗の変化を実験的に検討した結果を示す。
ここでは、Ｔｉの導入により窒化物半導体のバンドギャップに形成された不純物準位が電子及び正孔に与える影響を明らかにするため、多数キャリアが電子であるＡｌＧａＮ／ＧａＮ層を有するウェハと、多数キャリアが正孔であるｐ型ＧａＮ層を有するウェハとのそれぞれにＴｉを導入し、各シート抵抗の変化を測定している。
その結果、ｐ型ＧａＮ層にＴｉを導入した場合は、そのシート抵抗は測定装置の測定限界値以上に高抵抗化して半絶縁化したが、ＡｌＧａＮ／ＧａＮ層にＴｉを導入した場合のシート抵抗の増大は４倍程度に留まっている。なお、ここで高抵抗化とは、シート抵抗が１００ｋΩ／ｓｑ．以上になることを意味する。これにより、窒化物半導体にＴｉを導入した場合に形成される不純物準位の多くは正孔を捕獲しており、Ｔｉはドナー型トラップであることが分かる。
第１の実施形態においては、正孔が多数キャリアであるＭｇがドープされたｐ型ＧａＮ層１５のみを高抵抗化し、その下層のＧａＮ層１３とＡｌＧａＮ層１４とのＡｌＧａＮ／ＧａＮの界面に存在する電子には影響を与えないことが必要であるため、遷移金属としてはＴｉが最も適している。なお、ドナー型トラップが形成される限りは、他の遷移金属を用いることができる。
以下、前記のように構成されたIII族窒化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、サファイアからなる基板１１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１２と、厚さが２μｍのアンドープのＧａＮ層１３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層１４と、厚さが１００ｎｍのＭｇドープされたｐ型ＧａＮ層１５とを順次エピタキシャル成長する。ここで、III族源には、例えばトリメチルガリウム（ＴＭＧ）及びトリメチルアルミニウム（ＴＭＡ）を用い、窒素源には、例えばアンモニア（ＮＨ３）を用いる。また、ｐ型ドーパントであるＭｇ源には、例えばビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いる。
なお、基板１１はサファイアに限られず、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）又は窒化ガリウム（ＧａＮ）等でもよい。また、ｐ型ＧａＮ層１５におけるｐ型を供する不純物はＭｇに限られない。また、ｐ型ＧａＮ層１５は、ＭｇがドープされたＡｌＧａＮでもよく、さらには、Ａｌの組成が厚さ方向で変化するＭｇドープＡｌＧａＮでもよい。
次に、エピタキシャルにより形成されたｐ型ＧａＮ層１５の上におけるゲート電極形成領域に該電極形成領域を覆う酸化シリコン等からなるマスク膜（図示せず）を形成し、形成したマスク膜を用いてｐ型ＧａＮ層１５にＴｉを選択的に導入する。このときのＴｉの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも熱拡散法は、Ｔｉの導入時に窒化物半導体層にダメージが入らないため好ましい。なお、窒化物半導体層にＴｉを導入する深さは、ｐ型ＧａＮ層１５におけるマスク膜で覆われた領域以外の全ての領域が実質的に高抵抗領域１５ａとなる深さでよく、さらには、遷移金属導入領域１９として示すようにｐ型ＧａＮ層１５の下側のＡｌＧａＮ層１４又はＧａＮ層１３にまで達する深さでもよい。なぜなら、前述したように、Ｔｉを導入することによって形成される不純物準位は正孔を捕獲するものの、電子にはほとんど影響を与えないからである。従って、第１の実施形態においては、例えば、Ｔｉを導入する深さは７０ｎｍ以上且つ１５０ｎｍ以下であればよい。また、Ｔｉを結晶格子の格子間位置に導入した場合は、化学結合しないｄ電子の個数が２個となるため、Ｔｉの濃度は、ｐ型ＧａＮ層１５中の正孔濃度の２分の１以上であればよく、例えば１×１０２０ｃｍ−３程度であればよい。なお、導入する遷移金属はＴｉに限られず、正孔を捕獲する不純物準位を形成する遷移金属であればよい。例えばバナジウム（Ｖ）、鉄（Ｆｅ）又はルテニウム（Ｒｕ）を用いることができる。また、Ｖ、Ｆｅ又はＲｕの導入深さは７０ｎｍ以上且つ１００ｎｍ以下であればよい。
次に、マスク膜を除去し、その後、窒化物半導体層の素子分離形成領域に、例えば硼素（Ｂ）を選択的にイオン注入すると共に、さらに遷移金属を選択的に導入することにより、素子分離領域２０を形成する。このように、素子分離領域２０に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域２０を形成することが可能となる。
次に、例えばドライエッチング法により、高抵抗領域１５ａにおけるｐ型ＧａＮ層１５の両側方に位置するソース電極及びドレイン電極の各形成領域を選択的に除去して、その下のＡｌＧａＮ層１４を露出する。続いて、ｐ型ＧａＮ層１５及び高抵抗領域１５ａの上面を覆うレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行うことにより、それぞれＴｉ／Ａｌからなるソース電極１７及びドレイン電極１８を形成する。ここで、高抵抗領域１５ａに対するドライエッチングの深さは該高抵抗領域１５ａのみを除去する深さに限られず、ＡｌＧａＮ層１４の内部に達する深さ、さらにはＧａＮ層１３に達する深さでもよい。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極１６を遷移金属が導入されていないｐ型ＧａＮ層１５の上に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）等の仕事関数が大きい金属でもよい。なお、ゲート電極１６は、少なくともその一部がｐ型ＧａＮ層１５と接していればよく、その残部が高抵抗領域１５ａと接していてもよい。この場合に、高抵抗領域１５ａの上面とゲート電極１６との間には絶縁膜が挿入されていてもよい。
以上説明したように第１の実施形態においては、ゲート電極１６を形成するｐ型ＧａＮ層１５の両側方の領域に遷移金属を導入して高抵抗領域１５ａを形成することにより、ｐ型ＧａＮ層１５の幅を決定している。このため、ドレイン電流を制御するｐ型ＧａＮ層１５の幅を小さくすることが可能となる。
従来は、例えばドライエッチングによってｐ型半導体層におけるゲート電極の両側方の領域を除去してその上にゲート電極を形成している。この方法では、ｐ型半導体層の幅を微細化する方法としては限界がある。
これに対し、第１の実施形態においては、ゲート電極１６はｐ型ＧａＮ層１５の幅が十分に小さくなっても形成可能であり、微細化が容易となるため、優れた特性を有するノーマリオフ型のIII族窒化物半導体ＨＦＥＴを得ることができる。
図３は第１の実施形態に係るＨＦＥＴにおいて、バイアス電圧を直流電圧で印加した場合と、パルス電圧（パルス幅が０．５μｓでパルス間隔が１ｍｓ）で印加した場合との静特性を示している。ここで、パルス電圧の印加とは、ゲート電圧が０Ｖで且つドレイン電圧が６０Ｖというトランジスタがオフ状態となるバイアス点から、パルス幅が０．５μｓで且つパルス間隔が１ｍｓで任意のバイアス点に印加することをいう。
このようにトランジスタのオフ状態からパルス電圧でトランジスタを急激にオン状態にすると、トランジスタのオフ時に表面準位にキャリアがトラップされている場合には、トラップされたキャリアによりチャネルが空乏化していることから、電流コラプス現象が見られる。
しかしながら、第１の実施形態においては、図３から分かるように、直流電圧を印加した場合とパルス電圧を印加した場合とがほぼ一致しており、電流コラプスがない状態（コラプスフリー）となっている。
すなわち、第１の実施形態においては、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方の領域を除去する代わりに、該領域に正孔を捕獲するエネルギー準位を形成する遷移金属（Ｔｉ）を導入している。これにより、キャリアである電子に影響を与えることなく、ｐ型ＧａＮ層１５におけるゲート電極１６の両側方の領域を選択的に高抵抗化することが可能となる。従って、電流コラプスフリーで且つノーマリオフ型の窒化物半導体ＨＦＥＴを実現することができる。
また、素子分離領域２０に硼素（Ｂ）等の不純物をイオン注入するだけでなく、遷移金属をも導入することにより、熱処理後も安定し、且つキャリアである電子及び正孔を共に捕獲して、高い半絶縁性を示す素子分離領域２０を形成することが可能となる。
（第１の実施形態の一変形例）
なお、遷移金属が導入される遷移金属導入領域１９は、アンドープのＡｌＧａＮ層１４及びその下のアンドープのＧａＮ層１３にまで達している必要はなく、図４の一変形例に示すように、ｐ型ＧａＮ層１５にのみ形成されていてもよい。本変形例の場合、例えばＴｉを導入する深さは７０ｎｍ以上且つ１００ｎｍ以下である。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図５は本発明の第２の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図５に示すように、第２の実施形態に係るＨＦＥＴは、例えば、サファイアからなる基板２１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層２２と、厚さが２μｍのアンドープのＧａＮ層（チャネル形成層）２３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）２４とが順次エピタキシャル成長により形成されている。
ＡｌＧａＮ層２４における上部は、遷移金属が選択的に導入された高抵抗領域２４ａが形成され、該高抵抗領域２４ａの上には、パラジウム（Ｐｄ）からなるゲート電極２５が該高抵抗領域２４ａと接して形成されている。
ＡｌＧａＮ層２４の上における高抵抗領域２４ａの両側方の領域には、それぞれチタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されてなるソース電極２６及びドレイン電極２７がＡｌＧａＮ層２４と接して形成されている。なお、ソース電極２６及びドレイン電極２７は、ＡｌＧａＮ層２４とのみ接していてもよく、その下のＧａＮ層２３とのみ接していてもよく、また、ＧａＮ層２３及びＡｌＧａＮ層２４の両方に接していてもよい。
ソース電極２６及びドレイン電極２７の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）が導入されて高抵抗化された素子分離領域２８が形成されている。
第２の実施形態の特徴として、ゲート電極２５は、遷移金属が導入されてなる高抵抗領域２４ａの上に接して形成されている。これにより、ゲートリーク電流を低減することが可能となる。
以下、前記のように構成されたIII族窒化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板２１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層２２と、厚さが２μｍのアンドープのＧａＮ層２３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層２４とを順次エピタキシャル成長する。ここで、基板２１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。
次に、エピタキシャルにより形成されたＡｌＧａＮ層２４の上にゲート電極形成領域を露出する酸化シリコン等からなるマスク膜（図示せず）を形成し、形成したマスク膜を用いてＡｌＧａＮ層２４に遷移金属を選択的に導入することにより、高抵抗領域２４ａを形成する。この遷移金属を導入してなる高抵抗領域２４ａは、電流が流れないことが求められるため、遷移金属を導入することにより形成されるエネルギー準位に電子及び正孔が共に捕獲されることが望ましい。このため、電子及び正孔を共に捕獲するエネルギー準位を形成する遷移金属（Ｒｕ等）、又は電子を捕獲するエネルギー準位を形成する遷移金属（Ｃｕ等）と正孔を捕獲するエネルギー準位を形成する遷移金属（Ｔｉ等）との少なくとも２種類の遷移金属を導入することが望ましい。さらに、図２（ａ）及び図２（ｂ）に示した遷移金属のなかでも、原子量が大きい遷移金属の方が、窒化物半導体層に導入された後に他のサイトに拡散しにくいため、高い信頼性を実現できるので望ましい。例えば、原子量が大きいルテニウム（Ｒｕ）が好ましい。また、Ｒｕを格子間位置に導入した場合は、化学結合しないｄ電子の個数が７個であるため、Ｒｕの濃度は、ＡｌＧａＮ層２４中の正孔濃度の７分の１以上であればよく、例えば１×１０２０ｃｍ−３程度であればよい。
また、Ｒｕの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも熱拡散法は、Ｒｕの導入時に窒化物半導体層にダメージが入らないため好ましい。
なお、遷移金属を導入する深さは、ＡｌＧａＮ層２４とＧａＮ層２３との界面には達しない深さであり、例えば５ｎｍであることが好ましい。
次に、マスク膜を除去し、その後、窒化物半導体層における素子分離形成領域に、例えば硼素（Ｂ）をイオン注入すると共に、さらに遷移金属を導入することによって素子分離領域２８を形成する。このように、素子分離領域２８に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域２８を形成することが可能となる。
次に、ＡｌＧａＮ層２４におけるソース電極及びドレイン電極の形成領域を露出するレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行って、Ｔｉ／Ａｌからなるソース電極２６及びドレイン電極２７を形成する。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極２５を高抵抗領域２４ａの上に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）等の仕事関数が大きい金属でもよい。
以上説明したように、第２の実施形態においては、ＡｌＧａＮ層２４におけるゲート電極２５の形成領域には、遷移金属を選択的に導入して高抵抗領域２４ａを形成している。従って、ゲート電極２５は高抵抗領域２４ａに接するため、ゲートリーク電流が大幅に低減された窒化物半導体ＨＦＥＴを容易に実現することが可能となる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図６は本発明の第３の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図６に示すように、第２の実施形態に係るＨＦＥＴは、例えば、サファイアからなる基板３１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層２２と、厚さが５００ｎｍで遷移金属が導入された窒化ガリウム（ＧａＮ）からなる高抵抗層３３と、厚さが１μｍのアンドープのＧａＮ層（チャネル形成層）３４と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）３５とが順次エピタキシャル成長により形成されている。
ＡｌＧａＮ層３５の上には、パラジウム（Ｐｄ）からなるゲート電極３６が該ＡｌＧａＮ層３５と接して形成されている。
ＡｌＧａＮ層３５の上におけるゲート電極３６の両側方の領域には、それぞれチタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されてなるソース電極３７及びドレイン電極３８がＡｌＧａＮ層３５と接して形成されている。なお、ソース電極３７及びドレイン電極３８は、ＡｌＧａＮ層３５とのみ接していてもよく、その下のＧａＮ層３４とのみ接していてもよく、また、ＧａＮ層３４及びＡｌＧａＮ層３５の両方に接していてもよい。
ソース電極３７及びドレイン電極３８の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）が導入されて高抵抗化された素子分離領域３９が形成されている。
第３の実施形態の特徴として、ＧａＮ層３４の下側に遷移金属が導入されてなる高抵抗層３３を設けているため、トランジスタのオフ時に、ＧａＮ層３４の下方の領域又はバッファ層３２を介して流れるリーク電流を低減することが可能となる。
以下、前記のように構成されたIII族化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板３１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層３２と、厚さが５００ｎｍで遷移金属が導入されたＧａＮからなる高抵抗層３３と、厚さが１μｍのアンドープのＧａＮ層３４と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層３５とを順次エピタキシャル成長する。なお、遷移金属が導入されたＧａＮからなる高抵抗層３３の厚さは５００ｎｍに限らず、少なくとも５ｎｍ以上あればよい。また、基板３１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。
高抵抗層３３に導入される遷移金属は、電子を捕獲するエネルギー準位を形成する遷移金属であることが好ましい。また、遷移金属は１種類に限られず、２種類以上の遷移金属を導入してもよい。遷移金属のなかでも原子量が大きい遷移金属の方が、窒化物半導体層に導入された後に他のサイトに拡散しにくいため、高い信頼性を実現できるので望ましい。例えば、鉄（Ｆｅ）とｄ電子の配置が等しく且つ原子量が大きいルテニウム（Ｒｕ）が好ましい。この場合、Ｒｕの有機金属原料としては、ビスジメチルシクロペンタジエニルルテニウム又はジエチルルテノセン等が挙げられる。また、Ｒｕを格子間位置に導入した場合は、化学結合しないｄ電子の個数が７個であるため、Ｒｕの濃度は、ＧａＮ層中に存在するキャリア濃度の７分の１以上であればよく、例えば１×１０２０ｃｍ−３であればよい。
次に、窒化物半導体層における素子分離形成領域に、例えば硼素（Ｂ）をイオン注入すると共に、さらに遷移金属を導入することによって素子分離領域３９を形成する。このように、素子分離領域３９に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域３９を形成することが可能となる。
次に、ＡｌＧａＮ層３５におけるソース電極及びドレイン電極の形成領域を露出するレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行って、それぞれＴｉ／Ａｌからなるソース電極３７及びドレイン電極３８を形成する。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極３６をＡｌＧａＮ層３５の上におけるソース電極３７及びドレイン電極３８の間の領域に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）等の仕事関数が大きい金属でもよい。
以上説明したように、第３の実施形態においては、アンドープのＧａＮ層３４の下側に、遷移金属が導入されてなるＧａＮからなる高抵抗層３３を形成することにより、トランジスタのオフ時にＧａＮ層３３の下方又はバッファ層３２を流れるリーク電流を低減可能な窒化物半導体ＨＦＥＴを実現することができる。
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
図７は本発明の第４の実施形態に係る半導体装置であって、III族窒化物半導体からなるバイポーラトランジスタの断面構成を示している。
図７に示すように、第４の実施形態に係るバイポーラトランジスタは、例えば、サファイアからなる基板４１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層４２と、厚さが４００ｎｍでＭｇがドープされたｐ型ＧａＮからなるコレクタ層４３と、厚さが１００ｎｍでＳｉがドープされたｎ型ＧａＮからなるベース層４４と、厚さが２００ｎｍでＭｇがドープされたｐ型ＡｌＧａＮからなるエミッタ層４５とが順次エピタキシャル成長により形成されている。
コレクタ層４３における周縁部の上面は、ベース層４４及びエミッタ層４５が除去されて露出しており、この露出面上には、Ｐｄからなるコレクタ電極４６が形成されている。
ベース層４４における周縁部の上面は、エミッタ層４５が除去されて露出しており、この露出面上には、ＴｉとＡｌとが積層されてなるベース電極４７が形成されている。また、エミッタ層４５の上には、Ｐｄからなるエミッタ電極４８が形成されている。
コレクタ層４３及びベース層４４におけるエミッタ層４５の下方の領域には、多数キャリアである正孔を捕獲する遷移金属、例えばチタン（Ｔｉ）が導入されている。これにより、コレクタ層４３における遷移金属が導入された領域は高抵抗領域４３ａとなり、一方、ベース層４４における遷移金属が導入された領域は非高抵抗領域４４ｂとなる。
また、コレクタ層４３及びバッファ層４２におけるコレクタ電極４６の外側の領域には、硼素（Ｂ）及び遷移金属、例えばチタン（Ｔｉ）又はルテニウム（Ｒｕ）が導入されて高抵抗化された素子分離領域４９が形成されている。
第４の実施形態の特徴として、正孔を捕獲する遷移金属がコレクタ層４３とベース層４４の一部（周縁部）に導入されているため、コレクタ層４３に導入された領域のみが高抵抗化されて高抵抗領域４３ａが形成される。これにより、ベース層４４自体の抵抗を上昇させることなく、ベースコレクタ接合面積を低減できるので、ベースコレクタ間容量を低減できる。
ところで、パイポーラトランジスタの最大発振周波数（ｆｍａｘ）は、以下の［数１］で表される。
ここで、ｆＴはカットオフ周波数を表し、ＲＢはベース抵抗を表し、ＣＢＣはベースコレクタ間容量を表す。［数１］から分かるように、最大発振周波数ｆＴの値を大きくするには、ベース抵抗ＲＢ及びベースコレクタ間容量ＣＢＣを小さくすることが必要である。第４の実施形態においては、ベース抵抗ＲＢを上昇させずに、ベースコレクタ間容量ＣＢＣを小さくできるため、高周波特性が優れた窒化物半導体バイポーラトランジスタを実現することができる。
以下、前記のように構成された窒化物半導体トランジスタの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板４１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層４２と、厚さが４００ｎｍでＭｇがドープされたｐ型ＧａＮからなるコレクタ層４３と、厚さが１００ｎｍでＳｉがドープされたｎ型ＧａＮからなるベース層４４と、厚さが２００ｎｍでＭｇがドープされたｐ型ＡｌＧａＮからなるエミッタ層４５とを順次エピタキシャル成長する。ここで、基板４１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。
なお、エミッタ層４５を構成するｐ型ＡｌＧａＮは、Ｍｇがドープされたｐ型ＧａＮを用いることも可能ではあるが、ベース層４４からエミッタ層４５に向かう電子電流を低減するために、ベース層４４とエミッタ層４５とがヘテロ接合となるｐ型ＡｌＧａＮであることが好ましい。
次に、エミッタ層４５の上にエミッタ電極形成領域に該電極形成領域を覆う第１のマスク膜（図示せず）を形成し、その後、形成した第１のマスク膜を用いて、例えばドライエッチング法により、ベース層４４の周縁部を露出する。続いて、第１のマスク膜で覆った状態で、露出したベース層４４及びその下のコレクタ層４３に対して遷移金属であるＴｉを導入する。なお、Ｔｉの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも、熱拡散法は、Ｔｉの導入時に窒化物半導体層にダメージが入らないため好ましい。
また、Ｔｉを導入する深さは、コレクタ層４３の内部にまで達する深さであり、例えば、Ｔｉがベース層４４の上面から３００ｎｍまで導入される深さである。また、Ｔｉを格子間位置に導入した場合は、化学結合しないｄ電子の個数が２個であるため、導入されるＴｉの濃度は、コレクタ４３中の正孔濃度の２分の１以上であればよく、例えば１×１０２０ｃｍ−３程度であればよい。
ここで、前述したように、遷移金属として導入したＴｉが形成する不純物準位は正孔を捕獲するが、電子にはほとんど影響を与えないため、Ｓｉがドープされたベース層４４には高抵抗化されない非高抵抗領域４４ｂが形成される。一方、Ｍｇがドープされたコレクタ層４３に導入されたＴｉは正孔を選択的に捕獲するため、Ｔｉが選択的に導入された部分のみが高抵抗化した高抵抗領域４３ａを形成することができる。なお、コレクタ層４３に導入されて高抵抗領域４３ａを形成する遷移金属はＴｉに限られず、正孔を捕獲する不純物準位を形成する遷移金属、例えばバナジウム（Ｖ）であればよい。
次に、第１のマスク膜を除去した後、エミッタ層４５及びその周囲のベース層４４を覆う第２のマスク膜を形成する。続いて、形成した第２のマスク膜を用いて、例えばドライエッチング法により、遷移金属が導入されていないコレクタ層４３を露出する。
次に、コレクタ層４３及びバッファ層４２における素子分離形成領域に、例えば硼素（Ｂ）をイオン注入すると共に、さらに遷移金属を導入することによって素子分離領域４９を形成する。このように、素子分離領域４９に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域４９を形成することが可能となる。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、コレクタ層４３の露出部分の上にＰｄからなるコレクタ電極４６を形成し、ベース層４４における露出した非高抵抗領域４４ｂの上にＴｉ／Ａｌからなるベース電極４７を形成し、エミッタ層４５の上にＰｄからなるエミッタ電極４８を形成する。なお、これらの電極用材料は上述した材料に限られず、それぞれ窒化物半導体層とオーミック接合する材料であればよい。
なお、第４の実施形態においては、バイポーラトランジスタにおけるコレクタ層及びエミッタ層をｐ型とし、ベース層をｎ型とする、いわゆるｐｎｐ型トランジスタを説明したが、これとは逆の導電型であるｎｐｎ型トランジスタであっても本発明は適用可能である。
ｎｐｎ型トランジスタの場合には、ｐ型ＧａＮからなるコレクタ層４３をＳｉがドープされたｎ型ＧａＮから構成し、ｎ型ＧａＮからなるベース層４４をＭｇがドープされたｐ型ＧａＮから構成し、ｐ型ＡｌＧａＮからなるエミッタ層４５をＳｉがドープされたｎ型ＡｌＧａＮから構成すればよい。さらに、この場合には、高抵抗領域４３ａには、遷移金属として、例えば銅（Ｃｕ）を導入する。このように、Ｓｉがドープされたｎ型ＧａＮからなるコレクタ層にＣｕを選択的に導入することにより、ｎ型ＧａＮのバンドギャップ中に形成されるエネルギー準位に電子が捕獲されるため、高抵抗領域が形成される。
また、ｎｐｎ型トランジスタの場合には、コレクタ電極４６及びエミッタ電極４８をＴｉ／Ａｌの積層膜から形成し、ベース電極４７をＰｄから形成すればよい。
以上により、窒化物半導体バイポーラトランジスタを作製することができる。
このように、第４の実施形態は、ベース抵抗を上昇させることなく、コレクタ層４３の一部に選択的に遷移金属を導入して高抵抗領域４３ａを形成することにより、ベースコレクタ間容量を低減することができるため、優れた高周波特性を有するIII族窒化物半導体からなるバイポーラトランジスタを得ることが可能となる。
（第５の実施形態）
熱拡散法等によって遷移金属元素をIII族窒化物半導体中に導入する場合は、拡散温度が低いと、遷移金属元素はＧａサイトよりも格子間に導入されやすい。これは、Ｇａ原子をサイトから追い出しつつ遷移金属原子がＧａ原子の代わりに収まる方が、格子間に存在する場合と比べてエネルギー障壁が高いためである。
しかしながら、特に質量数が小さい遷移金属元素を用いた場合は、格子間型はサイト置換型と比べて安定性が低く、例えば高温動作時の長期信頼性等に影響を及ぼす。これは本願発明者らによる第一原理計算からも予測されており、チタン（Ｔｉ）の場合は格子間型と比べてサイト置換型の方が約５．２ｅＶもエネルギー的に有利であることが明らかとなっている。また、鉄（Ｆｅ）の場合はその差が大きく約９．５ｅＶもあり、Ｔｉと比べてより不安定であると考えられる。このため、導入した格子間型遷移金属元素による高抵抗性を損なうことなく、長期信頼性を保つ方法が必要不可欠であり、第５の実施形態においては、長期信頼性を保つ実現方法について詳述する。
図８は本発明の第５の実施形態に係る半導体装置であって、III族窒化物半導体からなるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を示している。
図８に示すように、第５の実施形態に係るＨＦＥＴは、例えば、サファイアからなる基板５１の主面上に、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層５２と、厚さが２μｍのアンドープのＧａＮ層（チャネル形成層）５３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層（キャリア供給層）５４と、厚さが１００ｎｍで不純物として弗素（Ｆ）が導入されたアンドープのＧａＮ層５５とが順次エピタキシャル成長により形成されている。なお、アンドープのＧａＮ層５５はＭｇがドープされたｐ型ＧａＮ層でもよい。ここで、アンドープとは結晶成長中に導電型を供するドーパントを意図的に導入していないことを意味する。
ＧａＮ層５５の上には、Ｐｄからなるゲート電極５６が該ＧａＮ層５５と接して形成されている。ここで、ＧａＮ層５５におけるゲート電極５６の下側部分を除く領域は、遷移金属であるＴｉが導入されることにより、高抵抗化された高抵抗領域５５ａが形成されている。
ＡｌＧａＮ層５４の上におけるＧａＮ層５５の両側方の領域で且つ高抵抗領域５５ａから露出する領域には、それぞれＴｉとＡｌとが積層されてなるソース電極５７及びドレイン電極５８がＡｌＧａＮ層５４と接して形成されている。なお、ソース電極５７及びドレイン電極５８は、ＡｌＧａＮ層５４とのみ接していてもよく、その下のＧａＮ層５３とのみ接していてもよく、また、ＧａＮ層５３及びＡｌＧａＮ層５４の両方に接していてもよい。
また、ソース電極５７及びドレイン電極５８の外側の領域には、硼素（Ｂ）及び遷移金属、例えばＴｉ又はＲｕ等が導入されて高抵抗化された素子分離領域６０が形成されている。
第５の実施形態の特徴として、図８に示すように、高抵抗領域５５ａを形成するためのＴｉが、ＧａＮ層５５の下のＡｌＧａＮ層５４さらにはその下のＧａＮ層５３の上部にまで及ぶ遷移金属導入領域５９が形成されている。しかしながら、Ｔｉは後述するように、弗素が導入された窒化物半導体層のみを高抵抗化するため、ここでは、ＧａＮ層５５のみに高抵抗領域５５ａが形成される。
ここで、窒化物半導体層、ここではＧａＮ層５５に導入された格子間弗素は、深いトラップ準位を形成することが本願発明者らの第一原理計算により分かっている。これは弗素が強い電気陰性度を有していることに由来し、電子過剰状態では格子間弗素はホストの電子を１つ受け取ることにより中性化する。一方、格子間弗素の導入により、格子定数が延びたり、弗素原子の周囲において原子の位置が変化することによって分極が変調を受けたりはするものの、これらの変調によるトランジスタ素子への影響は軽微であることも第一原理計算から分かっている。
なお、格子間弗素の場合も格子間遷移金属と同様に、サイト置換型と比べると熱的安定性は劣り、特に温度が１０００Ｋを越えるあたりから格子間の移動を始めることが、分子動力学計算から明らかとなっている。仮に結晶中に窒素欠陥が存在し、格子間を熱的に動き回る弗素が窒素欠陥のサイトに入るようなことがあれば、弗素がダブルドナーとして働いてしまうため、電気特性が大幅に変わってしまうおそれがある。
第５の実施形態において、ゲート電極５６とキャリア供給層（ＡｌＧａＮ層５４）との間に弗素が導入された窒化物半導体層（ＧａＮ層５５）を設けた窒化物半導体トランジスタは、ゲート電極５６の直下のＡｌＧａＮ／ＧａＮからなるヘテロ接合界面に形成されるチャネル領域のエネルギー位置がフェルミ準位よりも高くなるため、ゲート電極５６の下側部分に位置するチャネル領域を空乏化することができる。このため、本実施形態に係る窒化物半導体トランジスタは、最大ドレイン電流を減少させることなく、ゲート電圧を印加しない状態の時にはドレイン電流が流れない、いわゆるノーマリオフ動作が可能となる。
さらに、第５の実施形態においては、従来のようにゲート電極５６の両側方の領域に対してドライエッチングを行う代わりに、正孔のみを捕獲するエネルギー準位を形成する遷移金属を導入している。これにより、弗素が導入されたＧａＮ層５５のみが選択的に高抵抗化した高抵抗領域５５ａが形成され、チャネル領域に存在する電子を捕獲することなくスイッチング動作が可能となるので、電流コラプスが発生しない、ノーマリオフ型の窒化物半導体ＨＦＥＴを実現することができる。
また、前述したように、格子間弗素と格子間遷移金属とを共に導入すると、互いが束縛し合うことから、両者はＧａＮ結晶内において安定化する。これは、本願発明者らの第一原理計算の結果から明らかとなったことである。格子間弗素と格子間チタンとが隣接し合う場合は、互いに離れている場合と比べて、約３．９ｅＶもエネルギー的に有利となる。これは、前述した通り、格子間チタンがＧａサイトに収まる場合と比べて５．２ｅＶも不利であった結果と合わせて、弗素の導入によって約９．１ｅＶも安定化されることが分かる。その結果、互いの格子間元素が結合することにより、熱的安定性及び長期信頼性をより高める結果となる。
図９にＧａＮ結晶における格子間弗素と格子間チタンとの有無による電子構造の違いについて示す。図９には、左から順に、格子間Ｔｉのみの場合、格子間弗素のみの場合、及び格子間チタンと格子間弗素とが隣接する場合のそれぞれの部分状態密度を示している。また、図中の矢印はフェルミ準位を表している。図９から分かるように、格子間チタンのみの場合は、前述したように、ｄ電子による孤立準位が禁制帯のなかに形成されている。また、フェルミ準位は孤立準位の辺りに存在しているため、前述の通り高い絶縁性を示している。
一方、格子間弗素は、前述した通り、価電子帯側に深いトラップ準位を形成する。このトラップ準位は、格子間Ｔｉが形成する孤立準位と比べて低エネルギー位置に存在する。これが弗素のみを導入したＧａＮ層５５における電子状態である。なお図では、計算モデルの構成原子数が少ないため、弗素の２ｐ軌道は価電子帯と結合しているように表示されているが、本発明の効力を失うものではない。
次に、弗素とチタンとの両方を導入した場合は、先の場合と同様に、チタンのｄ電子による孤立準位が禁制帯中に形成され、且つ、弗素の２ｐ軌道は価電子帯側に存在していることが分かる。弗素のみの場合と大きく異なる点は、フェルミ準位の位置である。フェルミ準位はチタンのみの場合と同様に、ｄ電子による孤立準位の位置となる。しかしながら、格子間弗素が格子間Ｔｉから電子を１つ受け取るため、フェルミ準位はチタンのみの場合と比べて、若干低エネルギー側にシフトする。格子間弗素と格子間Ｔｉとは、ＧａＮのホスト材料中において、イオン結合のような結合状態を形成する結果、前述のように、約９．１ｅＶものエネルギー利得を得られる。すなわち、２つの格子間原子は安定化することができる。これがアンドープのＧａＮ層５５に弗素（Ｆ）とチタン（Ｔｉ）との両方が導入された高抵抗領域５５ａの電子構造である。
このように、III族窒化物半導体に遷移金属と弗素との両方を導入した場合においても、フェルミ準位が若干変化するだけで、高抵抗化を得ることが可能である。従って、前述した通り、遷移金属と弗素との双方の格子間元素が近接して配置することによって、高抵抗領域５５ａの熱的安定性及び長期信頼性を図ることができる。
以下、前記のように構成されたIII族窒化物半導体ＨＦＥＴの製造方法の一例を示す。
まず、例えば、ＭＯＣＶＤ法により、サファイアからなる基板５１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層５２と、厚さが２μｍのアンドープのＧａＮ層５３と、厚さが２５ｎｍのアンドープのＡｌＧａＮ層５４と、厚さが１００ｎｍのアンドープのＧａＮ層５５とを順次エピタキシャル成長する。ここで、基板５１はサファイアに限られず、Ｓｉ、ＳｉＣ又はＧａＮ等でもよい。また、アンドープのＧａＮ層５５に代えてアンドープのＡｌＧａＮを用いることができる。
次に、エピタキシャルにより形成されたＧａＮ層５５の上におけるゲート電極形成領域に該電極形成領域を覆う酸化シリコン等からなるマスク膜（図示せず）を形成し、形成したマスク膜を用いてＧａＮ層５５にＴｉを選択的に導入する。このときのＴｉの導入法には、イオン注入法又は熱拡散法等を用いることができ、なかでも熱拡散法は、Ｔｉの導入時に窒化物半導体層にダメージが入らないため好ましい。なお、窒化物半導体層にＴｉを導入する深さは、ＧａＮ層５５におけるマスク膜で覆われた領域以外の全ての領域が実質的に高抵抗領域５５ａとなる深さでよく、さらには、遷移金属導入領域５９として示すようにＧａＮ層５５の下側のＡｌＧａＮ層５４又はＧａＮ層５３にまで達する深さでもよい。例えば、Ｔｉを導入する深さは７０ｎｍ以上且つ１５０ｎｍ以下であればよい。また、導入されるＴｉの濃度は、例えば１×１０１７ｃｍ−３以上であればよく、さらには１×１０２０ｃｍ−３であればよい。なお、高抵抗領域５５ａに導入される遷移金属には、Ｔｉに限られず、Ｆｅ又はＲｕ等を用いることができる。この場合のＦｅ又はＲｕを導入する深さは、７０ｎｍ以上且つ１００ｎｍ以下であればよい。これらの遷移金属を用いると、ｄ電子による孤立準位が禁制帯の中央付近に下がってくるため、より高い絶縁性を得ることができる。
次に、マスク膜を除去し、その後、窒化物半導体層における素子分離形成領域に、例えば硼素（Ｂ）を選択的にイオン注入すると共に、さらに遷移金属を選択的に導入することにより、素子分離領域６０を形成する。このように、素子分離領域６０に遷移金属を導入することにより、以下に示すオーミックシンタ等の熱処理後も安定し、且つ電子及び正孔を確実に捕獲することにより高い半絶縁性を示す素子分離領域６０を形成することが可能となる。
次に、例えばドライエッチング法により、高抵抗領域５５ａにおけるＧａＮ層５５の両側方に位置するソース電極及びドレイン電極の各形成領域を選択的に除去して、その下のＡｌＧａＮ層５４を露出する。続いて、ＧａＮ層５５及び高抵抗領域５５ａの上面を覆うレジストパターンを形成し、例えば電子ビーム蒸着法によりＴｉ／Ａｌの積層膜を堆積する。続いて、レジストパターンを除去する、いわゆるリフトオフ法を行い、さらに所定のオーミックシンタ熱処理を行って、それぞれＴｉ／Ａｌからなるソース電極５７及びドレイン電極５８を形成する。ここで、高抵抗領域５５ａに対するドライエッチングの深さは該高抵抗領域５５ａのみを除去する深さに限られず、ＡｌＧａＮ層５４の内部に達する深さ、さらにはＧａＮ層１３に達する深さでもよい。
次に、弗素系ガスを導入したチャンバに、ソース電極５７及びドレイン電極５８が形成された窒化物半導体層を有する基板５１を投入し、アンドープのＧａＮ層５５の全面に、例えばプラズマ処理によって弗素を導入する。なお、窒化物半導体層に弗素を導入する深さは、ＧａＮ層５５の厚さ分とほぼ等しい深さであり、例えば１００ｎｍである。また、Ｔｉにおいて化学結合しないｄ電子の個数は２個であるため、弗素以外に起因するキャリアが存在しない場合は、弗素の濃度はＴｉの濃度の２倍以下であることが好ましく、例えば、５×１０１９ｃｍ−３であればよい。なお、弗素の他に例えばｐ型を供するドーパントであるマグネシウム（Ｍｇ）等が添加されている場合には、Ｍｇアクセプタによる正孔も存在しているため、弗素とＭｇによるキャリア濃度が、Ｔｉの濃度の２倍以下であればよい。なお、遷移金属をＴｉでなくＦｅとした場合には、Ｆｅの化学結合しないｄ電子の個数は６個であるため、弗素以外に起因するキャリアが存在しない場合は、弗素の濃度はＦｅの濃度の６倍以下であればよい。但し、このときのプロセス温度は常温又は５００℃以下が望ましい。このようにすると、弗素は格子間に優先的に分布する。このようにして得られた、アンドープのＧａＮ層５５における弗素のみを導入したゲート電極形成領域は、前述した通りｐ型を示す。一方、Ｔｉと弗素との両方を導入した高抵抗領域５５ａは前述した通り高抵抗性を示す。このように、高抵抗領域５５ａにおいて、Ｔｉと弗素とが隣接して存在することにより、高い熱的安定性及び高い長期信頼性を発揮することができる。
次に、例えば電子ビーム蒸着法及びリフトオフ法により、Ｐｄからなるゲート電極５６を、弗素のみが導入されたＧａＮ層５５におけるゲート電極形成領域の上に直接に形成する。なお、ゲート電極形成用の材料は、Ｐｄに限られず、例えばＮｉ又はＰｔ等の仕事関数が大きい金属でもよい。なお、ゲート電極５６は、少なくともその一部がＧａＮ層５５と接していればよく、その残部が高抵抗領域５５ａと接していてもよい。この場合に、高抵抗領域５５ａの上面とゲート電極５６との間には絶縁膜が挿入されていてもよい。
また、第５の実施形態においては、弗素をプラズマ処理によって導入しているが、三弗化窒素ガスを用いた熱拡散法によっても本発明は達成される。すなわち、基板温度が３２０℃、窒素ガスが１ｌ／ｍｉｎ（０℃、１気圧）、三弗化窒素ガスが１０ｍｌ／ｍｉｎ（０℃、１気圧）及び常圧の条件下において１０分間暴露させると、１０２０ｃｍ３程度の弗素を格子間位置に導入することができる。この場合、プラズマ処理と比べて表面へのダメージが少ないため、トラップ準位をさらに低減させる等の利点もある。
以上により、ノーマリオフ型の窒化物半導体ＨＦＥＴを得ることができる。
（第５の実施形態の一変形例）
なお、遷移金属が導入される遷移金属導入領域５９は、アンドープのＡｌＧａＮ層５４及びその下のアンドープのＧａＮ層５３にまで達している必要はなく、図１０の一変形例に示すように、弗素が導入されたＧａＮ層５５にのみ形成されていてもよい。本変形例の場合、例えばＴｉを導入する深さは７０ｎｍ以上且つ１００ｎｍ以下である。
本発明に係る半導体装置は、高温の熱処理にも耐えうる安定した高抵抗領域を形成できると共に、ｎ型の半導体層及びｐ型の半導体層の一方のみを選択的に高抵抗化することができる。このため、電流コラプスが発生しないノーマリオフ型の窒化物半導体装置及び高い最大発振周波数を有する窒化物半導体装置を実現できる。これにより、パワーデバイス又は高周波デバイス等の高性能化に有用である。
１１ 基板
１２ バッファ層
１３ ＧａＮ層
１４ ＡｌＧａＮ層
１５ ｐ型ＧａＮ層
１５ａ 高抵抗領域
１６ ゲート電極
１７ ソース電極
１８ ドレイン電極
１９ 遷移金属導入領域
２０ 素子分離領域
２１ 基板
２２ バッファ層
２３ ＧａＮ層
２４ ＡｌＧａＮ層
２４ａ 高抵抗領域
２５ ゲート電極
２６ ソース電極
２７ ドレイン電極
２８ 素子分離領域
３１ 基板
３２ バッファ層
３３ 高抵抗層
３４ ＧａＮ層
３５ ＡｌＧａＮ層
３６ ゲート電極
３７ ソース電極
３８ ドレイン電極
３９ 素子分離領域
４１ 基板
４２ バッファ層
４３ コレクタ層
４３ａ 高抵抗領域
４４ ベース層
４４ｂ 非高抵抗領域
４５ エミッタ層
４６ コレクタ電極
４７ ベース電極
４８ エミッタ電極
４９ 素子分離領域
５１ 基板
５２ バッファ層
５３ ＧａＮ層
５４ ＡｌＧａＮ層
５５ 弗素が導入されたＧａＮ層
５５ａ 高抵抗領域
５６ ゲート電極
５７ ソース電極
５８ ドレイン電極
５９ 遷移金属導入領域
６０ 素子分離領域

Claims (16)

  1. 第１の窒化物半導体からなる第１の半導体層と、
    第２の窒化物半導体からなる第２の半導体層とを備え、
    前記第１の半導体層は遷移金属が導入された第１の領域を有し、
    前記第２の半導体層は前記遷移金属が導入された第２の領域を有し、
    前記第１の領域と前記第２の領域とのうちいずれか一方のみが高抵抗化している半導体装置。
  2. 請求項１において、
    前記第１の領域を除く前記第１の半導体層はｎ型の導電性を有し、
    前記第１の領域は、前記遷移金属が前記第１の窒化物半導体のバンドギャップ中に形成するエネルギー準位に、電子が捕獲されることにより高抵抗化している半導体装置。
  3. 請求項１において、
    前記第１の領域を除く前記第１の半導体層はｐ型の導電性を有し、
    前記第１の領域は、前記遷移金属が前記第１の窒化物半導体のバンドギャップ中に形成するエネルギー準位に、正孔が捕獲されることにより高抵抗化している半導体装置。
  4. 請求項２において、
    前記遷移金属は、銅である半導体装置。
  5. 請求項２において、
    前記遷移金属は、ルテニウムである半導体装置。
  6. 請求項３において、
    前記遷移金属は、チタンである半導体装置。
  7. 請求項３において、
    前記遷移金属は、ルテニウムである半導体装置。
  8. 基板と、
    前記基板の上に設けられた窒化物半導体層と、
    前記窒化物半導体層と電気的に接続されたソース電極及びドレイン電極と、
    前記窒化物半導体層の上に、前記ソース電極と前記ドレイン電極との間に位置するように設けられたゲート電極とを備え、
    前記窒化物半導体層は、遷移金属が導入された高抵抗領域を有している半導体装置。
  9. 請求項８において、
    前記窒化物半導体層は、ｐ型を供する不純物が導入された窒化物半導体層を含み、
    前記高抵抗領域は、前記ｐ型を供する不純物が導入された窒化物半導体層のうち、前記ゲート電極の直下の領域の少なくとも一部を除くように形成されている半導体装置。
  10. 請求項８において、
    前記高抵抗領域は、前記窒化物半導体層における前記ゲート電極の下側部分に、前記ゲート電極と接するように形成されている半導体装置。
  11. 請求項８において、
    前記窒化物半導体層は、前記ソース電極と前記ドレイン電極との間に流れる電流の経路となるチャネル領域を含み、
    前記高抵抗領域は、前記チャネル領域の下方に形成されている半導体装置。
  12. 請求項８において、
    前記高抵抗領域は、前記半導体装置における能動領域の周辺に位置する素子分離領域である半導体装置。
  13. 基板と、
    前記基板の上に設けられ、第１導電型を供する不純物が導入された第１窒化物半導体層と、
    前記第１窒化物半導体層の上面に接して設けられ、第２導電型を供する不純物が導入された第２窒化物半導体層と、
    前記第２窒化物半導体層の上面に接して設けられ、第１導電型を供する不純物が導入された第３窒化物半導体層と、
    前記第１窒化物半導体層に電気的に接続されたコレクタ電極と、
    前記第２窒化物半導体層に電気的に接続されたベース電極と、
    前記第３窒化物半導体層に電気的に接続されたエミッタ電極とを備え、
    前記第１窒化物半導体層は、遷移金属が導入された高抵抗領域を有している半導体装置。
  14. 請求項１３において、
    前記高抵抗領域は、前記半導体装置における能動領域の周辺に位置する素子分離領域である半導体装置。
  15. 窒化物半導体層と、
    前記窒化物半導体層に形成された高抵抗領域とを備え、
    前記高抵抗領域には、遷移金属及び不純物として導入された他の元素が導入されている半導体装置。
  16. 窒化物半導体層と、
    前記窒化物半導体層に形成され、遷移金属が導入された高抵抗領域とを備え、
    前記高抵抗領域と該高抵抗領域に隣接する領域とのうち少なくとも一方は、格子間に弗素を含有する半導体装置。
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