JP2010206020A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴを備える半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１０１の上に順時積層されたｎ+型ＧａＮ層１０３及びｎ型ＧａＮ層１０４と、ｐ型ＩｎＧａＮ層１０５と、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７と、ＨＢＴ領域１２１のｎ+型ＧａＮ層１０３と電気的に接続されたコレクタ電極１１４と、ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５と電気的に接続されたベース電極１１３と、ＨＢＴ領域１２１のｎ型ＡｌＧａＮ層１０７と電気的に接続されたエミッタ電極１１２と、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７と電気的に接続されたソース電極１０９及びドレイン電極１１１と、ｎ型ＡｌＧａＮ層１０７の上に形成されたゲート電極１１０とを備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、ヘテロ接合バイポーラトランジスタと電界効果トランジスタとを備える半導体装置に関する。
現在、携帯電話などに用いられる高周波素子として、エミッタ層にバンドギャップの大きいＩｎＧａＰを用いたＩｎＧａＰ／ＧａＡｓヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）が実用化されている。近年、このＨＢＴで構成されるパワーアンプを、当該ＨＢＴと同一基板上に集積した電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）で構成されるスイッチ素子で制御するＢｉ−ＦＥＴが注目されており、このＢｉ−ＦＥＴの開発が進んでいる。
Ｂｉ−ＦＥＴのデバイス構造は、例えば特許文献１に示すように、基板上にまずＦＥＴを配置し、更にその上側にＨＢＴを配置する構造が一般的である。つまり、基板上にＦＥＴが配置される半導体層が積層され、その上に、ＨＢＴが配置される半導体層が積層されている。
米国特許出願公開第２００５／０１８４３１０号明細書
Ｂｉ−ＦＥＴは、今後、更なる高耐圧化、及び高温動作を要求されることは必至である。しかしながら、ＧａＡｓ系素子では物理限界のために大幅な高耐圧化及び高温動作の向上は望めない。
本発明は、この技術的な課題に鑑み、高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴとを備える半導体装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、基板と、前記基板の上に形成された窒化物半導体層と、前記窒化物半導体層に形成されたヘテロ接合バイポーラトランジスタと、前記窒化物半導体層に形成された電界効果トランジスタとを備える。
この構成によれば、本発明に係る半導体装置は、ＨＢＴとＦＥＴとを窒化物半導体で構成することにより、さらなる高耐圧化及び高温動作を実現できる。
また、前記窒化物半導体層は、前記基板の上に形成された第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、前記第２の窒化物半導体層の上に形成された第３の窒化物半導体層とを含み、前記半導体装置は、さらに、前記第１の窒化物半導体層、前記第２の窒化物半導体層、及び前記第３の窒化物半導体層を、前記ヘテロ接合バイポーラトランジスタが形成される第１領域と、前記電界効果トランジスタが形成される第２領域とに電気的に分離する分離領域と、前記第１領域の前記第１の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのコレクタ電極と、前記第１領域の前記第２の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのベース電極と、前記第１領域の前記第３の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのエミッタ電極と、前記第２領域の前記第１、第２及び第３の窒化物半導体層のいずれかと電気的に接続された、前記電界効果トランジスタのソース電極及びドレイン電極と、前記第２領域の前記第１、第２及び第３の窒化物半導体層のいずれかの上に形成された、前記電界効果トランジスタのゲート電極とを備えてもよい。
この構成によれば、本発明に係る半導体装置では、ＨＢＴのコレクタ層、エミッタ層又はベース層と同じ窒化物半導体層にＦＥＴが形成される。よって、ＦＥＴが形成される窒化物半導体層の上に、ＨＢＴを構成する全ての窒化物半導体層が形成される場合に比べて、本発明に係る半導体装置では、ＦＥＴが形成される窒化物半導体層の上に形成される半導体層の厚さが薄くなる。これにより、本発明に係る半導体装置は、格子不整合によるウェハの歪量が小さくできる。また、本発明に係る半導体装置では、ＦＥＴを形成する際にエッチングする半導体層が薄くなるので、エッチング制御を容易に行うことができる。
また、前記第１の窒化物半導体層は、ｎ型の導電性を有し、前記第２の窒化物半導体層は、ｐ型の導電性を有し、前記第３の窒化物半導体層は、前記第２の窒化物半導体層の上に形成される第４の窒化物半導体層と、前記第４の窒化物半導体層の上に形成され、前記第４の窒化物半導体層よりも大きいバンドギャップを有する第５の窒化物半導体層とを含み、前記ソース電極及び前記ドレイン電極は、前記第２領域の前記第３の窒化物半導体層に電気的に接続され、前記電界効果トランジスタのゲート電極は、前記第２領域の前記第５の窒化物半導体層の上に形成されてもよい。
この構成によれば、本発明に係る半導体装置では、ＨＢＴのエミッタ層と同じ第３の窒化物半導体層にＦＥＴが形成される。よって、ＦＥＴが形成される第３の窒化物半導体層の上には、半導体層が形成されない。これにより、本発明に係る半導体装置は、格子不整合によるウェハの歪量が小さくできる。また、本発明に係る半導体装置では、ＦＥＴを形成する際に、エッチングを行う必要がない。つまり、本発明に係る半導体装置は、エッチング制御を容易に行うことができる。
また、前記第２の窒化物半導体層は、ＩｎxＧａ1-xＮ（０≦ｘ≦１）で構成されてもよい。
また、前記第４の窒化物半導体層は、ＧａＮで構成され、前記第５の窒化物半導体層は、ＡｌＧａＮで構成されてもよい。
また、前記第３の窒化物半導体層の膜厚は５０ｎｍ以下であってもよい。
この構成によれば、本発明に係る半導体装置は、ＨＢＴのエミッタ抵抗が増大するのを防ぐことができる。
また、前記半導体装置は、さらに、前記第２領域の前記第２の窒化物半導体層に電気的に接続された、前記電界効果トランジスタのバックゲート電極を備えてもよい。
この構成によれば、バックゲート電極にバイアスを印加することで、ＦＥＴのオフ時にソース電極とドレイン電極との間に流れるリーク電流を低減できる。また、ＦＥＴのオン時に適切なバイアスをバックゲート電極に印加することで、ＦＥＴの閾値を任意に変化させることができる。
また、前記第１の窒化物半導体層は、前記第２の窒化物半導体層と接し、かつ前記コレクタ電極と接しない低濃度領域と、前記コレクタ電極に接し、前記低濃度領域よりも不純物濃度が高い高濃度領域とを含んでもよい。
この構成によれば、本発明に係る半導体装置は、ＨＢＴのエミッタ抵抗を低減できる。
また、前記第１領域の前記第３の窒化物半導体層は、前記エミッタ電極に接し、前記第２領域の前記第３の窒化物半導体層より、ｎ型を供する不純物濃度が高い低抵抗領域を含んでもよい。
また、前記第１の窒化物半導体層及び前記第３の窒化物半導体層は、ｐ型の導電性を有し、前記第２の窒化物半導体層は、前記第１の窒化物半導体層の上に形成される第４の窒化物半導体層と、前記第４の窒化物半導体層の上に形成され、前記第４の窒化物半導体層よりも大きいバンドギャップを有する第５の窒化物半導体層とを含み、前記ソース電極及び前記ドレイン電極は、前記第２領域の前記第２の窒化物半導体層に電気的に接続され、前記電界効果トランジスタのゲート電極は、前記第２領域の前記第５の窒化物半導体層の上に形成されてもよい。
この構成によれば、本発明に係る半導体装置では、ＨＢＴのベース層と同じ窒化物半導体層にＦＥＴが形成される。よって、ＦＥＴが形成される窒化物半導体層の上には、エミッタ層（第１の窒化物半導体層）のみが形成される。これにより、本発明に係る半導体装置は、格子不整合によるウェハの歪量が小さくできる。また、本発明に係る半導体装置では、ＦＥＴを形成する際に、エミッタ層（第１の窒化物半導体層）のみをエッチングすればよいので、エッチング制御を容易に行うことができる。
また、前記第４の窒化物半導体層は、ＧａＮで構成され、前記第５の窒化物半導体層は、ＡｌＧａＮで構成されてもよい。
また、前記第２の窒化物半導体層の膜厚は５０ｎｍ以下であってもよい。
この構成によれば、本発明に係る半導体装置は、ＨＢＴのエミッタ抵抗が増大するのを防ぐことができる。
また、前記第３の窒化物半導体層は、ＡｌyＧａ1-yＮ（０≦ｙ≦１）で構成されてもよい。
また、前記半導体装置は、さらに、前記第２領域の前記第１の窒化物半導体層に電気的に接続された、前記電界効果トランジスタのバックゲート電極を備えてもよい。
この構成によれば、バックゲート電極にバイアスを印加することで、ＦＥＴのオフ時にソース電極とドレイン電極との間に流れるリーク電流を低減できる。また、ＦＥＴのオン時に適切なバイアスをバックゲート電極に印加することで、ＦＥＴの閾値を任意に変化させることができる。
また、前記第１の窒化物半導体層は、前記第２の窒化物半導体層と接し、かつ前記コレクタ電極と接しない低濃度領域と、前記コレクタ電極に接し、前記低濃度領域よりも不純物濃度が高い高濃度領域とを含んでもよい。
また、前記第３の窒化物半導体層は、前記第２の窒化物半導体層の上に形成される第６の窒化物半導体層と、前記第６の窒化物半導体層の上に形成され、前記第６の窒化物半導体層よりも小さいバンドギャップを有する第７の窒化物半導体層とを含んでもよい。
この構成によれば、本発明に係る半導体装置は、ＨＢＴのエミッタ電極のコンタクト抵抗を低減することができる。
また、前記ゲート電極は、前記第２領域の前記第３の窒化物半導体層の上に形成されてもよい。
この構成によれば、エンハンスメント型ＦＥＴを容易に形成することができる。
また、前記電界効果トランジスタは、デプレッション型電界効果トランジスタと、エンハンスメント型電界効果トランジスタとを含んでもよい。
また、前記窒化物半導体層は、前記基板の上に形成された第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、前記第２の窒化物半導体層の上に形成された第３の窒化物半導体層とを含み、前記半導体装置は、さらに、前記第１の窒化物半導体層、前記第２の窒化物半導体層、及び前記第３の窒化物半導体層を、前記ヘテロ接合バイポーラトランジスタが形成される第１領域と、前記デプレッション型電界効果トランジスタが形成される第２領域と、前記エンハンスメント型電界効果トランジスタが形成される第３領域とに電気的に分離する分離領域と、前記第１領域の前記第１の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのコレクタ電極と、前記第１領域の前記第２の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのベース電極と、前記第１領域の前記第３の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのエミッタ電極と、前記第２領域の前記第２の窒化物半導体層と電気的に接続された、前記デプレッション型電界効果トランジスタのソース電極及びドレイン電極と、前記第２領域の前記第２の窒化物半導体層の上に形成された、前記デプレッション型電界効果トランジスタのゲート電極と、前記第３領域の前記第２の窒化物半導体層と電気的に接続された、前記エンハンスメント型電界効果トランジスタのソース電極及びドレイン電極と、前記第３領域の前記第３の窒化物半導体層の上に形成された、前記エンハンスメント型電界効果トランジスタのゲート電極とを備えてもよい。
この構成によれば、エンハンスメント型ＦＥＴ及びデプレッション型ＦＥＴを容易に形成することができる。
なお、本発明は、このような半導体装置を製造する半導体装置の製造方法として実現してもよい。
以上より、本発明は、高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴを備える半導体装置を提供できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、窒化物半導体層を用いて、ＨＢＴとＨＦＥＴとを形成する。
ここで、ＧａＡｓ系素子の材料限界を打破するためには、ワイドバンドギャップ半導体を用いることが有効である。ワイドバンドギャップ半導体の中でも窒化物半導体は、広いバンドギャップ、高い絶縁破壊電界、及び高い飽和電子速度という優れた物性値を有するので、有望である。
さらに、この窒化物半導体は、混晶比率を変えることで自由にバンドギャップを変えることができる。例えばＡｌＧａＮとＧａＮというバンドギャップの異なる窒化物半導体層を接合させたＡｌＧａＮ／ＧａＮヘテロ構造においては（０００１）面上にて自発分極及びピエゾ分極が生じることによりヘテロ界面に電荷が生じる。これにより、ＡｌＧａＮ／ＧａＮヘテロ構造は、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度が得られる。このため、このヘテロ界面に生じた電荷をチャネルとしたヘテロ接合ＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）を実現することも可能である。
このように、本発明の第１の実施形態に係る半導体装置は、さらなる高耐圧化及び高温動作を実現できる。
図１は、本発明の第１の実施形態に係る半導体装置１００の断面図である。
図１に示すように、本発明の第１の実施形態に係る半導体装置１００は、ＨＢＴとＨＦＥＴとを備える。この半導体装置１００は、サファイアで構成される基板１０１と、基板１０１上に膜厚１００ｎｍのＡｌＮで構成されるバッファ層１０２と、膜厚５００ｎｍのｎ+型ＧａＮ層１０３と、膜厚５００ｎｍのｎ型ＧａＮ層１０４と、膜厚１００ｎｍのｐ型ＩｎＧａＮ層１０５と、膜厚３０ｎｍのアンドープＧａＮ層１０６と、膜厚１５ｎｍのｎ型ＡｌＧａＮ層１０７と、素子分離領域１０８と、ソース電極１０９と、ゲート電極１１０と、ドレイン電極１１１と、エミッタ電極１１２と、ベース電極１１３と、コレクタ電極１１４とを備える。
バッファ層１０２と、ｎ+型ＧａＮ層１０３と、ｎ型ＧａＮ層１０４と、ｐ型ＩｎＧａＮ層１０５と、アンドープＧａＮ層１０６と、ｎ型ＡｌＧａＮ層１０７とは、基板１０１上にこの順で積層される。
ここで、アンドープとは結晶成長中に意図的にドーピングを行っていないことを意味する。
また、半導体装置１００は、ＨＦＥＴが形成されるＨＦＥＴ領域１２０と、ＨＢＴが形成されるＨＢＴ領域１２１とを含む。
ソース電極１０９及びドレイン電極１１１は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層構造を有する。このソース電極１０９及びドレイン電極１１１は、ＨＦＥＴ領域１２０のアンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７の少なくとも一方と電気的に接続される。具体的には、ソース電極１０９及びドレイン電極１１１は、少なくとも一部がＨＦＥＴ領域１２０のアンドープＧａＮ層１０６、又はｎ型ＡｌＧａＮ層１０７、又はその両方に接するように形成される。
ゲート電極１１０は、パラジウム（Ｐｄ）で構成され、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７の上面に接して形成される。
これらソース電極１０９、ドレイン電極１１１及びゲート電極１１０は、それぞれＨＦＥＴのソース電極、ゲート電極及びドレイン電極である。
エミッタ電極１１２は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層構造を有する。このエミッタ電極１１２は、ＨＢＴ領域１２１のアンドープＧａＮ層１０６、及びｎ型ＡｌＧａＮ層１０７の少なくとも一方と電気的に接続される。具体的には、エミッタ電極１１２は、少なくとも一部がＨＢＴ領域１２１のアンドープＧａＮ層１０６、又はｎ型ＡｌＧａＮ層１０７、又はその両方に接するように形成される。
ベース電極１１３は、パラジウム（Ｐｄ）で構成され、ｐ型ＩｎＧａＮ層１０５と電気的に接続される。具体的には、ベース電極１１３は、ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５の上面に接して形成される。
コレクタ電極１１４は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層構造を有する。このコレクタ電極１１４は、ＨＢＴ領域１２１のｎ+型ＧａＮ層１０３及びｎ型ＧａＮ層１０４の少なくとも一方と電気的に接続される。具体的には、コレクタ電極１１４は、ＨＢＴ領域１２１のｎ+型ＧａＮ層１０３の上面に接して形成される。
これらエミッタ電極１１２、ベース電極１１３及びコレクタ電極１１４は、それぞれＨＢＴのエミッタ電極、ベース電極及びコレクタ電極である。
素子分離領域１０８は、硼素（Ｂ）をイオン注入することにより高抵抗化されている。この素子分離領域１０８は、ＨＦＥＴ領域１２０とＨＢＴ領域１２１とを電気的に分離する。具体的には、素子分離領域１０８は、ｎ+型ＧａＮ層１０３、ｎ型ＧａＮ層１０４及びｐ型ＩｎＧａＮ層１０５を含む窒化物半導体層を、ＨＦＥＴ領域１２０とＨＢＴ領域１２１とに電気的に分離する。
また、ｎ+型ＧａＮ層１０３及びｎ型ＧａＮ層１０４は、本発明の第１の窒化物半導体層に相当する。ＨＢＴ領域１２１のｎ+型ＧａＮ層１０３及びｎ型ＧａＮ層１０４は、ＨＢＴのコレクタ層である。また、ＨＢＴ領域１２１のｎ+型ＧａＮ層１０３は、本発明の高濃度領域に相当し、ｎ型ＧａＮ層１０４は、本発明の低濃度領域に相当する。
また、ｐ型ＩｎＧａＮ層１０５は、本発明の第２の窒化物半導体層に相当する。ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５は、ＨＢＴのベース層である。
また、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７は、本発明の第３の窒化物半導体層に相当し、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７は、それぞれ、本発明の第４及び第５の窒化物半導体層に相当する。
また、ＨＢＴ領域１２１のアンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７は、ＨＢＴのエミッタ層である。また、ＨＦＥＴ領域１２０のアンドープＧａＮ層１０６は、ＨＦＥＴのチャネル層であり、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７は、ＨＦＥＴの電子供給層である。
以上のように、本発明の第１の実施形態に係る半導体装置１００は、窒化物半導体層を用いて、ＨＢＴとＨＦＥＴとを形成する。これにより、半導体装置１００は、さらなる高耐圧化及び高温動作を実現できる。
また、以上の構成を有する半導体装置１００では、ＨＦＥＴのソース電極１０９、ドレイン電極１１１及びＨＢＴのエミッタ電極１１２は、ｎ型ＡｌＧａＮ層１０７とアンドープＧａＮ層１０６とのヘテロ接合界面に存在するチャネルと電気的に接続される。言い換えれば、ＨＦＥＴの電子供給層及びチャネル層と、ＨＢＴのエミッタ層が同一の層で形成される。
ここで、比較のために、従来技術のＢｉＦＥＴ構造を窒化物半導体に適用した半導体装置の構成を図８に示す。図８に示すように、半導体装置８００では、サファイアで構成される基板８０１上に、窒化アルミニウム（ＡｌＮ）で構成されるバッファ層８０２と、アンドープＧａＮ層８０３と、ｎ型ＡｌＧａＮ層８０４と、ｎ+型ＧａＮ層８０５と、ｎ型ＧａＮ層８０６と、ｐ型ＧａＮ層８０７と、ｎ型ＡｌＧａＮ層８０８とが順次積層される。
また、ソース電極８０９、ゲート電極８１０、及びドレイン電極８１１がＨＦＥＴ領域８２０のｎ型ＡｌＧａＮ層８０４上に形成される。これらのソース電極８０９、ゲート電極８１０、及びドレイン電極８１１は、ＨＦＥＴを構成する。
また、ＨＢＴ領域８２１において、エミッタ電極８１２がｎ型ＡｌＧａＮ層８０８上に、ベース電極８１３がｐ型ＧａＮ層８０７上に、コレクタ電極８１４がｎ+型ＧａＮ層８０５上に形成される。これらのエミッタ電極８１２、ベース電極８１３、及びコレクタ電極８１４は、ＨＢＴを構成する。
ここで、ｎ+型ＧａＮ層８０５を挿入せず、コレクタ電極８１４をｎ型ＡｌＧａＮ層８０４上に形成する構成も考えられる。
また、ＨＦＥＴ領域８２０とＨＢＴ領域８２１とは素子分離領域８１５により電気的に遮断される。
このようにＨＦＥＴの電子供給層となるｎ型ＡｌＧａＮ層８０４上にＨＢＴが配置されるｎ+型ＧａＮ層８０５、ｎ型ＧａＮ層８０６、ｐ型ＧａＮ層８０７、及びｎ型ＡｌＧａＮ層８０８が形成される。しかしながら、実際にはウェハの歪量が大きいため、ウェハにクラックが生じてしまう可能性が高い。また、ＨＦＥＴを形成するためには、ＨＢＴを構成する半導体層を除去し、ｎ型ＡｌＧａＮ層８０４を露出させる必要がある。しかしながら、１μｍ以上のＨＢＴを構成する半導体層のみをドライエッチングで除去し、膜厚が数十ｎｍのｎ型ＡｌＧａＮ層８０４の表面でエッチングをストップさせることは、適切なエッチングストップ層がない窒化物半導体では非常に困難である。
一方、本実施形態の半導体装置１００の構造では、格子不整合が大きいｎ型ＡｌＧａＮ層１０７及びアンドープＧａＮ層１０６が最上層となり、その上には更に半導体層を積層されない。これにより、格子不整合によるウェハの歪量が小さくできるので、クラックを生じさせずに窒化物半導体層をエピタキシャル成長できる。
また、ＨＦＥＴが形成される窒化物半導体層が最上層にあるので、ＨＦＥＴを形成する際にｎ型ＡｌＧａＮ層１０７及びアンドープＧａＮ層１０６の上の半導体層をドライエッチングで除去する必要がない。つまり、膜厚１５ｎｍのｎ型ＡｌＧａＮ層１０７の表面でエッチングをストップさせる必要がない。よって、半導体装置１００は、ドライエッチング制御が容易である。これにより、窒化物半導体を用いたＢｉ−ＦＥＴを再現性良く実現することが可能になる。
ここで、ｎ型ＡｌＧａＮ層１０７の表面には高密度にトラップ準位が存在するため、ＨＦＥＴをスイッチングした時にキャリアがトラップ準位に捕獲される。これにより、ドレイン電流が減少する現象、所謂電流コラプスが発生する。ｎ型ＡｌＧａＮ層１０７の表面をドライエッチング処理するとこのトラップ準位は増加し、これにより電流コラプスが悪化する。しかし、本発明の第１の実施形態ではＨＦＥＴの活性領域にあるｎ型ＡｌＧａＮ層１０７の表面をドライエッチング処理しないので、ＨＦＥＴの電気特性を悪化させずに、Ｂｉ−ＦＥＴを作製できる。
以下、上記のように構成された半導体装置１００の製造方法の一例を示す。例えば、有機金属気相成長（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を用いて、サファイアで構成される基板１０１に、ＡｌＮで構成されるバッファ層１０２を１００ｎｍ、Ｓｉがドープされたｎ+型ＧａＮ層１０３を５００ｎｍ、Ｓｉがドープされたｎ型ＧａＮ層１０４を５００ｎｍ、Ｍｇがドープされたｐ型ＩｎＧａＮ層１０５を１００ｎｍ、アンドープＧａＮ層１０６を３０ｎｍ、Ｓｉがドープされたｎ型ＡｌＧａＮ層１０７を１５ｎｍ順次エピタキシャル成長する。
なお、膜厚はこれに限定されないが、アンドープＧａＮ層１０６とｎ型ＡｌＧａＮ層１０７との合計膜厚は５０ｎｍ以下であることが好ましい。これにより、ＨＢＴのエミッタ抵抗が増大するのを防ぐことができる。
また、基板１０１はサファイアに限らず、Ｓｉ、ＳｉＣ、又はＧａＮ等の他の材料で構成される基板でもよい。また、ｎ型を供する不純物はＳｉに限らず、また、ｐ型を供する不純物はＭｇに限らない。また、ｐ型ＩｎＧａＮ層１０５のＩｎ組成比はＩｎxＧａ1-xＮ（０≦ｘ≦１）でよく、つまりｐ型ＧａＮでもよい。また、アンドープＧａＮ層１０６はアンドープに限らず、ｎ型ＧａＮでもよい。また、ｎ型ＡｌＧａＮ層１０７はアンドープＡｌＧａＮ層でもよい。これは、アンドープＡｌＧａＮ／ＧａＮヘテロ構造においても、（０００１）面上にて自発分極及びピエゾ分極が生じる。これによりヘテロ界面に電荷が生じることにより、１×１０13ｃｍ-2以上のシートキャリア濃度が得られるためである。また、ｎ型ＡｌＧａＮ層１０７のＡｌ組成比は限定されず、例えばＡｌ0.25ＧａＮである。
次に、表面に選択的にマスクを形成後、例えばドライエッチング法を用いて、ｐ型ＩｎＧａＮ層１０５の一部を露出させる。次に、異なるマスクを選択的に形成後、同様の方法にてｎ+型ＧａＮ層１０３の一部を露出させる。
次に、例えばＢのイオン注入を行うことにより、素子分離領域１０８を形成する。
続いて電子ビーム蒸着法及びリフトオフ法とその後のオーミックシンター熱処理を行うことにより、例えばＴｉ／Ａｌで構成されるソース電極１０９、ドレイン電極１１１、及びエミッタ電極１１２をｎ型ＡｌＧａＮ層１０７上に形成する。同様に例えばＴｉ／Ａｌで構成されるコレクタ電極１１４をｎ+型ＧａＮ層１０３上に形成する。ここで、ソース電極１０９、ドレイン電極１１１、及びエミッタ電極１１２はｎ型ＡｌＧａＮ層１０７の一部、又は全てを例えばドライエッチング法を用いて取り除いてから形成してもよい。
次に、例えば電子ビーム蒸着法及びリフトオフ法を用いて、例えばＰｄで構成されるゲート電極１１０をｎ型ＡｌＧａＮ層１０７上に形成する。同様に例えばＰｄで構成されるベース電極１１３をｐ型ＩｎＧａＮ層１０５上に形成する。
以上の工程により、図１に示す半導体装置１００を作製できる。
なお、図１に示す構成を以下のように変形してもよい。
図２及び図３は、本発明の第１の実施形態に係る半導体装置１００の変形例である半導体装置２００及び３００の断面図である。
図２に示すように、ＨＦＥＴ領域１２０のｐ型ＩｎＧａＮ層１０５上に、例えばＰｄで構成されるバックゲート電極１１５を形成してもよい。
このバックゲート電極１１５にバイアスを印加することで、ＨＦＥＴのオフ時にソース電極１０９とドレイン電極１１１との間に流れるリーク電流を低減できる。また、ＨＦＥＴのオン時に適切なバイアスをバックゲート電極１１５に印加することで、ＨＦＥＴの閾値を任意に変化させることが可能になる。これを利用し、ＨＦＥＴが複数形成されたＢｉ−ＦＥＴにおいて、デプレッション型ＨＦＥＴ（以下、ＤＦＥＴ）とエンハンスメント型ＨＦＥＴ（以下、ＥＦＥＴ）とを有するＢｉ−ＦＥＴを作製できる。
また、ＥＦＥＴを作る別の方法として、図示していないが、ゲート電極１１０の下に位置するｎ型ＡｌＧａＮ層１０７の一部を除去してリセスを形成後、その上にゲート電極１１０を形成する方法もある。任意のＨＦＥＴにのみゲート電極１１０下にリセスを形成することで、ＤＦＥＴとＥＦＥＴとを有するＢｉ−ＦＥＴを作製できる。
また、第２の変形例として、図３に示すように、ＨＢＴのエミッタ電極１１２の下方に位置するｎ型ＡｌＧａＮ層１０７とアンドープＧａＮ層１０６との少なくとも一部に、低抵抗領域１１６を形成してもよい。この低抵抗領域１１６は、例えば珪素（Ｓｉ）等のｎ型を供する不純物をイオン注入することにより形成できる。なお、ｎ型ＡｌＧａＮ層１０７を除去したうえで、アンドープＧａＮ層１０６の一部にｎ型を供する不純物をドーピングすることにより低抵抗領域１１６を形成し、形成された低抵抗領域１１６の上にエミッタ電極１１２を形成してもよい。これにより、ＨＢＴのエミッタ抵抗を更に低減することが可能になる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、ＨＢＴのベース層と同じ窒化物半導体層にＨＦＥＴを形成する。よって、ＨＦＥＴが形成される窒化物半導体層のうえには、エミッタ層のみが形成される。これにより、本発明の第２の実施形態に係る半導体装置は、格子不整合によるウェハの歪量が小さくできるとともに、エッチング制御を容易に行える。
図４は、本発明の第２の実施形態に係る半導体装置４００の断面図である。図４に示す半導体装置４００はＨＢＴとＨＦＥＴとを備える。この半導体装置４００は、サファイアで構成される基板４０１上に膜厚１００ｎｍのＡｌＮで構成されるバッファ層４０２と、膜厚５００ｎｍのｐ+型ＧａＮ層４０３と、膜厚５００ｎｍのｐ型ＧａＮ層４０４と、膜厚３０ｎｍのアンドープＧａＮ層４０５と、膜厚１５ｎｍのｎ型ＡｌＧａＮ層４０６と、膜厚２００ｎｍのｐ型ＡｌＧａＮ層４０７と、素子分離領域４０８と、ソース電極４０９と、ゲート電極４１０と、ドレイン電極４１１と、エミッタ電極４１２と、ベース電極４１３と、コレクタ電極４１４とを備える。
バッファ層４０２と、ｐ+型ＧａＮ層４０３と、ｐ型ＧａＮ層４０４と、アンドープＧａＮ層４０５と、ｎ型ＡｌＧａＮ層４０６と、ｐ型ＡｌＧａＮ層４０７とは、基板４０１上にこの順で積層される。
ここで、アンドープとは結晶成長中に意図的にドーピングを行っていないことを意味する。
また、半導体装置４００は、ＨＦＥＴが形成されるＨＦＥＴ領域４２０と、ＨＢＴが形成されるＨＢＴ領域４２１とを含む。
ソース電極４０９及びドレイン電極４１１は、ＴｉとＡｌとの積層構造を有する。このソース電極４０９及びドレイン電極４１１は、ＨＦＥＴ領域４２０のアンドープＧａＮ層４０５及びｎ型ＡｌＧａＮ層４０６の少なくとも一方と電気的に接続される。具体的には、ソース電極４０９及びドレイン電極４１１は、少なくとも一部がＨＦＥＴ領域４２０のアンドープＧａＮ層４０５、又はｎ型ＡｌＧａＮ層４０６、又はその両方に接するように形成される。
ゲート電極４１０は、Ｐｄで構成され、ＨＦＥＴ領域４２０のｎ型ＡｌＧａＮ層４０６の上面に接して形成される。
これらソース電極４０９、ドレイン電極４１１及びゲート電極４１０は、それぞれＨＦＥＴのソース電極、ゲート電極及びドレイン電極である。
エミッタ電極４１２は、Ｐｄで構成され、ＨＢＴ領域４２１のｐ型ＡｌＧａＮ層４０７と電気的に接続される。具体的には、エミッタ電極４１２は、ＨＢＴ領域４２１のｐ型ＡｌＧａＮ層４０７の上面に接して形成される。
ベース電極４１３は、ＴｉとＡｌの積層構造を有する。このベース電極４１３は、ＨＢＴ領域４２１のアンドープＧａＮ層４０５、及びｎ型ＡｌＧａＮ層４０６の少なくとも一方と電気的に接続される。具体的には、ベース電極４１３は、ＨＢＴ領域４２１の少なくとも一部がアンドープＧａＮ層４０５、又はｎ型ＡｌＧａＮ層４０６、又はその両方に接するように形成される。
コレクタ電極４１４は、Ｐｄで構成され、ＨＢＴ領域４２１のｐ+型ＧａＮ層４０３及びｐ型ＧａＮ層４０４の少なくとも一方と電気的に接続される。具体的には、コレクタ電極４１４は、ＨＢＴ領域４２１のｐ+型ＧａＮ層４０３上面に接して形成される。
これらエミッタ電極４１２、ベース電極４１３及びコレクタ電極４１４は、それぞれＨＢＴのエミッタ電極、ベース電極及びコレクタ電極である。
素子分離領域４０８は、Ｂをイオン注入することにより高抵抗化されている。この素子分離領域４０８は、ＨＦＥＴ領域４２０とＨＢＴ領域４２１とを電気的に分離する。具体的には、素子分離領域４０８は、ｐ+型ＧａＮ層４０３、ｐ型ＧａＮ層４０４、アンドープＧａＮ層４０５及びｎ型ＡｌＧａＮ層４０６を含む窒化物半導体層を、ＨＦＥＴ領域４２０とＨＢＴ領域４２１とに電気的に分離する。
また、ｐ+型ＧａＮ層４０３及びｐ型ＧａＮ層４０４は、本発明の第１の窒化物半導体層に相当する。ＨＢＴ領域４２１のｐ+型ＧａＮ層４０３及びｐ型ＧａＮ層４０４は、ＨＢＴのコレクタ層である。また、ＨＢＴ領域４２１のｐ+型ＧａＮ層４０３は、本発明の高濃度領域に相当し、ｐ型ＧａＮ層４０４は、本発明の低濃度領域に相当する。
また、アンドープＧａＮ層４０５及びｎ型ＡｌＧａＮ層４０６は、本発明の第２の窒化物半導体層に相当し、アンドープＧａＮ層４０５及びｎ型ＡｌＧａＮ層４０６は、それぞれ、本発明の第４及び第５の窒化物半導体層に相当する。
ＨＢＴ領域４２１のアンドープＧａＮ層４０５及びｎ型ＡｌＧａＮ層４０６は、ＨＢＴのベース層である。また、ＨＦＥＴ領域４２０のアンドープＧａＮ層４０５は、ＨＦＥＴのチャネル層であり、ＨＦＥＴ領域４２０のｎ型ＡｌＧａＮ層４０６は、ＨＦＥＴの電子供給層である。
また、ｐ型ＡｌＧａＮ層４０７は、本発明の第３の窒化物半導体層に相当する。ＨＢＴ領域４２１のｐ型ＡｌＧａＮ層４０７は、ＨＢＴのエミッタ層である。
以上の構成の半導体装置４００では、ｎ型ＡｌＧａＮ層４０６とアンドープＧａＮ層４０５とのヘテロ接合界面に存在するチャネルと電気的に接続される形でＨＦＥＴのソース電極４０９、ドレイン電極４１１及びＨＢＴのベース電極４１３が形成される。言い換えれば、ＨＦＥＴの電子供給層及びチャネル層とＨＢＴのベース層が同一の層で形成される。この構造では、格子不整合が大きいｎ型ＡｌＧａＮ層４０６及びアンドープＧａＮ層４０５の上にはｐ型ＡｌＧａＮ層４０７しか存在しない。これにより、クラックを生じさせずに窒化物半導体層をエピタキシャル成長できる。
また、このｐ型ＡｌＧａＮ層４０７の膜厚は２００ｎｍである。ＨＦＥＴを形成するためには、ｐ型ＡｌＧａＮ層４０７を除去する必要があるが、ｐ型ＡｌＧａＮ層４０７の膜厚は厚くないので、ｎ型ＡｌＧａＮ層４０６の上面でエッチングをストップさせることも容易に可能である。これにより、窒化物半導体を用いたＢｉ−ＦＥＴを再現性良く実現することが可能になる。
以下、上記のように構成された半導体装置４００の製造方法の一例を示す。例えば、ＭＯＣＶＤ法を用いて、サファイアで構成される基板４０１に、ＡｌＮで構成されるバッファ層４０２を１００ｎｍ、Ｍｇがドープされたｐ+型ＧａＮ層４０３を５００ｎｍ、Ｍｇがドープされたｐ型ＧａＮ層４０４を５００ｎｍ、アンドープＧａＮ層４０５を３０ｎｍ、Ｓｉがドープされたｎ型ＡｌＧａＮ層４０６を１５ｎｍ、Ｍｇがドープされたｐ型ＡｌＧａＮ層４０７を２００ｎｍ、順次エピタキシャル成長する。
なお、膜厚はこれに限定されないが、アンドープＧａＮ層４０５とｎ型ＡｌＧａＮ層４０６との合計膜厚は５０ｎｍ以下であることが好ましい。これにより、ＨＢＴのベース抵抗が増大するのを防ぐことができる。
また、基板４０１はサファイアに限らず、Ｓｉ、ＳｉＣ、又はＧａＮ等の他の材料で構成される基板でもよい。また、ｎ型を供する不純物はＳｉに限らず、また、ｐ型を供する不純物はＭｇに限らない。また、ｐ+型ＧａＮ層４０３はｐ型ＧａＮでもよい。また、アンドープＧａＮ層４０５はアンドープに限らず、ｎ型ＧａＮでもよい。また、ｎ型ＡｌＧａＮ層４０６はアンドープＡｌＧａＮ層でもよい。また、ｎ型ＡｌＧａＮ層４０６のＡｌ組成比は限定されず、例えばＡｌ0.25ＧａＮである。また、ｐ型ＡｌＧａＮ層４０７のＡｌ組成比は限定されず、ＡｌyＧａ1-yＮ（０≦ｙ≦１）でよく、つまりｐ型ＧａＮでもよい。また、層厚方向でｎ型ＡｌＧａＮ層４０６及びｐ型ＡｌＧａＮ層４０７のＡｌ組成比が傾斜していても構わない。
また、ｐ型ＡｌＧａＮ層４０７の上に、ｐ型ＡｌＧａＮ層４０７よりも小さいバンドギャップを有するｐ型ＧａＮ層を積層したうえで、当該ｐ型ＧａＮ層上にエミッタ電極４１２を形成してもよい。これにより、エミッタ電極４１２のコンタクト抵抗を低減することができる。この場合、ｐ型ＡｌＧａＮ層４０７は本発明の第６の窒化物半導体層に相当し、当該ｐ型ＧａＮ層は本発明の第７の窒化物半導体層に相当する。
次に、表面に選択的にマスクを形成後、例えばドライエッチング法を用いて、ｎ型ＡｌＧａＮ層４０６の一部を露出させる。次に、異なるマスクを選択的に形成後、同様の方法を用いてｐ+型ＧａＮ層４０３の一部を露出させる。
次に、例えばＢのイオン注入を行うことにより、素子分離領域４０８を形成する。
続いて電子ビーム蒸着法及びリフトオフ法と、その後のオーミックシンター熱処理とを行うことにより、例えばＴｉ／Ａｌで構成されるソース電極４０９、ドレイン電極４１１、及びベース電極４１３をｎ型ＡｌＧａＮ層４０６上に形成する。ここで、ｎ型ＡｌＧａＮ層４０６の一部又は全てを例えばドライエッチング法を用いて取り除いてから、ソース電極４０９、ドレイン電極４１１、及びベース電極４１３を形成してもよい。
次に、例えば電子ビーム蒸着法及びリフトオフ法を用いて、例えばＰｄで構成されるゲート電極４１０をｎ型ＡｌＧａＮ層４０６上に形成する。同様に例えばＰｄで構成されるエミッタ電極４１２をｐ型ＡｌＧａＮ層４０７上に形成する。同様にＰｄで構成されるコレクタ電極４１４をｐ+型ＧａＮ層４０３上に形成する。
以上の工程により、図４に示す半導体装置４００を作製できる。
なお、図４に示す構成を以下のように変形してもよい。
図５及び図６は、本発明の第２の実施形態に係る半導体装置４００の変形例である半導体装置５００及び６００の断面図である。
第１の変形例として、図５に示すように、ＨＦＥＴ領域４２０のｐ+型ＧａＮ層４０３上に、例えばＰｄで構成されるバックゲート電極４１５を形成してもよい。なお、このバックゲート電極４１５を、ｐ型ＧａＮ層４０４に電気的に接続するように形成してもよい。このバックゲート電極４１５にバイアスを印加することで、ＨＦＥＴのオフ時にソース電極４０９とドレイン電極４１１との間に流れるリーク電流を低減できる。また、ＨＦＥＴのオン時に適切なバイアスをバックゲート電極４１５に印加することで、ＨＦＥＴの閾値を任意に変化させることができる。
第２の変形例として、図６に示すように、ＨＦＥＴのゲート電極４１０をｐ型ＡｌＧａＮ層４０７の上に形成してもよい。このようにゲート電極４１０の直下にｐ型ＡｌＧａＮ層４０７を挿入することにより、ｎ型ＡｌＧａＮ層４０６とアンドープＧａＮ層４０５との界面に存在するチャネルのエネルギー位置がフェルミ準位より高くなる。この結果、ゲート電極４１０の直下でのみ、チャネルとなる二次元電子ガスを空乏化させることができる。これにより、ＨＦＥＴの閾値電圧を０Ｖ以上にすることができる。つまり、ＥＦＥＴを実現することが可能になる。また、ｐ型ＡｌＧａＮ層４０７の上に、ｐ型ＡｌＧａＮ層４０７よりも小さいバンドギャップを有するｐ型ＧａＮ層を積層したうで、当該ｐ型ＧａＮ層上にゲート電極４１０を形成してもよい。これにより、ゲート電極４１０のコンタクト抵抗を低減することができる。
このようにゲート電極４１０の直下にｐ型ＡｌＧａＮ層４０７を挿入する構成は、ＨＢＴのエミッタ層を形成するためのドライエッチング時に、ゲート電極４１０の直下の領域にマスクを形成することで形成できる。それ故、図６の構成を、図４に示す構成を製造する場合からプロセス工程を増やすことなく、容易に実現可能である。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、ＥＦＥＴとＤＦＥＴとＨＢＴを備え、ＨＢＴのベース層と同じ窒化物半導体層にＥＦＥＴ及びＤＦＥＴを形成する。
図７は、本発明の第３の実施形態に係る半導体装置７００の断面図である。
図７に示す半導体装置７００は、ＤＦＥＴとＥＦＥＴとＨＢＴとを備える。この半導体装置７００は、サファイアで構成される基板７０１上に膜厚１００ｎｍのＡｌＮで構成されるバッファ層７０２と、膜厚５００ｎｍのｐ+型ＧａＮ層７０３と、膜厚５００ｎｍのｐ型ＧａＮ層７０４と、膜厚３０ｎｍのアンドープＧａＮ層７０５と、膜厚１５ｎｍのｎ型ＡｌＧａＮ層７０６と、膜厚２００ｎｍのｐ型ＡｌＧａＮ層７０７と、素子分離領域７０８と、ソース電極７０９及び７１２と、ゲート電極７１０及び７１３と、ドレイン電極７１１及び７１４と、エミッタ電極７１５と、ベース電極７１６と、コレクタ電極７１７とを備える。
バッファ層７０２と、ｐ+型ＧａＮ層７０３と、ｐ型ＧａＮ層７０４と、アンドープＧａＮ層７０５と、ｎ型ＡｌＧａＮ層７０６と、ｐ型ＡｌＧａＮ層７０７とは、基板７０１上にこの順で積層される。
ここで、アンドープとは結晶成長中に意図的にドーピングを行っていないことを意味する。
また、半導体装置７００は、ＤＦＥＴが形成されるＤＦＥＴ領域７２０と、ＥＦＥＴが形成されるＥＦＥＴ領域７２１と、ＨＢＴが形成されるＨＢＴ領域７２２とを含む。
ソース電極７０９及びソース電極７１２及びドレイン電極７１１及びドレイン電極７１４は、ＴｉとＡｌとの積層構造を有する。このソース電極７０９及びドレイン電極７１１は、ＤＦＥＴ領域７２０のアンドープＧａＮ層７０５及びｎ型ＡｌＧａＮ層７０６の少なくとも一方と電気的に接続される。具体的には、ソース電極７０９及びドレイン電極７１１は、少なくとも一部がＤＦＥＴ領域７２０のアンドープＧａＮ層７０５、又はｎ型ＡｌＧａＮ層７０６、又はその両方に接するように形成される。
また、ソース電極７１２及びドレイン電極７１４は、ＥＦＥＴ領域７２１のアンドープＧａＮ層７０５及びｎ型ＡｌＧａＮ層７０６の少なくとも一方と電気的に接続される。具体的には、ソース電極７１２及びドレイン電極７１４は、少なくとも一部がＥＦＥＴ領域７２１のアンドープＧａＮ層７０５、又はｎ型ＡｌＧａＮ層７０６、又はその両方に接するように形成される。
ゲート電極７１０は、Ｐｄで構成され、ＤＦＥＴ領域７２０のｎ型ＡｌＧａＮ層７０６の上面に接して形成される。ゲート電極７１３は、同じくＰｄで構成され、ＥＦＥＴ領域７２１のｐ型ＡｌＧａＮ層７０７の上面に接して形成される。
ソース電極７０９、ゲート電極７１０、及びドレイン電極７１１は、ＤＦＥＴのソース電極、ゲート電極及びドレイン電極である。また、ソース電極７１２、ゲート電極７１３、及びドレイン電極７１４は、ＥＦＥＴのソース電極、ゲート電極及びドレイン電極である。
エミッタ電極７１５は、Ｐｄで構成され、ＨＢＴ領域７２２のｐ型ＡｌＧａＮ層７０７と電気的に接続される。具体的には、エミッタ電極７１５は、ＨＢＴ領域７２２のｐ型ＡｌＧａＮ層７０７の上面に接して形成される。
ベース電極７１６は、ＴｉとＡｌとの積層構造を有する。このベース電極７１６は、ＨＢＴ領域７２２のアンドープＧａＮ層７０５及びｎ型ＡｌＧａＮ層７０６の少なくとも一方と電気的に接続される。具体的には、ベース電極７１６は、少なくとも一部がＨＢＴ領域７２２のアンドープＧａＮ層７０５、又はｎ型ＡｌＧａＮ層７０６、又はその両方に接するように形成される。
コレクタ電極７１７は、Ｐｄで構成され、ＨＢＴ領域７２２のｐ+型ＧａＮ層７０３及びｐ型ＧａＮ層７０４の少なくとも一方と電気的に接続される。具体的には、コレクタ電極７１７は、ｐ+型ＧａＮ層７０３上面に接して形成される。
これらエミッタ電極７１５、ベース電極７１６及びコレクタ電極７１７は、それぞれＨＢＴのエミッタ電極、ベース電極及びコレクタ電極である。
素子分離領域７０８は、Ｂをイオン注入することにより高抵抗化されている。この素子分離領域７０８は、ＤＦＥＴ領域７２０、ＥＦＥＴ領域７２１、及びＨＢＴ領域７２２の各々を、電気的に分離する。具体的には、素子分離領域７０８は、ｐ+型ＧａＮ層７０３、ｐ型ＧａＮ層７０４、アンドープＧａＮ層７０５及びｎ型ＡｌＧａＮ層７０６を含む窒化物半導体層を、ＤＦＥＴ領域７２０とＥＦＥＴ領域７２１とＨＢＴ領域７２２とに電気的に分離する。
また、ｐ+型ＧａＮ層７０３及びｐ型ＧａＮ層７０４は、本発明の第１の窒化物半導体層に相当する。ＨＢＴ領域７２２のｐ+型ＧａＮ層７０３及びｐ型ＧａＮ層７０４は、ＨＢＴのコレクタ層である。また、ＨＢＴ領域７２２のｐ+型ＧａＮ層７０３は、本発明の高濃度領域に相当し、ｐ型ＧａＮ層７０４は、本発明の低濃度領域に相当する。
また、アンドープＧａＮ層７０５及びｎ型ＡｌＧａＮ層７０６は、本発明の第２の窒化物半導体層に相当し、アンドープＧａＮ層７０５及びｎ型ＡｌＧａＮ層７０６は、それぞれ、本発明の第４及び第５の窒化物半導体層に相当する。
ＨＢＴ領域７２２のアンドープＧａＮ層７０５及びｎ型ＡｌＧａＮ層７０６は、ＨＢＴのベース層である。また、ＤＦＥＴ領域７２０及びＥＦＥＴ領域７２１のアンドープＧａＮ層７０５は、ＤＦＥＴ又はＥＦＥＴのチャネル層であり、ＤＦＥＴ領域７２０及びＥＦＥＴ領域７２１のｎ型ＡｌＧａＮ層７０６は、ＤＦＥＴ又はＥＦＥＴの電子供給層である。
また、ｐ型ＡｌＧａＮ層７０７は、本発明の第３の窒化物半導体層に相当する。ＨＢＴ領域７２２のｐ型ＡｌＧａＮ層７０７は、ＨＢＴのエミッタ層である。
以上の構成を有する半導体装置７００では、ｎ型ＡｌＧａＮ層７０６とアンドープＧａＮ層７０５とのヘテロ接合界面に存在するチャネルと電気的に接続される形でＤＦＥＴのソース電極７０９及びドレイン電極７１１と、ＥＦＥＴのソース電極７１２及びドレイン電極７１４と、ＨＢＴのベース電極７１６とが形成される。言い換えれば、ＤＦＥＴ及びＥＦＥＴの電子供給層及びチャネル層とＨＢＴのベース層が同一の層で形成される。この構造では、格子不整合が大きいｎ型ＡｌＧａＮ層７０６及びアンドープＧａＮ層７０５の上にはｐ型ＡｌＧａＮ層７０７しか存在しない。これにより、クラックを生じさせずに窒化物半導体層をエピタキシャル成長できる。
また、このｐ型ＡｌＧａＮ層７０７の膜厚は２００ｎｍである。ＤＦＥＴを形成するためには、ｐ型ＡｌＧａＮ層７０７を除去する必要があるが、ｐ型ＡｌＧａＮ層７０７の膜厚は厚くないので、ｎ型ＡｌＧａＮ層４０６の上面でエッチングをストップさせることも容易に可能である。
一方、ＥＦＥＴを形成するためには、ゲート電極７１３の直下にのみｐ型ＡｌＧａＮ層７０７を残す必要がある。このような構造は、ｐ型ＡｌＧａＮ層７０７をドライエッチングする時に、ゲート電極７１３の下方に位置するｐ型ＡｌＧａＮ層７０７の表面にマスクを形成することにより形成できる。すなわち、ＤＦＥＴのみを形成する場合からプロセス工程を増加させることなしに、ＤＦＥＴとＥＦＥＴとを有する窒化物半導体を用いたＢｉ−ＦＥＴを再現性良く実現できる。
以下、上記のように構成された半導体装置７００の製造方法の一例を示す。例えば、ＭＯＣＶＤ法を用いて、サファイアで構成される基板７０１に、ＡｌＮで構成されるバッファ層７０２を１００ｎｍ、Ｍｇがドープされたｐ+型ＧａＮ層７０３を５００ｎｍ、Ｍｇがドープされたｐ型ＧａＮ層７０４を５００ｎｍ、アンドープＧａＮ層７０５を３０ｎｍ、Ｓｉがドープされたｎ型ＡｌＧａＮ層７０６を１５ｎｍ、Ｍｇがドープされたｐ型ＡｌＧａＮ層７０７を２００ｎｍ、順次エピタキシャル成長する。
なお、膜厚はこれに限定されないが、アンドープＧａＮ層７０５とｎ型ＡｌＧａＮ層７０６の合計膜厚は５０ｎｍ以下であることが好ましい。これにより、ＨＢＴのベース抵抗が増大するのを防ぐことができる。
また、基板７０１はサファイアに限らず、Ｓｉ、ＳｉＣ、又はＧａＮ等の他の材料で構成される基板でもよい。また、ｎ型を供する不純物はＳｉに限らず、また、ｐ型を供する不純物はＭｇに限らない。また、ｐ+型ＧａＮ層７０３はｐ型ＧａＮでもよい。また、アンドープＧａＮ層７０５はアンドープに限らず、ｎ型ＧａＮでもよい。また、ｎ型ＡｌＧａＮ層７０６はアンドープＡｌＧａＮ層でもよい。また、ｎ型ＡｌＧａＮ層７０６のＡｌ組成比は限定されず、例えばＡｌ0.25ＧａＮである。また、ｐ型ＡｌＧａＮ層７０７のＡｌ組成比は限定されず、ＡｌyＧａ1-yＮ（０≦ｙ≦１）でよく、つまりｐ型ＧａＮでもよい。また、層厚方向でｎ型ＡｌＧａＮ層７０６及びｐ型ＡｌＧａＮ層７０７のＡｌ組成比が傾斜していても構わない。
また、ｐ型ＡｌＧａＮ層７０７の上に、ｐ型ＡｌＧａＮ層７０７よりも小さいバンドギャップを有するｐ型ＧａＮ層を積層したうえで、当該ｐ型ＧａＮ層上にエミッタ電極７１５を形成してもよい。
次に、表面に選択的にマスクを形成後、例えばドライエッチング法を用いて、ｎ型ＡｌＧａＮ層７０６の一部を露出させる。ここで、ＥＦＥＴのゲート電極７１３の下方に位置するｐ型ＡｌＧａＮ層７０７の領域にはマスクを形成し、当該領域にはドライエッチングを行わない。
次に、異なるマスクを選択的に形成後、同様の方法にてｐ+型ＧａＮ層７０３の一部を露出させる。
それから、例えばＢのイオン注入を行うことにより、素子分離領域７０８を形成する。
続いて電子ビーム蒸着法及びリフトオフ法とその後のオーミックシンター熱処理を行うことにより、例えばＴｉ／Ａｌで構成されるソース電極７０９、ドレイン電極７１１、ソース電極７１２、ドレイン電極７１４、及びベース電極７１６を、ｎ型ＡｌＧａＮ層７０６上に形成する。ここで、ソース電極７０９、ドレイン電極７１１、ソース電極７１２、ドレイン電極７１４、及びベース電極７１６は、ｎ型ＡｌＧａＮ層７０６の一部、又は全てを例えばドライエッチング法を用いて取り除いてから形成してもよい。
次に、例えば電子ビーム蒸着法及びリフトオフ法を用いて、例えばＰｄで構成されるゲート電極７１０をｎ型ＡｌＧａＮ層７０６上に形成する。同様にＰｄで構成されるゲート電極７１３をｐ型ＡｌＧａＮ層７０７上に形成する。同様に例えばＰｄで構成されるエミッタ電極７１５をｐ型ＡｌＧａＮ層７０７上に形成する。同様にＰｄで構成されるコレクタ電極７１７をｐ+型ＧａＮ層７０３上に形成する。
以上の工程により、図７に示す半導体装置７００を作製できる。
なお、Ｂｉ−ＦＥＴにおけるＨＦＥＴの閾値電圧を任意に設定する方法として、第１の実施形態の第１の変形例、又は第２の実施形態の第１の変形例のように、バックゲート電極を形成したうえで、バックゲート電極にバイアスを印加することによって、閾値を制御してもよい。この方法を用いてもプロセス工程を増加させることなしに、ＤＦＥＴとＥＦＥＴとを有するＢｉ−ＦＥＴを形成できる。
以上、本発明の実施の形態に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記図１〜図７は、本発明に係る半導体装置の構成を模式的に示す図であり、製造上の理由等により各構成が変形された構成も本発明に含まれる。例えば、垂直及び水平に記載している各構成要素の辺が、垂直及び水平から所定の角度傾いてもよい。また、各構成要素の角部及び辺を直線的に記載しているが、当該角部及び辺のうち少なくとも一部が丸みをおびてもよい。
また、上記説明では、電界効果トランジスタがＨＦＥＴを例に説明したが、電界効果トランジスタは、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ、ＪＦＥＴ及びＭＥＳＦＥＴ等の他の電界効果トランジスタであってもよい。
また、上記第１〜第３の実施形態に係る半導体装置、及びその変形例の構成のうち少なくとも一部を組み合わせてもよい。
本発明は、半導体装置に適用でき、特に、携帯電話などに用いられるＢｉ−ＦＥＴに適用できる。
本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態の第１の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態の第２の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明に係る半導体装置の比較例の構成を示す模式的な断面図である。
１００、２００、３００、４００、５００、６００、７００、８００ 半導体装置
１０１、４０１、７０１、８０１ 基板
１０２、４０２、７０２、８０２ バッファ層
１０３、８０５ ｎ+型ＧａＮ層
１０４、８０６ ｎ型ＧａＮ層
１０５ ｐ型ＩｎＧａＮ層
１０６、４０５、７０５、８０３ アンドープＧａＮ層
１０７、４０６、７０６、８０４、８０８ ｎ型ＡｌＧａＮ層
１０８、４０８、７０８、８１５ 素子分離領域
１０９、４０９、７０９、７１２、８０９ ソース電極
１１０、４１０、７１０、７１３、８１０ ゲート電極
１１１、４１１、７１１、７１４、８１１ ドレイン電極
１１２、４１２、７１５、８１２ エミッタ電極
１１３、４１３、７１６、８１３ ベース電極
１１４、４１４、７１７、８１４ コレクタ電極
１１５、４１５ バックゲート電極
１１６ 低抵抗領域
１２０、４２０、８２０ ＨＦＥＴ領域
１２１、４２１、７２２、８２１ ＨＢＴ領域
４０３、７０３ ｐ+型ＧａＮ層
４０４、７０４、８０７ ｐ型ＧａＮ層
４０７、７０７ ｐ型ＡｌＧａＮ層
７２０ ＤＦＥＴ領域
７２１ ＥＦＥＴ領域

Claims (19)

  1. 基板と、
    前記基板の上に形成された窒化物半導体層と、
    前記窒化物半導体層に形成されたヘテロ接合バイポーラトランジスタと、
    前記窒化物半導体層に形成された電界効果トランジスタとを備える
    半導体装置。
  2. 前記窒化物半導体層は、
    前記基板の上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、
    前記第２の窒化物半導体層の上に形成された第３の窒化物半導体層とを含み、
    前記半導体装置は、さらに、
    前記第１の窒化物半導体層、前記第２の窒化物半導体層、及び前記第３の窒化物半導体層を、前記ヘテロ接合バイポーラトランジスタが形成される第１領域と、前記電界効果トランジスタが形成される第２領域とに電気的に分離する分離領域と、
    前記第１領域の前記第１の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのコレクタ電極と、
    前記第１領域の前記第２の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのベース電極と、
    前記第１領域の前記第３の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのエミッタ電極と、
    前記第２領域の前記第１、第２及び第３の窒化物半導体層のいずれかと電気的に接続された、前記電界効果トランジスタのソース電極及びドレイン電極と、
    前記第２領域の前記第１、第２及び第３の窒化物半導体層のいずれかの上に形成された、前記電界効果トランジスタのゲート電極とを備える
    請求項１記載の半導体装置。
  3. 前記第１の窒化物半導体層は、ｎ型の導電性を有し、
    前記第２の窒化物半導体層は、ｐ型の導電性を有し、
    前記第３の窒化物半導体層は、
    前記第２の窒化物半導体層の上に形成される第４の窒化物半導体層と、
    前記第４の窒化物半導体層の上に形成され、前記第４の窒化物半導体層よりも大きいバンドギャップを有する第５の窒化物半導体層とを含み、
    前記ソース電極及び前記ドレイン電極は、前記第２領域の前記第３の窒化物半導体層に電気的に接続され、
    前記電界効果トランジスタのゲート電極は、前記第２領域の前記第５の窒化物半導体層の上に形成される
    請求項２記載の半導体装置。
  4. 前記第２の窒化物半導体層は、ＩｎxＧａ1-xＮ（０≦ｘ≦１）で構成される
    請求項３記載の半導体装置。
  5. 前記第４の窒化物半導体層は、ＧａＮで構成され、
    前記第５の窒化物半導体層は、ＡｌＧａＮで構成される
    請求項３記載の半導体装置。
  6. 前記第３の窒化物半導体層の膜厚は５０ｎｍ以下である
    請求項３記載の半導体装置。
  7. 前記半導体装置は、さらに、
    前記第２領域の前記第２の窒化物半導体層に電気的に接続された、前記電界効果トランジスタのバックゲート電極を備える
    請求項３記載の半導体装置。
  8. 前記第１の窒化物半導体層は、
    前記第２の窒化物半導体層と接し、かつ前記コレクタ電極と接しない低濃度領域と、
    前記コレクタ電極に接し、前記低濃度領域よりも不純物濃度が高い高濃度領域とを含む
    請求項３記載の半導体装置。
  9. 前記第１領域の前記第３の窒化物半導体層は、
    前記エミッタ電極に接し、前記第２領域の前記第３の窒化物半導体層より、ｎ型を供する不純物濃度が高い低抵抗領域を含む
    請求項３記載の半導体装置。
  10. 前記第１の窒化物半導体層及び前記第３の窒化物半導体層は、ｐ型の導電性を有し、
    前記第２の窒化物半導体層は、
    前記第１の窒化物半導体層の上に形成される第４の窒化物半導体層と、
    前記第４の窒化物半導体層の上に形成され、前記第４の窒化物半導体層よりも大きいバンドギャップを有する第５の窒化物半導体層とを含み、
    前記ソース電極及び前記ドレイン電極は、前記第２領域の前記第２の窒化物半導体層に電気的に接続され、
    前記電界効果トランジスタのゲート電極は、前記第２領域の前記第５の窒化物半導体層の上に形成される
    請求項２記載の半導体装置。
  11. 前記第４の窒化物半導体層は、ＧａＮで構成され、
    前記第５の窒化物半導体層は、ＡｌＧａＮで構成される
    請求項１０記載の半導体装置。
  12. 前記第２の窒化物半導体層の膜厚は５０ｎｍ以下である
    請求項１０記載の半導体装置。
  13. 前記第３の窒化物半導体層は、ＡｌyＧａ1-yＮ（０≦ｙ≦１）で構成される
    請求項１０記載の半導体装置。
  14. 前記半導体装置は、さらに、
    前記第２領域の前記第１の窒化物半導体層に電気的に接続された、前記電界効果トランジスタのバックゲート電極を備える
    請求項１０記載の半導体装置。
  15. 前記第１の窒化物半導体層は、
    前記第２の窒化物半導体層と接し、かつ前記コレクタ電極と接しない低濃度領域と、
    前記コレクタ電極に接し、前記低濃度領域よりも不純物濃度が高い高濃度領域とを含む
    請求項１０記載の半導体装置。
  16. 前記第３の窒化物半導体層は、
    前記第２の窒化物半導体層の上に形成される第６の窒化物半導体層と、
    前記第６の窒化物半導体層の上に形成され、前記第６の窒化物半導体層よりも小さいバンドギャップを有する第７の窒化物半導体層とを含む
    請求項１０記載の半導体装置。
  17. 前記ゲート電極は、前記第２領域の前記第３の窒化物半導体層の上に形成される
    請求項１０記載の半導体装置。
  18. 前記電界効果トランジスタは、デプレッション型電界効果トランジスタと、エンハンスメント型電界効果トランジスタとを含む
    請求項１記載の半導体装置。
  19. 前記窒化物半導体層は、
    前記基板の上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、
    前記第２の窒化物半導体層の上に形成された第３の窒化物半導体層とを含み、
    前記半導体装置は、さらに、
    前記第１の窒化物半導体層、前記第２の窒化物半導体層、及び前記第３の窒化物半導体層を、前記ヘテロ接合バイポーラトランジスタが形成される第１領域と、前記デプレッション型電界効果トランジスタが形成される第２領域と、前記エンハンスメント型電界効果トランジスタが形成される第３領域とに電気的に分離する分離領域と、
    前記第１領域の前記第１の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのコレクタ電極と、
    前記第１領域の前記第２の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのベース電極と、
    前記第１領域の前記第３の窒化物半導体層と電気的に接続された、前記ヘテロ接合バイポーラトランジスタのエミッタ電極と、
    前記第２領域の前記第２の窒化物半導体層と電気的に接続された、前記デプレッション型電界効果トランジスタのソース電極及びドレイン電極と、
    前記第２領域の前記第２の窒化物半導体層の上に形成された、前記デプレッション型電界効果トランジスタのゲート電極と、
    前記第３領域の前記第２の窒化物半導体層と電気的に接続された、前記エンハンスメント型電界効果トランジスタのソース電極及びドレイン電極と、
    前記第３領域の前記第３の窒化物半導体層の上に形成された、前記エンハンスメント型電界効果トランジスタのゲート電極とを備える
    請求項１８記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012101856A1 (ja) * 2011-01-25 2012-08-02 住友電気工業株式会社 窒化物半導体素子の製造方法
JP5907582B2 (ja) * 2012-06-20 2016-04-26 国立研究開発法人産業技術総合研究所 半導体装置
JP2018018848A (ja) * 2016-07-25 2018-02-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10243049B2 (en) 2017-03-17 2019-03-26 Kabushiki Kaisha Toshiba Nitride semiconductor device
JP2022106775A (ja) * 2016-08-23 2022-07-20 クロミス，インコーポレイテッド 加工基板と統合された電子パワーデバイス

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206020A (ja) * 2009-03-04 2010-09-16 Panasonic Corp 半導体装置
JP5849215B2 (ja) 2010-06-21 2016-01-27 パナソニックＩｐマネジメント株式会社 紫外半導体発光素子
CN103489860B (zh) * 2012-06-13 2016-02-10 稳懋半导体股份有限公司 一种化合物半导体晶圆结构
KR101388721B1 (ko) * 2012-10-26 2014-04-25 삼성전기주식회사 반도체 소자
KR102127441B1 (ko) * 2013-12-02 2020-06-26 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
CN103762235B (zh) * 2014-01-22 2016-06-29 西安电子科技大学 基于超结漏场板的AlGaN/GaN高压器件及其制作方法
CN105609499B (zh) * 2016-03-11 2018-12-25 成都海威华芯科技有限公司 一种GaN集成器件
US11205717B2 (en) * 2016-09-30 2021-12-21 Intel Corporation Epitaxially fabricated heterojunction bipolar transistors
TWI641152B (zh) * 2017-03-24 2018-11-11 王中林 電壓增加而電阻值增加的電阻元件
CN106898547A (zh) * 2017-03-31 2017-06-27 成都海威华芯科技有限公司 一种GaN声电集成器件的制作方法
JP7516786B2 (ja) 2019-06-21 2024-07-17 株式会社村田製作所 半導体装置及びその製造方法
CN113113469B (zh) * 2021-03-10 2023-08-29 华南师范大学 一种高耐压双栅极横向hemt器件及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3836697B2 (ja) * 2000-12-07 2006-10-25 日本碍子株式会社 半導体素子
JP3946969B2 (ja) 2001-05-31 2007-07-18 日本碍子株式会社 電界効果トランジスタ、及びヘテロ接合型バイポーラトランジスタ
US6919590B2 (en) 2003-08-29 2005-07-19 Motorola, Inc. Heterojunction bipolar transistor with monolithically integrated junction field effect transistor and method of manufacturing same
US6906359B2 (en) 2003-10-22 2005-06-14 Skyworks Solutions, Inc. BiFET including a FET having increased linearity and manufacturability
US7015519B2 (en) 2004-02-20 2006-03-21 Anadigics, Inc. Structures and methods for fabricating vertically integrated HBT/FET device
JP2006324465A (ja) 2005-05-19 2006-11-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008098581A (ja) 2006-10-16 2008-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008182036A (ja) 2007-01-24 2008-08-07 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2010518622A (ja) 2007-02-07 2010-05-27 マイクロリンク デバイセズ， インク． Ｈｂｔと電界効果トランジスタとの統合
US20080197422A1 (en) 2007-02-20 2008-08-21 National Central University Planar combined structure of a bipolar junction transistor and N-type/P-type metal semiconductor field-effect transistors and method for forming the same
JP4524298B2 (ja) 2007-06-04 2010-08-11 パナソニック株式会社 半導体装置の製造方法
JP2009117485A (ja) 2007-11-02 2009-05-28 Panasonic Corp 窒化物半導体装置
JP5295593B2 (ja) 2008-03-13 2013-09-18 パナソニック株式会社 半導体装置
JP2010206020A (ja) * 2009-03-04 2010-09-16 Panasonic Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012101856A1 (ja) * 2011-01-25 2012-08-02 住友電気工業株式会社 窒化物半導体素子の製造方法
JP2012156253A (ja) * 2011-01-25 2012-08-16 Sumitomo Electric Ind Ltd 窒化物半導体素子の製造方法
CN103329276A (zh) * 2011-01-25 2013-09-25 住友电气工业株式会社 氮化物半导体元件的制造方法
JP5907582B2 (ja) * 2012-06-20 2016-04-26 国立研究開発法人産業技術総合研究所 半導体装置
JP2018018848A (ja) * 2016-07-25 2018-02-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2022106775A (ja) * 2016-08-23 2022-07-20 クロミス，インコーポレイテッド 加工基板と統合された電子パワーデバイス
US10243049B2 (en) 2017-03-17 2019-03-26 Kabushiki Kaisha Toshiba Nitride semiconductor device

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