JP5295593B2 - 半導体装置 - Google Patents

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Description

本発明は、高周波用半導体装置として使用するＨＢＴ及びＨＦＥＴの集積回路（Ｂｉ−ＨＦＥＴ）及びその製造方法に関するものである。
エミッタにバンドギャップの大きな半導体を用いたヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）は携帯電話機などに用いる高周波アナログ素子として実用化されている。特にエミッタにＩｎＧａＰを用いたＩｎＧａＰ／ＧａＡｓＨＢＴは、温度依存性が小さく、高信頼性のデバイスとして使用方法は今後ますます多岐にわたっていくと予想される。
最近では、ＨＢＴで構成するパワーアンプ（ＰＡ）をヘテロ接合電界効果トランジスタ（ＨＦＥＴ）で構成するスイッチ素子（ＳＷ）で制御するなど、ＨＢＴとＨＦＥＴとを混載する集積回路の研究・開発が進められている。そのため、ＨＢＴとＨＦＥＴとを同一基板上に形成するようなＢｉ−ＨＦＥＴプロセス技術が注目されている。
Ｂｉ−ＨＦＥＴのデバイス構造として、基板に対してＨＢＴを上側（表面側）に配置し、ＨＦＥＴを下側（裏面側）に配置する構造が一般的となっている。このような構造の場合、ＨＢＴのサブコレクタ層とＨＦＥＴのキャップ層とを同じｎ−ＧａＡｓ層で共通化することにより、マスク数削減や段差低減を行うことが可能である。
ところで、サブコレクタ層とキャップ層とを共通化する場合、ＨＢＴのサブコレクタ層はその層厚の増加に伴ってオン抵抗が減少するという特性上のメリットがある一方、ＨＦＥＴのキャップ層はその層厚の減少によりリセス構造の微細化が可能になり、オン抵抗を低減できるという特性上のメリットがある。従って、ＨＢＴ及びＨＦＥＴの特性上のメリットはトレードオフの関係にある。このような課題に対する従来の技術として、特許文献１記載の半導体装置がある。
図４は特許文献１記載の半導体装置の構造を示す断面図である。
この半導体装置は、ＨＢＴが形成された領域（ＨＢＴ領域）とＨＦＥＴが形成された領域（ＨＦＥＴ領域）とを有する。ＨＦＥＴ領域及びＨＦＥＴ領域は、注入素子分離領域７２０で電気的に分離されている。
ＨＦＥＴ領域においては、半絶縁性のＧａＡｓ基板４０１上に、ＧａＡｓ／ＡｌＧａＡｓ超格子層４０２、ＡｌＧａＡｓ障壁層４０３、ＩｎＧａＡｓチャネル層４０４、電子供給層４０６及びＧａＡｓキャップ層４０５が順次積層される。ＧａＡｓキャップ層４０５上にはソース電極３０４及びドレイン電極３０５が形成されており、電子供給層４０６上にはゲート電極３０６が形成されている。
ＨＢＴ領域においては、ＧａＡｓ基板４０１上に、ＧａＡｓ／ＡｌＧａＡｓ超格子層４０２、ＡｌＧａＡｓ障壁層４０３、ＩｎＧａＡｓチャネル層４０４、電子供給層４０６、ＧａＡｓキャップ層４０５と共通化されたＧａＡｓサブコレクタ層４０７、ＧａＡｓコレクタ層４０８、ＧａＡｓベース層４０９、ＩｎＧａＰエミッタ層４１０、ＧａＡｓエミッタキャップ層４１１及びＩｎＧａＡｓエミッタコンタクト層４１２が順次積層される。ＧａＡｓサブコレクタ層４０７、ＧａＡｓベース層４０９、及びＩｎＧａＡｓエミッタコンタクト層４１２上には、それぞれコレクタ電極２０３、ベース電極２０２及びエミッタ電極２０１が形成されている。
この半導体装置では、ＨＢＴの特性上のメリット及びＨＦＥＴの特性上のメリットのトレードオフの関係に基づく、ＨＢＴの特性劣化及びＨＦＥＴの特性劣化を最小限に抑えるため、ＧａＡｓキャップ層４０５と共通化するＧａＡｓサブコレクタ層４０７の膜厚が３００ｎｍとされている。なお、この半導体装置の製造方法については、特許文献１に詳細に記されている。
米国特許出願公開第２００５／０１８４３１０号明細書
しかしながら、特許文献１記載の半導体装置では、トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立しようとすると、以下に示すような新たな問題が発生する。
すなわち、ＧａＡｓサブコレクタ層４０７の厚さを３００ｎｍとすることにより、コレクタ抵抗が上がってしまうという問題が発生する。また、ＧａＡｓキャップ層４０５の厚さを３００ｎｍとすることにより、ＨＦＥＴのオン抵抗が上がってしまうという問題が発生する。計算上は、図２（ｂ）に示すようにＨＢＴのコレクタ抵抗は従来の半導体装置（ＧａＡｓサブコレクタ層及びＧａＡｓキャップ層の厚さを３００ｎｍとしていない半導体装置）と比較して１２Ωから１７Ωと５Ω増大する。ＨＦＥＴのオン抵抗も従来の半導体装置と比較して１．５Ωから２．０Ωと０．５Ω増大する。従って、特許文献１記載の半導体装置でもＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することができない。
そこで、本発明は、かかる問題点に鑑み、トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、同一の半導体基板上に形成されたヘテロ接合バイポーラトランジスタとヘテロ接合電界効果トランジスタとを備える半導体装置であって、前記ヘテロ接合バイポーラトランジスタは、順次積層されたサブコレクタ層、コレクタ層、ベース層及びエミッタ層を有し、前記サブコレクタ層は、外部サブコレクタ領域と、前記外部サブコレクタ領域上に位置する内部サブコレクタ領域とを有し、前記外部サブコレクタ領域上には、前記ベース層、前記エミッタ層、前記コレクタ層及び前記内部サブコレクタ領域から構成されるメサ状のコレクタ部と、コレクタ電極とが離間して形成され、前記ヘテロ接合電界効果トランジスタは、前記外部サブコレクタ領域の一部により構成されたキャップ層と、前記キャップ層上に形成されたソース電極及びドレイン電極とを有することを特徴とする。
この構造により、外部サブコレクタ領域によりＨＦＥＴのキャップ層が構成され、内部サブコレクタ領域によりコレクタ部が構成される。従って、ＨＢＴのサブコレクタ層及びＨＦＥＴのキャップ層を同じ半導体層で共通化し、半導体装置の製造におけるマスク数を削減することができる。また、コレクタ部のサブコレクタ層を薄くすることなく、外部サブコレクタ領域を薄くしてキャップ層を薄くし、ＨＦＥＴのリセス長を低減することができるので、ＨＦＥＴのオン抵抗を低減することができる。さらに、キャップ層を厚くすることなく、内部サブコレクタ領域を厚くし、ＨＢＴのコレクタ抵抗を低減することができるので、ＨＢＴのオン抵抗を低減することができる。その結果、Ｂｉ−ＨＦＥＴを形成するに当たって必要となるマスク数を増やさずに、トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置を実現することができる。
また、本発明は、同一の半導体基板上に形成されたヘテロ接合バイポーラトランジスタとヘテロ接合電界効果トランジスタとを備える半導体装置の製造方法であって、サブコレクタ層、コレクタ層、ベース層及びエミッタ層を順次積層する積層工程と、前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ層から構成されるメサ状のコレクタ部が形成されるように、前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ層をエッチングするエッチング工程と、前記エッチングにより表面に露出した、前記エミッタ部を構成しない前記サブコレクタ層上に、コレクタ電極と、ソース電極と、ドレイン電極とを形成する電極形成工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。
この製造方法により、サブコレクタ層の一部、コレクタ層、ベース層及びエミッタ層を一回のマスク工程にてメサ形状に加工し、コレクタ部を形成することができるので、工程数を増加させることなく、高性能なＢｉ−ＨＦＥＴを製造することが可能となる。
本発明により、製造に当たって必要となるマスク数を増加させることなく、ＨＢＴの低抵抗化と、ＨＦＥＴの低抵抗化とを両立するＢｉ−ＨＦＥＴを作成することが可能である。その結果、Ｂｉ−ＨＦＥＴの低コスト化と高性能化とを両立可能なＢｉ−ＨＦＥＴを実現し、Ｂｉ−ＨＦＥＴの普及に大きく貢献することが可能である。
以下、本発明の実施の形態におけるＨＢＴ及びＨＦＥＴの集積回路（Ｂｉ−ＨＦＥＴ）及びその製造方法について、図面を参照しながら説明する。
図１（ａ）は本実施の形態に係るＢｉ−ＨＦＥＴの上面図である。また図１（ｂ）は同Ｂｉ−ＨＦＥＴの構造を示す断面図（図１（ａ）のＡ−Ａ’線における断面図）である。
このＢｉ−ＨＦＥＴは、同一の半導体基板上に形成されたＨＢＴとＨＦＥＴとを備える半導体装置であって、ＨＢＴが形成された領域（ＨＢＴ領域）８００とＨＦＥＴが形成された領域（ＨＦＥＴ領域）８１０とを有する。ＨＢＴ領域８００とＨＦＥＴ領域８１０とは、注入素子分離領域８２０で電気的に分離されている。
ＨＦＥＴ領域８１０においては、半絶縁性のＧａＡｓ基板１０１上に、ＧａＡｓ／ＡｌＧａＡｓ超格子層１０２、ＡｌＧａＡｓ障壁層１０３、ＩｎＧａＡｓチャネル層１０４、電子供給層５０６及びＧａＡｓキャップ層１０５が順次積層される。ＧａＡｓキャップ層１０５上にはソース電極３０４及びドレイン電極３０５が形成されており、電子供給層５０６上にはゲート電極３０６が形成されている。
ＨＢＴ領域８００においては、半絶縁性のＧａＡｓ基板１０１上に、ＧａＡｓ／ＡｌＧａＡｓ超格子層１０２、ＡｌＧａＡｓ障壁層１０３、ＩｎＧａＡｓチャネル層１０４、電子供給層５０６、サブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９、ＩｎＧａＰエミッタ層１１０、ＧａＡｓエミッタキャップ層１１１及びＩｎＧａＡｓエミッタコンタクト層１１２が順次積層される。サブコレクタ層１０７は、電子供給層５０６上に位置するＧａＡｓ外部サブコレクタ領域１０７ａと、ＧａＡｓ外部サブコレクタ領域１０７ａ上に位置するＩｎＧａＰエッチングストッパ領域１０６と、ＩｎＧａＰエッチングストッパ領域１０６上に位置するＧａＡｓ内部サブコレクタ領域１０７ｂとから構成される。サブコレクタ層１０７（ＧａＡｓ外部サブコレクタ領域１０７ａ）、ＧａＡｓベース層１０９、及びＩｎＧａＡｓエミッタコンタクト層１１２上には、それぞれコレクタ電極２０３、ベース電極２０２、及びエミッタ電極２０１が形成されている。コレクタ電極２０３は、ＨＦＥＴのソース電極３０４及びドレイン電極３０５と同じ高さに形成されている。
ここで、ＧａＡｓ外部サブコレクタ領域１０７ａは積層方向（サブコレクタ層１０７の積層方向）に２００ｎｍの厚さを有し、ＧａＡｓ内部サブコレクタ領域１０７ｂは同積層方向に４００ｎｍの厚さを有し、ＩｎＧａＰエッチングストッパ領域１０６は同積層方向に３０ｎｍの厚さを有する。また、ＧａＡｓキャップ層１０５は、ＧａＡｓ外部サブコレクタ領域１０７ａの一部により構成されている。
ＨＢＴ領域８００においては、メサ状のコレクタ部８３０と、それ以外のコレクタ外部８４０とが形成されている。コレクタ部８３０は、ＩｎＧａＰエッチングストッパ領域１０６、ＧａＡｓ内部サブコレクタ領域１０７ｂ、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９、ＩｎＧａＰエミッタ層１１０、ＧａＡｓエミッタキャップ層１１１及びＩｎＧａＡｓエミッタコンタクト層１１２から構成される。コレクタ部８３０は、コレクタ電極２０３と１．５μｍ以下の距離をおいて離間した状態でサブコレクタ層１０７（ＧａＡｓ外部サブコレクタ領域１０７ａ）上に形成される。コレクタ部８３０に接するコレクタ外部８４０は、ＧａＡｓ／ＡｌＧａＡｓ超格子層１０２、ＡｌＧａＡｓ障壁層１０３、ＩｎＧａＡｓチャネル層１０４、電子供給層５０６及びＧａＡｓ外部サブコレクタ領域１０７ａから構成される。
次に、上記構造を有するＢｉ−ＨＦＥＴにおけるＨＢＴの特性について説明する。図２（ａ）は、ＨＢＴのコレクタ抵抗の各成分について説明するための図である。図２（ｂ）は、本実施の形態のＢｉ−ＨＦＥＴ、従来のＢｉ−ＨＦＥＴ、及び特許文献１記載のＢｉ−ＨＦＥＴについてデバイスシミュレーションによりＨＢＴのコレクタ抵抗の計算を行った結果を示す図である。
図２（ａ）は、コレクタ抵抗がコレクタ内部抵抗ＲＣ１、内部サブコレクタ抵抗ＲＣ２、外部サブコレクタ抵抗ＲＣ３及びコレクタコンタクト抵抗ＲＣ４の各成分に分割できることを示している。
図２（ｂ）より、コレクタ抵抗に支配的なのは内部サブコレクタ抵抗ＲＣ２であることがわかる。従って、ＨＢＴの内部サブコレクタ抵抗ＲＣ２を低くすることが、すなわちＧａＡｓ内部サブコレクタ領域１０７ｂを厚くすることが、コレクタ抵抗低減（オン抵抗低減）に最も効果的であることがわかる。
以上のように本実施の形態のＢｉ−ＨＦＥＴによれば、サブコレクタ層１０７はＧａＡｓ外部サブコレクタ領域１０７ａ及びＧａＡｓ内部サブコレクタ領域１０７ｂの２つの領域を有する。そして、ＧａＡｓ外部サブコレクタ領域１０７ａによりＨＦＥＴのＧａＡｓキャップ層１０５が構成され、ＧａＡｓ内部サブコレクタ領域１０７ｂによりコレクタ部８３０が構成される。従って、ＨＢＴのサブコレクタ層及びＨＦＥＴのキャップ層を同じｎ−ＧａＡｓ層で共通化し、半導体装置の製造におけるマスク数を削減することができる。また、コレクタ部８３０のサブコレクタ層１０７を薄くすることなく、ＧａＡｓ外部サブコレクタ領域１０７ａを薄くしてＧａＡｓキャップ層１０５を薄くし、ＨＦＥＴのリセス長を低減することができるので、ＨＦＥＴのオン抵抗を低減することができる。さらに、ＧａＡｓキャップ層１０５を厚くすることなく、ＧａＡｓ内部サブコレクタ領域１０７ｂを厚くし、ＨＢＴのコレクタ抵抗を低減することができるので、ＨＢＴのオン抵抗を低減することができる。計算上は、ＨＢＴのオン抵抗を１４Ω、ＨＦＥＴのオン抵抗を１．５Ωに低減することができる。
次に、本実施の形態におけるＢｉ−ＨＦＥＴの製造方法について図３を用いて説明する。図３は、Ｂｉ−ＨＦＥＴの製造方法を示す断面図である。
まず、図３（ａ）に示すように、半絶縁性のＧａＡｓ基板１０１上に、エピタキシャル成長により、ＧａＡｓ／ＡｌＧａＡｓ超格子層１０２、ＡｌＧａＡｓ障壁層１０３、ＩｎＧａＡｓチャネル層１０４、電子供給層５０６、サブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９、ＩｎＧａＰエミッタ層１１０、ＧａＡｓエミッタキャップ層１１１及びＩｎＧａＡｓエミッタコンタクト層１１２が順次積層する。
次いで、図３（ｂ）に示すように、ＩｎＧａＡｓエミッタコンタクト層１１２及びＧａＡｓエミッタキャップ層１１１に対してエッチングを施し、ＩｎＧａＡｓエミッタコンタクト層１１２及びＧａＡｓエミッタキャップ層１１１をメサ形状に加工する。
次いで、図３（ｃ）に示すように、ＩｎＧａＰエミッタ層１１０、ＧａＡｓベース層１０９、ＧａＡｓコレクタ層１０８、及びサブコレクタ層１０７の一部（ＧａＡｓ内部サブコレクタ領域１０７ｂ及びＩｎＧａＰエッチングストッパ領域１０６）に対してエッチングを施し、メサ形状のコレクタ部８３０を形成する。
このとき、ＩｎＧａＰエミッタ層１１０、ＧａＡｓベース層１０９、ＧａＡｓコレクタ層１０８、ＧａＡｓ内部サブコレクタ領域１０７ｂ及びＩｎＧａＰエッチングストッパ領域１０６のエッチングには、Ｃｌ2などのＣｌ系（塩素系）のエッチングガスを使用したドライエッチが用いられる。これにより、ＩｎＧａＰエッチングストッパ領域１０６が表面に露出するまでエッチングが行われ、ＩｎＧａＰエッチングストッパ領域１０６で加工精度の高い選択エッチングを行うことが可能である。
次いで、図３（ｄ）に示すように、サブコレクタ層１０７のエッチングされた部分、つまりエッチングにより表面に露出したコレクタ部８３０を構成しないサブコレクタ層１０７の部分（ＧａＡｓ外部サブコレクタ領域１０７ａ）上に、ＨＢＴのコレクタ電極２０３と、ＨＦＥＴのソース電極３０４及びドレイン電極３０５とを同時に形成する。
以降は詳細な説明は省略するが、エミッタ電極２０１及びベース電極２０２を形成する工程と、ＨＢＴとＨＦＥＴとを電気的に分離する注入素子分離領域８２０を形成してＧａＡｓ外部サブコレクタ領域１０７ａの一部をＧａＡｓキャップ層１０５とする工程と、ＧａＡｓキャップ層１０５にゲートリセス構造を形成する工程と、ゲート電極３０６を形成する工程と、を通すことにより図３（ｅ）に示すＢｉ−ＨＦＥＴが形成される。
以上のように、本実施の形態のＢｉ−ＨＦＥＴの製造方法によれば、Ｃｌ系ガスを使用したドライエッチングを行うことにより、コレクタ部８３０のメサ形状をほぼ垂直に加工することが可能であり、これによりコレクタ電極２０３をコレクタ部８３０から１．５μｍ以下の距離に近づけることが可能である。その結果、図２に示す外部サブコレクタ抵抗ＲＣ３をより低減することが可能となり、Ｂｉ−ＨＦＥＴのＨＢＴのオン抵抗をより低減することが可能である。
以上、本発明の半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
例えば、ＧａＡｓ内部サブコレクタ領域１０７ｂの厚さは４００ｎｍであるとしたが、３００ｎｍ以上であれば内部サブコレクタ抵抗ＲＣ２を低減することが可能であるため、３００ｎｍ以上であればこれに限られない。同様に、ＧａＡｓ外部サブコレクタ領域１０７ａの厚さは２００ｎｍであるとしたが、５０ｎｍ以上３００ｎｍ以下であれば、ＨＦＥＴのリセス長を短縮することによるオン抵抗の低減効果を十分享受することができるため、５０ｎｍ以上３００ｎｍ以下であればこれに限られない。
また、サブコレクタ層１０７において、ＧａＡｓ外部サブコレクタ領域１０７ａとＧａＡｓ内部サブコレクタ領域１０７ｂとの間にはＩｎＧａＰエッチングストッパ領域１０６が挿入されるとした。しかし、エッチングストッパ領域は、ＧａＡｓ外部サブコレクタ領域１０７ａとＧａＡｓ内部サブコレクタ領域１０７ｂと異なる半導体材料から構成される領域であればＩｎＧａＰから構成される領域に限られない。
本発明は、半導体装置及びその製造方法に利用でき、特にＢｉ−ＨＦＥＴ及びその製造方法等に利用することができる。
（ａ）本発明の実施の形態に係るＢｉ−ＨＦＥＴの構造を示す上面図である。（ｂ）同Ｂｉ−ＨＦＥＴの構造を示す断面図（図１（ａ）のＡ−Ａ’線における断面図）である。 （ａ）ＨＢＴのコレクタ抵抗の各成分について説明するための図である。（ｂ）ＨＢＴのコレクタ抵抗のシミュレーション結果を示す図である。 同Ｂｉ−ＨＦＥＴの製造方法を説明するための断面図である。 特許文献１記載の半導体装置の構造を示す断面図である。
符号の説明
１０１、４０１ ＧａＡｓ基板
１０２、４０２ ＧａＡｓ／ＡｌＧａＡｓ超格子層
１０３、４０３ ＡｌＧａＡｓ障壁層
１０４、４０４ ＩｎＧａＡｓチャネル層
１０５、４０５ ＧａＡｓキャップ層
１０６ ＩｎＧａＰエッチングストッパ領域
１０７ サブコレクタ層
１０７ａ ＧａＡｓ外部サブコレクタ領域
１０７ｂ ＧａＡｓ内部サブコレクタ領域
１０８、４０８ ＧａＡｓコレクタ層
１０９、４０９ ＧａＡｓベース層
１１０、４１０ ＩｎＧａＰエミッタ層
１１１、４１１ ＧａＡｓエミッタキャップ層
１１２、４１２ ＩｎＧａＡｓエミッタコンタクト層
２０１ エミッタ電極
２０２ ベース電極
２０３ コレクタ電極
３０４ ソース電極
３０５ ドレイン電極
３０６ ゲート電極
４０６、５０６ 電子供給層
４０７ ＧａＡｓサブコレクタ層
７２０、８２０ 注入素子分離領域
８００ ＨＢＴ領域
８１０ ＨＦＥＴ領域
８３０ コレクタ部
８４０ コレクタ外部

Claims (4)

  1. 同一の半導体基板上に形成されたヘテロ接合バイポーラトランジスタとヘテロ接合電界効果トランジスタとを備える半導体装置であって、
    前記ヘテロ接合バイポーラトランジスタは、順次積層されたサブコレクタ層、コレクタ層、ベース層及びエミッタ層を有し、
    前記サブコレクタ層は、外部サブコレクタ領域と、前記外部サブコレクタ領域上に位置する内部サブコレクタ領域とを有し、
    前記外部サブコレクタ領域上には、前記ベース層、前記エミッタ層、前記コレクタ層及び前記内部サブコレクタ領域から構成されるメサ状のコレクタ部と、コレクタ電極とが離間して形成され、
    前記ヘテロ接合電界効果トランジスタは、前記外部サブコレクタ領域の一部により構成されたキャップ層と、前記キャップ層上に形成されたソース電極及びドレイン電極とを有し、
    前記内部サブコレクタ領域の厚さは、３００ｎｍ以上であることを特徴とする半導体装置。
  2. 同一の半導体基板上に形成されたヘテロ接合バイポーラトランジスタとヘテロ接合電界効果トランジスタとを備える半導体装置であって、
    前記ヘテロ接合バイポーラトランジスタは、順次積層されたサブコレクタ層、コレクタ層、ベース層及びエミッタ層を有し、
    前記サブコレクタ層は、外部サブコレクタ領域と、前記外部サブコレクタ領域上に位置する内部サブコレクタ領域とを有し、
    前記外部サブコレクタ領域上には、前記ベース層、前記エミッタ層、前記コレクタ層及び前記内部サブコレクタ領域から構成されるメサ状のコレクタ部と、コレクタ電極とが離間して形成され、
    前記ヘテロ接合電界効果トランジスタは、前記外部サブコレクタ領域の一部により構成されたキャップ層と、前記キャップ層上に形成されたソース電極及びドレイン電極とを有し、
    前記外部サブコレクタ領域の厚さは、５０ｎｍ以上３００ｎｍ以下であることを特徴とする半導体装置。
  3. 前記コレクタ電極は、前記コレクタ部から１．５μｍ以下の距離をおいて離間している
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記サブコレクタ層は、さらに、前記内部サブコレクタ領域と前記外部サブコレクタ領域との間に挿入され、前記内部サブコレクタ領域及び前記外部サブコレクタ領域と異なる材料から構成されるエッチングストッパ領域を有する
    ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
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