TWI512905B - 化合物半導體元件晶圓整合結構 - Google Patents

化合物半導體元件晶圓整合結構 Download PDF

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Description

化合物半導體元件晶圓整合結構
本發明係有關一種化合物半導體元件晶圓整合結構，尤指一種包含異質接面雙極電晶體、變容二極體及金屬半導體場效電晶體磊晶結構之化合物半導體元件晶圓整合結構，可應用於電壓控制振盪器(voltage-controlled oscillator,VCO)及功率放大器(power amplifier,PA)。
電壓控制振盪器(voltage-controlled oscillator,VCO)的製作需要二種元件，分別是異質接面雙極電晶體(Heterojunction Bipolar Transistor,HBT)與變容二極體(Varactor)。變容二極體為一可藉由改變外加電壓來改變電容值之電子元件，主要用於各式調協電路。在傳統化合物半導體製程中是利用異質接面雙極電晶體中基極與集極pn接面的空乏區做為變容二極體來使用，如第1A圖所示之傳統變容二極體剖面結構示意圖，其中變容二極體之p型摻雜層101、n型摻雜層102以及n型摻雜層103係利用一異質接面雙極電晶體之基極層(p型)、集極層(n型)與次集極層(n型)，此種做法可直接利用一般HBT製程，具有製程上之便利性。一般HBT之接面設計，其集極層之摻雜濃度變化從基極層至次集極層為由低至高，亦即在基極層與集極層之pn接面上，n型摻雜濃度為低，以維持異質接面雙極電晶體的高崩潰電壓與低漏電電流；然而，為獲得較高的電容比(C ratio)，變容二極體之pn接面需要更高的 摻雜濃度差，第1B圖為變容二極體較理想的設計，在n型摻雜層102與p型摻雜層101之接面處設計一高摻雜濃度，使此摻雜濃度從p型摻雜層101至n型摻雜層103之變化為遞減，如此可增加變容二極體之pn接面的摻雜濃度差，進而提高元件之電容比。如上所述，同一種基極集極接面的設計因此很難同時滿足異質接面雙極電晶體的高崩潰電壓、低漏電電流與變容二極體的高電容比的要求。但目前電壓控制振盪器市場的需求，元件特性是第一優先考量。因此需要開發更新的磊晶設計與製程以製作更佳性能的半導體元件。
有鑑於此，為改善上述缺點，本發明提供了一種化合物半導體元件晶圓整合結構，可同時包含分別最佳化之異質接面雙極電晶體與變容二極體。
本發明之主要目的在於提供一種化合物半導體元件晶圓整合結構，可同時包含分別最佳化之異質接面雙極電晶體(HBT)以及變容二極體(Varactor)，前述晶圓整合結構係於一異質接面雙極電晶體下方插入一n型漸變摻雜層、一蝕刻終止層以及一p型摻雜層，此插入層加上異質接面雙極電晶體之次集極層可構成一變容二極體，其中該n型漸變摻雜層之摻雜濃度從該p型摻雜層至異質接面雙極電晶體之次集極層為遞減或遞增，因此能在維持異質接面雙極電晶體之高崩潰電壓的同時，提高變容二極體之電容比(C ratio)；同時，本發明所提供之晶圓整合結構亦能用以製作金屬半導體場效電晶體(MESFET)；本發明能同時整合複數種電子元 件於單一晶圓磊晶結構中，因此能提高半導體晶片中電子元件的積集度，同時能縮小晶片面積，進而降低生產成本。
為了達到上述之目的，本發明提供一種化合物半導體元件晶圓整合結構，從下到上依序包括一基板、一第一磊晶層、一蝕刻終止層、一第二磊晶層、一次集極層、一集極層、一基極層以及一射極層，其中該第一磊晶層為一p型摻雜層；該蝕刻終止層為一n型摻雜層；該第二磊晶層為一n型漸變摻雜層，其摻雜濃度從下到上為遞減或遞增；該次集極層、該集極層以及該射極層為一n型摻雜層，而該基極層為一p型摻雜層。
於實施時，前述結構中之第一磊晶層、蝕刻終止層、第二磊晶層以及次集極層可用以形成一變容二極體(Varactor)或一金屬半導體場效電晶體(MESFET)之；而前述結構中之次集極層、集極層、基極層以及射極層則可用以形成一異質接面雙極電晶體(HBT)之磊晶結構。
此外，本發明亦提供一種化合物半導體元件晶圓整合結構，從下到上依序包括一基板、一第一磊晶層、一第二磊晶層、一第三磊晶層、一蝕刻終止層、一次集極層、一集極層、一基極層以及一射極層，其中該第一磊晶層為一n型摻雜層；該第二磊晶層為一n型漸變摻雜層，其摻雜濃度從下到上為遞增或遞減；而該第三磊晶層為一p型摻雜層。
於實施時，前述結構中之第一磊晶層、第二磊晶層以及第三磊晶層可用以形成一變容二極體(Varactor)；前述結構中之次集極層、集極層、基極層以及射極層可用以形成一異質接面雙極電晶 體(HBT)。
於實施時，前述第二磊晶層可包含複數層n型摻雜層，該複數層n型摻雜層分別具有不同摻雜濃度，且該複數層n型摻雜層之摻雜濃度由下至上為遞減或遞增。
於實施時，構成前述第二磊晶層的材料可為砷化鎵(GaAs)。
於實施時，前述第二磊晶層之摻雜濃度範圍可介於1×1015 至1×1022 cm-3 之間，且其厚度可介於10至1000nm之間。
於實施時，構成前述蝕刻終止層的材料可為磷化銦鎵(InGaP)。
於實施時，構成前述基板的材料可為砷化鎵(GaAs)或磷化銦(InP)。
為對於本發明之特點與作用能有更深入之瞭解，茲藉實施例配合圖式詳述於後。
本發明所提供包含最佳化之異質接面雙極電晶體(HBT)以及變容二極體(Varactor)之化合物半導體元件晶圓整合結構如第2圖所示，其係包含一基板201、一第一磊晶層202、一蝕刻終止層203、一第二磊晶層204、一次集極層206、一集極層207、一基極層208以及一射極層209。
前述結構中，構成該基板201的材料可為砷化鎵(GaAs)或磷化銦(InP)等半絕緣性半導體材料；該第一磊晶層202係位於該基板201之上，其係為一p型摻雜層，構成該第一磊晶層202之材料以砷化鎵(GaAs)為較佳，其厚度可選擇為10至1000 nm， 其中以介於10至100nm為較佳，其摻雜濃度範圍可選擇為介於1×1015 與1×1022 cm-3 之間，其中以介於1×1018 cm-3 與1×1022 cm-3 之間為較佳；該蝕刻終止層203係位於該第一磊晶層202之上，其係為一n型摻雜層，構成該蝕刻終止層之材料以磷化銦鎵(InGaP)為較佳，其厚度可選擇為介於10至1000nm，其中以介於10至50nm為較佳，其摻雜濃度範圍可選擇為介於1×1015 與1×1022 cm-3 之間，其中以介於1×1017 至1×1018 cm-3 之間為較佳；該第二磊晶層204係位於該蝕刻終止層203之上，其係為一n型漸變摻雜層，構成該第二磊晶層204之材料以砷化鎵(GaAs)為較佳，其厚度可選擇為介於10至1000nm之間，其摻雜濃度可選擇為從下到上遞減或遞增，其中以遞減為較佳，其摻雜濃度範圍可選擇為介於1×1015 與1×1022 cm-3 之間，其中以介於1×1016 至1×1018 cm-3 之間為較佳；該第二磊晶層204可包含複數層n型摻雜層，該複數層n型摻雜層分別具有不同摻雜濃度，且該複數層n型摻雜層之摻雜濃度由下至上可選擇為遞減或遞增，其中以遞減為較佳；該次集極層206係位於該第二磊晶層204之上，其係為一n型摻雜層；其摻雜濃度可選擇為介於1×1015 與1×1022 cm-3 之間，其中以介於1×1018 與1×1022 cm-3 之間為較佳；該集極層207係位於該次集極層206之上，其係為一n型摻雜層；該基極層208係位於該集極層207之上，其係為一p型摻雜層；而該射極層209係位於該基極層208之上，其係為一n型摻雜層。
應用於半導體元件中，如第3圖所示，可於前述晶圓整合結構之次集極層206上設置一集極電極301，於基極層208上設置一基極電極302，於射極層209上設置一射極電極303，則該次集極 層206、該集極層207、該基極層208、該射極層209、該集極電極301、該基極電極302以及該射極電極303可構成一異質接面雙極電晶體(HBT)310；穿過前述晶圓整合結構之蝕刻終止層203，可於第一磊晶層202設置一正極電極304，並可於該次集極層206上設置一負極電極305，則該第一磊晶層202、該蝕刻終止層203、該第二磊晶層204、該次集極層206、該正極電極304以及該負極電極305可構成一變容二極體(Varactor)320；此外，亦可於前述晶圓整合結構之次集極層206上蝕刻出一深達下方第二磊晶層204之凹槽以作為閘極，位於凹槽兩側之次集極層206則可作為源極與汲極，於此凹槽底部設置一閘極電極307，於凹槽兩側之次集極層206上設置一源極電極306以及一汲極電極308，並穿過蝕刻終止層203，於第一磊晶層202設置一基極電極309，則該第一磊晶層202、該蝕刻終止層203、該第二磊晶層204、該次集極層206、該源極電極306、該閘極電極307、該汲極電極308以及該基極電極309可構成一金屬半導體場效電晶體(MESFET)330；因此，本發明之化合物半導體元件晶圓整合結構可同時用以製作異質接面雙極電晶體(HBT)、變容二極體(Varactor)以及金屬半導體場效電晶體(MESFET)等不同元件。
表1為本發明中變容二極體磊晶結構層之一實施例，在本實施例中第二磊晶層204係以超陡峭(hyperabrupt)方式摻雜，以提高變容二極體之電容比(C ratio)；該變容二極體之正極，亦即該第一磊晶層202，其摻雜濃度選擇為大於1×1019 cm-3 ，該變容二極體之負極，亦即該次集極層206(n型摻雜層)，其摻雜濃度選擇為大於1×1018 cm-3 ，而介於其中之第二磊晶層204，其摻雜濃度範圍 擇為介於1×1016 至1×1018 cm-3 之間，其摻雜方式為將厚度為400 nm之第二磊晶層分為八層，每層之厚度為50 nm，每層摻雜濃度從上至下非線性增加如表1所列。
第4A及4B圗分別為先前技術以及本發明中變容二極體之基極集極電容對外加電壓變化圖(實線)以及相對應之電容比變化圖(虛線)。電容比之計算為Cx /Cmax ，其中Cx 為外加電壓為x時所測得之電容值，而Cmax 為提供最大外加電壓時所測得之電容值，在此實施例中最大外加電壓為5伏；圗中顯示先前技術中的變容二極體之電容比最大值(C0V /C5V )為1.7，而本實施例中的變容二極體所測得之電容比最大值則可提高為2.3。
為進一步提高變容二極體之電容比以及Q值，本發明另提供一種化合物半導體元件晶圓整合結構，其剖面結構示意圖如第5圖所示，包含一基板501、一第一磊晶層502、一第二磊晶層503、一第三磊晶層504、一蝕刻終止層505、一次集極層506、一集極層507、一基極層508以及一射極層509。
上述結構中，構成該基板501的材料可為砷化鎵(GaAs)或磷化銦(InP)等半絕緣性化合物半導體材料；該第一磊晶層502係位於該基板501之上，為一n型摻雜層，其厚度可選擇為介於10至1000 nm，其中以10至100 nm為較佳，其摻雜濃度範圍可選擇為介於1×1015 至1×1022 cm-3 之間，其中以大於1×1018 cm-3 為較佳；該第二磊晶層503係位於該第一磊晶層502之上，其係為一n型漸變摻雜層，構成該第二磊晶層503之材料以砷化鎵(GaAs)為較佳，其厚度可選擇為介於10至1000 nm之間，其摻雜濃度可選擇為從下到上遞減或遞增，其中以遞增為較佳，其摻雜濃度範圍可 選擇為介於1×1015 至1×1022 cm-3 之間，其中以介於1016 至1×1018 cm-3 之間為較佳；該第二磊晶層503可包含複數層n型摻雜層，該複數層n型摻雜層分別具有不同摻雜濃度，且該複數層n型摻雜層之摻雜濃度由下至上為遞增或遞增減，其中以遞增為較佳；該第三磊晶層504係位於第二磊晶層503之上，其係為一p型摻雜層，其厚度可介於10至1000nm，其中以50至200nm為較佳，其摻雜濃度範圍可介於1×1015 至1×1022 cm-3 之間，其中以大於1×1018 cm-3 為較佳；該蝕刻終止層505係位於該第三磊晶層504之上，構成該蝕刻終止層之材料以磷化銦鎵(InGaP)為較佳；該次集極層506係位於該蝕刻終止層505之上，其係為一n型摻雜層；該集極層507係位於該次集極層506之上，其係為一n型摻雜層；該基極層508係位於該集極層507之上，其係為一p型摻雜層；而該射極層509係位於該基極層508之上，其係為一n型摻雜層。
應用於半導體元件中，如第6圖所示，可於前述晶圓整合結構之次集極層506上設置一集極電極601，於基極層508上設置一基極電極602，於射極層509上設置一射極電極603，則該次集極層506、該集極層507、該基極層508、該射極層509、該集極電極601、該基極電極602以及該射極電極603可構成一異質接面雙極電晶體(HBT)610；於蝕刻終止層505上設置一正極電極604，利用熱退火(thermal annealing)方式使正極電極604受熱擴散至第三磊晶層504並形成歐姆接觸，並於第一磊晶層502上設置一負極電極605，則該第一磊晶層502、該第二磊晶層503、該第三磊晶層504、該正極電極604以及該負極電極605可構成一變容二極體(varactor)620。因此，本發明之化合物半導體晶圓整合結構可 同時用以製作異質接面雙極電晶體(HBT)以及變容二極體(Varactor)等不同元件。
前述結構中之第二磊晶層503可以超陡峭(hyperabrupt)方式摻雜以提高變容二極體之電容比(C Ratio)；該變容二極體之正極，亦即該第三磊晶層504，其摻雜濃度以大於1×1019 cm-3 為較佳，該變容二極體之負極，亦即該第一磊晶層502，其摻雜濃度以大於1×1018 cm-3 為較佳，而介於其中之第二磊晶層503，其摻雜濃度範圍可選擇為介於1×1016 至1×1017 cm-3 之間，摻雜濃度從下至上非線性增加。
綜上所述，本發明確實可達到預期之目的，而提供一種化合物半導體元件晶圓整合結構，可於單一晶圓磊晶結構中包含異質接面雙極電晶體(HBT)、變容二極體(Varactor)及金屬半導體場效電晶體(MESFET)之磊晶結構，此結構可提供分別最佳化之異質接面雙極電晶體與變容二極體，因此能提供具有高崩潰電壓以及低漏電電流之異質接面雙極電晶體，以及具有高電容比(C ratio)之變容二極體；本發明能同時整合複數種電子元件於單一晶圓磊晶結構中，因此能提高半導體晶片中電子元件的積集度，同時能縮小晶片面積，進而降低生產成本。其確具產業利用之價值，爰依法提出專利申請。
又上述說明與圖式僅是用以說明本發明之實施例，凡熟於此業技藝之人士，仍可做等效的局部變化與修飾，其並未脫離本發明之技術與精神。
101‧‧‧p型摻雜層
102‧‧‧n型摻雜層
103‧‧‧n型摻雜層
201‧‧‧基板
202‧‧‧第一磊晶層
203‧‧‧蝕刻終止層
204‧‧‧第二磊晶層
206‧‧‧次集極層
207‧‧‧集極層
208‧‧‧基極層
209‧‧‧射極層
301‧‧‧集極電極
302‧‧‧基極電極
303‧‧‧射極電極
304‧‧‧正極電極
305‧‧‧負極電極
310‧‧‧異質接面雙極電晶體
320‧‧‧變容二極體
330‧‧‧金屬半導體場效電晶體
501‧‧‧基板
502‧‧‧第一磊晶層
503‧‧‧第二磊晶層
504‧‧‧第三磊晶層
505‧‧‧蝕刻終止層
506‧‧‧次集極層
507‧‧‧集極層
508‧‧‧基極層
509‧‧‧射極層
601‧‧‧集極電極
602‧‧‧基極電極
603‧‧‧射極電極
604‧‧‧正極電極
605‧‧‧負極電極
610‧‧‧異質接面雙極電晶體
620‧‧‧變容二極體
第1A及1B圖 係為一傳統及本發明之變容二極體磊晶結構剖面示意圖。
第2圖 係為本發明之化合物半導體元件晶圓整合結構之一種實施例之剖面結構示意圖。
第3圖 係為本發明之化合物半導體元件晶圓整合結構之一種實施例應用於半導體元件中之剖面結構示意圖。
第4A及4B圖 係為先前技術及本發明中變容二極體之基極集極電容(Cbc )對外加電壓(Va )變化圖以及相對應之電容比(C Ratio)值變化圖。
第5圖 係為本發明之化合物半導體元件晶圓整合結構之另一種實施例之剖面結構示意圖。
第6圖 係為本發明之化合物半導體元件晶圓整合結構之另一種實施例應用於半導體元件中之剖面結構示意圖。
201‧‧‧基板
202‧‧‧第一磊晶層
203‧‧‧蝕刻終止層
204‧‧‧第二磊晶層
206‧‧‧次集極層
207‧‧‧集極層
208‧‧‧基極層
209‧‧‧射極層

Claims (12)

  1. 一種化合物半導體元件晶圓整合結構，依序包括：一基板；一第一磊晶層，係位於該基板之上，為一p型摻雜層；一蝕刻終止層，係位於該第一磊晶層之上，為一n型摻雜層；一第二磊晶層，係位於該蝕刻終止層之上，為一n型漸變摻雜層，其摻雜濃度從下到上為遞減或遞增；一次集極層，係位於該第二磊晶層之上，為一n型摻雜層；一集極層，係位於該次集極層之上，為一n型摻雜層；一基極層，係位於該集極層之上，為一p型摻雜層；以及一射極層，係位於該基極層之上，為一n型摻雜層；其中該第二磊晶層包含複數層n型摻雜層，該複數層n型摻雜層分別具有不同摻雜濃度，且該複數層n型摻雜層之摻雜濃度由下至上為遞減或遞增。
  2. 如申請專利範圍第1項所述之化合物半導體元件晶圓整合結構，其中該第一磊晶層、該蝕刻終止層、該第二磊晶層以及該次集極層構成一變容二極體(Varactor)或一金屬半導體場效電晶體(MESFET)之磊晶結構；該次集極層、該集極層、該基極層以及該射極層構成一異質接面雙極電晶體(HBT)之磊晶結構。
  3. 如申請專利範圍第1項之化合物半導體元件晶圓整合結構，其中構成該第二磊晶層的材料為砷化鎵(GaAs)。
  4. 如申請專利範圍第1項之化合物半導體元件晶圓整合結構，其 中該第二磊晶層之摻雜濃度範圍為1×1015 至1×1022 cm-3 ，且其厚度為10至1000nm。
  5. 如申請專利範圍第1項所述之化合物半導體元件晶圓整合結構，其中該蝕刻終止層係由磷化銦鎵(InGaP)所構成。
  6. 如申請專利範圍第1項所述之化合物半導體元件晶圓整合結構，其中構成該基板的材料為砷化鎵(GaAs)或磷化銦(InP)。
  7. 一種化合物半導體元件晶圓整合結構，依序包括：一基板；一第一磊晶層，係位於該基板之上，為一n型摻雜層；一第二磊晶層，係位於該第一磊晶層之上，為一n型漸變摻雜層，其摻雜濃度從下到上為遞增或遞減；一第三磊晶層，係位於該第二磊晶層之上，為一p型摻雜層；一蝕刻終止層，係位於該第三磊晶層之上；一次集極層，係位於該蝕刻終止層之上；一集極層，係位於該次集極層之上；一基極層，係位於該集極層之上；以及一射極層，係位於該基極層之上；其中該第一磊晶層、該第二磊晶層以及該第三磊晶層構成一變容二極體(Varactor)之磊晶結構；該次集極層、該集極層、該基極層以及射極層構成一異質接面雙極電晶體(HBT)之磊晶結構。
  8. 如申請專利範圍第7項所述之化合物半導體元件晶圓整合結構，其中該第二磊晶層包含複數層n型摻雜層，該複數層n型摻雜 層分別具有不同摻雜濃度，且該複數層n型摻雜層之摻雜濃度由下至上為遞增或遞減。
  9. 如申請專利範圍第7或8項之化合物半導體元件晶圓整合結構，其中構成該第二磊晶層的材料為砷化鎵(GaAs)。
  10. 如申請專利範圍第7或8項之化合物半導體元件晶圓整合結構，其中該第二磊晶層之摻雜濃度範圍為1×1015 至1×1022 cm-3 ，且其厚度為10至1000nm。
  11. 如申請專利範圍第7項所述之化合物半導體元件晶圓整合結構，其中該蝕刻終止層係由磷化銦鎵(InGaP)所構成。
  12. 如申請專利範圍第7項所述之化合物半導體元件晶圓整合結構，其中構成該基板的材料為砷化鎵(GaAs)或磷化銦(InP)。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150325573A1 (en) * 2014-05-08 2015-11-12 Triquint Semiconductor, Inc. Dual stack varactor
US10109623B2 (en) 2014-05-08 2018-10-23 Qorvo Us, Inc. Dual-series varactor EPI
US20160133758A1 (en) * 2014-05-08 2016-05-12 Triquint Semiconductor, Inc. Dual stack varactor
US9484471B2 (en) 2014-09-12 2016-11-01 Qorvo Us, Inc. Compound varactor
US9905610B2 (en) 2014-12-30 2018-02-27 Win Semiconductors Corp. Integrated structures of acoustic wave device and varactor, and acoustic wave device, varactor and power amplifier, and fabrication methods thereof
FR3053834B1 (fr) 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor
JP2018101652A (ja) 2016-12-19 2018-06-28 株式会社村田製作所 バイポーラトランジスタ及びその製造方法
US11069678B2 (en) * 2017-08-29 2021-07-20 Qorvo Us, Inc. Logic gate cell structure
US20190181251A1 (en) * 2017-12-07 2019-06-13 Qualcomm Incorporated Mesh structure for heterojunction bipolar transistors for rf applications
JP7521405B2 (ja) * 2020-12-15 2024-07-24 株式会社村田製作所 電力増幅器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200830367A (en) * 2006-07-28 2008-07-16 Iqe Rf Llc Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer
CN101533841A (zh) * 2008-03-13 2009-09-16 松下电器产业株式会社 半导体器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132764A (en) * 1991-03-21 1992-07-21 Texas Instruments Incorporated Multilayer base heterojunction bipolar transistor
US5789801A (en) * 1995-11-09 1998-08-04 Endgate Corporation Varactor with electrostatic barrier
JP3962558B2 (ja) * 2000-07-28 2007-08-22 シャープ株式会社 半導体装置および発振器
US7354780B2 (en) * 2003-08-22 2008-04-08 The Board Of Trustees Of The University Of Illinois Semiconductor light emitting devices and methods
US20070278523A1 (en) * 2006-06-05 2007-12-06 Win Semiconductors Corp. Structure and a method for monolithic integration of HBT, depletion-mode HEMT and enhancement-mode HEMT on the same substrate
KR100759933B1 (ko) * 2006-08-04 2007-09-18 한국과학기술원 차등 출력 발진기의 회로
EP2208239A1 (en) * 2007-10-11 2010-07-21 Jie Yao Photo-detector array and semiconductor image intensifier
US7656002B1 (en) * 2007-11-30 2010-02-02 Rf Micro Devices, Inc. Integrated bipolar transistor and field effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200830367A (en) * 2006-07-28 2008-07-16 Iqe Rf Llc Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer
CN101533841A (zh) * 2008-03-13 2009-09-16 松下电器产业株式会社 半导体器件及其制造方法

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