TWI399816B - 半導體結構及其製造方法 - Google Patents

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半導體結構及其製造方法
本發明係有關於一種半導體結構的製造方法，特別係接面場效電晶體的製造方法。
接面場效電晶體(JFET)多用作類比開關及訊號放大器，特別是低雜訊的放大器。
場效電晶體主要藉由控制訊號(閘極的電壓)造成載體通道(channel)附近電場改變，使通道特性發生變化，導致電流(源極與汲極之間)改變。故場效電晶體可以用作電壓控制的可變電阻或電壓控制電流源(VCCS)等。其中接面場效電晶體(JFET)之工作原理主要係利用閘極和源極\汲極間PN接面間的空乏區寬度是逆向偏壓的函數，以藉由改變空乏區寬度來改變通道寬度。
在接面場效電晶體中，當施加於閘極，且造成PN接面的空乏區的電壓變大時，通道的厚度會變小。而當閘極電壓大到一臨界值時，空乏區會寬到使通道完全消失，這時稱此通道被夾止(pinch off)，電阻值變成很大，且這時的閘極電壓值稱為夾止電壓(pinch-off voltage)。本發明即是有關於調整夾止電壓之製程技術。
本發明提供一種半導體結構的製造方法，包括下列步驟：提供一第一導電型基底；於該第一導電型基底中形成數個第一導電型井區；使用一罩幕進行一摻雜製程，以於該第一導電型基底中形成數個第二導電型井區及數個第二導電型條狀摻雜區；進行一退火製程使該些第二導電型條狀摻雜區擴散成一第二導電型連續摻雜區，其中該第二導電型連續摻雜區與該些第一導電型井區接觸，且該第二導電型連續摻雜區的第二導電型雜質濃度小於該第二導電型條狀摻雜區；以及形成一第二導電型濃摻雜區於該第二導電型井區中。
本發明也提供一種半導體結構，包括：一第一導電型基底；數個第一導電型井區，形成於該第一導電型基底上；數個第二導電型井區，形成於該第一導電型基底上；一第二導電型連續摻雜區，與該些第一導電型井區相鄰，且該第二導電型連續摻雜區的第二導電型雜質濃度小於該第二導電型井區；以及一第二導電型源/汲極區，形成於該第二導電型井區上。
本發明之實施例提供一種半導體結構的製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖示加以說明。其中，圖式和說明書中使用之相同 的元件編號係表示相同或類似之元件。而在圖式中，為清楚和方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外插入有其他中介層。
第1圖為本發明一實施例之半導體結構的俯視圖。第2圖為第1圖之半導體結構沿著虛線AA’部分的剖面圖。第3圖為第1圖之半導體結構沿著虛線BB’部分的剖面圖。
第2圖及第3圖顯示，半導體結構包括P型基底10。P型基底10具有N型井區20與P型井區30A及30B。隔離結構50形成於N型井區20或P型井區30A上。再者，N型源極區21A及N型汲極區21B形成於N型井區20上。P摻雜區31形成於P型井區30A上。第2圖與第3圖的主要差異在於，第2圖中位於兩N型井區20之間的P型基底10上的是P型井區30B，而第3圖則是N型通道區20A’。應注意的是，N型通道區20A’的摻雜質濃度實質上是小於N型井區20。
再者，請參考第1圖，其顯示半導體結構中，N型井區20、N型通道區20A’、N型源極區21A、N型汲極區21B、P型井區30A及30B及P型摻雜區31的俯視圖。 第2圖及第3圖中的隔離結構50則省略而未顯示於第1圖中。
請參考第1圖，在一實施例中，於元件操作時，N型源極區21A連接一源極電壓VS (未顯示)且用作源極。N型汲極區21B連接一汲極電壓VD (未顯示)且用作汲極。此外，P型井區30B連接一閘極電壓VG (未顯示)。P型井區30B可視為一閘極區。
由於N型通道20A’的摻雜質濃度較淡，因此，在元件操作時，於N型通道20A’內形成空乏區的速度更快，且元件的夾止電壓變小。
第4圖至第9圖顯示第1圖至第3圖中的半導體結構的製造方法。首先，請參考第4圖，提供一半導體基底10。在一實施例中，半導體基底10可包括絕緣層上有矽(SOI)基底、塊狀矽(Bulk silicon)基底、或基底上有矽磊晶層之形式。半導體基底10可以為一第一導電型態，例如P型或N型。在本例中，半導體基底10為P型基底10。
接著，於P型基底10內形成P型井區30A及30B。在一實施例中，可以藉由植入P型雜質以形成P型井區30A或30B。P型雜質包括例如硼、鎵、鋁、銦、或前述之組合。在一實施例中，P型井區30A及30B是藉由一圖案化罩幕(未顯示)配合執行一植入步驟同時形成，且P型井區30A及30B的摻雜質濃度相同。
請參考第5圖，形成N型井區20及複數個N型條狀 摻雜區20A於P型基底10內。N型條狀摻雜區20A是位於N型井區20之間。N型條狀摻雜區20A的厚度W可大於0.5μm。兩鄰近的N型條狀摻雜區20A其彼此間的相隔距離S可小於10μm。於一較佳實施例中，厚度W與相隔距離S的大小實質上是幾乎相同的。於其他實施例中，厚度W與相隔距離S的大小是不同的。可以藉由植入N型雜質以形成N型井區20及N型條狀摻雜區20A。N型雜質包括例如磷、砷、氮、銻、或前述之組合。於一實施例中，N型井區20及N型條狀摻雜區20A的摻雜濃度相同。在一較佳實施例中，N型井區20及N型條狀摻雜區20A是藉由一圖案化罩幕(未顯示)配合執行一植入步驟同時形成，而不需額外的光罩或製程。
請參考第6圖，於P型基底10上形成隔離結構50以定義主動區。第6圖中所顯示之隔離結構50係利用局部氧化隔離技術(local oxidation of silicon,LOCOS)所形成場介電結構為例，但並不以此為限，其他各種隔離結構例如淺溝槽隔離結構亦可採用。
請參考第7圖，於P型井區30A內形成P型摻雜區31。P型摻雜區31係形成於P型井區30A的上部內。在一實施例中，可以藉由植入P型雜質以形成P型摻雜區31，摻雜質濃度可介於約1E15 atom/cm2 至約1E16 atom/cm2 。P型雜質包括例如硼、鎵、鋁、銦、或前述之組合。在一實施例中，P型摻雜區31是藉由一圖案化罩幕(未顯示)配合執行一植入步驟形成。
請參考第8圖，於兩被隔開的N型井區20內分別形成N型源極區21A及N型汲極區21B。N型源極區21A及N型汲極區21B係形成於N型井區20的上部內。可以藉由植入N型雜質以形成N型源極區21A或N型汲極區21B，摻雜質濃度可介於約1E15 atom/cm2 至約1E16 atom/cm2 。N型雜質包括例如磷、砷、氮、銻、或前述之組合。於一較佳實施例中，N型源極區21A及N型汲極區21B是藉由一圖案化罩幕(未顯示)配合執行一植入步驟同時形成。
在本發明之一實施例中，較佳可於上述步驟完成後，再進行一退火步驟，以使複數個N型條狀摻雜區20A的摻雜質沿著橫向擴散(lateral diffused)，且互相連接以形成一連續相的(或淡化的)N型井區，例如第9圖中的N型通道區20A’。上述退火擴散步驟並不限定於上述所有元件形成後進行，其亦可以在N型井區20及N型條狀摻雜區20A形成後，及進行下個步驟之前進行。然而，在其他實施例中，退火擴散步驟可在任合適當的時機進行。
應注意的是，在進行退火步驟以使N型條狀摻雜區20A的摻雜質往橫向擴散的過程中，N型條狀摻雜區20A的N型摻雜質濃度會逐漸變小。因此，最終所形成的N型通道區20A’其摻雜質濃度會被淡化至少小於N型井區20的濃度。在一實施例中，淡化的N型通道區20A’的雜質濃度可介於1E12 atom/cm2 至約1E15 atom/cm2 。
本發明之實施例所揭露之半導體結構的方法中，為使 位於P型井區之間的N型通道的摻雜質濃度較小，是利用使用一罩幕進行一摻雜製程，於基底內同時形成一N型井區及複數個N型條狀摻雜區20A，接著再進行退火(熱驅入(thermal drive-in))製程使上述N型條狀摻雜區20A擴散成一連續的(或淡化的)N型通道20A’，因此不需要額外的光罩或製程，以降低製程成本。此外，N型通道的摻雜質濃度的大小可依元件所需的電性，例如夾止電壓(pinch-off voltage)，利用將N型條狀摻雜區的結構或摻雜質濃度以及製程上的調變，以作適當的調整。
此外，由於N型通道的摻雜質濃度較淡，因此，在元件操作時，於N型通道內形成空乏區的速度更快，且元件的夾止電壓變小。
以上之實施例僅用以本發明之範例，舉例來說，當討論N通道接面場效電晶體(JFET)之實施例時，另一實施例可以是P通道接面場效電晶體。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧P型基底
20‧‧‧N型井區
20A‧‧‧N型條狀摻雜區
20A’‧‧‧N型通道區
21A‧‧‧N型源極區
21B‧‧‧N型汲極區
30A‧‧‧P型井區
30B‧‧‧P型井區
31‧‧‧P型摻雜區
50‧‧‧隔離結構
第1圖為本發明一實施例之半導體結構的俯視圖。
第2圖為第1圖之半導體結構沿著虛線AA’部分的剖面圖。
第3圖為第1圖之半導體結構沿著虛線BB’部分的剖面圖。
第4圖至第9圖顯示本發明一實施例之半導體的結構製造方法。
10‧‧‧P型基底
20‧‧‧N型井區
20A‧‧‧N型條狀摻雜區
21A‧‧‧N型源極區
21B‧‧‧N型汲極區
30A‧‧‧P型井區
30B‧‧‧P型井區
31‧‧‧P型摻雜區
50‧‧‧隔離結構

Claims (16)

  1. 一種半導體結構的製造方法，包括下列步驟：提供一第一導電型基底；於該第一導電型基底中形成數個第一導電型井區；使用一罩幕進行一摻雜製程，以於該第一導電型基底中形成數個第二導電型井區及數個第二導電型條狀摻雜區；進行一退火製程使該些第二導電型條狀摻雜區擴散成一第二導電型連續摻雜區，其中該第二導電型連續摻雜區與該些第一導電型井區相鄰，且該第二導電型連續摻雜區的第二導電型雜質濃度小於該第二導電型條狀摻雜區；以及形成一第二導電型源/汲極區於該第二導電型井區中。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第二導電型條狀摻雜區的厚度W大於0.5μm。
  3. 如申請專利範圍第2項所述之半導體結構的製造方法，其中相鄰近的該些第二導電型條狀摻雜區彼此之間的相隔距離S是小於10μm。
  4. 如申請專利範圍第3項所述之半導體結構的製造方法，其中厚度W與相隔距離S的大小相同。
  5. 如申請專利範圍第3項所述之半導體結構的製造方法，其中厚度W與相隔距離S的大小不同。
  6. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括於該第一導電型井區中形成一第一導電型濃摻雜區。
  7. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括於該第二導電型井區上形成一隔離結構。
  8. 如申請專利範圍第7項所述之半導體結構的製造方法，其中該隔離結構位於該第一導電型井區上。
  9. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該些第二導電型條狀摻雜區是位於該些第一導電型井區之間。
  10. 如申請專利範圍第9項所述之半導體結構的製造方法，其中該些第一導電型井區是位於該些第二導電型井區之間。
  11. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該些第二導電型井區中的每一個與該些第二導電型條狀摻雜區中的每一個，是藉由該第一導電型基底相隔開。
  12. 一種半導體結構，包括：一第一導電型基底；數個第一導電型井區，形成於該第一導電型基底上；數個第二導電型井區，形成於該第一導電型基底上；一第二導電型連續摻雜區，與該些第一導電型井區相鄰，且該第二導電型連續摻雜區的第二導電型雜質濃度小於該第二導電型井區；以及 一第二導電型源/汲極區，形成於該第二導電型井區上。
  13. 如申請專利範圍第12項所述之半導體結構，更包括一第一導電型濃摻雜區，形成於該第一導電型井區上。
  14. 如申請專利範圍第12項所述之半導體結構，更包括一隔離結構，形成於該第二導電型井區上。
  15. 如申請專利範圍第14項所述之半導體結構，其中該隔離結構位於該第一導電型井區上。
  16. 如申請專利範圍第12項所述之半導體結構，其中該些第一導電型井區是位於該些第二導電型井區之間。
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