KR100864631B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터의 채널영역에 캐리어 이동도가 높은 물질로서, 안티몬화인듐(InSb) 또는 비소화인듐(InAs)를 적용하여 구동 속도를 향상시킨 트랜지스터가 개시된다. 또한, 도핑된 실리콘과 비도핑된 InSb(또는 InAs)를 적층시켜 채널층으로 이용함으로써, 문턱전압의 조절과 캐리어 이동도를 동시에 만족된 트랜지스터가 개시된다.
트랜지스터, 안티몬화인듐, 비소화인듐, 이동도, 채널, 밴드갭
Description
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 구조를 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 구조를 나타낸 단면도.
도 3은 실리콘-안티몬화인듐 이종 접합 밴드다이어그램을 도시한 도면.
도 4는 실리콘-비소화인듐 이종 접합 밴드다이어그램을 도시한 도면.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
***도면 주요 부분에 대한 부호 설명***
21 : 실리콘기판 22 : 소자분리막
23 : 소스 및 드레인 24 : 채널영역
24A : 채널용 안티몬화인듐 24B : 채널용 실리콘층
25 : 게이트절연막 26 : 게이트 전극
27 : 게이트 측벽 스페이서 28 : 콘택용 안티몬화인듐
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 채널영역에서 이종 접합 구조를 갖는 반도체 소자의 트랜지스터 및 그의 제조방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자, 특히 CMOS 소자는 복수개의 NMOS트랜지스터 및 PMOS트랜지스터들이 집적화되어 형성된다. 집적회로의 소형화를 위해서는 하이 테크놀로지 개발 이외에 구동 속도와 같은 소자의 전기적 특성 저하가 없도록 하여야 한다.
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 구조를 나타낸 단면도이다.
도 1을 참조하면, 실리콘기판(11)의 소정영역에 소자분리막(12)이 형성되어 액티브영역(active region)이 정의된다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정을 통하여 형성된다. 액티브영역의 기판 상에는 게이트절연막(15)이 형성되고, 게이트절연막 상부에 게이트 전극(16)이 형성된다. 게이트절연막(15) 하부의 실리콘기판 표면하부가 채널영역(14)이 된다. 실리콘기판의 채널영역(14)은 통상적으로 문턱전압 조절을 위해 도핑 된다. 그리고, 게이트 전극(16)의 양측 에지(edge)에 정렬되면서 채널영역에 접하여 소스 및 드레인(13)이 형성된다. 소스 및드레인(13)은 통상적으로 이온주입 및 도펀트 활성화를 위한 어닐링(annealing)에 의해 형성된다.
한편, 최근 반도체 소자가 집적화되면서, 채널 길이가 점점 짧아지게 되었다. 이러한 짧은 채널 길이는 소스 및 드레인의 거리가 가까워짐으로 문턱전압이 급격히 떨어지는 단채널효과(Short Channel Effect)를 수반하게 된다. 이러한 문턱전압의 감소는 대기상태에서 누설전류를 증가시키고 소스와 드레인 사이에 펀치(Punch)가 발생하여 소자의 특성을 저하시키게 된다.
또한, 도 1에 도시된 바와 같이 종래기술을 이용하는 반도체 소자는 트랜지스터의 채널(14)과 소스 및 드레인(13)이 모두 실리콘으로 구성되어 있다. 이때, 실리콘은 간접 천이(Indirect transference) 물질이기 때문에 직접 천이(Dircet transference) 물질에 비해서 캐리어 이동도(Carrier mobility)가 떨어진다. 여기서, 반도체 소자의 채널영역에서의 캐리어 이동도는 반도체 소자의 구동 속도과 밀접한 연관성이 있기 때문에 중요하다.
기존의 캐리어 이동도를 향상시키기 위해서 도 1에서 반도체 소자의 채널영역(14)에 실리콘게르마늄(SiGe)을 적용한 기술의 경우, 실리콘게르마늄은 실리콘과 비교하여, 전도대차이(Conduction Band Difference)가 0.05eV로 크지 않아 전자를 캐리어로 하는 NMOS트랜지스터의 경우 캐리어 이동도의 개선효과가 크지 않다.
따라서, 반도체 소자의 구동 속도를 증가시키기 위하여, 반도체 소자의 채널영역에서의 캐리어 이동도를 개선하는 방법이 필요시 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고집적 소형화 트랜지스터의 채널에서 캐리어 이동도를 개선하여 소자의 구동 속도를 향상시키는데 적합한 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 게이트절연막, 게이트, 소스 및 드레인을 갖는 트랜지스터에 있어서, 상기 게이트절연막 하부에 형성되어 채널 영역으로서 제공되고, 실리콘에 비하여 밴드갭이 작은 물질인 반도체층 및 상기 소스 및 드레인 상부에 형성되며 인듐이 함유된 콘택층을 포함하는 트랜지스터를 제공한다. 이때, 상기 콘택층은 안티몬화인듐(InSb) 또는 비소화인듐(InAs)을 포함할 수 있다.
바람직하게, 채널용 반도체층으로는 실리콘에 비하여 밴드갭이 작은 물질인 안티몬화인듐(InSb) 또는 비소화인듐(InAs)을 일예로 들 수 있다. 특히 안티몬화인듐(InSb)을 채널로서 적용하는 경우, PMOS 및 NMOS 모두에서 전류 구동력을 개선시킬수 있다. 비소화인듐(InAs)을 채널로서 적용하는 경우, PMOS에서는 전류 구동력의 개선효과가 없지만 NMOS에서 그 개선효과가 크다.
본 발명의 트랜지스터에서, 게이트절연막과 반도체층 사이에 형성된 실리콘층을 더 포함할 수 있다. 이때 실리콘층은 에피택셜 성장된 층일 수 있다. 그리고, 이렇게 실리콘층을 더 개재시키면 실리콘층을 열 산화하여 형성한 양질의 실리콘산 화막(SiO2)을 상기 게이트절연막으로 적용할 수 있다. 아울러, 실리콘층은 문턱전압 조절을 위해 도핑시키고 반도체층은 비도핑 상태로 형성하여, 채널영역에서의 캐리어 이동도를 더욱 높일 수 있다.
본 발명의 트랜지스터 구조에서, 채널을 구성하는 반도체층과 그 상부의 실리콘층은 기판의 리세스 내에 형성될 수 있다. 아울러, 소스 및 드레인 영역 역시 기판의 리세스 내에 성장된 에피택셜 실리콘층으로 형성할 수 있다. 리세스 내에 에피택셜 실리콘층으로 소스 및 드레인을 형성하는 경우, 별도의 급속열처리(RTA : Rapid Temperature Anneal)가 필요 없기 때문에, 소스 및 드레인의 도펀트가 채널영역으로 침투하여 누설전류(Leakage Current)가 증가되는 것을 방지할 수 있다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 구조를 나타낸 단면도이다.
도 2를 참조하면, 게이트 절연막(25) 하부의 채널층(24)으로서, 안티몬화인듐층(24A)과 실리콘층(24B)이 적층되어 있다. 채널층(24)는 실리콘기판(21)이 리세 스된(recessed) 부위에 형성되어 있다.
안티몬화인듐(InSb)은 직접 천이 밴드갭(Direct Bandgap)을 가진 물질로써, 간접 천이 밴드갭(Indirect Bandage)을 가지는 실리콘에 비하여 높은 캐리어 이동도를 가진다. 또한, 안티몬화인듐(InSb)은 협폭 밴드갭(Narrow Bandgap) 물질로서, 매우 높은 전자 이동도(80000cm2/v-s)를 가지고 있어, 채널에 적용하는 경우 트랜지스터의 전류 구동력을 증가시켜 준다. 캐리어 이동도는 소자의 구동 속도와 밀접한 관련이 있다.
도 3은 실리콘-안티몬화인듐 이종 접합 밴드다이어그램을 도시한 도면이다.
도 3을 참조하면, 안티몬화인듐의 전자친화도(Electron affinity,χ)가 4.59eV로 실리콘의 전자친화도 4.05eV에 비하여 실리콘 밴드갭의 1/2 수준이므로, 실리콘과 접합시 안티몬화인듐의 밴드가 실리콘 밴드갭(Eg)의 중간 부분에 위치한다. 이때, 안티몬화인듐의 밴드갭(Bandgap; Eg)이 0.17eV이기 때문에 두 물질 사이에 전도대차이(Conductor Band Difference, △Ec)는 0.54eV, 가전자대차이(Valance Band Difference, △Ev)는 0.41eV로 모두 커서 NMOS와 PMOS 양자 모두에서 전류 구동력을 개선할 수 있다.
한편, 채널층(24A)으로서 안티몬화인듐(InSb) 대신에 비소화인듐(InAs)을 적용할 수 있다. 비소화인듐(InAs)을 적용하는 경우 PMOS에서는 개선의 효과가 없다. 하지만, NMOS의 경우 개선의 효과가 큰 바, 도 4를 참조하여 살펴본다.
도 4는 실리콘-비소화인듐 이종 접합 밴드다이어그램을 도시한 도면이다.
도 4를 참조하면, 비소화인듐의 경우 전자친화도(χ)가 4.90eV로 실리콘의 가전자대쪽에 비소화인듐의 밴드가 위치하게 된다. 실리콘-비소화인듐 접합시 비소화인듐의 밴드갭(Eg)이 0.36eV이므로, 가전자대차이(△Ev)는 0.1eV로 정공 전류(Hole current)에 대한 개선효과는 거의 없지만, 전도대차이(△Ec)는 0.85eV로 실리콘-안티몬화인듐 접합시 전도대차이 0.54eV보다 크기 때문에 전자 전류(Electron current)의 개선효과가 더욱 커서, NMOS에 적용시 더욱 높은 전류 구동력(Current Drivability)을 가질 수 있다.
게이트절연막(25)과 안티몬화인듐층(24A) 사이에 실리콘층(24B)을 구비시키므로써, 또 다른 장점을 가져다준다. 실리콘-안티몬화인듐 이종 접합 구조로 형성하게 되면, 안티몬화인듐(24A)의 도핑 없이 실리콘(24B)만을 도핑시켜 문턱 전압의 크기를 조절할 수 있다. 또한, 안티몬화인듐(24A)과 실리콘(24B)의 에너지 준위 차이를 이용하여 안티몬화인튬층(24A)에 2차원전자가스(2DEG : 2-Dimension Electron Gas)을 형성하여, 비도핑된 안티몬화인듐(24A)은 더욱 높은 캐리어 이동도를 갖는다. 또한, 실리콘층(24B)를 적용하면, 실리콘층(24B)의 열산화에 의한 생성되는 양질의 실리콘옥사이드(SiO2)으로 게이트절연막(25)을 형성할 수 있다.
다시, 도 2를 참조하면, 본 실시예에 따른 트랜지스터에서, 소스 및 드레인(23)은 실리콘기판(21)의 리세스 내에 성장된 에피택셜 실리콘으로 형성된다. 리세스 내에 에피택셜 실리콘층으로 소스 및 드레인을 형성하는 경우, 별도의 급속열처리(RTA : Rapid Temperature Anneal)가 필요 없기 때문에, 소스 및 드레인 도펀 트가 채널영역(24)으로 침투하여 누설전류(Leakage Current)가 증가되는 것을 방지할 수 있다.
한편, 소스 및 드레인(23) 에피택셜 실리콘에 도핑을 수행하고 아울러 급속열처리를 적용하지 않는 경우 콘택 저항이 증가할 우려가 있다. 따라서, 본 실시에에서는 소스 및 드레인(23) 에피택셜 실리콘 상부에 콘택 저항 개선을 위한 안티몬화인듐(28)을 형성한다. 물론 안티몬화인듐(InSb) 대신에 비소화인듐(InAs)을 사용할 수도 있다.
게이트(26)의 측벽에는 절연성 측벽 스페이서(27)가 형성된다.
도 5a 내지 도 5e는 도 2의 구조를 갖는 트랜지스터를 제조하기 위한 방법을 보여주는 공정 단면도이다.
도 5a에 도시된 바와 같이, 실리콘기판(21)에 소자분리막(22)을 형성한다. 이어서, 마스크 및 식각 공정을 통해 소스 및 드레인이 형성될 영역의 기판(21)과 채널이 형성될 영역을 기판을 식각하여 리세스(29)를 형성한다. 이때, 소스 및 드레인이 형성될 영역의 식각깊이는 300Å, 채널영역이 형성될 영역의 식각깊이는 100Å으로 형성하되, 트랜지스터의 전기적 특성을 위하여 식각깊이의 조절이 가능하다. 식각방법으로는 건식식각법을 사용하며, CF4/CHF3/O2 혼합가스를 이용하여 식각한다.
채널영역의 리세스(29A) 깊이와 소스 및 드레인 영역의 리세스(29B) 깊이가 상이하므로 마스크 및 식각 공정은 복수회로 진행한다.
다음으로, 도 5b에 도시된 바와 같이 채널 영역의 리세스(29A) 상에 안티몬화인듐층(24A)을 형성한다. 기존에 알려진 다양한 공정을 사용하여 채널 영역의 리세스(29A) 상에만 안티몬화인듐층(24A)을 형성 가능하다.
계속해서, 도 5c에 도시된 바와 같이 선택적 에피텍셜 성장법(Selective Epitaxial Growth; SEG)을 이용하여, 채널용 실리콘층(24B)과 에피택셜 실리콘 소스 및 드레인(23)을 형성한다. 이때, 선택적 에피텍셜 성장법을 이용한 실리콘 성장방법은 저압화학기상증착(LPCVD) 장비내에서 실리콘 소스 가스로 SiH4, Si3H4 및 DCS 중 적어도 어느 하나를 사용하고, 도핑가스로 PH3, AsH3 및 B2H6 중 어느 하나를 사용하여 500℃~1000℃ 온도범위와 1torr~1000mtorr 의 압력범위에서 1E14~1E20 atoms/cm3의 도핑농도를 갖도록 성장시킨다.
실리콘 성장 과정에서 발생한 채널영역과 소스 및 드레인 영역의 단차는 CMP(Chemical Mechanical Polishing) 등의 기술로 평탄화한다.
계속해서, 도 5d에 도시된 바와 같이 게이트절연막(25), 게이트전극(26) 및 게이트스페이서(27)을 순차적으로 형성한다. 이때, 게이트절연막(25)은 채널용 실리콘층(24B)을 열 산화(Thermal oxidation)시켜 형성한다. 게이트전극은 게이트절연막(25) 상부에 폴리실리콘(Poly-Si)을 증착하고, 폴리실리콘에 P형 혹은 N형 불순물을 이온주입하여 형성하거나, 금속실리사이드 또는 금속물질을 증착하여 형성한다.
이어서, 도 5e에 도시된 바와 같이 소스 및 드레인(23) 상부에 콘택 저항 개 선을 위해 안티몬화인듐(28)을 형성한다.
상술한 실시예에서는 채널영역의 이종접합물질로 안티몬화인듐를 예로 들었으나, 안티몬화인듐과 유사한 Ⅲ-Ⅴ족 화합물반도체이고, 직접천이 밴드갭이며 또한, 협폭 밴드갭을 가진 비소화인듐(InAs)도 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 트랜지스터의 채널영역에 캐리어 이동도가 높은 물질(예컨대 InSb, InAs)을 적용하여 소자의 구동 속도를 향상시킨다.
또한, 본 발명은 도핑된 실리콘과 비도핑된 InSb(또는 InAs)를 적층시켜 채널층으로 이용하므로써, 문턱전압의 조절과 캐리어 이동도를 동시에 만족시킬 수 있다. 또한, 게이트산화막을 양질의 실리콘산화막(SiO2)로 형성 할 수 있다.
또한 본 발명은 급속열처리 없이 도핑된 에피택셜층을 소스 및 드레인으로 적용하고 그 상부에 InSb(또는 InAs)을 형성하므로써, 소스 및 드레인의 도펀트 외부확산(특히, 채널 방향으로의 확산)을 방지함과 동시에 콘택 저항을 개선하는 효과가 있다.
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- 기판을 선택적으로 식각하여 채널영역과 소스 및 드레인 영역에 리세스를 형성하는 단계;상기 채널영역의 리세스 내에 실리콘에 비하여 밴드갭이 작은 물질로 반도체층을 형성하는 단계;상기 소스 및 드레인 영역의 리세스 내에 에피택셜층을 성장시키는 단계; 및상기 반도체층 상부에 게이트절연막 및 게이트를 형성하는 단계를 포함하는 트랜지스터 제조 방법.
- 제12항에 있어서,상기 반도체층과 상기 게이트절연막 사이에 채널용 실리콘층을 형성하는 단계를 더 포함하는 트랜지스터 제조 방법.
- 제13항에 있어서,상기 게이트절연막은 상기 채널용 실리콘층을 열산화하여 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제13항에 있어서,상기 채널용 실리콘층은 에피택셜 성장에 의해 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제12항 또는 제13항에 있어서,상기 반도체층은 안티몬화인듐(InSb) 또는 비소화인듐(InAs)인 것을 특징으로 하는 트랜지스터 제조 방법.
- 제12항 또는 제13항에 있어서,상기 소스 및 드레인용 에피택셜층은 실리콘층인 것을 특징으로 하는 트랜지스터 제조 방법.
- 제12항 또는 제13항에 있어서,상기 소스 및 드레인용 에피택셜층 상에 안티몬화인듐(InSb) 또는 비소화인듐(InAs) 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제13항에 있어서,상기 채널용 실리콘층에 문턱전압 조절을 위한 도핑을 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제19항에 있어서,상기 반도체층은 비도핑된 것을 특징으로 하는 트랜지스터 제조 방법.
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