JPH0590517A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】同一基板上にｎチャネルトランジスタとｐチャ
ネルトランジスタを備えた半導体装置において、回路設
計の自由度を増し、ホットキャリア劣化抑制や短チャネ
ル効果抑制が可能な素子構造並びに製造方法を提供す
る。 【構成】電流駆動力をほぼ同じにするためｎチャネルＭ
ＩＳＦＥＴはシリコンで、ｐチャネルＭＩＳＦＥＴはシ
リコンゲルマニウム合金で構成し、トランジスタの占有
面積をほぼ同じにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は超小型の半導体装置お
よびその製造方法に係り、特にＭＩＳ形電界効果トラン
ジスタに関する。

【０００２】

【従来の技術】半導体素子を微細化していくこと、特に
電界効果トランジスタのチャネル長を短縮することは素
子面積を減らすことができ、さらに素子の電流駆動力を
増大できるという利点がある。その反面、チャネル内部
の電界の増大によりホットキャリアが生じこれがゲート
絶縁膜にトラップされたり界面準位を形成したりして、
しきい値や相互コンダクタンスなどの素子特性に変動を
引き起こすことが知られている。

【０００３】絶縁膜としてよく用いられているシリコン
酸化膜のホットキャリアに対する障壁は、ｐチャネルト
ランジスタに対しての方がｎチャネルトランジスタより
も高いのでホットキャリア耐性が良いことが知られてい
る。しかし従来のｎチャネルトランジスタとｐチャネル
トランジスタを同一基板上に備えた半導体装置、例えば
シリコンを用いた相補型トランジスタにおいてはｎチャ
ネルトランジスタとｐチャネルトランジスタとで電流駆
動力が大きく異なるために、半導体集積回路の主要部分
はｎチャネルトランジスタで構成して必要なところはｐ
チャネルトランジスタを用いて回路を構成するという方
法をとっていた。これはキャリアである電子とホールの
移動度がバルクのシリコンの場合それぞれ典型的には１
５００（ｃｍ² ／Ｖ・ｓ）と４５０（ｃｍ² ／Ｖ・ｓ）
程度であることに由来していることはよく知られてい
る。このことは例えばｎチャネルトランジスタとｐチャ
ネルトランジスタとでゲート幅を変化させなければなら
ない等、半導体集積回路におけるレイアウトの点で素子
設計上の自由度を欠く原因となっていた。上記の相補型
トランジスタ集積回路においては特に高速化を計るため
に、ｎチャネルトランジスタは表面チャネル型のトラン
ジスタとし、ｐチャネルトランジスタは埋め込みチャネ
ル型のトランジスタにするなどして電流駆動力を増大さ
せ、両方のトランジスタの電流駆動力をそろえる必要あ
った。

【０００４】またｐチャネルトランジスタにおいて埋め
込みチャネル型のまま微細化していくとドレインアバラ
ンシェホットエレクトロン注入による実効チャネル長の
減少が生じ、サブスレッショルド特性劣化やパンチスル
ー耐圧劣化が生じてしまうという問題点が例えばＩＥＥ
Ｅ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、
ＥＤ−３４、８３９、（１９８７）等に報告されてい
る。これらはチャネル長を短くしたときに生じるいわゆ
る短チャネル効果を助長すると考えられるので、従来技
術ではチャネル直下にパンチスルーストッパを設けたり
する必要があった。

【０００５】更に短チャネル効果を抑制するためには基
板不純物濃度の増大が不可欠であることが知られてい
る。しかしながら余りに大きな基板不純物濃度、例えば
1.0 ×10¹⁸ｃｍ^-3程度になると、ソース・ドレイン領域
と基板との間のｐｎ接合の空乏層幅が狭くなるためにツ
ェナー降伏の機構によるトンネル電流が生じ、接合リー
ク電流が増大してしまうという問題があった。また基板
不純物濃度が増大すると結果的にしきい値の増大を招
き、論理回路をこの半導体装置で構成した場合には論理
振幅が減少してしまうという問題点があった。この問題
に関しては最近ソース・ドレイン領域の接合面を禁制帯
幅の大きな半導体中に置くことにより接合のトンネル・
リーク電流を抑えようとすることが試みられてきた。

【０００６】

【発明が解決しようとする課題】以上のようにｎチャネ
ルトランジスタとｐチャネルトランジスタの電流駆動力
が大きく異なることによって半導体集積回路の素子設計
上の自由度が制限され、素子の微細化に関しても素子特
性の変化を生じさせないような半導体装置、例えば相補
型トランジスタを製造することが困難であるという問題
点を有していた。更に短チャネル効果を抑制するために
基板不純物濃度を増すソース・ドレイン領域と基板間の
リーク電流が増大するという問題点があった。

【０００７】本発明は上記従来技術の欠点を除去し、同
一基板上においてｎチャネルトランジスタとｐチャネル
トランジスタを有する半導体装置、特に相補型トランジ
スタいおいて素子構造設計上の自由度を増大すると共
に、微細化による素子特性の変化を抑制し、ソース・ド
レイン領域と基板間のリーク電流が増大するという問題
を解決する方法を提供するものである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明においては、同一基板上にｎチャネル絶縁ゲー
ト型電界効果トランジスタとｐチャネル絶縁ゲート型電
界効果トランジスタを備えた半導体装置において、電流
駆動力をほぼ同じにするために異なる材料を用いて両ト
ランジスタを構成し、各トランジスタの占有面積がほぼ
同じであることを特徴とする相補型トランジスタを形成
することを基本とする。

【０００９】第１の発明は、該ｐチャネルトランジスタ
は基板半導体上に禁制帯幅の異なる半導体よりなるヘテ
ロ接合を有し、禁制帯幅の狭い半導体薄膜上に積層され
たゲート絶縁膜及びゲート電極を備えたゲート領域と、
このゲート領域の両側にソース、ドレイン領域を有する
絶縁ゲート型電界効果トランジスタからなり、該ｎチャ
ネルトランジスタは基板半導体上、もしくは絶縁膜上に
形成され、基板の導電型とは逆の不純物が添加された半
導体薄膜上に積層されたゲート絶縁膜及びゲート電極を
備えたゲート領域と、このゲート領域の両側にソース、
ドレイン領域を有する絶縁ゲート型電界効果トランジス
タにより形成されることを特徴としたものである。

【００１０】更に前記ソース、ドレイン接合と基板間に
おけるリーク電流が問題となる基板不純物濃度において
はソース、ドレイン接合面が上記ｐチャネルトランジス
タのヘテロ接合を構成する２種の半導体のうち、禁制帯
幅の広い半導体中に存在することを特徴としたものとす
ることによって解決できる。

【００１１】第２の発明は、同一基板上にｎチャネルト
ランジスタとｐチャネルトランジスタを備えた半導体装
置において、基板半導体上に形成された該基板半導体よ
りも禁制帯幅の狭い半導体上にゲート絶縁膜及びゲート
電極を備えたゲート領域と、このゲート領域の両側にソ
ース、ドレイン領域を有するｐチャネル絶縁ゲート型電
界効果トランジスタと、基板半導体上、もしくは基板の
導電型とは逆の不純物が添加され絶縁膜上に形成された
半導体薄膜上に積層されたゲート絶縁膜及びゲート電極
を備えたゲート領域と、このゲート領域の両側にソー
ス、ドレイン領域を有するｎ型絶縁ゲート型電界効果ト
ランジスタとにより形成される事を特徴としたものであ
る。

【００１２】更に前記ソース、ドレイン接合と基板間に
おけるリーク電流が問題となる基板不純物濃度において
は、ｐチャネル絶縁ゲート型トランジスタのソース、ド
レイン接合の接合面が、基板半導体中あるいは基板半導
体と上記半導体薄膜層の界面に存在していることを特徴
としたものとすることによって解決できる。

【００１３】第３の発明は同一基板上にｎチャネルトラ
ンジスタとｐチャネルトランジスタを備えた半導体装置
において、基板半導体上に該基板半導体よりも禁制帯幅
の広い第１の半導体薄膜が形成され、この第１の半導体
薄膜上に形成された第１の半導体薄膜よりも禁制帯幅の
狭い第２の半導体薄膜上にゲート絶縁膜とゲート電極を
備えたゲート領域と、このゲート領域の両側にソース、
ドレイン領域を有するｐチャネル絶縁ゲート型電界効果
型トランジスタと、基板半導体上、もしくは基板の導電
型とは逆の不純物が添加され絶縁膜上に形成された半導
体薄膜上に積層されたゲート絶縁膜及びゲート電極を備
えたゲート領域と、このゲート領域の両側にソース、ド
レイン領域を有するｎ型絶縁ゲート型電界効果トランジ
スタとにより形成される事を特徴としたものである。

【００１４】更に前記ソース、ドレイン接合と基板間に
おけるリーク電流が問題となる基板不純物濃度において
は、ｐチャネル絶縁ゲート型トランジスタのソース、ド
レイン接合の接合面が第１の半導体薄膜中あるいは第１
の半導体薄膜と第２の半導体薄膜の界面に存在している
ことを特徴としたものによって解決できる。

【００１５】また全ての発明に共通するが、本発明の中
で述べられたｐチャネル絶縁ゲート型トランジスタのチ
ャネル領域は基板とエピタキシャル成長することによっ
て形成される工程か、または基板に対してイオン注入す
る工程と加熱する工程を含むことを特徴としたものであ
る。

【００１６】

【作用】本発明によれば、例えばシリコン基板上に基板
とエピタキシャル成長されたゲルマニウム層やシリコン
ゲルマニウム合金層がｐチャネルトランジスタのチャネ
ル領域として形成され、また基板上の半導体もしくは不
純物が添加され絶縁体上に形成された半導体がｎチャネ
ルトランジスタのチャネル領域として形成される。この
チャネル領域はシリコン基板に対してゲルマニウムを選
択的にイオン注入し、その後加熱する工程を用いて結晶
再構成を行うことによっても得られる。ゲルマニウムや
シリコングルマニウム合金などのシリコンよりも禁制帯
幅の狭い材料では、キャリアであるホールの有効質量が
シリコン中のそれよりも小さいためにホール移動度がシ
リコンに比べて大きくなる。この結果として埋め込みチ
ャネル型にすることなしにｐチャネルトランジスタの電
流駆動力を増大させることができ、シリコンを材料にし
てｎチャネルトランジスタを形成した場合に両トランジ
スタの電流駆動力とほぼ同じにできるような解が存在す
る。その結果として素子面積を両トランジスタでほとん
ど同じにできるため、回路設計の自由度を増すことがで
きる。更に埋め込みチャネル形で生じるホットエレクト
ロン注入による素子特性変化や短チャネル効果も表面チ
ャネル型にすることによって避けることができる。また
半導体集積回路を構成するトランジスタをｐチャネルト
ランジスタ主体にすることによって、よりホットキャリ
ア耐性の大きい半導体装置を製造することも可能になり
この面からみても回路設計に柔軟性を増すことができ
る。

【００１７】また素子を微細化するに当たり基板不純物
濃度を増大することが必要なときには、ソース、・ドレ
イン領域のｐｎ接合をより禁制帯幅の大きいシリコン中
に形成することによってツェナー降伏によるトンネル・
リーク電流の増大を抑えることができる。更に基板半導
体よりも禁制帯幅の大きな半導体中におくことにより、
接合のトンネル・リークウ電流を低下させ、より短チャ
ネル効果を抑制することができる。

【００１８】

【実施例】以下、本発明の実施例を説明する。図１は本
発明を用い、シリコン基板上に選択的に不純物が添加さ
れて形成されたｎチャネル絶縁ゲート型トランジスタ
と、素子分離領域を介して形成された不純物が添加され
たシリコンゲルマニウム合金薄膜をチャネルとするｐチ
ャネル絶縁ゲート型トランジスタとからなる半導体装置
の一実施例を示す断面図である。また、図２ならびに図
３は本発明を用い、シリコン基板上に形成され不純物が
添加されたシリコンゲルマニウム合金薄膜をチャネル領
域とするｐチャネル絶縁ゲート型トランジスタと、更に
その上に堆積された絶縁膜上に形成され不純物が添加さ
れたシリコン薄膜をチャネル領域とするｎチャネル絶縁
ゲート型トランジスタとからなる相補型トランジスタを
形成した半導体装置の一実施例を示す断面図である。図
２はゲート電極をｐチャネルトランジスタとｎチャネル
トランジスタで各々備えており、図３はゲート電極が一
つで両トランジスタに共通のものを備えたものである。
図２、図３はｐチャネルトランジスタの上部にｎチャネ
ルトランジスタを積層化し、素子領域面積低減をはかっ
たものである。ｎチャネルトランジスタは薄膜ＳＯＩ素
子特性を用いているためバルクのｎチャネルトランジス
タとそれほど変わらない特性を得ることができる。

【００１９】まず、図１を説明する。ｎ型シリコン基板
１上に素子分離領域酸化膜３が形成されており、ｎチャ
ネルトランジスタ素子領域とｐチャネルトランジスタ素
子領域とが分離されている。ｎチャネルトランジスタ素
子領域にはｐ−ウェル（ｗｅｌｌ）領域２が形成されて
おり、ゲート絶縁膜９を介してｎチャネルＭＩＳＦＥＴ
のゲート電極４が形成されている。このゲート電極の両
側に自己整合方式でソース領域を形成する高濃度ｎ型シ
リコン拡散層５及びドレイン領域を形成する高濃度ｎ型
シリコン拡散層６が形成されている。

【００２０】またｐチャネルトラジスタ素子領域にはシ
リコン基板１と格子整合をとってｎ型シリコンゲルマニ
ウム合金（Ｓｉ_1-x Ｇｅ_x ）薄膜層７が形成され、ゲー
ト絶縁膜９を介してｐチャネルＭＩＳＦＥＴのゲート電
極８が形成されている。このゲート電極の両側に自己整
合方式でソース領域を形成する高濃度ｐ型シリコンゲル
マニウム拡散層１０ならびに高濃度ｐ型シリコン拡散層
１１、及びドレイン領域を形成する高濃度ｐ型シリコン
ゲルマニウム拡散層１２ならびに高濃度ｐ型シリコン拡
散層１３が形成されている。

【００２１】それぞれのＭＩＳＦＥＴが形成された基板
上は絶縁膜１４で覆われており、上記ｎチャネルトラン
ジスタ素子領域のソース領域５、ドレイン領域６、及び
ゲート領域４の上部と、ｐチャネルトランジスタ素子領
域のソース領域１０、ドレイン領域１２、及びゲート領
域８の上部において開口され、各々ｎチャネルトランジ
スタのソース金属電極１５、ドレイン金属電極１６、及
びゲート金属電極１７とｐチャネルトランジスタのソー
ス金属電極１８、ドレイン金属電極１９、及びゲート金
属電極２０が形成されている。

【００２２】ここで図１はｎ型シリコン基板にｐ−ウェ
ル（ｗｅｌｌ）形成という場合を示したがｐ型シリコン
基板でｎ−ウェル（ｗｅｌｌ）形成やダブルウェル（ｄ
ｏｕｂｌｅ−ｗｅｌｌ）形成でも同様な半導体装置が形
成できることは明らかである。

【００２３】次に図２について説明する。ｎ型シリコン
基板１上に素子分離領域酸化膜３が形成されており、ｐ
チャネルトランジスタ素子領域上にはシリコン基板１と
格子整合をとってｎ型シリコンゲルマニウム合金（Ｓｉ
_1-x Ｇｅ_x ）薄膜層７が形成されている。その上に形成
されたゲート絶縁膜９を介してｐチャネルＭＩＳＦＥＴ
のゲート電極８が形成されている。このゲート電極８の
両側に自己整合方式でソース領域を形成する高濃度ｐ型
シリコンゲルマニウム拡散層１０ならびに高濃度ｐ型シ
リコン拡散層１１、及びドレイン領域を形成する高濃度
ｐ型シリコンゲルマニウム拡散層１２ならびに高濃度ｐ
型シリコン拡散層１３が形成されている。さらにソース
電極として高濃度ｐ型ポリシリコン２２が形成され、素
子分離領域３上にまで延びてきている。

【００２４】ｎチャネルトランジスタ領域はその上に堆
積された層間絶縁膜２４と貼り合わせ法によって形成さ
れたシリコン層２３上に形成されている。シリコン層２
３はｐ型にドープされているか、またはほとんど不純物
がドープされていないものを用いている。その上にゲー
ト絶縁膜９を介してｎ型ＭＩＳＦＥＴのゲート電極４が
形成され、このゲート電極４の両側に自己整合方式でソ
ース領域を形成する高濃度ｎ型シリコン拡散層５及びド
レイン領域を形成する高濃度ｎ型シリコン拡散層６が形
成されている。またｎチャネルトランジスタの素子分離
領域２５が形成され、更にそれぞれのＭＩＳＦＥＴが形
成された基板上は絶縁膜１４で覆われている。上記の絶
縁膜１４はｎチャネルトランジンスタ素子領域のソース
領域５、ドレイン領域６、ゲート領域４の上部と、ｐチ
ャネルトランジスタの二つの素子分離領域の上部におい
て開口され、各々ｎチャネルトランジスタのソース金属
電極１５、ドレイン金属電極１６、及びゲート金属電極
１７とｐチャネルトランジスタのソース金属電極１８、
及びドレイン金属電極１９が形成されている。ここでｎ
チャネルトランジスタのドレイン領域６とｐチャネルト
ランジスタのドレイン領域１２、１３は層間絶縁膜上に
ドレイン金属電極１６と１９により電気的に導通がとれ
ている。またｐチャネルトランジスタのゲート電極８は
素子領域外にコンタクトを引き出してｎチャネルトラン
ジスタのゲート電極４及びゲート金属電極１７と電気的
に導通がとれている。

【００２５】次に、図３を説明する。ｎ型シリコン基板
１上に素子分離領域酸化膜３が形成されており、ｎチャ
ネルトランジスタ素子領域上にはシリコン基板１と格子
整合をとってｎ型シリコンゲルマニウム合金（Ｓｉ_x Ｇ
ｅ_1-x ）薄膜層７が形成されている。その上に形成され
たゲート絶縁膜９を介して両ＭＩＳＦＥＴに共通となる
ゲート電極８が形成されている。このゲート電極８の両
側に自己整合方式でソース領域を形成する高濃度ｐ型シ
リコンゲルマニウム拡散層１０ならびに高濃度ｐ型シリ
コン拡散層１１、及びドレイン領域を形成する高濃度ｐ
型シリコンゲルマニウム拡散層１２ならびに高濃度ｐ型
シリコン拡散層１３が形成されている。ゲート電極には
側壁絶縁膜２１が形成されており、さらにソース電極と
ドレイン電極として高濃度ｐ型ポリシリコン２２が形成
され各々素子分離領域３上にまで延びてきている。

【００２６】ｎチャネルトラジスタのチャネル領域はシ
リコン層２３であり、これは図２の場合と同様にして、
堆積された層間絶縁膜２４とソース・ドレイン電極のｐ
型ポリシリコン層２２とゲート絶縁膜９の上に貼り合わ
せ法によって形成されている。ｎ型トランジスタのソー
ス領域は高濃度ｎ型シリコン拡散層５で、ドレイン領域
は高濃度ｎ型シリコン拡散層６で形成されている。また
それぞれのＭＩＳＦＥＴが形成された基板上は絶縁膜１
４で覆われている。上記の絶縁膜１４はｎチャネルトラ
ンジスタ素子領域のソース領域５並びにドレイン領域６
の上部と、ｐチャネルトランジスタのソース領域側とド
レイン領域側の素子分離領域の上部において開口され、
各々ｎチャネルトランジスタのソース金属電極１５、ド
レイン金属電極１６とｐチャネルトランジスタのソース
金属電極１８、ドレイン金属電極１９が形成されてい
る。ここでｎチャネルトランジスタのドレイン領域６と
ｐチャネルトランジスタのドレイン領域１２はドレイン
金属電極１６と１９とで電気的に簡単に導通をとること
ができ、相補型トランジスタを実現している。また共通
のゲート電極８は素子領域外にコンタクトを引き出して
いる。図１の半導体装置の製造工程を具体的に示した断
面図が図４（ａ）〜（ｇ）である。これらの工程断面図
を用いて次に具体的な製造工程を説明する。

【００２７】まずｐチャネルトランジスタ領域をフォト
レジストでマスクして、ｎチャネルトランジスタ領域に
ホウ素のイオン注入と熱拡散を行いｐ−ウェル（ｗｅｌ
ｌ）領域２を形成する（図４（ａ））。次に半導体集積
回路製作の通常の工程を用いてフォトレジストを剥離し
てシリコン基板１上にＳｉ₃ Ｎ₄ 層２６をマスクとして
素子分離絶縁膜３を形成して素子分離を行う。その後、
フォトレジストを用いてＳｉ₃ Ｎ₄ 層２６をｎチャネル
トランジスタ領域にのみ選択的に残してからフォトレジ
ストを剥離し（図４（ｂ））、気相エピタキシャル成長
法によってｐチャネルトランジスタ領域のみに選択的シ
リコンゲルマニウム合金層あるいはゲルマニウム薄膜層
７を厚さ５０〜１０００オングストローム成長させる
（図４（ｃ））。このとき選択成長のためのマスクとし
てはＳｉＯ₂ を用いる工程も考えられる。このとき用い
られるガスＳｉＨ₄ （モノシラン）とＧｅＨ₄ （モノゲ
ルマン）を主体としたものであり、ｎ型にドーピングす
るためにはＡｓＨ₃ （アルシン）またはＰＨ₃ （ホスフ
ィン）を用いる。次にｎチャネルトランジスタ領域のマ
スクＳｉ₃ Ｎ₄ 層２６をＣＤＥ法でエッチングし、新た
に両トランジスタ素子領域にＣＶＤ法や熱酸化法により
シリコン酸化膜９を厚さ５０〜２００オングストローム
に形成する。その上にポリシリコンをＣＶＤ法によって
堆積しパターニングを行ってゲート電極４と８を形成す
る（図４（ｄ））。この形成されたゲートに対して自己
整合的にｎチャネルトランジスタ素子領域には砒素を、
ｐチャネルトランジスタ素子領域にはホウ素をいままで
と同様のパターニングを用いて選択的にイオン注入して
それぞれのトランジスタのソース領域とドレイン領域を
形成し、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅ
ａｌｉｎｇ）法により１０００℃、３０秒程度の活性化
アニーリングを行う（図４（ｅ））。この後、層間絶縁
膜としてシリコン酸化膜１４をＣＶＤ法により堆積し、
パターニングを行ってコンタクト孔を開口し（図４
（ｆ））、最後に金属薄膜をスパッタリング法によって
堆積することにより、両トランジスタのソース金属電極
１５、１８とドレイン金属電極１６、１９とゲート金属
電極１７、２０を形成して完成する（図１）。

【００２８】以上述べてきた製造工程は従来の相補型ト
ランジスタの製造工程をもとにしたものであり、シリコ
ンゲルマニウム合金層７を形成する工程を付け加えただ
けであるから既存の方法がそのまま使えるため有利であ
る。

【００２９】次に図２の半導体装置の製造工程を具体的
に示した断面図が図５（ａ）〜（ｅ）である。図２の場
合、ｐチャネルトランジスタを形成する工程までは図１
の場合とほぼ同じであるため省略する。通常よく行われ
るゲート側壁残し工程を用いてゲート電極８に側壁絶縁
膜２１を形成し、ＲＩＥ（反応性イオンエッチング）法
を用いて自己整合的にソース領域とドレイン領域の酸化
膜を選択的に除去する（図５（ａ））。次にｐ型にドー
ピングされたポリシリコン２２を全面的厚さ１０００オ
ングストローム程度ＣＶＤ法で堆積した後、層間絶縁膜
としてシリコン酸化膜２４をやはりＣＶＤ法で堆積し、
エッチバック法によってゲート上部のポリシリコンを除
去し平滑にする（図５（ｂ））。これはゲート電極とソ
ース、及びドレイン電極が電気的に絶縁状態にするため
である。この後更に層間絶縁膜２４を堆積して、ｎ型ト
ランジスタのチャネル領域となるシリコン層２３を薄膜
ＳＯＩ素子形成の貼り合わせ法によって形成する。この
シリコン層２３はｐ型にドーピングされたものである
か、またはほとんど不純物がドーピングされないものを
用いている。後者のものの方がキャリアの不純物散乱が
小さく、電流駆動力を向上するという点で有利である。
貼り合わせた後でこのシリコン層は薄膜ＳＯＩ素子とし
て機能するのに充分な厚さになるまでエッチングされ
る。更にその上にゲート絶縁膜９を形成し、ｎチャネル
トランジスタの素子分離領域２５を形成する。この素子
分離領域２５はいわゆるトレンチ素子分離を用いる（図
５（ｃ））。あとは通常の方法でゲート電極４を形成し
自己整合的にｎチャネルトランジスタのソース領域５、
ドレイン領域６を形成してその上に更に層間絶縁膜１４
を堆積する（図５（ｄ））。最後にコンタクト孔を開口
し（図５（ｅ））、金属薄膜をスパッタリング法により
堆積することにより、ｎチャネルトランジスタのソース
金属電極１８、ドレイン金属電極１６、及びゲート金属
電極１７とｐチャネルトランジスタのソース金属電極１
８、及びドレイン金属電極１９を形成して完成する（図
２）。ｐチャネルトランジスタのソース金属電極１８は
素子分離領域２の上で形成し、ドレイン金属電極１７は
ｎチャネルトランジスタのドレイン金属電極１６と電気
的に導通をとることによって相補型トランジスタを実現
している。またｐチャネルトランジスタのゲート電極８
はチャネル領域外にコンタクトを引き出してｎチャネル
トランジスタのゲート電極４及びゲート金属電極１７と
電気的に導通がとれている。

【００３０】次に図３の半導体装置の製造工程を具体的
に示した断面図が図６（ａ）〜（ｅ）である。図３の場
合も、ｐチャネルトランジスタを形成する工程までは図
２の場合とほぼ同じであるため省略する。図５と同様に
通常よく行われる側壁残し工程を用いてゲート８に側壁
絶縁膜２１を形成し、ＲＩＥ（反応性イオンエッチン
グ）法を用いて自己整合的ソース領域とドレイン領域の
酸化膜を選択的に除去する（図６（ａ））。この時ゲー
ト８に用いられる材料はｎチャネルトランジスタとｐチ
ャネルトランジスタのしきい値を合わせるために注意深
く選ばれる必要がある。Ｓｉ_1-x Ｇｅ_x 系のｐチャネル
トランジスタはＳｉ系のｐチャネルトランジスタよりも
バンドギャップが小さくしきい値を低くできるために、
ゲート材料としてはショットキー障壁高さがシリコンの
バンドギャップの値の半分よりも小さな金属、もしくは
そのような金属のシリサイドを用いる必要がある。例え
ばＴｉやＴｉＳｉ₂ 、ＭｎＳｉ₂などを用いることがで
きる。

【００３１】次にｐ型にドーピングされたりポリシリコ
ン２２を全面的に厚さ１０００オングストローム程度Ｃ
ＶＤ法で堆積した後、層間絶縁膜２４となるシリコン酸
化膜をやはりＣＶＤ法で堆積しエッチバック法によって
ゲート上部のポリシリコンを除去し平滑にする（図６
（ｂ））。これはゲート電極とソース及びドレイン電極
が電気的に絶縁状態にするためとｎチャネル薄膜ＳＯＩ
素子を形成するためである。この後、ｎチャネルトラン
ジスタのゲート絶縁膜９を形成し、その上に薄膜ＳＯＩ
素子形成の貼り合わせ法を用いてシリコン層２３を形成
する（図６（ｃ））。このシリコン層は図５と同様薄膜
ＳＯＩ素子として十分働く厚さまでエッチングされる。
次にこのシリコン層２３のゲート電極８の上部に当たる
部分にフォトレジストマスク２５を載せてリンをイオン
注入してアニールすることによってソース領域５とドレ
イン領域６を形成する（図６（ｄ））。その後フォトレ
ジストマスク２５を除去して、ｎチャネルトランジスタ
の素子分離領域を形成するためにトレンチを掘り、素子
領域全体に層間絶縁膜１４をＣＶＤ法により堆積する。
その後再びパターニングを行ってコンタクト孔を開口す
る（図６（ｅ））。最後に金属薄膜をスパッタリング法
により堆積することにより両トランジスタのソース金属
電極１８、１５とドレイン電極１９、１７形成して完成
する（図３）。ここで図には記していないがゲート電極
８はチャネル領域外にコンタクトを引き出してきてい
る。図２、図３の場合には、半導体集積回路を構成する
トランジスタをｐ型を主体としたものとし、必要なとこ
ろだけｎ型トランジスタを薄膜ＳＯＩ素子とすることに
よって全体としてホットキャリア耐性の良いものを構成
することができる。

【００３２】ここでいままで述べてきたＳｉ_1-x Ｇｅ_x
層７の形成方法としては選択エピタキシャル成長法を用
いてきたが、これらの層は基板シリコンに対してゲルマ
ニウム原子をイオン注入し、その後加熱する工程を用い
て結晶再構成することによっても得られる。この方法で
は選択エピタキシに比べて簡単に形成することが可能で
ある。

【００３３】以上述べてきた実施例ではヘテロ接合とし
てＳｉ／Ｓｉ_1-xＧｅ_x の場合であったが、これらに限
るものでなく例えばＳｉ／Ｇｅ、Ｓｉ／ＧａＡｓ／Ｓｉ
_1-xＧｅ_x とかも考えられる。特にＳｉ／ＧａＡｓ／Ｓ
ｉ_1-x Ｇｅ_x いおいては前述したようにソース・ドレイ
ン領域の接合面をＧａＡｓ層内に形成することによって
接合リーク電流を単なるＳｉ／Ｓｉ_1-x Ｇｅ_x の場合よ
りも抑制することができる。

【００３４】その他考えられる組み合わせは例えばＧａ
Ａｓ／Ｓｉ_1-x Ｇｅ_x 、ＧａＰ／Ｓｉ_1-x Ｇｅ_x 、Ｓｉ
／ＳｉＣ／Ｓｉ、Ｓｉ／ＧａＰ／Ｓｉ_1-x Ｇｅ_x 、Ｓｉ
／Ａｌ_1-x Ｇａ_x Ａｓ／Ｓｉ_1-y Ｇｅ_y なども用いるこ
とができる。また以上の例では途中の製造工程において
ＬＤＤ（Ｌｏｗ Ｄｏｐｅｄ Ｄｒａｉｎ）構造等と併
用することにより、更に高いホットキャリア耐性が得ら
れることは明らかである。

【００３５】

【発明の効果】以上述べてきたように本発明によれば、
同一基板上においてｎチャネルトランジスタとｐチャネ
ルトランジスタを有する半導体装置において、両トラン
ジスタの電流駆動力をほとんど同じにすることによって
素子面積をほとんど同じにできるために、レイアウトの
点で素子設計の自由度を大幅に増大させることができる
と共に微細化による素子特性の変化を抑制できる。更に
基板不純物濃度を増加させた場合でもソース・ドレイン
領域と基板間のリーク電流を減少させることができ、従
来技術の欠点を補うには極めて有効である。

【図面の簡単な説明】

【図１】 本発明に関し、一つの面内に形成されたｐチ
ャネル絶縁ゲート型トランジスタと、ｎチャネル絶縁ゲ
ート型トランジスタとを示す半導体装置の断面図。

【図２】 本発明に関し、ｐチャネル絶縁ゲート型トラ
ンジスタと、その上に積層されたｎチャネル絶縁ゲート
型トランジスタとからなる（ゲート電極が２個ある）半
導体装置を示す断面図。

【図３】 本発明の実施例におけるｐチャネル絶縁ゲー
ト型トランジスタと、その上に積層されたｎチャネル絶
縁ゲート型トランジスタとからなる（ゲート電極が１個
の）半導体装置を示す断面図。

【図４】 図１に示した実施例の製造工程断面図。

【図５】 図２に示した実施例の製造工程断面図。

【図６】 図３に示した実施例の製造工程断面図。

【符号の説明】

１ ｎ型シリコン基板 ２ ｐ−ｗｅｌｌ領域 ３ 素子分離領域絶縁膜 ４ ｎチャネルトランジスタのゲート領域 ５ ｎチャネルトランジスタのソース領域 ６ ｎチャネルトランジスタのドレイン領域 ７ ｎ型シリコンゲルマニウム薄膜層 ８ ｐチャネルトランジスタのゲート領域 ９ ゲート絶縁膜 １０ ｐチャネルトランジスタのソース領域 （ｎ型シリコンゲルマニウム薄膜層内） １１ ｐチャネルトランジスタのソース領域 （ｎ型シリコン基板内） １２ ｎチャネルトランジスタのドレイン領域 （ｎ型シリコンゲルマニウム薄膜層内） １３ ｐチャネルトランジスタのドレイン領域 （ｎ型シリコン基板内） １４ 層間絶縁膜 １５ ｎチャネルトランジスタのソース金属電極領域 １６ ｎチャネルトランジスタのドレイン金属電極領域 １７ ｎチャネルトランジスタのゲート金属電極領域 １８ ｐチャネルトランジスタのソース金属電極領域 １９ ｐチャネルトランジスタのドレイン金属電極領域 ２０ ｐチャネルトランジスタのゲート金属電極領域 ２１ ゲート側壁絶縁膜 ２２ ポリシリコン電極領域 ２３ シリコン層 ２４ 層間絶縁膜（ｐチャネルトランジスタ） ２５ フォトレジストマスク ２６ Ｓｉ₃ Ｎ₄ 層

Claims (8)

【特許請求の範囲】
1. 【請求項１】同一基板上にチャネル絶縁ゲート型電界効
   果トランジスタとｐチャネル絶縁ゲート型電界効果トラ
   ンジスタを備えた半導体装置において、異なる材料を用
   いて両トランジスタを相補型に構成したことを特徴とす
   る半導体装置。
2. 【請求項２】前記半導体装置のｐチャネルトランジスタ
   は、基板半導体上に禁制帯幅の異なる半導体よりなるヘ
   テロ接合を有し、禁制帯幅の狭い半導体薄膜上に積層さ
   れたゲート絶縁膜及びゲート電極を備えたゲート領域
   と、このゲート領域の両側にソース、ドレイン領域を有
   する絶縁ゲート型電界効果トランジスタからなり、前記
   半導体装置のｎチャネルトランジスタは、基板半導体
   上、もしくは基板の導電型とは逆の不純物が添加され絶
   縁膜上に形成された半導体薄膜上に積層されたゲート絶
   縁膜及びゲート電極を備えたゲート領域と、このゲート
   領域の両側にソース、ドレイン領域を有する絶縁ゲート
   型電界効果トランジスタにより形成される事を特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】前記請求項第２項のｐチャネル絶縁ゲート
   型トランジスタのソース、ドレイン接合の接合面は、ヘ
   テロ接合を構成する２種の半導体のうち、禁制帯幅の広
   い半導体中あるいは上記ヘテロ界面に存在していること
   を特徴とする請求項１記載の半導体装置。
4. 【請求項４】基板半導体上に形成された該基板半導体よ
   りも禁制帯幅の狭い半導体上にゲート絶縁膜及びゲート
   電極を備えたゲート領域と、このゲート領域の両側にソ
   ース、ドレイン領域を有するｐチャネル絶縁ゲート型電
   界効果トランジスタと、基板半導体上、もしくは基板の
   導電型とは逆の不純物が添加され絶縁膜上に形成された
   半導体薄膜上に積層されたゲート絶縁膜及びゲート電極
   を備えたゲート領域と、このゲート領域の両側にソー
   ス、ドレイン領域を有するｎ型絶縁ゲート型電界効果ト
   ランジスタとにより形成される事を特徴する請求項１記
   載の半導体装置。
5. 【請求項５】ｐチャネル絶縁ゲート型トランジスタのソ
   ース、ドレイン接合の接合面は、基板半導体中あるいは
   基板半導体と上記半導体薄膜層の界面に存在しているこ
   とを特徴とする請求項４記載の半導体装置。
6. 【請求項６】基板半導体上に該基板半導体よりも禁制帯
   幅の広い第１の半導体薄膜が形成され、この第１の半導
   体薄膜上に形成された第１の半導体薄膜よりも禁制帯幅
   の狭い第２の半導体薄膜上にゲート絶縁膜とゲート電極
   を備えたゲート領域と、このゲート領域の両側にソー
   ス、ドレイン領域を有するｐチャネル絶縁ゲート型電界
   効果型トランジスタと、 基板半導体上、もしくは基板の導電型とは逆の不純物が
   添加された絶縁膜上に形成された半導体薄膜上に積層さ
   れたゲート絶縁膜及びゲート電極を備えたゲート領域
   と、このゲート領域の両側にソース、ドレイン領域を有
   するｎ型絶縁ゲート型電界効果トランジスタとにより形
   成される事を特徴とする請求項１記載の半導体装置。
7. 【請求項７】ｐチャネル絶縁ゲート型トランジスタのソ
   ース、ドレイン接合の接合面は第１の半導体薄膜中ある
   いは第１の半導体薄膜と第２の半導体薄膜の界面に存在
   していることを特徴とする請求項６記載の半導体装置。
8. 【請求項８】同一基板にｎチャネル絶縁ゲート型電界効
   果トランジスタとｐチャネル絶縁ゲート型トランジスタ
   を備えた半導体装置において、前記ｐチャネル絶縁ゲー
   ト型トランジスタのチャネル領域の形成工程は、基板と
   エピタキシャル成長することによって形成される工程、
   もしくは前記基板に対してイオン注入工程と加熱する工
   程のうちのいずれかを含むことを特徴とする半導体装置
   の製造方法。