JPH0590517A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0590517A
JPH0590517A JP3251714A JP25171491A JPH0590517A JP H0590517 A JPH0590517 A JP H0590517A JP 3251714 A JP3251714 A JP 3251714A JP 25171491 A JP25171491 A JP 25171491A JP H0590517 A JPH0590517 A JP H0590517A
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region
gate
semiconductor
substrate
channel
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JP3251714A
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English (en)
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Satoshi Inaba
聡 稲葉
Shinichi Takagi
信一 高木
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Toshiba Corp
Original Assignee
Toshiba Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】同一基板上にnチャネルトランジスタとpチャ
ネルトランジスタを備えた半導体装置において、回路設
計の自由度を増し、ホットキャリア劣化抑制や短チャネ
ル効果抑制が可能な素子構造並びに製造方法を提供す
る。 【構成】電流駆動力をほぼ同じにするためnチャネルM
ISFETはシリコンで、pチャネルMISFETはシ
リコンゲルマニウム合金で構成し、トランジスタの占有
面積をほぼ同じにした。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は超小型の半導体装置お
よびその製造方法に係り、特にMIS形電界効果トラン
ジスタに関する。
【0002】
【従来の技術】半導体素子を微細化していくこと、特に
電界効果トランジスタのチャネル長を短縮することは素
子面積を減らすことができ、さらに素子の電流駆動力を
増大できるという利点がある。その反面、チャネル内部
の電界の増大によりホットキャリアが生じこれがゲート
絶縁膜にトラップされたり界面準位を形成したりして、
しきい値や相互コンダクタンスなどの素子特性に変動を
引き起こすことが知られている。
【0003】絶縁膜としてよく用いられているシリコン
酸化膜のホットキャリアに対する障壁は、pチャネルト
ランジスタに対しての方がnチャネルトランジスタより
も高いのでホットキャリア耐性が良いことが知られてい
る。しかし従来のnチャネルトランジスタとpチャネル
トランジスタを同一基板上に備えた半導体装置、例えば
シリコンを用いた相補型トランジスタにおいてはnチャ
ネルトランジスタとpチャネルトランジスタとで電流駆
動力が大きく異なるために、半導体集積回路の主要部分
はnチャネルトランジスタで構成して必要なところはp
チャネルトランジスタを用いて回路を構成するという方
法をとっていた。これはキャリアである電子とホールの
移動度がバルクのシリコンの場合それぞれ典型的には1
500(cm2 /V・s)と450(cm2 /V・s)
程度であることに由来していることはよく知られてい
る。このことは例えばnチャネルトランジスタとpチャ
ネルトランジスタとでゲート幅を変化させなければなら
ない等、半導体集積回路におけるレイアウトの点で素子
設計上の自由度を欠く原因となっていた。上記の相補型
トランジスタ集積回路においては特に高速化を計るため
に、nチャネルトランジスタは表面チャネル型のトラン
ジスタとし、pチャネルトランジスタは埋め込みチャネ
ル型のトランジスタにするなどして電流駆動力を増大さ
せ、両方のトランジスタの電流駆動力をそろえる必要あ
った。
【0004】またpチャネルトランジスタにおいて埋め
込みチャネル型のまま微細化していくとドレインアバラ
ンシェホットエレクトロン注入による実効チャネル長の
減少が生じ、サブスレッショルド特性劣化やパンチスル
ー耐圧劣化が生じてしまうという問題点が例えばIEE
E Trans.Electron Devices、
ED−34、839、(1987)等に報告されてい
る。これらはチャネル長を短くしたときに生じるいわゆ
る短チャネル効果を助長すると考えられるので、従来技
術ではチャネル直下にパンチスルーストッパを設けたり
する必要があった。
【0005】更に短チャネル効果を抑制するためには基
板不純物濃度の増大が不可欠であることが知られてい
る。しかしながら余りに大きな基板不純物濃度、例えば
1.0 ×1018cm-3程度になると、ソース・ドレイン領域
と基板との間のpn接合の空乏層幅が狭くなるためにツ
ェナー降伏の機構によるトンネル電流が生じ、接合リー
ク電流が増大してしまうという問題があった。また基板
不純物濃度が増大すると結果的にしきい値の増大を招
き、論理回路をこの半導体装置で構成した場合には論理
振幅が減少してしまうという問題点があった。この問題
に関しては最近ソース・ドレイン領域の接合面を禁制帯
幅の大きな半導体中に置くことにより接合のトンネル・
リーク電流を抑えようとすることが試みられてきた。
【0006】
【発明が解決しようとする課題】以上のようにnチャネ
ルトランジスタとpチャネルトランジスタの電流駆動力
が大きく異なることによって半導体集積回路の素子設計
上の自由度が制限され、素子の微細化に関しても素子特
性の変化を生じさせないような半導体装置、例えば相補
型トランジスタを製造することが困難であるという問題
点を有していた。更に短チャネル効果を抑制するために
基板不純物濃度を増すソース・ドレイン領域と基板間の
リーク電流が増大するという問題点があった。
【0007】本発明は上記従来技術の欠点を除去し、同
一基板上においてnチャネルトランジスタとpチャネル
トランジスタを有する半導体装置、特に相補型トランジ
スタいおいて素子構造設計上の自由度を増大すると共
に、微細化による素子特性の変化を抑制し、ソース・ド
レイン領域と基板間のリーク電流が増大するという問題
を解決する方法を提供するものである。
【0008】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、同一基板上にnチャネル絶縁ゲー
ト型電界効果トランジスタとpチャネル絶縁ゲート型電
界効果トランジスタを備えた半導体装置において、電流
駆動力をほぼ同じにするために異なる材料を用いて両ト
ランジスタを構成し、各トランジスタの占有面積がほぼ
同じであることを特徴とする相補型トランジスタを形成
することを基本とする。
【0009】第1の発明は、該pチャネルトランジスタ
は基板半導体上に禁制帯幅の異なる半導体よりなるヘテ
ロ接合を有し、禁制帯幅の狭い半導体薄膜上に積層され
たゲート絶縁膜及びゲート電極を備えたゲート領域と、
このゲート領域の両側にソース、ドレイン領域を有する
絶縁ゲート型電界効果トランジスタからなり、該nチャ
ネルトランジスタは基板半導体上、もしくは絶縁膜上に
形成され、基板の導電型とは逆の不純物が添加された半
導体薄膜上に積層されたゲート絶縁膜及びゲート電極を
備えたゲート領域と、このゲート領域の両側にソース、
ドレイン領域を有する絶縁ゲート型電界効果トランジス
タにより形成されることを特徴としたものである。
【0010】更に前記ソース、ドレイン接合と基板間に
おけるリーク電流が問題となる基板不純物濃度において
はソース、ドレイン接合面が上記pチャネルトランジス
タのヘテロ接合を構成する2種の半導体のうち、禁制帯
幅の広い半導体中に存在することを特徴としたものとす
ることによって解決できる。
【0011】第2の発明は、同一基板上にnチャネルト
ランジスタとpチャネルトランジスタを備えた半導体装
置において、基板半導体上に形成された該基板半導体よ
りも禁制帯幅の狭い半導体上にゲート絶縁膜及びゲート
電極を備えたゲート領域と、このゲート領域の両側にソ
ース、ドレイン領域を有するpチャネル絶縁ゲート型電
界効果トランジスタと、基板半導体上、もしくは基板の
導電型とは逆の不純物が添加され絶縁膜上に形成された
半導体薄膜上に積層されたゲート絶縁膜及びゲート電極
を備えたゲート領域と、このゲート領域の両側にソー
ス、ドレイン領域を有するn型絶縁ゲート型電界効果ト
ランジスタとにより形成される事を特徴としたものであ
る。
【0012】更に前記ソース、ドレイン接合と基板間に
おけるリーク電流が問題となる基板不純物濃度において
は、pチャネル絶縁ゲート型トランジスタのソース、ド
レイン接合の接合面が、基板半導体中あるいは基板半導
体と上記半導体薄膜層の界面に存在していることを特徴
としたものとすることによって解決できる。
【0013】第3の発明は同一基板上にnチャネルトラ
ンジスタとpチャネルトランジスタを備えた半導体装置
において、基板半導体上に該基板半導体よりも禁制帯幅
の広い第1の半導体薄膜が形成され、この第1の半導体
薄膜上に形成された第1の半導体薄膜よりも禁制帯幅の
狭い第2の半導体薄膜上にゲート絶縁膜とゲート電極を
備えたゲート領域と、このゲート領域の両側にソース、
ドレイン領域を有するpチャネル絶縁ゲート型電界効果
型トランジスタと、基板半導体上、もしくは基板の導電
型とは逆の不純物が添加され絶縁膜上に形成された半導
体薄膜上に積層されたゲート絶縁膜及びゲート電極を備
えたゲート領域と、このゲート領域の両側にソース、ド
レイン領域を有するn型絶縁ゲート型電界効果トランジ
スタとにより形成される事を特徴としたものである。
【0014】更に前記ソース、ドレイン接合と基板間に
おけるリーク電流が問題となる基板不純物濃度において
は、pチャネル絶縁ゲート型トランジスタのソース、ド
レイン接合の接合面が第1の半導体薄膜中あるいは第1
の半導体薄膜と第2の半導体薄膜の界面に存在している
ことを特徴としたものによって解決できる。
【0015】また全ての発明に共通するが、本発明の中
で述べられたpチャネル絶縁ゲート型トランジスタのチ
ャネル領域は基板とエピタキシャル成長することによっ
て形成される工程か、または基板に対してイオン注入す
る工程と加熱する工程を含むことを特徴としたものであ
る。
【0016】
【作用】本発明によれば、例えばシリコン基板上に基板
とエピタキシャル成長されたゲルマニウム層やシリコン
ゲルマニウム合金層がpチャネルトランジスタのチャネ
ル領域として形成され、また基板上の半導体もしくは不
純物が添加され絶縁体上に形成された半導体がnチャネ
ルトランジスタのチャネル領域として形成される。この
チャネル領域はシリコン基板に対してゲルマニウムを選
択的にイオン注入し、その後加熱する工程を用いて結晶
再構成を行うことによっても得られる。ゲルマニウムや
シリコングルマニウム合金などのシリコンよりも禁制帯
幅の狭い材料では、キャリアであるホールの有効質量が
シリコン中のそれよりも小さいためにホール移動度がシ
リコンに比べて大きくなる。この結果として埋め込みチ
ャネル型にすることなしにpチャネルトランジスタの電
流駆動力を増大させることができ、シリコンを材料にし
てnチャネルトランジスタを形成した場合に両トランジ
スタの電流駆動力とほぼ同じにできるような解が存在す
る。その結果として素子面積を両トランジスタでほとん
ど同じにできるため、回路設計の自由度を増すことがで
きる。更に埋め込みチャネル形で生じるホットエレクト
ロン注入による素子特性変化や短チャネル効果も表面チ
ャネル型にすることによって避けることができる。また
半導体集積回路を構成するトランジスタをpチャネルト
ランジスタ主体にすることによって、よりホットキャリ
ア耐性の大きい半導体装置を製造することも可能になり
この面からみても回路設計に柔軟性を増すことができ
る。
【0017】また素子を微細化するに当たり基板不純物
濃度を増大することが必要なときには、ソース、・ドレ
イン領域のpn接合をより禁制帯幅の大きいシリコン中
に形成することによってツェナー降伏によるトンネル・
リーク電流の増大を抑えることができる。更に基板半導
体よりも禁制帯幅の大きな半導体中におくことにより、
接合のトンネル・リークウ電流を低下させ、より短チャ
ネル効果を抑制することができる。
【0018】
【実施例】以下、本発明の実施例を説明する。図1は本
発明を用い、シリコン基板上に選択的に不純物が添加さ
れて形成されたnチャネル絶縁ゲート型トランジスタ
と、素子分離領域を介して形成された不純物が添加され
たシリコンゲルマニウム合金薄膜をチャネルとするpチ
ャネル絶縁ゲート型トランジスタとからなる半導体装置
の一実施例を示す断面図である。また、図2ならびに図
3は本発明を用い、シリコン基板上に形成され不純物が
添加されたシリコンゲルマニウム合金薄膜をチャネル領
域とするpチャネル絶縁ゲート型トランジスタと、更に
その上に堆積された絶縁膜上に形成され不純物が添加さ
れたシリコン薄膜をチャネル領域とするnチャネル絶縁
ゲート型トランジスタとからなる相補型トランジスタを
形成した半導体装置の一実施例を示す断面図である。図
2はゲート電極をpチャネルトランジスタとnチャネル
トランジスタで各々備えており、図3はゲート電極が一
つで両トランジスタに共通のものを備えたものである。
図2、図3はpチャネルトランジスタの上部にnチャネ
ルトランジスタを積層化し、素子領域面積低減をはかっ
たものである。nチャネルトランジスタは薄膜SOI素
子特性を用いているためバルクのnチャネルトランジス
タとそれほど変わらない特性を得ることができる。
【0019】まず、図1を説明する。n型シリコン基板
1上に素子分離領域酸化膜3が形成されており、nチャ
ネルトランジスタ素子領域とpチャネルトランジスタ素
子領域とが分離されている。nチャネルトランジスタ素
子領域にはp−ウェル(well)領域2が形成されて
おり、ゲート絶縁膜9を介してnチャネルMISFET
のゲート電極4が形成されている。このゲート電極の両
側に自己整合方式でソース領域を形成する高濃度n型シ
リコン拡散層5及びドレイン領域を形成する高濃度n型
シリコン拡散層6が形成されている。
【0020】またpチャネルトラジスタ素子領域にはシ
リコン基板1と格子整合をとってn型シリコンゲルマニ
ウム合金(Si1-x Gex )薄膜層7が形成され、ゲー
ト絶縁膜9を介してpチャネルMISFETのゲート電
極8が形成されている。このゲート電極の両側に自己整
合方式でソース領域を形成する高濃度p型シリコンゲル
マニウム拡散層10ならびに高濃度p型シリコン拡散層
11、及びドレイン領域を形成する高濃度p型シリコン
ゲルマニウム拡散層12ならびに高濃度p型シリコン拡
散層13が形成されている。
【0021】それぞれのMISFETが形成された基板
上は絶縁膜14で覆われており、上記nチャネルトラン
ジスタ素子領域のソース領域5、ドレイン領域6、及び
ゲート領域4の上部と、pチャネルトランジスタ素子領
域のソース領域10、ドレイン領域12、及びゲート領
域8の上部において開口され、各々nチャネルトランジ
スタのソース金属電極15、ドレイン金属電極16、及
びゲート金属電極17とpチャネルトランジスタのソー
ス金属電極18、ドレイン金属電極19、及びゲート金
属電極20が形成されている。
【0022】ここで図1はn型シリコン基板にp−ウェ
ル(well)形成という場合を示したがp型シリコン
基板でn−ウェル(well)形成やダブルウェル(d
ouble−well)形成でも同様な半導体装置が形
成できることは明らかである。
【0023】次に図2について説明する。n型シリコン
基板1上に素子分離領域酸化膜3が形成されており、p
チャネルトランジスタ素子領域上にはシリコン基板1と
格子整合をとってn型シリコンゲルマニウム合金(Si
1-x Gex )薄膜層7が形成されている。その上に形成
されたゲート絶縁膜9を介してpチャネルMISFET
のゲート電極8が形成されている。このゲート電極8の
両側に自己整合方式でソース領域を形成する高濃度p型
シリコンゲルマニウム拡散層10ならびに高濃度p型シ
リコン拡散層11、及びドレイン領域を形成する高濃度
p型シリコンゲルマニウム拡散層12ならびに高濃度p
型シリコン拡散層13が形成されている。さらにソース
電極として高濃度p型ポリシリコン22が形成され、素
子分離領域3上にまで延びてきている。
【0024】nチャネルトランジスタ領域はその上に堆
積された層間絶縁膜24と貼り合わせ法によって形成さ
れたシリコン層23上に形成されている。シリコン層2
3はp型にドープされているか、またはほとんど不純物
がドープされていないものを用いている。その上にゲー
ト絶縁膜9を介してn型MISFETのゲート電極4が
形成され、このゲート電極4の両側に自己整合方式でソ
ース領域を形成する高濃度n型シリコン拡散層5及びド
レイン領域を形成する高濃度n型シリコン拡散層6が形
成されている。またnチャネルトランジスタの素子分離
領域25が形成され、更にそれぞれのMISFETが形
成された基板上は絶縁膜14で覆われている。上記の絶
縁膜14はnチャネルトランジンスタ素子領域のソース
領域5、ドレイン領域6、ゲート領域4の上部と、pチ
ャネルトランジスタの二つの素子分離領域の上部におい
て開口され、各々nチャネルトランジスタのソース金属
電極15、ドレイン金属電極16、及びゲート金属電極
17とpチャネルトランジスタのソース金属電極18、
及びドレイン金属電極19が形成されている。ここでn
チャネルトランジスタのドレイン領域6とpチャネルト
ランジスタのドレイン領域12、13は層間絶縁膜上に
ドレイン金属電極16と19により電気的に導通がとれ
ている。またpチャネルトランジスタのゲート電極8は
素子領域外にコンタクトを引き出してnチャネルトラン
ジスタのゲート電極4及びゲート金属電極17と電気的
に導通がとれている。
【0025】次に、図3を説明する。n型シリコン基板
1上に素子分離領域酸化膜3が形成されており、nチャ
ネルトランジスタ素子領域上にはシリコン基板1と格子
整合をとってn型シリコンゲルマニウム合金(Six
1-x )薄膜層7が形成されている。その上に形成され
たゲート絶縁膜9を介して両MISFETに共通となる
ゲート電極8が形成されている。このゲート電極8の両
側に自己整合方式でソース領域を形成する高濃度p型シ
リコンゲルマニウム拡散層10ならびに高濃度p型シリ
コン拡散層11、及びドレイン領域を形成する高濃度p
型シリコンゲルマニウム拡散層12ならびに高濃度p型
シリコン拡散層13が形成されている。ゲート電極には
側壁絶縁膜21が形成されており、さらにソース電極と
ドレイン電極として高濃度p型ポリシリコン22が形成
され各々素子分離領域3上にまで延びてきている。
【0026】nチャネルトラジスタのチャネル領域はシ
リコン層23であり、これは図2の場合と同様にして、
堆積された層間絶縁膜24とソース・ドレイン電極のp
型ポリシリコン層22とゲート絶縁膜9の上に貼り合わ
せ法によって形成されている。n型トランジスタのソー
ス領域は高濃度n型シリコン拡散層5で、ドレイン領域
は高濃度n型シリコン拡散層6で形成されている。また
それぞれのMISFETが形成された基板上は絶縁膜1
4で覆われている。上記の絶縁膜14はnチャネルトラ
ンジスタ素子領域のソース領域5並びにドレイン領域6
の上部と、pチャネルトランジスタのソース領域側とド
レイン領域側の素子分離領域の上部において開口され、
各々nチャネルトランジスタのソース金属電極15、ド
レイン金属電極16とpチャネルトランジスタのソース
金属電極18、ドレイン金属電極19が形成されてい
る。ここでnチャネルトランジスタのドレイン領域6と
pチャネルトランジスタのドレイン領域12はドレイン
金属電極16と19とで電気的に簡単に導通をとること
ができ、相補型トランジスタを実現している。また共通
のゲート電極8は素子領域外にコンタクトを引き出して
いる。図1の半導体装置の製造工程を具体的に示した断
面図が図4(a)〜(g)である。これらの工程断面図
を用いて次に具体的な製造工程を説明する。
【0027】まずpチャネルトランジスタ領域をフォト
レジストでマスクして、nチャネルトランジスタ領域に
ホウ素のイオン注入と熱拡散を行いp−ウェル(wel
l)領域2を形成する(図4(a))。次に半導体集積
回路製作の通常の工程を用いてフォトレジストを剥離し
てシリコン基板1上にSi3 4 層26をマスクとして
素子分離絶縁膜3を形成して素子分離を行う。その後、
フォトレジストを用いてSi3 4 層26をnチャネル
トランジスタ領域にのみ選択的に残してからフォトレジ
ストを剥離し(図4(b))、気相エピタキシャル成長
法によってpチャネルトランジスタ領域のみに選択的シ
リコンゲルマニウム合金層あるいはゲルマニウム薄膜層
7を厚さ50〜1000オングストローム成長させる
(図4(c))。このとき選択成長のためのマスクとし
てはSiO2 を用いる工程も考えられる。このとき用い
られるガスSiH4 (モノシラン)とGeH4 (モノゲ
ルマン)を主体としたものであり、n型にドーピングす
るためにはAsH3 (アルシン)またはPH3 (ホスフ
ィン)を用いる。次にnチャネルトランジスタ領域のマ
スクSi3 4 層26をCDE法でエッチングし、新た
に両トランジスタ素子領域にCVD法や熱酸化法により
シリコン酸化膜9を厚さ50〜200オングストローム
に形成する。その上にポリシリコンをCVD法によって
堆積しパターニングを行ってゲート電極4と8を形成す
る(図4(d))。この形成されたゲートに対して自己
整合的にnチャネルトランジスタ素子領域には砒素を、
pチャネルトランジスタ素子領域にはホウ素をいままで
と同様のパターニングを用いて選択的にイオン注入して
それぞれのトランジスタのソース領域とドレイン領域を
形成し、RTA(RapidThermal Anne
aling)法により1000℃、30秒程度の活性化
アニーリングを行う(図4(e))。この後、層間絶縁
膜としてシリコン酸化膜14をCVD法により堆積し、
パターニングを行ってコンタクト孔を開口し(図4
(f))、最後に金属薄膜をスパッタリング法によって
堆積することにより、両トランジスタのソース金属電極
15、18とドレイン金属電極16、19とゲート金属
電極17、20を形成して完成する(図1)。
【0028】以上述べてきた製造工程は従来の相補型ト
ランジスタの製造工程をもとにしたものであり、シリコ
ンゲルマニウム合金層7を形成する工程を付け加えただ
けであるから既存の方法がそのまま使えるため有利であ
る。
【0029】次に図2の半導体装置の製造工程を具体的
に示した断面図が図5(a)〜(e)である。図2の場
合、pチャネルトランジスタを形成する工程までは図1
の場合とほぼ同じであるため省略する。通常よく行われ
るゲート側壁残し工程を用いてゲート電極8に側壁絶縁
膜21を形成し、RIE(反応性イオンエッチング)法
を用いて自己整合的にソース領域とドレイン領域の酸化
膜を選択的に除去する(図5(a))。次にp型にドー
ピングされたポリシリコン22を全面的厚さ1000オ
ングストローム程度CVD法で堆積した後、層間絶縁膜
としてシリコン酸化膜24をやはりCVD法で堆積し、
エッチバック法によってゲート上部のポリシリコンを除
去し平滑にする(図5(b))。これはゲート電極とソ
ース、及びドレイン電極が電気的に絶縁状態にするため
である。この後更に層間絶縁膜24を堆積して、n型ト
ランジスタのチャネル領域となるシリコン層23を薄膜
SOI素子形成の貼り合わせ法によって形成する。この
シリコン層23はp型にドーピングされたものである
か、またはほとんど不純物がドーピングされないものを
用いている。後者のものの方がキャリアの不純物散乱が
小さく、電流駆動力を向上するという点で有利である。
貼り合わせた後でこのシリコン層は薄膜SOI素子とし
て機能するのに充分な厚さになるまでエッチングされ
る。更にその上にゲート絶縁膜9を形成し、nチャネル
トランジスタの素子分離領域25を形成する。この素子
分離領域25はいわゆるトレンチ素子分離を用いる(図
5(c))。あとは通常の方法でゲート電極4を形成し
自己整合的にnチャネルトランジスタのソース領域5、
ドレイン領域6を形成してその上に更に層間絶縁膜14
を堆積する(図5(d))。最後にコンタクト孔を開口
し(図5(e))、金属薄膜をスパッタリング法により
堆積することにより、nチャネルトランジスタのソース
金属電極18、ドレイン金属電極16、及びゲート金属
電極17とpチャネルトランジスタのソース金属電極1
8、及びドレイン金属電極19を形成して完成する(図
2)。pチャネルトランジスタのソース金属電極18は
素子分離領域2の上で形成し、ドレイン金属電極17は
nチャネルトランジスタのドレイン金属電極16と電気
的に導通をとることによって相補型トランジスタを実現
している。またpチャネルトランジスタのゲート電極8
はチャネル領域外にコンタクトを引き出してnチャネル
トランジスタのゲート電極4及びゲート金属電極17と
電気的に導通がとれている。
【0030】次に図3の半導体装置の製造工程を具体的
に示した断面図が図6(a)〜(e)である。図3の場
合も、pチャネルトランジスタを形成する工程までは図
2の場合とほぼ同じであるため省略する。図5と同様に
通常よく行われる側壁残し工程を用いてゲート8に側壁
絶縁膜21を形成し、RIE(反応性イオンエッチン
グ)法を用いて自己整合的ソース領域とドレイン領域の
酸化膜を選択的に除去する(図6(a))。この時ゲー
ト8に用いられる材料はnチャネルトランジスタとpチ
ャネルトランジスタのしきい値を合わせるために注意深
く選ばれる必要がある。Si1-x Gex 系のpチャネル
トランジスタはSi系のpチャネルトランジスタよりも
バンドギャップが小さくしきい値を低くできるために、
ゲート材料としてはショットキー障壁高さがシリコンの
バンドギャップの値の半分よりも小さな金属、もしくは
そのような金属のシリサイドを用いる必要がある。例え
ばTiやTiSi2 、MnSi2などを用いることがで
きる。
【0031】次にp型にドーピングされたりポリシリコ
ン22を全面的に厚さ1000オングストローム程度C
VD法で堆積した後、層間絶縁膜24となるシリコン酸
化膜をやはりCVD法で堆積しエッチバック法によって
ゲート上部のポリシリコンを除去し平滑にする(図6
(b))。これはゲート電極とソース及びドレイン電極
が電気的に絶縁状態にするためとnチャネル薄膜SOI
素子を形成するためである。この後、nチャネルトラン
ジスタのゲート絶縁膜9を形成し、その上に薄膜SOI
素子形成の貼り合わせ法を用いてシリコン層23を形成
する(図6(c))。このシリコン層は図5と同様薄膜
SOI素子として十分働く厚さまでエッチングされる。
次にこのシリコン層23のゲート電極8の上部に当たる
部分にフォトレジストマスク25を載せてリンをイオン
注入してアニールすることによってソース領域5とドレ
イン領域6を形成する(図6(d))。その後フォトレ
ジストマスク25を除去して、nチャネルトランジスタ
の素子分離領域を形成するためにトレンチを掘り、素子
領域全体に層間絶縁膜14をCVD法により堆積する。
その後再びパターニングを行ってコンタクト孔を開口す
る(図6(e))。最後に金属薄膜をスパッタリング法
により堆積することにより両トランジスタのソース金属
電極18、15とドレイン電極19、17形成して完成
する(図3)。ここで図には記していないがゲート電極
8はチャネル領域外にコンタクトを引き出してきてい
る。図2、図3の場合には、半導体集積回路を構成する
トランジスタをp型を主体としたものとし、必要なとこ
ろだけn型トランジスタを薄膜SOI素子とすることに
よって全体としてホットキャリア耐性の良いものを構成
することができる。
【0032】ここでいままで述べてきたSi1-x Gex
層7の形成方法としては選択エピタキシャル成長法を用
いてきたが、これらの層は基板シリコンに対してゲルマ
ニウム原子をイオン注入し、その後加熱する工程を用い
て結晶再構成することによっても得られる。この方法で
は選択エピタキシに比べて簡単に形成することが可能で
ある。
【0033】以上述べてきた実施例ではヘテロ接合とし
てSi/Si1-xGex の場合であったが、これらに限
るものでなく例えばSi/Ge、Si/GaAs/Si
1-xGex とかも考えられる。特にSi/GaAs/S
1-x Gex いおいては前述したようにソース・ドレイ
ン領域の接合面をGaAs層内に形成することによって
接合リーク電流を単なるSi/Si1-x Gex の場合よ
りも抑制することができる。
【0034】その他考えられる組み合わせは例えばGa
As/Si1-x Gex 、GaP/Si1-x Gex 、Si
/SiC/Si、Si/GaP/Si1-x Gex 、Si
/Al1-x Gax As/Si1-y Gey なども用いるこ
とができる。また以上の例では途中の製造工程において
LDD(Low Doped Drain)構造等と併
用することにより、更に高いホットキャリア耐性が得ら
れることは明らかである。
【0035】
【発明の効果】以上述べてきたように本発明によれば、
同一基板上においてnチャネルトランジスタとpチャネ
ルトランジスタを有する半導体装置において、両トラン
ジスタの電流駆動力をほとんど同じにすることによって
素子面積をほとんど同じにできるために、レイアウトの
点で素子設計の自由度を大幅に増大させることができる
と共に微細化による素子特性の変化を抑制できる。更に
基板不純物濃度を増加させた場合でもソース・ドレイン
領域と基板間のリーク電流を減少させることができ、従
来技術の欠点を補うには極めて有効である。
【図面の簡単な説明】
【図1】 本発明に関し、一つの面内に形成されたpチ
ャネル絶縁ゲート型トランジスタと、nチャネル絶縁ゲ
ート型トランジスタとを示す半導体装置の断面図。
【図2】 本発明に関し、pチャネル絶縁ゲート型トラ
ンジスタと、その上に積層されたnチャネル絶縁ゲート
型トランジスタとからなる(ゲート電極が2個ある)半
導体装置を示す断面図。
【図3】 本発明の実施例におけるpチャネル絶縁ゲー
ト型トランジスタと、その上に積層されたnチャネル絶
縁ゲート型トランジスタとからなる(ゲート電極が1個
の)半導体装置を示す断面図。
【図4】 図1に示した実施例の製造工程断面図。
【図5】 図2に示した実施例の製造工程断面図。
【図6】 図3に示した実施例の製造工程断面図。
【符号の説明】
1 n型シリコン基板 2 p−well領域 3 素子分離領域絶縁膜 4 nチャネルトランジスタのゲート領域 5 nチャネルトランジスタのソース領域 6 nチャネルトランジスタのドレイン領域 7 n型シリコンゲルマニウム薄膜層 8 pチャネルトランジスタのゲート領域 9 ゲート絶縁膜 10 pチャネルトランジスタのソース領域 (n型シリコンゲルマニウム薄膜層内) 11 pチャネルトランジスタのソース領域 (n型シリコン基板内) 12 nチャネルトランジスタのドレイン領域 (n型シリコンゲルマニウム薄膜層内) 13 pチャネルトランジスタのドレイン領域 (n型シリコン基板内) 14 層間絶縁膜 15 nチャネルトランジスタのソース金属電極領域 16 nチャネルトランジスタのドレイン金属電極領域 17 nチャネルトランジスタのゲート金属電極領域 18 pチャネルトランジスタのソース金属電極領域 19 pチャネルトランジスタのドレイン金属電極領域 20 pチャネルトランジスタのゲート金属電極領域 21 ゲート側壁絶縁膜 22 ポリシリコン電極領域 23 シリコン層 24 層間絶縁膜(pチャネルトランジスタ) 25 フォトレジストマスク 26 Si3 4

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】同一基板上にチャネル絶縁ゲート型電界効
    果トランジスタとpチャネル絶縁ゲート型電界効果トラ
    ンジスタを備えた半導体装置において、異なる材料を用
    いて両トランジスタを相補型に構成したことを特徴とす
    る半導体装置。
  2. 【請求項2】前記半導体装置のpチャネルトランジスタ
    は、基板半導体上に禁制帯幅の異なる半導体よりなるヘ
    テロ接合を有し、禁制帯幅の狭い半導体薄膜上に積層さ
    れたゲート絶縁膜及びゲート電極を備えたゲート領域
    と、このゲート領域の両側にソース、ドレイン領域を有
    する絶縁ゲート型電界効果トランジスタからなり、前記
    半導体装置のnチャネルトランジスタは、基板半導体
    上、もしくは基板の導電型とは逆の不純物が添加され絶
    縁膜上に形成された半導体薄膜上に積層されたゲート絶
    縁膜及びゲート電極を備えたゲート領域と、このゲート
    領域の両側にソース、ドレイン領域を有する絶縁ゲート
    型電界効果トランジスタにより形成される事を特徴とす
    る請求項1記載の半導体装置。
  3. 【請求項3】前記請求項第2項のpチャネル絶縁ゲート
    型トランジスタのソース、ドレイン接合の接合面は、ヘ
    テロ接合を構成する2種の半導体のうち、禁制帯幅の広
    い半導体中あるいは上記ヘテロ界面に存在していること
    を特徴とする請求項1記載の半導体装置。
  4. 【請求項4】基板半導体上に形成された該基板半導体よ
    りも禁制帯幅の狭い半導体上にゲート絶縁膜及びゲート
    電極を備えたゲート領域と、このゲート領域の両側にソ
    ース、ドレイン領域を有するpチャネル絶縁ゲート型電
    界効果トランジスタと、基板半導体上、もしくは基板の
    導電型とは逆の不純物が添加され絶縁膜上に形成された
    半導体薄膜上に積層されたゲート絶縁膜及びゲート電極
    を備えたゲート領域と、このゲート領域の両側にソー
    ス、ドレイン領域を有するn型絶縁ゲート型電界効果ト
    ランジスタとにより形成される事を特徴する請求項1記
    載の半導体装置。
  5. 【請求項5】pチャネル絶縁ゲート型トランジスタのソ
    ース、ドレイン接合の接合面は、基板半導体中あるいは
    基板半導体と上記半導体薄膜層の界面に存在しているこ
    とを特徴とする請求項4記載の半導体装置。
  6. 【請求項6】基板半導体上に該基板半導体よりも禁制帯
    幅の広い第1の半導体薄膜が形成され、この第1の半導
    体薄膜上に形成された第1の半導体薄膜よりも禁制帯幅
    の狭い第2の半導体薄膜上にゲート絶縁膜とゲート電極
    を備えたゲート領域と、このゲート領域の両側にソー
    ス、ドレイン領域を有するpチャネル絶縁ゲート型電界
    効果型トランジスタと、 基板半導体上、もしくは基板の導電型とは逆の不純物が
    添加された絶縁膜上に形成された半導体薄膜上に積層さ
    れたゲート絶縁膜及びゲート電極を備えたゲート領域
    と、このゲート領域の両側にソース、ドレイン領域を有
    するn型絶縁ゲート型電界効果トランジスタとにより形
    成される事を特徴とする請求項1記載の半導体装置。
  7. 【請求項7】pチャネル絶縁ゲート型トランジスタのソ
    ース、ドレイン接合の接合面は第1の半導体薄膜中ある
    いは第1の半導体薄膜と第2の半導体薄膜の界面に存在
    していることを特徴とする請求項6記載の半導体装置。
  8. 【請求項8】同一基板にnチャネル絶縁ゲート型電界効
    果トランジスタとpチャネル絶縁ゲート型トランジスタ
    を備えた半導体装置において、前記pチャネル絶縁ゲー
    ト型トランジスタのチャネル領域の形成工程は、基板と
    エピタキシャル成長することによって形成される工程、
    もしくは前記基板に対してイオン注入工程と加熱する工
    程のうちのいずれかを含むことを特徴とする半導体装置
    の製造方法。
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