JP3202011B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3202011B2 JP3202011B2 JP2000067982A JP2000067982A JP3202011B2 JP 3202011 B2 JP3202011 B2 JP 3202011B2 JP 2000067982 A JP2000067982 A JP 2000067982A JP 2000067982 A JP2000067982 A JP 2000067982A JP 3202011 B2 JP3202011 B2 JP 3202011B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- forming
- semiconductor
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にヘテロバイポーラトランジス
タ，それを含むＢｉ−ＣＭＯＳデバイス及びそれらの製
造方法に関するものである。
の製造方法に関し、特にヘテロバイポーラトランジス
タ，それを含むＢｉ−ＣＭＯＳデバイス及びそれらの製
造方法に関するものである。
【０００２】
【従来の技術】近年、シリコン基板上に形成されるバイ
ポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＣ等
のヘテロ接合構造を含ませることにより、より優れた伝
導特性を持たせてさらに高周波領域の動作を実現させる
ヘテロバイポーラトランジスタ（ＨＢＴ）の開発が急ピ
ッチで進められている。このＨＢＴは、Ｓｉ基板上にＳ
ｉＧｅ層をエピタキシャル成長させて、このＳｉ／Ｓｉ
Ｇｅヘテロ接合構造を利用するものであって、それまで
ＧａＡｓ等の化合物半導体基板を用いたトランジスタで
ないと動作させることができなかった高周波数領域にお
いても動作するトランジスタを実現することができる。
このＨＢＴは、Ｓｉ基板，ＳｉＧｅ層という汎用のシリ
コンプロセスと親和性のよい材料で構成されるので、高
集積度や低コストという大きな利点を有する。特に、Ｈ
ＢＴとＭＯＳトランジスタ（ＭＯＳＦＥＴ）とを共通の
Ｓｉ基板上に形成して集積化することにより、高性能な
Ｂｉ−ＣＭＯＳデバイスを構成することができ、このＢ
ｉＣＭＯＳデバイスは通信関係に利用可能なシステムＬ
ＳＩとして有望である。
ポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＣ等
のヘテロ接合構造を含ませることにより、より優れた伝
導特性を持たせてさらに高周波領域の動作を実現させる
ヘテロバイポーラトランジスタ（ＨＢＴ）の開発が急ピ
ッチで進められている。このＨＢＴは、Ｓｉ基板上にＳ
ｉＧｅ層をエピタキシャル成長させて、このＳｉ／Ｓｉ
Ｇｅヘテロ接合構造を利用するものであって、それまで
ＧａＡｓ等の化合物半導体基板を用いたトランジスタで
ないと動作させることができなかった高周波数領域にお
いても動作するトランジスタを実現することができる。
このＨＢＴは、Ｓｉ基板，ＳｉＧｅ層という汎用のシリ
コンプロセスと親和性のよい材料で構成されるので、高
集積度や低コストという大きな利点を有する。特に、Ｈ
ＢＴとＭＯＳトランジスタ（ＭＯＳＦＥＴ）とを共通の
Ｓｉ基板上に形成して集積化することにより、高性能な
Ｂｉ−ＣＭＯＳデバイスを構成することができ、このＢ
ｉＣＭＯＳデバイスは通信関係に利用可能なシステムＬ
ＳＩとして有望である。
【０００３】そこで、ＢｉＣＭＯＳデバイス中のバイポ
ーラトランジスタとして、これまでにＳｉ／Ｓｉ1-x Ｇ
ｅx やＳｉ／Ｓｉ1-y Ｃy 等のヘテロ接合構造を含むＨ
ＢＴが提案・試作されている。なかでも、Ｓｉ／Ｓｉ
1-x Ｇｅx 型ＨＢＴは、ＳｉとＧｅとがほぼ全率固溶可
能であるという性質と、歪みを与えることによるバンド
ギャップの変化とを利用して、バンドギャップを連続的
に調整することができるなどの点で有望とみられてい
る。そのために、Ｓｉ層のみを有するＭＯＳＦＥＴと、
Ｓｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴとを共通のＳｉ基板に設
けたＳｉＧｅ−ＢｉＣＭＯＳデバイスについての提案が
多く行なわれている。
ーラトランジスタとして、これまでにＳｉ／Ｓｉ1-x Ｇ
ｅx やＳｉ／Ｓｉ1-y Ｃy 等のヘテロ接合構造を含むＨ
ＢＴが提案・試作されている。なかでも、Ｓｉ／Ｓｉ
1-x Ｇｅx 型ＨＢＴは、ＳｉとＧｅとがほぼ全率固溶可
能であるという性質と、歪みを与えることによるバンド
ギャップの変化とを利用して、バンドギャップを連続的
に調整することができるなどの点で有望とみられてい
る。そのために、Ｓｉ層のみを有するＭＯＳＦＥＴと、
Ｓｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴとを共通のＳｉ基板に設
けたＳｉＧｅ−ＢｉＣＭＯＳデバイスについての提案が
多く行なわれている。
【０００４】その場合、従来は、ＳｉＧｅ−ＢｉＣＭＯ
Ｓデバイス中のＭＯＳＦＥＴとＨＢＴとを同時に形成す
るのが一般的であった。つまり、ＭＯＳＦＥＴのゲート
絶縁膜をＨＢＴのコレクタ開口部を規定する部材として
も利用したり、ＭＯＳＦＥＴのゲート電極とＨＢＴのベ
ース電極とを共通のポリシリコン膜をパターニングする
ことにより形成するなど、工程の簡素化が図られてい
た。
Ｓデバイス中のＭＯＳＦＥＴとＨＢＴとを同時に形成す
るのが一般的であった。つまり、ＭＯＳＦＥＴのゲート
絶縁膜をＨＢＴのコレクタ開口部を規定する部材として
も利用したり、ＭＯＳＦＥＴのゲート電極とＨＢＴのベ
ース電極とを共通のポリシリコン膜をパターニングする
ことにより形成するなど、工程の簡素化が図られてい
た。
【０００５】ところが、ＭＯＳＦＥＴの高性能化には高
温のアニールが必要であるにもかかわらず、ＭＯＳＦＥ
ＴとＨＢＴとを同時に形成する場合には、ＨＢＴの性能
が劣化しないようにアニール温度を制限する必要があ
る。そのため、デザインルールが同じという条件の下
で、一般的なＣＭＯＳデバイス中のＭＯＳＦＥＴとＳｉ
Ｇｅ−ＢｉＣＭＯＳデバイス中のＭＯＳＦＥＴとをその
性能について比較すると、ＳｉＧｅ−ＢｉＣＭＯＳデバ
イス中のＭＯＳＦＥＴの性能が一般的なＣＭＯＳデバイ
ス中のＭＯＳＦＥＴよりも劣っている。
温のアニールが必要であるにもかかわらず、ＭＯＳＦＥ
ＴとＨＢＴとを同時に形成する場合には、ＨＢＴの性能
が劣化しないようにアニール温度を制限する必要があ
る。そのため、デザインルールが同じという条件の下
で、一般的なＣＭＯＳデバイス中のＭＯＳＦＥＴとＳｉ
Ｇｅ−ＢｉＣＭＯＳデバイス中のＭＯＳＦＥＴとをその
性能について比較すると、ＳｉＧｅ−ＢｉＣＭＯＳデバ
イス中のＭＯＳＦＥＴの性能が一般的なＣＭＯＳデバイ
ス中のＭＯＳＦＥＴよりも劣っている。
【０００６】そこで、高性能なＳｉＧｅ−ＢｉＣＭＯＳ
デバイスを形成するためには、まず、アニール温度が高
いＭＯＳＦＥＴを先に形成し、その後、ＨＢＴを形成す
る方が有利と考えられるようになっている。また、標準
ＣＭＯＳデバイス製造ラインにとってＧｅは汚染物質で
あるので、ＭＯＳＦＥＴの製造工程とは切り離してＨＢ
Ｔを形成することがＭＯＳＦＥＴ中へのＧｅの混入を防
ぐためには好ましい。特に、ＳｉＧｅ−ＢｉＣＭＯＳデ
バイス専用のラインを有していない場合には、両者の製
造工程を明確に切り分けるべきである。このため、Ｓｉ
Ｇｅ−ＢｉＣＭＯＳデバイスの製造工程において、ＭＯ
ＳＦＥＴとＨＢＴを同時に形成するのではなく、ＭＯＳ
ＦＥＴを先に形成し、その後、ＨＢＴを形成するという
手順が有利と思われるに至った。
デバイスを形成するためには、まず、アニール温度が高
いＭＯＳＦＥＴを先に形成し、その後、ＨＢＴを形成す
る方が有利と考えられるようになっている。また、標準
ＣＭＯＳデバイス製造ラインにとってＧｅは汚染物質で
あるので、ＭＯＳＦＥＴの製造工程とは切り離してＨＢ
Ｔを形成することがＭＯＳＦＥＴ中へのＧｅの混入を防
ぐためには好ましい。特に、ＳｉＧｅ−ＢｉＣＭＯＳデ
バイス専用のラインを有していない場合には、両者の製
造工程を明確に切り分けるべきである。このため、Ｓｉ
Ｇｅ−ＢｉＣＭＯＳデバイスの製造工程において、ＭＯ
ＳＦＥＴとＨＢＴを同時に形成するのではなく、ＭＯＳ
ＦＥＴを先に形成し、その後、ＨＢＴを形成するという
手順が有利と思われるに至った。
【０００７】図１２は、従来のＳｉＧｅ−ＢｉＣＭＯＳ
デバイスの製造工程を、先にＭＯＳＦＥＴを形成してか
らＨＢＴを形成する手順により行なった場合のＨＢＴを
示す断面図である。同図に示すように、（００１）を主
面とするＳｉ基板５００の上部は、エピタキシャル成長
法，イオン注入法などによって導入されたリンなどのＮ
型不純物を含む深さ１μｍのレトログレードウェル５０
１となっている。Ｓｉ基板５００の表面付近の領域にお
けるＮ型不純物濃度は、１×１０17atoms ・ｃｍ-3程度
に調整されている。また、素子分離として、酸化シリコ
ンが埋め込まれたシャロートレンチ５０３と、アンドー
プポリシリコン膜５０５及びこれを取り囲むシリコン酸
化膜５０６により構成されるディープトレンチ５０４と
が設けられている。各トレンチ５０３，５０４の深さ
は、それぞれ０．３５μｍ，２μｍ程度である。
デバイスの製造工程を、先にＭＯＳＦＥＴを形成してか
らＨＢＴを形成する手順により行なった場合のＨＢＴを
示す断面図である。同図に示すように、（００１）を主
面とするＳｉ基板５００の上部は、エピタキシャル成長
法，イオン注入法などによって導入されたリンなどのＮ
型不純物を含む深さ１μｍのレトログレードウェル５０
１となっている。Ｓｉ基板５００の表面付近の領域にお
けるＮ型不純物濃度は、１×１０17atoms ・ｃｍ-3程度
に調整されている。また、素子分離として、酸化シリコ
ンが埋め込まれたシャロートレンチ５０３と、アンドー
プポリシリコン膜５０５及びこれを取り囲むシリコン酸
化膜５０６により構成されるディープトレンチ５０４と
が設けられている。各トレンチ５０３，５０４の深さ
は、それぞれ０．３５μｍ，２μｍ程度である。
【０００８】また、Ｓｉ基板５００内におけるトレンチ
５０３によって挟まれる領域にコレクタ層５０２が設け
られており、Ｓｉ基板５００内のコレクタ層５０２とは
シャロートレンチ５０３により分離された領域には、レ
トログレードウェル５０１を介してコレクタ層５０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層５
０７が設けられている。
５０３によって挟まれる領域にコレクタ層５０２が設け
られており、Ｓｉ基板５００内のコレクタ層５０２とは
シャロートレンチ５０３により分離された領域には、レ
トログレードウェル５０１を介してコレクタ層５０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層５
０７が設けられている。
【０００９】また、Ｓｉ基板５００の上には、コレクタ
開口部５１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜５０８が設けられていて、Ｓｉ基板５００の上面のう
ちコレクタ開口部５１０に露出する部分の上には、Ｐ型
不純物がドープされた厚さ約６０ｎｍのＳｉ1-x Ｇｅx
層と厚さ約１０ｎｍのＳｉ膜とが積層されてなるＳｉ／
Ｓｉ1-x Ｇｅx 層５１１ａが設けられている。そして、
Ｓｉ／Ｓｉ1-x Ｇｅx層５１１ａのうちの中央部（後述
するベース開口部５１８の下方領域）の下部が内部ベー
ス５１９として機能している。また、Ｓｉ／Ｓｉ1-x Ｇ
ｅx 層の中央部の上部がエミッタ層として機能してい
る。
開口部５１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜５０８が設けられていて、Ｓｉ基板５００の上面のう
ちコレクタ開口部５１０に露出する部分の上には、Ｐ型
不純物がドープされた厚さ約６０ｎｍのＳｉ1-x Ｇｅx
層と厚さ約１０ｎｍのＳｉ膜とが積層されてなるＳｉ／
Ｓｉ1-x Ｇｅx 層５１１ａが設けられている。そして、
Ｓｉ／Ｓｉ1-x Ｇｅx層５１１ａのうちの中央部（後述
するベース開口部５１８の下方領域）の下部が内部ベー
ス５１９として機能している。また、Ｓｉ／Ｓｉ1-x Ｇ
ｅx 層の中央部の上部がエミッタ層として機能してい
る。
【００１０】Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１ａ及び第１
の堆積酸化膜５０８の上には、厚さ約３０ｎｍのエッチ
ストッパ用の第２の堆積酸化膜５１２が設けられてい
て、第２の堆積酸化膜５１２には、ベース接合用開口部
５１４及びベース開口部５１８が形成されている。そし
て、ベース接合用開口部５１４を埋めて第２の堆積酸化
膜５１２の上に延びる厚さ約１５０ｎｍのＰ+ ポリシリ
コン層５１５と第３の堆積酸化膜５１７とが設けられて
いる。上記Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１ａのうちベー
ス開口部５１８の下方領域を除く部分とＰ+ ポリシリコ
ン層５１５とによって外部ベース５１６が構成されてい
る。
の堆積酸化膜５０８の上には、厚さ約３０ｎｍのエッチ
ストッパ用の第２の堆積酸化膜５１２が設けられてい
て、第２の堆積酸化膜５１２には、ベース接合用開口部
５１４及びベース開口部５１８が形成されている。そし
て、ベース接合用開口部５１４を埋めて第２の堆積酸化
膜５１２の上に延びる厚さ約１５０ｎｍのＰ+ ポリシリ
コン層５１５と第３の堆積酸化膜５１７とが設けられて
いる。上記Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１ａのうちベー
ス開口部５１８の下方領域を除く部分とＰ+ ポリシリコ
ン層５１５とによって外部ベース５１６が構成されてい
る。
【００１１】また、Ｐ+ ポリシリコン層５１５及び第３
の堆積酸化膜５１７のうち，第２の堆積酸化膜５１２の
ベース開口部５１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層５１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜５２０が形成されており、さら
に、第４の堆積酸化膜５２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール５２１が設けられ
ている。そして、ベース開口部５１８を埋めて第３の堆
積酸化膜５１７の上に延びるＮ+ ポリシリコン層５２９
が設けられており、このＮ+ ポリシリコン層５２９はエ
ミッタ引き出し電極として機能する。上記第４の堆積酸
化膜５２０によって、Ｐ+ ポリシリコン層５１５とＮ+
ポリシリコン層５２９とが電気的に絶縁されるととも
に、Ｐ+ ポリシリコン層５１５からＮ+ ポリシリコン層
５２９への不純物の拡散が阻止されている。また、第３
の堆積酸化膜５１７によって、Ｐ+ ポリシリコン層５１
５の上面とＮ+ ポリシリコン層５２９とが絶縁されてい
る。
の堆積酸化膜５１７のうち，第２の堆積酸化膜５１２の
ベース開口部５１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層５１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜５２０が形成されており、さら
に、第４の堆積酸化膜５２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール５２１が設けられ
ている。そして、ベース開口部５１８を埋めて第３の堆
積酸化膜５１７の上に延びるＮ+ ポリシリコン層５２９
が設けられており、このＮ+ ポリシリコン層５２９はエ
ミッタ引き出し電極として機能する。上記第４の堆積酸
化膜５２０によって、Ｐ+ ポリシリコン層５１５とＮ+
ポリシリコン層５２９とが電気的に絶縁されるととも
に、Ｐ+ ポリシリコン層５１５からＮ+ ポリシリコン層
５２９への不純物の拡散が阻止されている。また、第３
の堆積酸化膜５１７によって、Ｐ+ ポリシリコン層５１
５の上面とＮ+ ポリシリコン層５２９とが絶縁されてい
る。
【００１２】さらに、コレクタ引き出し層５０７，Ｐ+
ポリシリコン層５１５及びＮ+ ポリシリコン層５２９の
表面には、それぞれＴｉシリサイド層５２４が形成さ
れ、Ｎ+ ポリシリコン層５２９とＰ+ ポリシリコン層５
１５との外側面はサイドウォール５２３により覆われて
いる。また、基板全体は層間絶縁膜５２５によって覆わ
れており、層間絶縁膜５２５を貫通してＮ+ コレクタ引
き出し層５０７，外部ベースの一部であるＰ+ ポリシリ
コン層５１５及びエミッタ引き出し電極であるＮ+ ポリ
シリコン層５２９上のＴｉシリサイド層５２４に到達す
る接続孔がそれぞれ形成されている。そして、この各接
続孔を埋めるＷプラグ５２６と、各Ｗプラグ５２６に接
続されて、層間絶縁膜５２５の上に延びる金属配線５２
７とが設けられている。
ポリシリコン層５１５及びＮ+ ポリシリコン層５２９の
表面には、それぞれＴｉシリサイド層５２４が形成さ
れ、Ｎ+ ポリシリコン層５２９とＰ+ ポリシリコン層５
１５との外側面はサイドウォール５２３により覆われて
いる。また、基板全体は層間絶縁膜５２５によって覆わ
れており、層間絶縁膜５２５を貫通してＮ+ コレクタ引
き出し層５０７，外部ベースの一部であるＰ+ ポリシリ
コン層５１５及びエミッタ引き出し電極であるＮ+ ポリ
シリコン層５２９上のＴｉシリサイド層５２４に到達す
る接続孔がそれぞれ形成されている。そして、この各接
続孔を埋めるＷプラグ５２６と、各Ｗプラグ５２６に接
続されて、層間絶縁膜５２５の上に延びる金属配線５２
７とが設けられている。
【００１３】ここで、ベース開口部５１８の幅Ｗ１は、
後述する第２の堆積酸化膜５１２のウエットエッチ量に
よって規定される。また、内部ベース５１９及び外部ベ
ース５１６のうちコレクタ層５０２とＰＮ接合を形成す
る実質的なベース部分は、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１
１ａのコレクタ層５０２に接する部分であり、この実質
的なベース部分の幅は、第１の堆積酸化膜５０８のコレ
クタ開口部５１０の幅Ｗ３によって規定されている。
後述する第２の堆積酸化膜５１２のウエットエッチ量に
よって規定される。また、内部ベース５１９及び外部ベ
ース５１６のうちコレクタ層５０２とＰＮ接合を形成す
る実質的なベース部分は、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１
１ａのコレクタ層５０２に接する部分であり、この実質
的なベース部分の幅は、第１の堆積酸化膜５０８のコレ
クタ開口部５１０の幅Ｗ３によって規定されている。
【００１４】また、Ｓｉ1-x Ｇｅx 層の大部分は、ボロ
ン（Ｂ）などのＰ型不純物によって２×１０18atoms ・
ｃｍ-3程度にドーピングされており、Ｓｉ層はＮ+ ポリ
シリコン層５２９からのリン（Ｐ）等のＮ型不純物の拡
散によって、基板の深さ方向に１×１０20atoms ・ｃｍ
-3から１×１０17atoms ・ｃｍ-3程度までの分布をもっ
てドーピングされている。Ｓｉ1-x Ｇｅx 層と連続的に
Ｓｉ層を形成しているのは、上方のＮ+ ポリシリコン層
５２９の下面をＰＮ接合部から遠ざけることによって、
Ｎ+ ポリシリコン層５２９中に多く存在する界面準位や
欠陥によるキャリアの再結合を防止するためである。
ン（Ｂ）などのＰ型不純物によって２×１０18atoms ・
ｃｍ-3程度にドーピングされており、Ｓｉ層はＮ+ ポリ
シリコン層５２９からのリン（Ｐ）等のＮ型不純物の拡
散によって、基板の深さ方向に１×１０20atoms ・ｃｍ
-3から１×１０17atoms ・ｃｍ-3程度までの分布をもっ
てドーピングされている。Ｓｉ1-x Ｇｅx 層と連続的に
Ｓｉ層を形成しているのは、上方のＮ+ ポリシリコン層
５２９の下面をＰＮ接合部から遠ざけることによって、
Ｎ+ ポリシリコン層５２９中に多く存在する界面準位や
欠陥によるキャリアの再結合を防止するためである。
【００１５】一方、活性領域の幅Ｗ２はシャロートレン
チ５０３同士の間隔によって規定されており、活性領域
・分離接合部Ｒai（活性領域と素子分離との接合部）
は、シリコンと酸化シリコンという異種材料の接合部で
あるため界面準位を介して流れるリーク電流が発生しや
すいので、コレクタ開口部５１０の幅Ｗ３よりも活性領
域の幅Ｗ２を大きくして活性領域・分離接合部Ｒaiが外
側になるように設計し、リーク電流の影響をできるだけ
少なくしている。
チ５０３同士の間隔によって規定されており、活性領域
・分離接合部Ｒai（活性領域と素子分離との接合部）
は、シリコンと酸化シリコンという異種材料の接合部で
あるため界面準位を介して流れるリーク電流が発生しや
すいので、コレクタ開口部５１０の幅Ｗ３よりも活性領
域の幅Ｗ２を大きくして活性領域・分離接合部Ｒaiが外
側になるように設計し、リーク電流の影響をできるだけ
少なくしている。
【００１６】また、第１の堆積酸化膜５０８の上にはＳ
ｉＧｅアイランド５１１ｂが形成されているが、これは
意図的に形成したものではなく、後述するように、Ｓｉ
／Ｓｉ1-x Ｇｅx 層５１１ａをＵＨＶ−ＣＶＤ（Ultra
High Vacuum Chemical VaporDeposition ）によって形
成する際、第１の堆積酸化膜５０８の上に付着したＳ
ｉ，Ｇｅ原子が凝集したものである。
ｉＧｅアイランド５１１ｂが形成されているが、これは
意図的に形成したものではなく、後述するように、Ｓｉ
／Ｓｉ1-x Ｇｅx 層５１１ａをＵＨＶ−ＣＶＤ（Ultra
High Vacuum Chemical VaporDeposition ）によって形
成する際、第１の堆積酸化膜５０８の上に付着したＳ
ｉ，Ｇｅ原子が凝集したものである。
【００１７】以下、図１２に示すＨＢＴの製造工程につ
いて、図１３（ａ）〜図１６を参照しながら説明する。
図１３（ａ）〜図１６は従来の技術によるＨＢＴの製造
方法を示す断面図である。
いて、図１３（ａ）〜図１６を参照しながら説明する。
図１３（ａ）〜図１６は従来の技術によるＨＢＴの製造
方法を示す断面図である。
【００１８】まず、図１３（ａ）に示す工程で、（００
１）面を主面とするＳｉ基板５００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、深さ約１μｍのＮ
型のレトログレードウェル５０１を形成する。ただし、
エピタキシャル成長を行なわずにＳｉ基板５００の一部
にイオン注入を行なうことによりレトログレードウェル
５０１を形成することも可能である。このとき、Ｓｉ基
板５００の表面付近の領域は、ＨＢＴのコレクタ層とな
るためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3
程度に調整しておく。
１）面を主面とするＳｉ基板５００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、深さ約１μｍのＮ
型のレトログレードウェル５０１を形成する。ただし、
エピタキシャル成長を行なわずにＳｉ基板５００の一部
にイオン注入を行なうことによりレトログレードウェル
５０１を形成することも可能である。このとき、Ｓｉ基
板５００の表面付近の領域は、ＨＢＴのコレクタ層とな
るためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3
程度に調整しておく。
【００１９】次に、素子分離として、酸化シリコンが埋
め込まれたシャロートレンチ５０３と、アンドープポリ
シリコン膜５０５及びこれを取り囲むシリコン酸化膜５
０６により構成されるディープトレンチ５０４とを形成
する。各トレンチ５０３，５０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板５００
内におけるシャロートレンチ５０３同士によって挟まれ
る領域がコレクタ層５０２となる。また、Ｓｉ基板５０
０内のコレクタ層５０２とはシャロートレンチ５０３に
より分離された領域に、レトログレードウェル５０１を
介してコレクタ層５０２の電極とコンタクトするための
Ｎ+ コレクタ引き出し層５０７を形成する。このとき、
シャロートレンチ５０３同士の間の距離が活性領域の幅
Ｗ２を規定する。
め込まれたシャロートレンチ５０３と、アンドープポリ
シリコン膜５０５及びこれを取り囲むシリコン酸化膜５
０６により構成されるディープトレンチ５０４とを形成
する。各トレンチ５０３，５０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板５００
内におけるシャロートレンチ５０３同士によって挟まれ
る領域がコレクタ層５０２となる。また、Ｓｉ基板５０
０内のコレクタ層５０２とはシャロートレンチ５０３に
より分離された領域に、レトログレードウェル５０１を
介してコレクタ層５０２の電極とコンタクトするための
Ｎ+ コレクタ引き出し層５０７を形成する。このとき、
シャロートレンチ５０３同士の間の距離が活性領域の幅
Ｗ２を規定する。
【００２０】この後、図示されていないが、標準的な製
造方法により、ＣＭＯＳデバイスの各ＭＯＳＦＥＴの基
本構造であるゲート絶縁膜，ゲート電極，ソース・ドレ
イン領域などを形成する。
造方法により、ＣＭＯＳデバイスの各ＭＯＳＦＥＴの基
本構造であるゲート絶縁膜，ゲート電極，ソース・ドレ
イン領域などを形成する。
【００２１】次に、図１３（ｂ）に示す工程で、テトラ
エトキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成
長法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ
上に厚さが約３０ｎｍの第１の堆積酸化膜５０８を形成
した後、フッ酸等のウェットエッチングにより、第１の
堆積酸化膜５０８に活性領域の幅Ｗ２よりも狭い幅Ｗ３
を有するコレクタ開口部５１０を形成する。コレクタ開
口部５１０の幅Ｗ３が活性領域幅のＷ２よりも小さくし
た理由は、すでに説明した通りである。次に、Ｓｉ基板
５００のコレクタ開口部５１０に露出した部分をアンモ
ニア水と過酸化水素水との混合液によって処理し、その
部分に厚さが１ｎｍ程度の保護酸化膜を形成した状態
で、ウエハをＵＨＶ−ＣＶＤ装置のチャンバー内に導入
する。そして、導入後、水素雰囲気中で熱処理を行うこ
とにより保護酸化膜を除去した後、５５０℃に加熱しつ
つジシラン（Ｓｉ2 Ｈ6 ）とゲルマン（ＧｅＨ4 ）にド
ーピング用のジボラン（Ｂ2 Ｈ6 ）を含むガスをチャン
バー内に導入して、Ｓｉ基板５００のコレクタ開口部５
１０に露出している表面の上に、厚さ約６０ｎｍのＳｉ
1-x Ｇｅx 層をエピタキシャル成長させる。そして、Ｓ
ｉ1-x Ｇｅx 層を形成した後、連続してチャンバー内に
供給するガスをジシランに切り替えることにより、Ｓｉ
1-x Ｇｅx 層の上に厚さ約１０ｎｍのＳｉ層をエピタキ
シャル成長させる。このＳｉ1-x Ｇｅx 層とＳｉ層によ
り、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１ａが形成される。こ
こで、Ｓｉ1-x Ｇｅx 層は、ボロン（Ｂ）が導入されて
Ｐ型になっており、ボロンの濃度は２×１０18atoms ・
ｃｍ-3である。このとき、Ｓｉ層には不純物を導入しな
いでおく。一方、Ｓｉ1-x Ｇｅx 層を形成する際に、第
１の堆積酸化膜５０８の上にも、ジシラン，ゲルマン及
びジボランが供給されるが結晶として積層されず、Ｓ
ｉ，Ｇｅ原子が凝集してＳｉＧｅアイランド５１１ｂが
形成される。
エトキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成
長法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ
上に厚さが約３０ｎｍの第１の堆積酸化膜５０８を形成
した後、フッ酸等のウェットエッチングにより、第１の
堆積酸化膜５０８に活性領域の幅Ｗ２よりも狭い幅Ｗ３
を有するコレクタ開口部５１０を形成する。コレクタ開
口部５１０の幅Ｗ３が活性領域幅のＷ２よりも小さくし
た理由は、すでに説明した通りである。次に、Ｓｉ基板
５００のコレクタ開口部５１０に露出した部分をアンモ
ニア水と過酸化水素水との混合液によって処理し、その
部分に厚さが１ｎｍ程度の保護酸化膜を形成した状態
で、ウエハをＵＨＶ−ＣＶＤ装置のチャンバー内に導入
する。そして、導入後、水素雰囲気中で熱処理を行うこ
とにより保護酸化膜を除去した後、５５０℃に加熱しつ
つジシラン（Ｓｉ2 Ｈ6 ）とゲルマン（ＧｅＨ4 ）にド
ーピング用のジボラン（Ｂ2 Ｈ6 ）を含むガスをチャン
バー内に導入して、Ｓｉ基板５００のコレクタ開口部５
１０に露出している表面の上に、厚さ約６０ｎｍのＳｉ
1-x Ｇｅx 層をエピタキシャル成長させる。そして、Ｓ
ｉ1-x Ｇｅx 層を形成した後、連続してチャンバー内に
供給するガスをジシランに切り替えることにより、Ｓｉ
1-x Ｇｅx 層の上に厚さ約１０ｎｍのＳｉ層をエピタキ
シャル成長させる。このＳｉ1-x Ｇｅx 層とＳｉ層によ
り、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１ａが形成される。こ
こで、Ｓｉ1-x Ｇｅx 層は、ボロン（Ｂ）が導入されて
Ｐ型になっており、ボロンの濃度は２×１０18atoms ・
ｃｍ-3である。このとき、Ｓｉ層には不純物を導入しな
いでおく。一方、Ｓｉ1-x Ｇｅx 層を形成する際に、第
１の堆積酸化膜５０８の上にも、ジシラン，ゲルマン及
びジボランが供給されるが結晶として積層されず、Ｓ
ｉ，Ｇｅ原子が凝集してＳｉＧｅアイランド５１１ｂが
形成される。
【００２２】次に、図１４（ａ）に示す工程で、ウエハ
上に、エッチストッパとなる膜厚３０ｎｍの第２の堆積
酸化膜５１２を形成した後、第２の堆積酸化膜５１２を
ドライエッチングによりパターニングして、ベース接合
用開口部５１４を形成する。このとき、Ｓｉ／Ｓｉ1-x
Ｇｅx 層５１１ａの中央部は第２の堆積酸化膜によって
覆われており、ベース接合用開口部５１４にはＳｉ／Ｓ
ｉ1-x Ｇｅx 層５１１ａの周辺部と第１の堆積酸化膜５
０８の一部とが露出している。また、第１の堆積酸化膜
５０８上にＳｉＧｅアイランド５１１ｂが形成されてい
るのを反映して、第２の堆積酸化膜５１２は凹凸の大き
い形状となっている。
上に、エッチストッパとなる膜厚３０ｎｍの第２の堆積
酸化膜５１２を形成した後、第２の堆積酸化膜５１２を
ドライエッチングによりパターニングして、ベース接合
用開口部５１４を形成する。このとき、Ｓｉ／Ｓｉ1-x
Ｇｅx 層５１１ａの中央部は第２の堆積酸化膜によって
覆われており、ベース接合用開口部５１４にはＳｉ／Ｓ
ｉ1-x Ｇｅx 層５１１ａの周辺部と第１の堆積酸化膜５
０８の一部とが露出している。また、第１の堆積酸化膜
５０８上にＳｉＧｅアイランド５１１ｂが形成されてい
るのを反映して、第２の堆積酸化膜５１２は凹凸の大き
い形状となっている。
【００２３】次に、図１４（ｂ）に示す工程で、ＣＶＤ
により、ウエハ上に１×１０20atoms ・ｃｍ-3以上の高
濃度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコ
ン層５１５を堆積し、続いて、厚さ約１００ｎｍの第３
の堆積酸化膜５１７を堆積する。次に、ドライエッチン
グにより、第３の堆積酸化膜５１７とＰ+ ポリシリコン
層５１５とをパターニングして、第３の堆積酸化膜５１
７とＰ+ ポリシリコン層５１５との中央部に第２の堆積
酸化膜５１２に達するベース開口部５１８を形成する。
このベース開口部５１８は第２の堆積酸化膜５１２の中
央部よりも小さく、ベース開口部５１８がベース接合用
開口部５１４に跨ることはない。この工程により、Ｐ+
ポリシリコン層５１５とＳｉ／Ｓｉ1-x Ｇｅx 層５１１
ａの中央部を除く部分とによって構成される外部ベース
５１６が形成される。通常、この時に第３の堆積酸化膜
５１７とＰ+ ポリシリコン層５１５との図中の両端部も
エッチングにより除去しておく。ここで、Ｐ+ ポリシリ
コン層５１５のうち図中左方側の部分は、後にベースコ
ンタクトをとる必要があるので、図中右方側の部分より
も広くしておく。
により、ウエハ上に１×１０20atoms ・ｃｍ-3以上の高
濃度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコ
ン層５１５を堆積し、続いて、厚さ約１００ｎｍの第３
の堆積酸化膜５１７を堆積する。次に、ドライエッチン
グにより、第３の堆積酸化膜５１７とＰ+ ポリシリコン
層５１５とをパターニングして、第３の堆積酸化膜５１
７とＰ+ ポリシリコン層５１５との中央部に第２の堆積
酸化膜５１２に達するベース開口部５１８を形成する。
このベース開口部５１８は第２の堆積酸化膜５１２の中
央部よりも小さく、ベース開口部５１８がベース接合用
開口部５１４に跨ることはない。この工程により、Ｐ+
ポリシリコン層５１５とＳｉ／Ｓｉ1-x Ｇｅx 層５１１
ａの中央部を除く部分とによって構成される外部ベース
５１６が形成される。通常、この時に第３の堆積酸化膜
５１７とＰ+ ポリシリコン層５１５との図中の両端部も
エッチングにより除去しておく。ここで、Ｐ+ ポリシリ
コン層５１５のうち図中左方側の部分は、後にベースコ
ンタクトをとる必要があるので、図中右方側の部分より
も広くしておく。
【００２４】次に、図１５（ａ）に示す工程で、ＣＶＤ
により、ウエハの全面上に厚さ約３０ｎｍの第４の堆積
酸化膜５２０と厚さ約１５０ｎｍのポリシリコン膜とを
堆積する。そして、異方性ドライエッチングにより、ポ
リシリコン膜をエッチバックして、Ｐ+ ポリシリコン層
５１５，第３の堆積酸化膜５１７の側面上に第４の堆積
酸化膜５２０を挟んで、ポリシリコンからなるサイドウ
ォール５２１を形成する。次に、フッ酸等によるウエッ
トエッチングを行い、第２の堆積酸化膜５１２及び第４
の堆積酸化膜５２０のうち露出している部分を除去す
る。このとき、ベース開口部５１８においては、Ｓｉ／
Ｓｉ1-x Ｇｅx 層５１１ａの上部のＳｉ層が露出する。
また、ウエットエッチングは等方性であることから第２
の堆積酸化膜５１２及び第４の堆積酸化膜５２０が横方
向にもエッチングされ、ベース開口部５１８の寸法が拡
大する。つまり、このときのウエットエッチングの量に
よってベース開口幅Ｗ１が決まる。また、このウエット
エッチングの際、第１の堆積酸化膜５０８のうちＳｉＧ
ｅアイランド５１１ｂが付着していない部分も同時にエ
ッチングされてしまうので、Ｓｉ基板５００のうちＮ+
コレクタ引き出し層５０７などの表面が露出する。
により、ウエハの全面上に厚さ約３０ｎｍの第４の堆積
酸化膜５２０と厚さ約１５０ｎｍのポリシリコン膜とを
堆積する。そして、異方性ドライエッチングにより、ポ
リシリコン膜をエッチバックして、Ｐ+ ポリシリコン層
５１５，第３の堆積酸化膜５１７の側面上に第４の堆積
酸化膜５２０を挟んで、ポリシリコンからなるサイドウ
ォール５２１を形成する。次に、フッ酸等によるウエッ
トエッチングを行い、第２の堆積酸化膜５１２及び第４
の堆積酸化膜５２０のうち露出している部分を除去す
る。このとき、ベース開口部５１８においては、Ｓｉ／
Ｓｉ1-x Ｇｅx 層５１１ａの上部のＳｉ層が露出する。
また、ウエットエッチングは等方性であることから第２
の堆積酸化膜５１２及び第４の堆積酸化膜５２０が横方
向にもエッチングされ、ベース開口部５１８の寸法が拡
大する。つまり、このときのウエットエッチングの量に
よってベース開口幅Ｗ１が決まる。また、このウエット
エッチングの際、第１の堆積酸化膜５０８のうちＳｉＧ
ｅアイランド５１１ｂが付着していない部分も同時にエ
ッチングされてしまうので、Ｓｉ基板５００のうちＮ+
コレクタ引き出し層５０７などの表面が露出する。
【００２５】次に、図１５（ｂ）に示す工程で、厚さが
約２５０ｎｍのＮ+ ポリシリコン層５２９を堆積した
後、ドライエッチングによってＮ+ ポリシリコン層５２
９をパターニングすることにより、エミッタ引き出し電
極を形成する。このとき、Ｐ+ポリシリコン層５１５の
側方にもポリシリコン膜がサイドウォールとして残存す
る。さらに、図１５（ａ）に示す工程において露出した
Ｎ+ コレクタ引き出し層５０７などの表面は、Ｎ+ ポリ
シリコン層５２９のオーバーエッチングによってエッチ
ングされるので、Ｓｉ基板５００の表面に凹凸が形成さ
れる。
約２５０ｎｍのＮ+ ポリシリコン層５２９を堆積した
後、ドライエッチングによってＮ+ ポリシリコン層５２
９をパターニングすることにより、エミッタ引き出し電
極を形成する。このとき、Ｐ+ポリシリコン層５１５の
側方にもポリシリコン膜がサイドウォールとして残存す
る。さらに、図１５（ａ）に示す工程において露出した
Ｎ+ コレクタ引き出し層５０７などの表面は、Ｎ+ ポリ
シリコン層５２９のオーバーエッチングによってエッチ
ングされるので、Ｓｉ基板５００の表面に凹凸が形成さ
れる。
【００２６】次に、図１６に示す工程で、ウエハ上に厚
さが約１２０ｎｍの堆積酸化膜を形成した後、ドライエ
ッチングを行なって、Ｎ+ ポリシリコン層５２９とＰ+
ポリシリコン層５１５の側面にサイドウォール５２３を
形成する。このときのドライエッチングによって、Ｎ+
ポリシリコン層５２９，Ｐ+ ポリシリコン層５１５及び
Ｎ+ コレクタ引き出し層５０７の表面を露出させる。
さが約１２０ｎｍの堆積酸化膜を形成した後、ドライエ
ッチングを行なって、Ｎ+ ポリシリコン層５２９とＰ+
ポリシリコン層５１５の側面にサイドウォール５２３を
形成する。このときのドライエッチングによって、Ｎ+
ポリシリコン層５２９，Ｐ+ ポリシリコン層５１５及び
Ｎ+ コレクタ引き出し層５０７の表面を露出させる。
【００２７】さらに、図１２に示す構造を得るために、
以下の処理を行なう。まず、スパッタリングによって、
ウエハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、Ｎ+ ポリシリコン層５２９，Ｐ+
ポリシリコン層５１５及びＮ+ コレクタ引き出し層５０
７の露出している表面にＴｉシリサイド層５２４を形成
する。その後、Ｔｉ膜の未反応部分のみを選択的に除去
した後、Ｔｉシリサイド層５２４の結晶構造を変化させ
るためのアニールを行なう。
以下の処理を行なう。まず、スパッタリングによって、
ウエハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、Ｎ+ ポリシリコン層５２９，Ｐ+
ポリシリコン層５１５及びＮ+ コレクタ引き出し層５０
７の露出している表面にＴｉシリサイド層５２４を形成
する。その後、Ｔｉ膜の未反応部分のみを選択的に除去
した後、Ｔｉシリサイド層５２４の結晶構造を変化させ
るためのアニールを行なう。
【００２８】次に、ウエハの全面上に層間絶縁膜５２５
を形成し、層間絶縁膜５２５を貫通してＮ+ ポリシリコ
ン層５２９，Ｐ+ ポリシリコン層５１５及びＮ+ コレク
タ引き出し層５０７上のＴｉシリサイド層５２４に到達
する接続孔を形成する。そして、各接続孔内にＷ膜を埋
め込んでＷプラグ５２６を形成した後、ウエハの全面上
にアルミニウム合金膜を堆積し、これをパターニングし
て、各Ｗプラグ５２６に接続され、層間絶縁膜５２５の
上に延びる金属配線５２７を形成する。
を形成し、層間絶縁膜５２５を貫通してＮ+ ポリシリコ
ン層５２９，Ｐ+ ポリシリコン層５１５及びＮ+ コレク
タ引き出し層５０７上のＴｉシリサイド層５２４に到達
する接続孔を形成する。そして、各接続孔内にＷ膜を埋
め込んでＷプラグ５２６を形成した後、ウエハの全面上
にアルミニウム合金膜を堆積し、これをパターニングし
て、各Ｗプラグ５２６に接続され、層間絶縁膜５２５の
上に延びる金属配線５２７を形成する。
【００２９】以上の工程により、図１２に示す構造を有
するＨＢＴ、つまり、Ｎ型Ｓｉからなるコレクタと、Ｐ
+ 型Ｓｉ1-x Ｇｅx からなるベースと、Ｎ+ 型Ｓｉから
なるエミッタとを備えたＨＢＴが形成される。なお、Ｓ
ｉ／Ｓｉ1-x Ｇｅx 層５１１ａのうちＳｉ層には、Ｎ+
ポリシリコン層５２９から高濃度のＮ型不純物（Ａｓな
ど）が拡散して、Ｎ+ 型Ｓｉ層になっている。
するＨＢＴ、つまり、Ｎ型Ｓｉからなるコレクタと、Ｐ
+ 型Ｓｉ1-x Ｇｅx からなるベースと、Ｎ+ 型Ｓｉから
なるエミッタとを備えたＨＢＴが形成される。なお、Ｓ
ｉ／Ｓｉ1-x Ｇｅx 層５１１ａのうちＳｉ層には、Ｎ+
ポリシリコン層５２９から高濃度のＮ型不純物（Ａｓな
ど）が拡散して、Ｎ+ 型Ｓｉ層になっている。
【００３０】
【発明が解決しようとする課題】しかしながら、上記従
来のＨＢＴ又はＳｉＧｅ−ＢｉＣＭＯＳにおいては、以
下のような不具合があった。
来のＨＢＴ又はＳｉＧｅ−ＢｉＣＭＯＳにおいては、以
下のような不具合があった。
【００３１】第１に、シャロートレンチ５０３端のスト
レスの影響を防ぐために、活性領域の幅Ｗ２をコレクタ
開口部５１０の幅Ｗ３よりも大きくしている。ところ
が、コレクタ開口部５１０の幅Ｗ３は、外部ベース５１
６として機能するＰ+ ポリシリコン層５１５とＳｉ／Ｓ
ｉ1-x Ｇｅx 層５１１ａとが接続される領域の面積を規
定することから、この幅Ｗ３を小さくすることには限界
がある。また、活性領域・分離接合部Ｒaiは異種材料の
接合部分であるので、この部分には大きなストレスが印
加しており、活性領域・分離接合部Ｒaiが外部ベース５
１６に近づくと、ストレス起因のリーク電流等によりＨ
ＢＴの電気的特性に悪い影響を与えるおそれがある。
レスの影響を防ぐために、活性領域の幅Ｗ２をコレクタ
開口部５１０の幅Ｗ３よりも大きくしている。ところ
が、コレクタ開口部５１０の幅Ｗ３は、外部ベース５１
６として機能するＰ+ ポリシリコン層５１５とＳｉ／Ｓ
ｉ1-x Ｇｅx 層５１１ａとが接続される領域の面積を規
定することから、この幅Ｗ３を小さくすることには限界
がある。また、活性領域・分離接合部Ｒaiは異種材料の
接合部分であるので、この部分には大きなストレスが印
加しており、活性領域・分離接合部Ｒaiが外部ベース５
１６に近づくと、ストレス起因のリーク電流等によりＨ
ＢＴの電気的特性に悪い影響を与えるおそれがある。
【００３２】第２に、図１３（ｂ）に示す工程で、第１
の堆積酸化膜５０８の上にＳｉ／Ｓｉ1-x Ｇｅx 層５１
１ａを積層する際に、第１の堆積酸化膜５０８の上にＳ
ｉＧｅアイランド５１１ｂが形成されることから、その
後、第２の堆積酸化膜５１２の平坦度が悪化したり、Ｎ
+ コレクタ引き出し層５０７などの表面に凹凸が生じた
りするなど、プロセスの制御上種々の不具合が生じてい
た。
の堆積酸化膜５０８の上にＳｉ／Ｓｉ1-x Ｇｅx 層５１
１ａを積層する際に、第１の堆積酸化膜５０８の上にＳ
ｉＧｅアイランド５１１ｂが形成されることから、その
後、第２の堆積酸化膜５１２の平坦度が悪化したり、Ｎ
+ コレクタ引き出し層５０７などの表面に凹凸が生じた
りするなど、プロセスの制御上種々の不具合が生じてい
た。
【００３３】ここで、図１７（ａ）〜（ｃ）は、ＳｉＧ
ｅアイランドが形成される過程を説明するための断面図
である。
ｅアイランドが形成される過程を説明するための断面図
である。
【００３４】まず、図１７（ａ）に示すように、Ｓｉ基
板５００上にコレクタ開口部５１０を有する第１の堆積
酸化膜５０８が形成された状態で、ＣＶＤによりＳｉ
1-x Ｇｅx 層の選択成長を開始すると、一定の圧力・組
成・流量のガスと成長温度下において、一定の時間（In
cubation Time ）までは、Ｓｉ基板５００のコレクタ開
口部５１０の上にＳｉ1-x Ｇｅx 層が選択成長するだけ
で、第１の堆積酸化膜５０８上にはＳｉ，Ｇｅ原子が付
着しない。
板５００上にコレクタ開口部５１０を有する第１の堆積
酸化膜５０８が形成された状態で、ＣＶＤによりＳｉ
1-x Ｇｅx 層の選択成長を開始すると、一定の圧力・組
成・流量のガスと成長温度下において、一定の時間（In
cubation Time ）までは、Ｓｉ基板５００のコレクタ開
口部５１０の上にＳｉ1-x Ｇｅx 層が選択成長するだけ
で、第１の堆積酸化膜５０８上にはＳｉ，Ｇｅ原子が付
着しない。
【００３５】ところが、Incubation Time が終了する
と、図１７（ｂ）に示すように、第１の堆積酸化膜５０
８の上にＳｉ，Ｇｅ原子が付着し始め、ＳｉＧｅアイラ
ンド５１１ｂが形成される。その後、Ｓｉ1-x Ｇｅx 層
の上にＳｉ層をエピタキシャル成長させて、Ｓｉ／Ｓｉ
1-x Ｇｅx 層５１１ａを形成すると、ＳｉＧｅアイラン
ド５１１ｂがそのまま残る。
と、図１７（ｂ）に示すように、第１の堆積酸化膜５０
８の上にＳｉ，Ｇｅ原子が付着し始め、ＳｉＧｅアイラ
ンド５１１ｂが形成される。その後、Ｓｉ1-x Ｇｅx 層
の上にＳｉ層をエピタキシャル成長させて、Ｓｉ／Ｓｉ
1-x Ｇｅx 層５１１ａを形成すると、ＳｉＧｅアイラン
ド５１１ｂがそのまま残る。
【００３６】なお、ＣＶＤ時の条件によっては、図１７
（ｃ）に示すように、ＳｉＧｅアイランド５１１ｂが成
長して、ポリＳｉＧｅ層５１１ｃとなる。
（ｃ）に示すように、ＳｉＧｅアイランド５１１ｂが成
長して、ポリＳｉＧｅ層５１１ｃとなる。
【００３７】つまり、Incubation Time までにＳｉ1-x
Ｇｅx 層の選択成長を終えれば、第１の堆積酸化膜５０
８の上にＳｉＧｅアイランド５１１ｂを生ぜしめること
なく、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１ａを形成すること
ができるが、一般にIncubation Time はガスの圧力・流
量、成長温度などの条件に密接に関連しているために、
Ｓｉ基板５００の上のみに所定の厚みを有するＳｉ1-x
Ｇｅx 層を選択成長させうる条件は極めて厳しく、これ
を実現するには製造工程上の微細な制御を要する。その
ために、実際上、このようなＳｉ1-x Ｇｅx 層の選択成
長を安定して行なうことが困難となっている。
Ｇｅx 層の選択成長を終えれば、第１の堆積酸化膜５０
８の上にＳｉＧｅアイランド５１１ｂを生ぜしめること
なく、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１ａを形成すること
ができるが、一般にIncubation Time はガスの圧力・流
量、成長温度などの条件に密接に関連しているために、
Ｓｉ基板５００の上のみに所定の厚みを有するＳｉ1-x
Ｇｅx 層を選択成長させうる条件は極めて厳しく、これ
を実現するには製造工程上の微細な制御を要する。その
ために、実際上、このようなＳｉ1-x Ｇｅx 層の選択成
長を安定して行なうことが困難となっている。
【００３８】第３に、付随的な不具合として、上記従来
のＨＢＴの製造工程においては、図１４（ｂ）に示す工
程で、外部ベース５１６の一部であるＰ+ ポリシリコン
層５１５のパターニングを行った後に、図１５（ｂ）に
示す工程で、エミッタ引き出し電極として機能するＮ+
ポリシリコン層５２９のパターニングを行っているが、
このとき、段差部分にＮ+ ポリシリコンがサイドウォー
ルとして残ってしまうほか、オーバーエッチングによっ
てＮ+ コレクタ引き出し層５０７などにダメージが与え
られるおそれがある。このような現象はプロセスの制御
性を低下させるほかリーク電流の原因となり、特にＢｉ
−ＣＭＯＳデバイスの製造工程においては、基板上にＣ
ＭＯＳデバイスを混載しているので、ＣＭＯＳ部分にダ
メージを与えるおそれもある。
のＨＢＴの製造工程においては、図１４（ｂ）に示す工
程で、外部ベース５１６の一部であるＰ+ ポリシリコン
層５１５のパターニングを行った後に、図１５（ｂ）に
示す工程で、エミッタ引き出し電極として機能するＮ+
ポリシリコン層５２９のパターニングを行っているが、
このとき、段差部分にＮ+ ポリシリコンがサイドウォー
ルとして残ってしまうほか、オーバーエッチングによっ
てＮ+ コレクタ引き出し層５０７などにダメージが与え
られるおそれがある。このような現象はプロセスの制御
性を低下させるほかリーク電流の原因となり、特にＢｉ
−ＣＭＯＳデバイスの製造工程においては、基板上にＣ
ＭＯＳデバイスを混載しているので、ＣＭＯＳ部分にダ
メージを与えるおそれもある。
【００３９】本発明の目的は、トランジスタの面積が小
さくかつリーク電流が少なくてプロセス制御性のよいＨ
ＢＴやＳｉＧｅ−ＢｉＣＭＯＳデバイスとして機能する
半導体装置及びその製造方法を提供することにある。
さくかつリーク電流が少なくてプロセス制御性のよいＨ
ＢＴやＳｉＧｅ−ＢｉＣＭＯＳデバイスとして機能する
半導体装置及びその製造方法を提供することにある。
【００４０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の活性領域に設けられバイポーラトランジス
タとして機能する半導体装置であって、上記半導体基板
の一部に設けられ活性領域を囲む素子分離領域と、上記
半導体基板内の上記素子分離領域に挟まれる領域に設け
られた第１導電型のコレクタ層と、上記半導体基板の上
に設けられ、上記コレクタ層及び素子分離領域の一部に
跨るコレクタ開口部を有する絶縁層と、上記コレクタ開
口部における上記半導体基板及び上記絶縁層の上に設け
られ、内部ベースと該内部ベースを囲む外部ベースとを
含む第２導電型のベース層と、上記内部ベースの上に設
けられた第１導電型のエミッタ層とを備えている。
半導体基板の活性領域に設けられバイポーラトランジス
タとして機能する半導体装置であって、上記半導体基板
の一部に設けられ活性領域を囲む素子分離領域と、上記
半導体基板内の上記素子分離領域に挟まれる領域に設け
られた第１導電型のコレクタ層と、上記半導体基板の上
に設けられ、上記コレクタ層及び素子分離領域の一部に
跨るコレクタ開口部を有する絶縁層と、上記コレクタ開
口部における上記半導体基板及び上記絶縁層の上に設け
られ、内部ベースと該内部ベースを囲む外部ベースとを
含む第２導電型のベース層と、上記内部ベースの上に設
けられた第１導電型のエミッタ層とを備えている。
【００４１】これにより、活性領域がコレクタ開口部よ
りも縮小されることから、トランジスタの占有面積の低
減を図ることができる。
りも縮小されることから、トランジスタの占有面積の低
減を図ることができる。
【００４２】上記半導体基板内の上記外部ベースの直下
で上記素子分離に隣接する領域に設けられ、第２導電型
不純物が導入された接合リーク防止層をさらに備えるこ
とにより、ＰＮ接合部が活性領域と素子分離領域との接
合部から遠ざかるので、活性領域と素子分離領域との接
合部のストレスに起因する界面準位や格子欠陥を介して
流れるリーク電流の発生を抑制することができる。
で上記素子分離に隣接する領域に設けられ、第２導電型
不純物が導入された接合リーク防止層をさらに備えるこ
とにより、ＰＮ接合部が活性領域と素子分離領域との接
合部から遠ざかるので、活性領域と素子分離領域との接
合部のストレスに起因する界面準位や格子欠陥を介して
流れるリーク電流の発生を抑制することができる。
【００４３】本発明の第１の半導体装置の製造方法は、
半導体基板の活性領域に設けられ、エミッタ層，ベース
層及びコレクタ層を有するバイポーラトランジスタとし
て機能する半導体装置の製造方法であって、上記半導体
基板の一部に、活性領域を囲む素子分離領域を形成する
工程（ａ）と、上記工程（ａ）の前又は後で、上記半導
体基板内の上記素子分離領域に挟まれる領域に第１導電
型のコレクタ層を形成する工程（ｂ）と、上記工程
（ａ）及び（ｂ）の後で、上記半導体基板の上に第１の
絶縁層を堆積した後、上記第１の絶縁層に上記コレクタ
層及び素子分離領域の一部に跨るコレクタ開口部を形成
する工程（ｃ）と、上記コレクタ開口部における上記半
導体基板の上に、少なくとも内部ベースと該内部ベース
を囲む外部ベースとを構成するための第２導電型の半導
体層をエピタキシャル成長させる工程（ｄ）とを含んで
いる。
半導体基板の活性領域に設けられ、エミッタ層，ベース
層及びコレクタ層を有するバイポーラトランジスタとし
て機能する半導体装置の製造方法であって、上記半導体
基板の一部に、活性領域を囲む素子分離領域を形成する
工程（ａ）と、上記工程（ａ）の前又は後で、上記半導
体基板内の上記素子分離領域に挟まれる領域に第１導電
型のコレクタ層を形成する工程（ｂ）と、上記工程
（ａ）及び（ｂ）の後で、上記半導体基板の上に第１の
絶縁層を堆積した後、上記第１の絶縁層に上記コレクタ
層及び素子分離領域の一部に跨るコレクタ開口部を形成
する工程（ｃ）と、上記コレクタ開口部における上記半
導体基板の上に、少なくとも内部ベースと該内部ベース
を囲む外部ベースとを構成するための第２導電型の半導
体層をエピタキシャル成長させる工程（ｄ）とを含んで
いる。
【００４４】この方法により、占有面積の小さいバイポ
ーラトランジスタを容易に製造することができる。
ーラトランジスタを容易に製造することができる。
【００４５】上記工程（ｄ）の後、基板上に第２の絶縁
層を形成した後、マスク部材を用いたエッチングによ
り、該第２の絶縁層のうち，上記半導体層の中央部の上
方に位置する部分を残し上記半導体層の端部の上方に位
置する部分から上記素子分離領域の内側端部の上方に位
置する部分に至る領域を除去してベース接合用開口部を
形成する工程（ｅ）と、上記マスク部材を用いたイオン
注入により、上記半導体基板内の上記ベース接合用開口
部の下方に位置する領域に第２導電型不純物を導入して
リーク接合防止層を形成する工程（ｆ）とをさらに含む
ことにより、活性領域と素子分離領域との接合部に印加
するストレスに起因するリーク電流の発生の少ない半導
体装置を形成することができる。
層を形成した後、マスク部材を用いたエッチングによ
り、該第２の絶縁層のうち，上記半導体層の中央部の上
方に位置する部分を残し上記半導体層の端部の上方に位
置する部分から上記素子分離領域の内側端部の上方に位
置する部分に至る領域を除去してベース接合用開口部を
形成する工程（ｅ）と、上記マスク部材を用いたイオン
注入により、上記半導体基板内の上記ベース接合用開口
部の下方に位置する領域に第２導電型不純物を導入して
リーク接合防止層を形成する工程（ｆ）とをさらに含む
ことにより、活性領域と素子分離領域との接合部に印加
するストレスに起因するリーク電流の発生の少ない半導
体装置を形成することができる。
【００４６】上記工程（ｄ）の後、基板上に第２の絶縁
層を形成した後、マスク部材を用いたエッチングによ
り、該第２の絶縁層のうち，上記半導体層の中央部の上
方に位置する部分を残し上記半導体層の端部の上方に位
置する部分を除去してベース接合用開口部を形成する工
程（ｅ）と、基板上に第１の導体層及び第３の絶縁層を
積層した後、上記第１の導体層及び第３の絶縁層に、上
記第２の絶縁層の内部ベース上方に残存する部分に到達
するベース開口部を形成する工程（ｆ）と、上記第１の
導体膜の上記ベース開口部に露出している側面を覆う第
４の絶縁層を形成する工程（ｇ）と、エッチングによ
り、上記第２の絶縁層の上記半導体層の内部ベース上方
に残存する部分のうち上記ベース開口部に露出している
部分を除去して、上記ベース開口部の底部に上記半導体
層の一部を露出させる工程（ｈ）と、上記工程（ｈ）の
後で、上記ベース開口部を埋める第２の導体層を形成す
る工程（ｉ）と、上記工程（ｉ）の後で、エッチングに
より、上記第１の導体層及び第３の絶縁層の端部を除去
して、上記半導体基板のうちコレクタ引き出し層となる
部分を露出させる工程（ｊ）とをさらに含むことによ
り、第２の導体層を形成する際に第２の導体層を構成す
る材料が第１の導体層の端部にサイドウォールとして残
ることに起因するリーク電流の発生等のない半導体装置
を形成することができる。
層を形成した後、マスク部材を用いたエッチングによ
り、該第２の絶縁層のうち，上記半導体層の中央部の上
方に位置する部分を残し上記半導体層の端部の上方に位
置する部分を除去してベース接合用開口部を形成する工
程（ｅ）と、基板上に第１の導体層及び第３の絶縁層を
積層した後、上記第１の導体層及び第３の絶縁層に、上
記第２の絶縁層の内部ベース上方に残存する部分に到達
するベース開口部を形成する工程（ｆ）と、上記第１の
導体膜の上記ベース開口部に露出している側面を覆う第
４の絶縁層を形成する工程（ｇ）と、エッチングによ
り、上記第２の絶縁層の上記半導体層の内部ベース上方
に残存する部分のうち上記ベース開口部に露出している
部分を除去して、上記ベース開口部の底部に上記半導体
層の一部を露出させる工程（ｈ）と、上記工程（ｈ）の
後で、上記ベース開口部を埋める第２の導体層を形成す
る工程（ｉ）と、上記工程（ｉ）の後で、エッチングに
より、上記第１の導体層及び第３の絶縁層の端部を除去
して、上記半導体基板のうちコレクタ引き出し層となる
部分を露出させる工程（ｊ）とをさらに含むことによ
り、第２の導体層を形成する際に第２の導体層を構成す
る材料が第１の導体層の端部にサイドウォールとして残
ることに起因するリーク電流の発生等のない半導体装置
を形成することができる。
【００４７】本発明の第２の半導体装置の製造方法は、
半導体基板上に、少なくともエミッタ層，ベース層及び
コレクタ層を有するバイポーラトランジスタと、少なく
ともゲート絶縁膜，ゲート電極及びソース・ドレイン領
域を有するＭＩＳＦＥＴとを備えた半導体装置の製造方
法であって、バイポーラトランジスタ形成領域に上記バ
イポーラトランジスタのコレクタ層を形成するととも
に、ＭＩＳＦＥＴ形成領域に、上記ＭＩＳＦＥＴのゲー
ト絶縁膜，ゲート電極及びソース・ドレイン領域を形成
する工程（ａ）と、基板上に第１の絶縁層と還元性膜と
を積層した後、上記第１の絶縁層及び還元性膜のうち，
上記バイポーラトランジスタ形成領域における上記コレ
クタ層の上方に位置する部分を除去してコレクタ開口部
を形成する工程（ｂ）と、上記コレクタ開口部における
上記半導体基板及び上記還元性膜の上に、少なくとも内
部ベースと該内部ベースを囲む外部ベースとを構成する
ための第２導電型の半導体層をエピタキシャル成長させ
る工程（ｃ）と、上記工程（ｃ）の後、基板上に第２の
絶縁層を形成した後、該第２の絶縁層のうち，上記半導
体層の中央部の上方に位置する部分を残し上記半導体層
の端部の上方に位置する部分を除去してベース接合用開
口部を形成する工程（ｄ）と、基板上に第１の導体層及
び第３の絶縁層を積層した後、上記第１の導体層及び第
３の絶縁層のうち上記第２の絶縁層の内部ベース上方に
残存する部分に到達するベース開口部を形成する工程
（ｅ）と、上記第１の導体膜の上記ベース開口部に露出
している側面を覆う電極間絶縁層を形成する工程（ｆ）
と、エッチングにより、上記第２の絶縁層の上記半導体
層の内部ベース上方に残存する部分のうち上記ベース開
口部に露出している部分を除去して、上記ベース開口部
の底部に上記半導体層の一部を露出させる工程（ｇ）
と、上記工程（ｇ）の後で、上記ベース開口部を埋める
エミッタ引き出し電極となる第２の導体層を形成する工
程（ｈ）と、上記バイポーラトランジスタ形成領域にお
ける上記第３の絶縁層，第１の導体層，半導体層，還元
性膜の一部と、上記ＭＩＳＦＥＴ形成領域における上記
第３の絶縁層，第１の導体層，半導体層，還元性膜の全
体とを除去する工程（ｉ）と、上記工程（ｉ）の後で、
基板上に絶縁膜を堆積して該絶縁膜をエッチバックする
ことにより、上記バイポーラトランジスタ形成領域にお
ける上記第１の導体層，半導体層，還元性膜の側面と、
上記ゲート電極の側面とにサイドウォールを形成する工
程（ｊ）と、上記第１の絶縁層を除去して、上記半導体
基板のうち，バイポーラトランジスタ形成領域における
コレクタ引き出し層となる部分と上記ＭＩＳＦＥＴ形成
領域におけるソース・ドレイン領域とを露出させる工程
（ｋ）とを含んでいる。
半導体基板上に、少なくともエミッタ層，ベース層及び
コレクタ層を有するバイポーラトランジスタと、少なく
ともゲート絶縁膜，ゲート電極及びソース・ドレイン領
域を有するＭＩＳＦＥＴとを備えた半導体装置の製造方
法であって、バイポーラトランジスタ形成領域に上記バ
イポーラトランジスタのコレクタ層を形成するととも
に、ＭＩＳＦＥＴ形成領域に、上記ＭＩＳＦＥＴのゲー
ト絶縁膜，ゲート電極及びソース・ドレイン領域を形成
する工程（ａ）と、基板上に第１の絶縁層と還元性膜と
を積層した後、上記第１の絶縁層及び還元性膜のうち，
上記バイポーラトランジスタ形成領域における上記コレ
クタ層の上方に位置する部分を除去してコレクタ開口部
を形成する工程（ｂ）と、上記コレクタ開口部における
上記半導体基板及び上記還元性膜の上に、少なくとも内
部ベースと該内部ベースを囲む外部ベースとを構成する
ための第２導電型の半導体層をエピタキシャル成長させ
る工程（ｃ）と、上記工程（ｃ）の後、基板上に第２の
絶縁層を形成した後、該第２の絶縁層のうち，上記半導
体層の中央部の上方に位置する部分を残し上記半導体層
の端部の上方に位置する部分を除去してベース接合用開
口部を形成する工程（ｄ）と、基板上に第１の導体層及
び第３の絶縁層を積層した後、上記第１の導体層及び第
３の絶縁層のうち上記第２の絶縁層の内部ベース上方に
残存する部分に到達するベース開口部を形成する工程
（ｅ）と、上記第１の導体膜の上記ベース開口部に露出
している側面を覆う電極間絶縁層を形成する工程（ｆ）
と、エッチングにより、上記第２の絶縁層の上記半導体
層の内部ベース上方に残存する部分のうち上記ベース開
口部に露出している部分を除去して、上記ベース開口部
の底部に上記半導体層の一部を露出させる工程（ｇ）
と、上記工程（ｇ）の後で、上記ベース開口部を埋める
エミッタ引き出し電極となる第２の導体層を形成する工
程（ｈ）と、上記バイポーラトランジスタ形成領域にお
ける上記第３の絶縁層，第１の導体層，半導体層，還元
性膜の一部と、上記ＭＩＳＦＥＴ形成領域における上記
第３の絶縁層，第１の導体層，半導体層，還元性膜の全
体とを除去する工程（ｉ）と、上記工程（ｉ）の後で、
基板上に絶縁膜を堆積して該絶縁膜をエッチバックする
ことにより、上記バイポーラトランジスタ形成領域にお
ける上記第１の導体層，半導体層，還元性膜の側面と、
上記ゲート電極の側面とにサイドウォールを形成する工
程（ｊ）と、上記第１の絶縁層を除去して、上記半導体
基板のうち，バイポーラトランジスタ形成領域における
コレクタ引き出し層となる部分と上記ＭＩＳＦＥＴ形成
領域におけるソース・ドレイン領域とを露出させる工程
（ｋ）とを含んでいる。
【００４８】この方法により、半導体層のエピタキシャ
ル成長条件が選択エピタキシャル条件か非選択エピタキ
シャル成長条件であるかに拘わらず、第１の絶縁層上の
還元性膜の上に半導体膜がほぼ均一に成長する。したが
って、半導体膜のアイランドの形成に起因する不具合を
解消することができる。そして、ＧｅなどによるＭＩＳ
ＦＥＴ領域などの汚染を確実に防止することができる。
ル成長条件が選択エピタキシャル条件か非選択エピタキ
シャル成長条件であるかに拘わらず、第１の絶縁層上の
還元性膜の上に半導体膜がほぼ均一に成長する。したが
って、半導体膜のアイランドの形成に起因する不具合を
解消することができる。そして、ＧｅなどによるＭＩＳ
ＦＥＴ領域などの汚染を確実に防止することができる。
【００４９】上記工程（ｃ）では、Ｓｉ1-x Ｇｅx （０
≦ｘ≦１），Ｓｉ1-x-y Ｇｅx Ｃy（０≦ｘ＋ｙ≦１）
及びＳｉ1-y Ｃy （０≦ｙ≦１）のうち少なくともいず
れか１つを含むように上記半導体層を形成することによ
り、特に高周波特性などの優れた，かつシリコンデバイ
スと製造工程を共有化できるヘテロバイポーラトランジ
スタを形成することができる。
≦ｘ≦１），Ｓｉ1-x-y Ｇｅx Ｃy（０≦ｘ＋ｙ≦１）
及びＳｉ1-y Ｃy （０≦ｙ≦１）のうち少なくともいず
れか１つを含むように上記半導体層を形成することによ
り、特に高周波特性などの優れた，かつシリコンデバイ
スと製造工程を共有化できるヘテロバイポーラトランジ
スタを形成することができる。
【００５０】
【００５１】
【００５２】上記工程（ｊ）及び上記工程（ｋ）を同時
に行なうことが好ましい。
に行なうことが好ましい。
【００５３】上記各絶縁層のうち少なくとも１つを、７
００℃以下の温度で形成されるシリコン酸化膜によって
形成することにより、半導体装置の各部の不純物の濃度
プロファイルの悪化を抑制することができる。
００℃以下の温度で形成されるシリコン酸化膜によって
形成することにより、半導体装置の各部の不純物の濃度
プロファイルの悪化を抑制することができる。
【００５４】本発明の第３の半導体装置の製造方法は、
半導体基板上に、少なくともエミッタ層，ベース層及び
コレクタ層を有するバイポーラトランジスタと、少なく
ともゲート絶縁膜，ゲート電極及びソース・ドレイン領
域を有するＭＩＳＦＥＴとを備えた半導体装置の製造方
法であって、バイポーラトランジスタ形成領域に上記バ
イポーラトランジスタのコレクタ層を形成するととも
に、ＭＩＳＦＥＴ形成領域に、上記ＭＩＳＦＥＴのゲー
ト絶縁膜，ゲート電極及びソース・ドレイン領域を形成
する工程（ａ）と、基板上に第１の絶縁層と還元性膜と
を積層した後、上記第１の絶縁層及び還元性膜のうち，
上記バイポーラトランジスタ形成領域における上記コレ
クタ層の上方に位置する部分を除去してコレクタ開口部
を形成する工程（ｂ）と、上記コレクタ開口部における
上記半導体基板及び上記還元性膜の上に、少なくとも内
部ベースと該内部ベースを囲む外部ベースとを構成する
ための第２導電型の半導体層をエピタキシャル成長させ
る工程（ｃ）とを含み、上記工程（ｃ）では、Ｓｉ1-x
Ｇｅx （０≦ｘ≦１），Ｓｉ1-x-y Ｇｅx Ｃy （０≦ｘ
＋ｙ≦１）及びＳｉ1-y Ｃy （０≦ｙ≦１）のうちいず
れか１つとＳｉ層とを順次積層するように上記半導体層
を形成し、上記工程（ｃ）の後、基板上に第２の絶縁層
を形成した後、該第２の絶縁層のうち，上記半導体層の
中央部の上方に位置する部分を残し上記半導体層の端部
の上方に位置する部分を除去してベース接合用開口部を
形成する工程（ｄ）と、基板上に第１の導体層及び第３
の絶縁層を積層した後、上記第１の導体層及び第３の絶
縁層のうち上記第２の絶縁層の内部ベース上方に残存す
る部分に到達するベース開口部を形成する工程（ｅ）
と、上記第１の導体膜の上記ベース開口部に露出してい
る側面を覆う電極間絶縁層を形成する工程（ｆ）と、エ
ッチングにより、上記第２の絶縁層の上記半導体層の内
部ベース上方に残存する部分のうち上記ベース開口部に
露出している部分を除去して、上記ベース開口部の底部
に上記半導体層の一部を露出させる工程（ｇ）と、上記
工程（ｇ）の後で、上記ベース開口部を埋めるエミッタ
引き出し電極となる第１導電型不純物を含む第２の導体
層を形成する工程（ｈ）と、上記第２の導体層から上記
Ｓｉ層の一部に第１導電型不純物を拡散させて、上記Ｓ
ｉ層内にエミッタ層を形成する工程（ｉ）とをさらに含
んでいる。この方法により、高濃度の第１導電型不純物
を含むエミッタ層を確実に形成することができる。
半導体基板上に、少なくともエミッタ層，ベース層及び
コレクタ層を有するバイポーラトランジスタと、少なく
ともゲート絶縁膜，ゲート電極及びソース・ドレイン領
域を有するＭＩＳＦＥＴとを備えた半導体装置の製造方
法であって、バイポーラトランジスタ形成領域に上記バ
イポーラトランジスタのコレクタ層を形成するととも
に、ＭＩＳＦＥＴ形成領域に、上記ＭＩＳＦＥＴのゲー
ト絶縁膜，ゲート電極及びソース・ドレイン領域を形成
する工程（ａ）と、基板上に第１の絶縁層と還元性膜と
を積層した後、上記第１の絶縁層及び還元性膜のうち，
上記バイポーラトランジスタ形成領域における上記コレ
クタ層の上方に位置する部分を除去してコレクタ開口部
を形成する工程（ｂ）と、上記コレクタ開口部における
上記半導体基板及び上記還元性膜の上に、少なくとも内
部ベースと該内部ベースを囲む外部ベースとを構成する
ための第２導電型の半導体層をエピタキシャル成長させ
る工程（ｃ）とを含み、上記工程（ｃ）では、Ｓｉ1-x
Ｇｅx （０≦ｘ≦１），Ｓｉ1-x-y Ｇｅx Ｃy （０≦ｘ
＋ｙ≦１）及びＳｉ1-y Ｃy （０≦ｙ≦１）のうちいず
れか１つとＳｉ層とを順次積層するように上記半導体層
を形成し、上記工程（ｃ）の後、基板上に第２の絶縁層
を形成した後、該第２の絶縁層のうち，上記半導体層の
中央部の上方に位置する部分を残し上記半導体層の端部
の上方に位置する部分を除去してベース接合用開口部を
形成する工程（ｄ）と、基板上に第１の導体層及び第３
の絶縁層を積層した後、上記第１の導体層及び第３の絶
縁層のうち上記第２の絶縁層の内部ベース上方に残存す
る部分に到達するベース開口部を形成する工程（ｅ）
と、上記第１の導体膜の上記ベース開口部に露出してい
る側面を覆う電極間絶縁層を形成する工程（ｆ）と、エ
ッチングにより、上記第２の絶縁層の上記半導体層の内
部ベース上方に残存する部分のうち上記ベース開口部に
露出している部分を除去して、上記ベース開口部の底部
に上記半導体層の一部を露出させる工程（ｇ）と、上記
工程（ｇ）の後で、上記ベース開口部を埋めるエミッタ
引き出し電極となる第１導電型不純物を含む第２の導体
層を形成する工程（ｈ）と、上記第２の導体層から上記
Ｓｉ層の一部に第１導電型不純物を拡散させて、上記Ｓ
ｉ層内にエミッタ層を形成する工程（ｉ）とをさらに含
んでいる。この方法により、高濃度の第１導電型不純物
を含むエミッタ層を確実に形成することができる。
【００５５】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態の半導体装置の断面図であって、Ｓ
ｉＧｅ−ＢｉＣＭＯＳデバイスの製造工程を、先にＭＩ
ＳＦＥＴを形成してからＨＢＴを形成する手順により行
なった場合のＨＢＴの断面図である。
明の第１の実施形態の半導体装置の断面図であって、Ｓ
ｉＧｅ−ＢｉＣＭＯＳデバイスの製造工程を、先にＭＩ
ＳＦＥＴを形成してからＨＢＴを形成する手順により行
なった場合のＨＢＴの断面図である。
【００５６】同図に示すように、（００１）面を主面と
するＳｉ基板１００の上部は、エピタキシャル成長法，
イオン注入法などによって導入されたリンなどのＮ型不
純物を含む深さ１μｍのレトログレードウェル１０１と
なっている。Ｓｉ基板１００の表面付近の領域における
Ｎ型不純物濃度は、１×１０17atoms ・ｃｍ-3程度に調
整されている。また、素子分離として、酸化シリコンが
埋め込まれたシャロートレンチ１０３と、アンドープポ
リシリコン膜１０５及びこれを取り囲むシリコン酸化膜
１０６により構成されるディープトレンチ１０４とが設
けられている。各トレンチ１０３，１０４の深さは、そ
れぞれ０．３５μｍ，２μｍ程度である。
するＳｉ基板１００の上部は、エピタキシャル成長法，
イオン注入法などによって導入されたリンなどのＮ型不
純物を含む深さ１μｍのレトログレードウェル１０１と
なっている。Ｓｉ基板１００の表面付近の領域における
Ｎ型不純物濃度は、１×１０17atoms ・ｃｍ-3程度に調
整されている。また、素子分離として、酸化シリコンが
埋め込まれたシャロートレンチ１０３と、アンドープポ
リシリコン膜１０５及びこれを取り囲むシリコン酸化膜
１０６により構成されるディープトレンチ１０４とが設
けられている。各トレンチ１０３，１０４の深さは、そ
れぞれ０．３５μｍ，２μｍ程度である。
【００５７】また、Ｓｉ基板１００内におけるトレンチ
１０３によって挟まれる領域にコレクタ層１０２が設け
られており、Ｓｉ基板１００内のコレクタ層１０２とは
シャロートレンチ１０３により分離された領域には、レ
トログレードウェル１０１を介してコレクタ層１０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層１
０７が設けられている。
１０３によって挟まれる領域にコレクタ層１０２が設け
られており、Ｓｉ基板１００内のコレクタ層１０２とは
シャロートレンチ１０３により分離された領域には、レ
トログレードウェル１０１を介してコレクタ層１０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層１
０７が設けられている。
【００５８】また、Ｓｉ基板１００の上には、コレクタ
開口部１１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜１０８が設けられていて、Ｓｉ基板１００の上面のう
ちコレクタ開口部１１０に露出する部分の上には、Ｐ型
不純物がドープされた厚さ約６０ｎｍのＳｉ1-x Ｇｅx
層と厚さ約１０ｎｍのＳｉ膜とが積層されてなるＳｉ／
Ｓｉ1-x Gex 層１１１が設けられている。このＳｉ／Ｓ
ｉ1-x Ｇｅx 層１１１は、選択成長により、Ｓｉ基板１
００のうちコレクタ開口部１１０に露出している部分の
上のみに形成されている。そして、Ｓｉ／Ｓｉ1-x Ｇｅ
x 層１１１のうちの中央部（後述するベース開口部１１
８の下方領域）の下部が内部ベース１１９として機能し
ている。また、Ｓｉ／Ｓｉ1-x Ｇｅx 層の中央部の上部
がエミッタ層として機能している。また、Ｓｉ1-x Ｇｅ
x 層の大部分は、ボロン（Ｂ）などのＰ型不純物によっ
て２×１０18atoms ・ｃｍ-3程度にドーピングされてお
り、Ｓｉ層はＮ+ ポリシリコン層１２９からのリン
（Ｐ）等のＮ型不純物の拡散によって、基板の深さ方向
に向かって１×１０20atoms ・ｃｍ-3から１×１０17at
oms ・ｃｍ-3程度までの分布をもってドーピングされて
いる。Ｓｉ1-x Ｇｅx 層と連続的にＳｉ層を形成してい
るのは、上方のＮ+ ポリシリコン層１２９の下面をＰＮ
接合部から遠ざけることによって、Ｎ+ ポリシリコン層
１２９中に多く存在する界面準位や欠陥によるキャリア
の再結合を防止するためである。
開口部１１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜１０８が設けられていて、Ｓｉ基板１００の上面のう
ちコレクタ開口部１１０に露出する部分の上には、Ｐ型
不純物がドープされた厚さ約６０ｎｍのＳｉ1-x Ｇｅx
層と厚さ約１０ｎｍのＳｉ膜とが積層されてなるＳｉ／
Ｓｉ1-x Gex 層１１１が設けられている。このＳｉ／Ｓ
ｉ1-x Ｇｅx 層１１１は、選択成長により、Ｓｉ基板１
００のうちコレクタ開口部１１０に露出している部分の
上のみに形成されている。そして、Ｓｉ／Ｓｉ1-x Ｇｅ
x 層１１１のうちの中央部（後述するベース開口部１１
８の下方領域）の下部が内部ベース１１９として機能し
ている。また、Ｓｉ／Ｓｉ1-x Ｇｅx 層の中央部の上部
がエミッタ層として機能している。また、Ｓｉ1-x Ｇｅ
x 層の大部分は、ボロン（Ｂ）などのＰ型不純物によっ
て２×１０18atoms ・ｃｍ-3程度にドーピングされてお
り、Ｓｉ層はＮ+ ポリシリコン層１２９からのリン
（Ｐ）等のＮ型不純物の拡散によって、基板の深さ方向
に向かって１×１０20atoms ・ｃｍ-3から１×１０17at
oms ・ｃｍ-3程度までの分布をもってドーピングされて
いる。Ｓｉ1-x Ｇｅx 層と連続的にＳｉ層を形成してい
るのは、上方のＮ+ ポリシリコン層１２９の下面をＰＮ
接合部から遠ざけることによって、Ｎ+ ポリシリコン層
１２９中に多く存在する界面準位や欠陥によるキャリア
の再結合を防止するためである。
【００５９】本実施形態においても、ベース開口部１１
８の幅Ｗ１は、後述する第２の堆積酸化膜１１２のウエ
ットエッチ量によって規定される。また、内部ベース１
１９及び外部ベース１１６のうちコレクタ層１０２とＰ
Ｎ接合を形成する実質的なベース部分は、Ｓｉ／Ｓｉ
1-x Ｇｅx 層１１１のコレクタ層１０２に接する部分で
あり、この実質的なベース部分の幅は、第１の堆積酸化
膜１０８のコレクタ開口部１１０の幅Ｗ３によって規定
されている。
８の幅Ｗ１は、後述する第２の堆積酸化膜１１２のウエ
ットエッチ量によって規定される。また、内部ベース１
１９及び外部ベース１１６のうちコレクタ層１０２とＰ
Ｎ接合を形成する実質的なベース部分は、Ｓｉ／Ｓｉ
1-x Ｇｅx 層１１１のコレクタ層１０２に接する部分で
あり、この実質的なベース部分の幅は、第１の堆積酸化
膜１０８のコレクタ開口部１１０の幅Ｗ３によって規定
されている。
【００６０】ここで、本実施形態においては、コレクタ
開口部１１０の端よりもシャロートレンチ１０３の端が
内側になるように配置されていて、活性領域の幅Ｗ２が
コレクタ開口の幅Ｗ３よりも小さくなっている点が特徴
である。これにより、シャロートレンチ１０３が内側に
配置されるので、ＨＢＴの総面積を低減することができ
る。一方、活性領域・分離接合部ＲaiがＨＢＴのキャリ
ア移動領域に入り込むことによりストレスによる欠陥発
生などの影響が懸念されるが、これを回避するために、
コレクタ開口部１１０に対して自己整合的にＰ型の不純
物をイオン注入してなるＰ型の接合リーク防止層１１３
を活性領域・分離接合部Ｒaiの付近に設けている。この
Ｐ型接合リーク防止層１１３における基板表面付近の不
純物濃度は、３×１０17atoms ・ｃｍ-3程度が好まし
い。
開口部１１０の端よりもシャロートレンチ１０３の端が
内側になるように配置されていて、活性領域の幅Ｗ２が
コレクタ開口の幅Ｗ３よりも小さくなっている点が特徴
である。これにより、シャロートレンチ１０３が内側に
配置されるので、ＨＢＴの総面積を低減することができ
る。一方、活性領域・分離接合部ＲaiがＨＢＴのキャリ
ア移動領域に入り込むことによりストレスによる欠陥発
生などの影響が懸念されるが、これを回避するために、
コレクタ開口部１１０に対して自己整合的にＰ型の不純
物をイオン注入してなるＰ型の接合リーク防止層１１３
を活性領域・分離接合部Ｒaiの付近に設けている。この
Ｐ型接合リーク防止層１１３における基板表面付近の不
純物濃度は、３×１０17atoms ・ｃｍ-3程度が好まし
い。
【００６１】Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１及び第１の
堆積酸化膜１０８の上には、厚さ約３０ｎｍのエッチス
トッパ用の第２の堆積酸化膜１１２が設けられていて、
第２の堆積酸化膜１１２には、ベース接合用開口部１１
４及びベース開口部１１８が形成されている。そして、
ベース接合用開口部１１４を埋めて第２の堆積酸化膜１
１２の上に延びる厚さ約１５０ｎｍのＰ+ ポリシリコン
層１１５と第３の堆積酸化膜１１７とが設けられてい
る。上記Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１のうちベース開
口部１１８の下方領域を除く部分とＰ+ ポリシリコン層
１１５とによって外部ベース１１６が構成されている。
堆積酸化膜１０８の上には、厚さ約３０ｎｍのエッチス
トッパ用の第２の堆積酸化膜１１２が設けられていて、
第２の堆積酸化膜１１２には、ベース接合用開口部１１
４及びベース開口部１１８が形成されている。そして、
ベース接合用開口部１１４を埋めて第２の堆積酸化膜１
１２の上に延びる厚さ約１５０ｎｍのＰ+ ポリシリコン
層１１５と第３の堆積酸化膜１１７とが設けられてい
る。上記Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１のうちベース開
口部１１８の下方領域を除く部分とＰ+ ポリシリコン層
１１５とによって外部ベース１１６が構成されている。
【００６２】また、Ｐ+ ポリシリコン層１１５及び第３
の堆積酸化膜１１７のうち，第２の堆積酸化膜１１２の
ベース開口部１１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層１１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜１２０が形成されており、さら
に、第４の堆積酸化膜１２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール１２１が設けられ
ている。そして、ベース開口部１１８を埋めて第３の堆
積酸化膜１１７の上に延びるＮ+ ポリシリコン層１２９
が設けられており、このＮ+ ポリシリコン層１２９はエ
ミッタ引き出し電極として機能する。上記第４の堆積酸
化膜１２０によって、Ｐ+ ポリシリコン層１１５とＮ+
ポリシリコン層１２９とが電気的に絶縁されるととも
に、Ｐ+ ポリシリコン層１１５からＮ+ ポリシリコン層
１２９への不純物の拡散が阻止されている。また、第３
の堆積酸化膜１１７によって、Ｐ+ ポリシリコン層１１
５の上面とＮ+ ポリシリコン層１２９とが絶縁されてい
る。さらに、Ｎ+ ポリシリコン層１２９とＰ+ ポリシリ
コン層１１５の外側面はサイドウォール１２３により覆
われている。
の堆積酸化膜１１７のうち，第２の堆積酸化膜１１２の
ベース開口部１１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層１１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜１２０が形成されており、さら
に、第４の堆積酸化膜１２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール１２１が設けられ
ている。そして、ベース開口部１１８を埋めて第３の堆
積酸化膜１１７の上に延びるＮ+ ポリシリコン層１２９
が設けられており、このＮ+ ポリシリコン層１２９はエ
ミッタ引き出し電極として機能する。上記第４の堆積酸
化膜１２０によって、Ｐ+ ポリシリコン層１１５とＮ+
ポリシリコン層１２９とが電気的に絶縁されるととも
に、Ｐ+ ポリシリコン層１１５からＮ+ ポリシリコン層
１２９への不純物の拡散が阻止されている。また、第３
の堆積酸化膜１１７によって、Ｐ+ ポリシリコン層１１
５の上面とＮ+ ポリシリコン層１２９とが絶縁されてい
る。さらに、Ｎ+ ポリシリコン層１２９とＰ+ ポリシリ
コン層１１５の外側面はサイドウォール１２３により覆
われている。
【００６３】さらに、コレクタ引き出し層１０７，Ｐ+
ポリシリコン層１１５及びＮ+ ポリシリコン層１２９の
表面には、それぞれＴｉシリサイド層１２４が形成され
ている。特に、Ｐ+ ポリシリコン層１１５の外側面の構
造は、図１２に示す従来のＨＢＴの構造と異なっている
が、これは後述するように、Ｐ+ ポリシリコン層１１５
とＮ+ ポリシリコン層１２９とのパターニング順序の相
違によるものである。後述するように、本実施形態にお
いては、Ｎ+ コレクタ引き出し層１０７等へのダメージ
の発生を有効に防止することができる。
ポリシリコン層１１５及びＮ+ ポリシリコン層１２９の
表面には、それぞれＴｉシリサイド層１２４が形成され
ている。特に、Ｐ+ ポリシリコン層１１５の外側面の構
造は、図１２に示す従来のＨＢＴの構造と異なっている
が、これは後述するように、Ｐ+ ポリシリコン層１１５
とＮ+ ポリシリコン層１２９とのパターニング順序の相
違によるものである。後述するように、本実施形態にお
いては、Ｎ+ コレクタ引き出し層１０７等へのダメージ
の発生を有効に防止することができる。
【００６４】また、基板全体は層間絶縁膜１２５によっ
て覆われており、層間絶縁膜１２５を貫通してＮ+ コレ
クタ引き出し層１０７，外部ベースの一部であるＰ+ ポ
リシリコン層１１５及びエミッタ引き出し電極であるＮ
+ ポリシリコン層１２９上のＴｉシリサイド層１２４に
到達する接続孔がそれぞれ形成されている。そして、こ
の各接続孔を埋めるＷプラグ１２６と、各Ｗプラグ１２
６に接続されて、層間絶縁膜１２５の上に延びる金属配
線１２７とが設けられている。
て覆われており、層間絶縁膜１２５を貫通してＮ+ コレ
クタ引き出し層１０７，外部ベースの一部であるＰ+ ポ
リシリコン層１１５及びエミッタ引き出し電極であるＮ
+ ポリシリコン層１２９上のＴｉシリサイド層１２４に
到達する接続孔がそれぞれ形成されている。そして、こ
の各接続孔を埋めるＷプラグ１２６と、各Ｗプラグ１２
６に接続されて、層間絶縁膜１２５の上に延びる金属配
線１２７とが設けられている。
【００６５】なお、上述のような各層の厚さは典型的な
値を示しており、ＨＢＴの種類や用途に応じて適当な厚
さを用いることが可能である。
値を示しており、ＨＢＴの種類や用途に応じて適当な厚
さを用いることが可能である。
【００６６】次に、図１に示す構造を実現するための製
造工程について、図２（ａ）〜図５（ｂ）を参照しなが
ら説明する。図２（ａ）〜図５（ｂ）は、第１の実施形
態のＳｉＧｅ−ＢｉＣＭＯＳデバイスの製造方法を示す
断面図であって、ＨＢＴの部分のみを示す断面図であ
る。
造工程について、図２（ａ）〜図５（ｂ）を参照しなが
ら説明する。図２（ａ）〜図５（ｂ）は、第１の実施形
態のＳｉＧｅ−ＢｉＣＭＯＳデバイスの製造方法を示す
断面図であって、ＨＢＴの部分のみを示す断面図であ
る。
【００６７】まず、図２（ａ）に示す工程で、（００
１）面を主面とするＳｉ基板１００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、深さ約１μｍのＮ
型のレトログレードウェル１０１を形成する。ただし、
エピタキシャル成長を行なわずにＳｉ基板１００の一部
にイオン注入を行なうことによりレトログレードウェル
１０１を形成することも可能である。このとき、Ｓｉ基
板１００の表面付近の領域は、ＨＢＴのコレクタ層とな
るためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3
程度に調整しておく。
１）面を主面とするＳｉ基板１００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、深さ約１μｍのＮ
型のレトログレードウェル１０１を形成する。ただし、
エピタキシャル成長を行なわずにＳｉ基板１００の一部
にイオン注入を行なうことによりレトログレードウェル
１０１を形成することも可能である。このとき、Ｓｉ基
板１００の表面付近の領域は、ＨＢＴのコレクタ層とな
るためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3
程度に調整しておく。
【００６８】次に、素子分離として、酸化シリコンが埋
め込まれたシャロートレンチ１０３と、アンドープポリ
シリコン膜１０５及びこれを取り囲むシリコン酸化膜１
０６により構成されるディープトレンチ１０４とを形成
する。各トレンチ１０３，１０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板１００
内におけるシャロートレンチ１０３同士によって挟まれ
る領域がコレクタ層１０２となる。また、Ｓｉ基板１０
０内のコレクタ層１０２とはシャロートレンチ１０３に
より分離された領域に、コレクタ電極とコンタクトする
ためのＮ+ コレクタ引き出し層１０７を形成する。この
とき、シャロートレンチ１０３同士の間の距離が活性領
域の幅Ｗ２を規定するが、本実施形態においては、この
シャロートレンチ１０３同士の間隔である活性領域の幅
Ｗ２を従来のＨＢＴよりも狭くしておく。
め込まれたシャロートレンチ１０３と、アンドープポリ
シリコン膜１０５及びこれを取り囲むシリコン酸化膜１
０６により構成されるディープトレンチ１０４とを形成
する。各トレンチ１０３，１０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板１００
内におけるシャロートレンチ１０３同士によって挟まれ
る領域がコレクタ層１０２となる。また、Ｓｉ基板１０
０内のコレクタ層１０２とはシャロートレンチ１０３に
より分離された領域に、コレクタ電極とコンタクトする
ためのＮ+ コレクタ引き出し層１０７を形成する。この
とき、シャロートレンチ１０３同士の間の距離が活性領
域の幅Ｗ２を規定するが、本実施形態においては、この
シャロートレンチ１０３同士の間隔である活性領域の幅
Ｗ２を従来のＨＢＴよりも狭くしておく。
【００６９】この後、図示されていないが、標準的な製
造方法により、ＣＭＯＳデバイスの各ＭＩＳＦＥＴの基
本構造であるゲート絶縁膜，ゲート電極，ソース・ドレ
イン領域などを形成する。
造方法により、ＣＭＯＳデバイスの各ＭＩＳＦＥＴの基
本構造であるゲート絶縁膜，ゲート電極，ソース・ドレ
イン領域などを形成する。
【００７０】次に、図２（ｂ）に示す工程で、テトラエ
トキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長
法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上
に厚さが約３０ｎｍの第１の堆積酸化膜１０８を形成し
た後、フッ酸等のウェットエッチングにより、第１の堆
積酸化膜１０８に活性領域の幅Ｗ２よりも広い幅Ｗ３を
有するコレクタ開口部１１０を形成する。つまり、シャ
ロートレンチ１０３とＳｉ基板１００との表面部におけ
る境界である活性領域・分離接合部Ｒaiを含むようにコ
レクタ開口部１１０を形成することにより、コレクタ開
口部１１０の幅Ｗ３を活性領域の幅Ｗ２よりも広くして
おく。コレクタ開口部１１０の幅自体は従来のＨＢＴに
おけるとほぼ同じ程度であるが、シャロートレンチ１０
３同士の間隔が従来のＨＢＴにおけるよりも狭くなって
いる結果、コレクタ開口部１１０の幅Ｗ３が活性領域の
幅Ｗ２よりも広くなるのである。ただし、このままでは
トレンチの異種材料間の接合によるストレス起因の界面
準位や格子欠陥を介してベース・コレクタ間のリーク電
流が大きくなる可能性があるため、後述するように、接
合リーク防止層１１３を形成する必要がある。
トキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長
法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上
に厚さが約３０ｎｍの第１の堆積酸化膜１０８を形成し
た後、フッ酸等のウェットエッチングにより、第１の堆
積酸化膜１０８に活性領域の幅Ｗ２よりも広い幅Ｗ３を
有するコレクタ開口部１１０を形成する。つまり、シャ
ロートレンチ１０３とＳｉ基板１００との表面部におけ
る境界である活性領域・分離接合部Ｒaiを含むようにコ
レクタ開口部１１０を形成することにより、コレクタ開
口部１１０の幅Ｗ３を活性領域の幅Ｗ２よりも広くして
おく。コレクタ開口部１１０の幅自体は従来のＨＢＴに
おけるとほぼ同じ程度であるが、シャロートレンチ１０
３同士の間隔が従来のＨＢＴにおけるよりも狭くなって
いる結果、コレクタ開口部１１０の幅Ｗ３が活性領域の
幅Ｗ２よりも広くなるのである。ただし、このままでは
トレンチの異種材料間の接合によるストレス起因の界面
準位や格子欠陥を介してベース・コレクタ間のリーク電
流が大きくなる可能性があるため、後述するように、接
合リーク防止層１１３を形成する必要がある。
【００７１】次に、Ｓｉ基板１００のコレクタ開口部１
１０に露出した部分をアンモニア水と過酸化水素水との
混合液によって処理し、その部分に厚さが１ｎｍ程度の
保護酸化膜を形成した状態で、ウエハをＵＨＶ−ＣＶＤ
装置のチャンバー内に導入する。そして、導入後、水素
雰囲気中で熱処理を行うことにより保護酸化膜を除去し
た後、５５０℃に加熱しつつジシラン（Ｓｉ2 Ｈ6 ）と
ゲルマン（ＧｅＨ4 ）にドーピング用のジボラン（Ｂ2
Ｈ6 ）を含むガスをチャンバー内に導入して、Ｓｉ基板
１００のコレクタ開口部１１０に露出している表面の上
に、厚さ約６０ｎｍのＳｉ1-x Ｇｅx 層をエピタキシャ
ル成長させる。そして、Ｓｉ1-x Ｇｅx層を形成した
後、連続してチャンバー内に供給するガスをジシランに
切り替えることにより、Ｓｉ1-x Ｇｅx 層の上に厚さ約
１０ｎｍのＳｉ層をエピタキシャル成長させる。このＳ
ｉ1-x Ｇｅx 層とＳｉ層により、Ｓｉ／Ｓｉ1-x Ｇｅx
層１１１が形成される。ここで、Ｓｉ1-x Ｇｅx 層は、
ボロン（Ｂ）が導入されてＰ型になっており、ボロンの
濃度は２×１０18atoms ・ｃｍ-3である。このとき、Ｓ
ｉ層には不純物を導入しないでおく。一方、本実施形態
においても、Ｓｉ1-xＧｅx 層を形成する際に、第１の
堆積酸化膜１０８の上に、Ｓｉ，Ｇｅ原子が凝集してＳ
ｉＧｅアイランドが形成されるおそれはあるが、選択成
長のための制御を厳密に行なうことにより、ＳｉＧｅア
イランドの形成を回避しておく。
１０に露出した部分をアンモニア水と過酸化水素水との
混合液によって処理し、その部分に厚さが１ｎｍ程度の
保護酸化膜を形成した状態で、ウエハをＵＨＶ−ＣＶＤ
装置のチャンバー内に導入する。そして、導入後、水素
雰囲気中で熱処理を行うことにより保護酸化膜を除去し
た後、５５０℃に加熱しつつジシラン（Ｓｉ2 Ｈ6 ）と
ゲルマン（ＧｅＨ4 ）にドーピング用のジボラン（Ｂ2
Ｈ6 ）を含むガスをチャンバー内に導入して、Ｓｉ基板
１００のコレクタ開口部１１０に露出している表面の上
に、厚さ約６０ｎｍのＳｉ1-x Ｇｅx 層をエピタキシャ
ル成長させる。そして、Ｓｉ1-x Ｇｅx層を形成した
後、連続してチャンバー内に供給するガスをジシランに
切り替えることにより、Ｓｉ1-x Ｇｅx 層の上に厚さ約
１０ｎｍのＳｉ層をエピタキシャル成長させる。このＳ
ｉ1-x Ｇｅx 層とＳｉ層により、Ｓｉ／Ｓｉ1-x Ｇｅx
層１１１が形成される。ここで、Ｓｉ1-x Ｇｅx 層は、
ボロン（Ｂ）が導入されてＰ型になっており、ボロンの
濃度は２×１０18atoms ・ｃｍ-3である。このとき、Ｓ
ｉ層には不純物を導入しないでおく。一方、本実施形態
においても、Ｓｉ1-xＧｅx 層を形成する際に、第１の
堆積酸化膜１０８の上に、Ｓｉ，Ｇｅ原子が凝集してＳ
ｉＧｅアイランドが形成されるおそれはあるが、選択成
長のための制御を厳密に行なうことにより、ＳｉＧｅア
イランドの形成を回避しておく。
【００７２】次に、図３（ａ）に示す工程で、ウエハ上
に、エッチストッパとなる膜厚３０ｎｍの第２の堆積酸
化膜１１２を形成した後、第２の堆積酸化膜１１２の上
に設けたレジストマスクＲe1を用いて、第２の堆積酸化
膜１１２をドライエッチングによりパターニングして、
ベース接合用開口部１１４を形成する。このとき、Ｓｉ
／Ｓｉ1-x Ｇｅx 層１１１の中央部は第２の堆積酸化膜
によって覆われており、ベース接合用開口部１１４には
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１の周辺部と第１の堆積酸
化膜１０８の一部とが露出している。次に、活性領域・
分離接合部Ｒaiにおけるストレスの影響を抑えるため
に、ベース接合用開口部１１４の形成に用いたレジスト
マスクＲe1を用いて、ボロン（Ｂ）などのＰ型の不純物
のイオン注入を行い、表面付近の濃度が３×１０17atom
s ・ｃｍ-3程度の接合リーク防止層１１３を形成する。
に、エッチストッパとなる膜厚３０ｎｍの第２の堆積酸
化膜１１２を形成した後、第２の堆積酸化膜１１２の上
に設けたレジストマスクＲe1を用いて、第２の堆積酸化
膜１１２をドライエッチングによりパターニングして、
ベース接合用開口部１１４を形成する。このとき、Ｓｉ
／Ｓｉ1-x Ｇｅx 層１１１の中央部は第２の堆積酸化膜
によって覆われており、ベース接合用開口部１１４には
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１の周辺部と第１の堆積酸
化膜１０８の一部とが露出している。次に、活性領域・
分離接合部Ｒaiにおけるストレスの影響を抑えるため
に、ベース接合用開口部１１４の形成に用いたレジスト
マスクＲe1を用いて、ボロン（Ｂ）などのＰ型の不純物
のイオン注入を行い、表面付近の濃度が３×１０17atom
s ・ｃｍ-3程度の接合リーク防止層１１３を形成する。
【００７３】次に、図３（ｂ）に示す工程で、ＣＶＤに
より、ウエハ上に１×１０20atoms・ｃｍ-3以上の高濃
度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコン
層１１５を堆積し、続いて、厚さ約１００ｎｍの第３の
堆積酸化膜１１７を堆積する。次に、ドライエッチング
により、第３の堆積酸化膜１１７とＰ+ ポリシリコン層
１１５とをパターニングして、第３の堆積酸化膜１１７
とＰ+ ポリシリコン層１１５との中央部に第２の堆積酸
化膜１１２に達するベース開口部１１８を形成する。こ
のベース開口部１１８は第２の堆積酸化膜１１２の中央
部よりも小さく、ベース開口部１１８がベース接合用開
口部１１４に跨ることはない。この工程により、Ｐ+ ポ
リシリコン層１１５とＳｉ／Ｓｉ1-x Ｇｅx 層１１１の
中央部を除く部分とによって構成される外部ベース１１
６が形成される。ここで、本実施形態においては、図１
４（ｂ）に示す従来のＨＢＴの製造工程とは異なり、こ
の時に第３の堆積酸化膜１１７とＰ+ ポリシリコン層１
１５との図中の両端部をエッチングすることなく残して
おく。これによりエッチングした側壁に付着する残留物
を極力抑えることができる。
より、ウエハ上に１×１０20atoms・ｃｍ-3以上の高濃
度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコン
層１１５を堆積し、続いて、厚さ約１００ｎｍの第３の
堆積酸化膜１１７を堆積する。次に、ドライエッチング
により、第３の堆積酸化膜１１７とＰ+ ポリシリコン層
１１５とをパターニングして、第３の堆積酸化膜１１７
とＰ+ ポリシリコン層１１５との中央部に第２の堆積酸
化膜１１２に達するベース開口部１１８を形成する。こ
のベース開口部１１８は第２の堆積酸化膜１１２の中央
部よりも小さく、ベース開口部１１８がベース接合用開
口部１１４に跨ることはない。この工程により、Ｐ+ ポ
リシリコン層１１５とＳｉ／Ｓｉ1-x Ｇｅx 層１１１の
中央部を除く部分とによって構成される外部ベース１１
６が形成される。ここで、本実施形態においては、図１
４（ｂ）に示す従来のＨＢＴの製造工程とは異なり、こ
の時に第３の堆積酸化膜１１７とＰ+ ポリシリコン層１
１５との図中の両端部をエッチングすることなく残して
おく。これによりエッチングした側壁に付着する残留物
を極力抑えることができる。
【００７４】次に、図４（ａ）に示す工程で、ＣＶＤに
より、ウエハの全面上に厚さ約３０ｎｍの第４の堆積酸
化膜１２０と厚さ約１５０ｎｍのポリシリコン膜とを堆
積する。そして、異方性ドライエッチングにより、第４
の堆積酸化膜１２０及びポリシリコン膜をエッチバック
して、Ｐ+ ポリシリコン層１１５及び第３の堆積酸化膜
１１７の側面上に第４の堆積酸化膜１２０を挟んでポリ
シリコンからなるサイドウォール１２１を形成する。次
に、フッ酸等によるウエットエッチングを行い、第２の
堆積酸化膜１１２及び第４の堆積酸化膜１２０のうち露
出している部分を除去する。このとき、ベース開口部１
１８においては、Ｓｉ／Ｓｉ1-x Ｇｅx層１１１の上部
のＳｉ層が露出する。また、ウエットエッチングは等方
性であることから第２の堆積酸化膜１１２及び第４の堆
積酸化膜１２０が横方向にもエッチングされ、ベース開
口部１１８の寸法が拡大する。つまり、このときのウエ
ットエッチングの量によってベース開口幅Ｗ１が決ま
る。このウエットエッチングの際、第１の堆積酸化膜１
０８にＳｉＧｅアイランド１１１が付着していたとして
も、Ｓｉ基板１００のうちＮ+ コレクタ引き出し層１０
７などは、Ｐ+ ポリシリコン層１１５などによって覆わ
れているので、Ｓｉ基板１００の表面が露出することは
ない。
より、ウエハの全面上に厚さ約３０ｎｍの第４の堆積酸
化膜１２０と厚さ約１５０ｎｍのポリシリコン膜とを堆
積する。そして、異方性ドライエッチングにより、第４
の堆積酸化膜１２０及びポリシリコン膜をエッチバック
して、Ｐ+ ポリシリコン層１１５及び第３の堆積酸化膜
１１７の側面上に第４の堆積酸化膜１２０を挟んでポリ
シリコンからなるサイドウォール１２１を形成する。次
に、フッ酸等によるウエットエッチングを行い、第２の
堆積酸化膜１１２及び第４の堆積酸化膜１２０のうち露
出している部分を除去する。このとき、ベース開口部１
１８においては、Ｓｉ／Ｓｉ1-x Ｇｅx層１１１の上部
のＳｉ層が露出する。また、ウエットエッチングは等方
性であることから第２の堆積酸化膜１１２及び第４の堆
積酸化膜１２０が横方向にもエッチングされ、ベース開
口部１１８の寸法が拡大する。つまり、このときのウエ
ットエッチングの量によってベース開口幅Ｗ１が決ま
る。このウエットエッチングの際、第１の堆積酸化膜１
０８にＳｉＧｅアイランド１１１が付着していたとして
も、Ｓｉ基板１００のうちＮ+ コレクタ引き出し層１０
７などは、Ｐ+ ポリシリコン層１１５などによって覆わ
れているので、Ｓｉ基板１００の表面が露出することは
ない。
【００７５】次に、図４（ｂ）に示す工程で、厚さが約
２５０ｎｍのＮ+ ポリシリコン層１２９を堆積した後、
ドライエッチングによってＮ+ ポリシリコン層１２９を
パターニングすることにより、エミッタ引き出し電極を
形成する。このとき、Ｐ+ ポリシリコン層１１５の外側
はパターニングされていないので、側方にポリシリコン
からなるサイドウォールが形成されることはない。ま
た、Ｎ+ コレクタ引き出し層１０７などの表面が、Ｎ+
ポリシリコン層１２９のオーバーエッチングによってエ
ッチングされることがないので、Ｓｉ基板１００の表面
に凹凸が形成されることもない。
２５０ｎｍのＮ+ ポリシリコン層１２９を堆積した後、
ドライエッチングによってＮ+ ポリシリコン層１２９を
パターニングすることにより、エミッタ引き出し電極を
形成する。このとき、Ｐ+ ポリシリコン層１１５の外側
はパターニングされていないので、側方にポリシリコン
からなるサイドウォールが形成されることはない。ま
た、Ｎ+ コレクタ引き出し層１０７などの表面が、Ｎ+
ポリシリコン層１２９のオーバーエッチングによってエ
ッチングされることがないので、Ｓｉ基板１００の表面
に凹凸が形成されることもない。
【００７６】次に、図５（ａ）に示す工程で、ドライエ
ッチングにより、第３の堆積酸化膜１１７，Ｐ+ ポリシ
リコン層１１５及び第２の堆積酸化膜１１２をパターニ
ングして、外部ベース１１６の形状を決定する。
ッチングにより、第３の堆積酸化膜１１７，Ｐ+ ポリシ
リコン層１１５及び第２の堆積酸化膜１１２をパターニ
ングして、外部ベース１１６の形状を決定する。
【００７７】次に、図５（ｂ）に示す工程で、ウエハ上
に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ドラ
イエッチングを行なって、Ｎ+ ポリシリコン層１２９と
Ｐ+ポリシリコン層１１５の側面にサイドウォール１２
３を形成する。このときのドライエッチング（オーバー
エッチング）によって、第１の堆積酸化膜１０８の露出
している部分を除去して、Ｎ+ ポリシリコン層１２９，
Ｐ+ ポリシリコン層１１５及びＮ+ コレクタ引き出し層
１０７の表面を露出させる。
に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ドラ
イエッチングを行なって、Ｎ+ ポリシリコン層１２９と
Ｐ+ポリシリコン層１１５の側面にサイドウォール１２
３を形成する。このときのドライエッチング（オーバー
エッチング）によって、第１の堆積酸化膜１０８の露出
している部分を除去して、Ｎ+ ポリシリコン層１２９，
Ｐ+ ポリシリコン層１１５及びＮ+ コレクタ引き出し層
１０７の表面を露出させる。
【００７８】さらに、図１に示す構造を得るために、以
下の処理を行なう。まず、スパッタリングによって、ウ
エハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、Ｎ+ ポリシリコン層１２９，Ｐ+
ポリシリコン層１１５及びＮ+ コレクタ引き出し層１０
７の露出している表面にＴｉシリサイド層１２４を形成
する。その後、Ｔｉ膜の未反応部分のみを選択的に除去
した後、Ｔｉシリサイド層１２４の結晶構造を変化させ
るためのアニールを行なう。
下の処理を行なう。まず、スパッタリングによって、ウ
エハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、Ｎ+ ポリシリコン層１２９，Ｐ+
ポリシリコン層１１５及びＮ+ コレクタ引き出し層１０
７の露出している表面にＴｉシリサイド層１２４を形成
する。その後、Ｔｉ膜の未反応部分のみを選択的に除去
した後、Ｔｉシリサイド層１２４の結晶構造を変化させ
るためのアニールを行なう。
【００７９】次に、ウエハの全面上に層間絶縁膜１２５
を形成し、層間絶縁膜１２５を貫通してＮ+ ポリシリコ
ン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+ コレク
タ引き出し層１０７上のＴｉシリサイド層１２４に到達
する接続孔を形成する。そして、各接続孔内にＷ膜を埋
め込んでＷプラグ１２６を形成した後、ウエハの全面上
にアルミニウム合金膜を堆積した後、これをパターニン
グして、各Ｗプラグ１２６に接続され、層間絶縁膜１２
５の上に延びる金属配線１２７を形成する。
を形成し、層間絶縁膜１２５を貫通してＮ+ ポリシリコ
ン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+ コレク
タ引き出し層１０７上のＴｉシリサイド層１２４に到達
する接続孔を形成する。そして、各接続孔内にＷ膜を埋
め込んでＷプラグ１２６を形成した後、ウエハの全面上
にアルミニウム合金膜を堆積した後、これをパターニン
グして、各Ｗプラグ１２６に接続され、層間絶縁膜１２
５の上に延びる金属配線１２７を形成する。
【００８０】以上の工程により、図１に示す構造を有す
るＨＢＴ、つまり、Ｎ型Ｓｉからなるコレクタと、Ｐ+
型Ｓｉ1-x Ｇｅx からなるベースと、Ｎ+ 型Ｓｉからな
るエミッタとを備えたＨＢＴが形成される。なお、Ｓｉ
／Ｓｉ1-x Ｇｅx 層１１１のうちＳｉ層には、Ｎ+ ポリ
シリコン層１２９から高濃度のＮ型不純物（リンなど）
が拡散して、Ｎ+ 型Ｓｉ層になっている。
るＨＢＴ、つまり、Ｎ型Ｓｉからなるコレクタと、Ｐ+
型Ｓｉ1-x Ｇｅx からなるベースと、Ｎ+ 型Ｓｉからな
るエミッタとを備えたＨＢＴが形成される。なお、Ｓｉ
／Ｓｉ1-x Ｇｅx 層１１１のうちＳｉ層には、Ｎ+ ポリ
シリコン層１２９から高濃度のＮ型不純物（リンなど）
が拡散して、Ｎ+ 型Ｓｉ層になっている。
【００８１】以上のような工程を用いることにより、Ｈ
ＢＴの面積を低減するとともに、活性領域・分離接合部
Ｒaiにおけるストレス要因のリーク電流と、ドライエッ
チング時にＰ+ ポリシリコン層１１５の外側面にポリシ
リコンのサイドウォールが残ることに起因するリーク電
流を防ぐことができる。
ＢＴの面積を低減するとともに、活性領域・分離接合部
Ｒaiにおけるストレス要因のリーク電流と、ドライエッ
チング時にＰ+ ポリシリコン層１１５の外側面にポリシ
リコンのサイドウォールが残ることに起因するリーク電
流を防ぐことができる。
【００８２】（第２の実施形態）図６は、本発明の第２
の実施形態の半導体装置の断面であって、ＳｉＧｅ−Ｂ
ｉＣＭＯＳデバイスの製造工程を、先にＭＩＳＦＥＴを
形成してからＨＢＴを形成する手順により行なった場合
のＳｉＧｅ−ＢｉＣＭＯＳデバイスの断面図である。本
実施形態では、ＨＢＴ領域だけでなくＣＭＯＳデバイス
領域のうちの１つのＭＩＳＦＥＴの構造をも図示してい
る。
の実施形態の半導体装置の断面であって、ＳｉＧｅ−Ｂ
ｉＣＭＯＳデバイスの製造工程を、先にＭＩＳＦＥＴを
形成してからＨＢＴを形成する手順により行なった場合
のＳｉＧｅ−ＢｉＣＭＯＳデバイスの断面図である。本
実施形態では、ＨＢＴ領域だけでなくＣＭＯＳデバイス
領域のうちの１つのＭＩＳＦＥＴの構造をも図示してい
る。
【００８３】同図に示すように、本実施形態におけるＨ
ＢＴ形成領域Ｒbpに設けられるＨＢＴの構造は、上記第
１の実施形態におけるＨＢＴの構造とほとんど同じであ
るが、第１の堆積酸化膜１０８の上の構造のみが異なっ
ている。以下、第１の実施形態と同じ構造については説
明を省略し、第１の実施形態と異なる点のみを説明す
る。
ＢＴ形成領域Ｒbpに設けられるＨＢＴの構造は、上記第
１の実施形態におけるＨＢＴの構造とほとんど同じであ
るが、第１の堆積酸化膜１０８の上の構造のみが異なっ
ている。以下、第１の実施形態と同じ構造については説
明を省略し、第１の実施形態と異なる点のみを説明す
る。
【００８４】本実施形態においては、第１の堆積酸化膜
１０８の上にポリシリコン層１０９が設けられており、
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１は、Ｓｉ基板１００のコ
レクタ開口部１１０に露出している表面全体からポリシ
リコン層１０９の上にまで延びている。この点が、本実
施形態のもっとも重要な特徴である。そして、Ｓｉ／Ｓ
ｉ1-x Ｇｅx 層１１１のうち中央部の下部が内部ベース
１１９として機能し、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１の
うち中央部を除く部分とＰ+ ポリシリコン層１１５とが
外部ベース１１６として機能する。
１０８の上にポリシリコン層１０９が設けられており、
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１は、Ｓｉ基板１００のコ
レクタ開口部１１０に露出している表面全体からポリシ
リコン層１０９の上にまで延びている。この点が、本実
施形態のもっとも重要な特徴である。そして、Ｓｉ／Ｓ
ｉ1-x Ｇｅx 層１１１のうち中央部の下部が内部ベース
１１９として機能し、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１の
うち中央部を除く部分とＰ+ ポリシリコン層１１５とが
外部ベース１１６として機能する。
【００８５】第１の堆積酸化膜１０８上において、Ｓｉ
／Ｓｉ1-x Ｇｅx 層１１１の下地層としてポリシリコン
層１０９が設けられていることにより、後述するよう
に、ＵＨＶ−ＣＶＤ等によりＳｉ／Ｓｉ1-x Ｇｅx 層１
１１を形成する際に、第１の堆積酸化膜１０８上にラン
ダムな分布をもつＳｉＧｅアイランドが形成されるのを
防止することができる。なお、ポリシリコン層１０９の
かわりにシリコン窒化膜を用いてもよい。
／Ｓｉ1-x Ｇｅx 層１１１の下地層としてポリシリコン
層１０９が設けられていることにより、後述するよう
に、ＵＨＶ−ＣＶＤ等によりＳｉ／Ｓｉ1-x Ｇｅx 層１
１１を形成する際に、第１の堆積酸化膜１０８上にラン
ダムな分布をもつＳｉＧｅアイランドが形成されるのを
防止することができる。なお、ポリシリコン層１０９の
かわりにシリコン窒化膜を用いてもよい。
【００８６】ここで、本実施形態においても、Ｓｉ1-x
Ｇｅx 層の大部分は、ボロン（Ｂ）などのＰ型不純物に
よって２×１０18atoms ・ｃｍ-3程度にドーピングされ
ており、Ｓｉ層はＮ+ ポリシリコン層１２９からのリン
（Ｐ）等のＮ型不純物の拡散によって、基板の深さ方向
に向かって１×１０20atoms ・ｃｍ-3から１×１０17at
oms ・ｃｍ-3程度までの分布をもってドーピングされて
いる。Ｓｉ1-x Ｇｅx層と連続的にＳｉ層を形成してい
るのは、上方のＮ+ ポリシリコン層１２９の下面をＰＮ
接合部から遠ざけることによって、Ｎ+ ポリシリコン層
１２９中に多く存在する界面準位や欠陥によるキャリア
の再結合を防止するためである。
Ｇｅx 層の大部分は、ボロン（Ｂ）などのＰ型不純物に
よって２×１０18atoms ・ｃｍ-3程度にドーピングされ
ており、Ｓｉ層はＮ+ ポリシリコン層１２９からのリン
（Ｐ）等のＮ型不純物の拡散によって、基板の深さ方向
に向かって１×１０20atoms ・ｃｍ-3から１×１０17at
oms ・ｃｍ-3程度までの分布をもってドーピングされて
いる。Ｓｉ1-x Ｇｅx層と連続的にＳｉ層を形成してい
るのは、上方のＮ+ ポリシリコン層１２９の下面をＰＮ
接合部から遠ざけることによって、Ｎ+ ポリシリコン層
１２９中に多く存在する界面準位や欠陥によるキャリア
の再結合を防止するためである。
【００８７】本実施形態においても、ＨＢＴ形成領域Ｒ
bpにおいては、コレクタ開口部１１０の端よりもシャロ
ートレンチ１０３の端が内側になるように配置されてい
て、活性領域の幅Ｗ２がコレクタ開口の幅Ｗ３よりも小
さくなっている点は、第１の実施形態と同様である。こ
れにより、シャロートレンチ１０３が内側に配置される
ので、ＨＢＴの総面積を低減することができる。また、
コレクタ開口部１１０に対して自己整合的にＰ型の不純
物をイオン注入してなるＰ型の接合リーク防止層１１３
が活性領域・分離接合部Ｒaiの付近に設けられている。
このＰ型接合リーク防止層１１３における基板表面付近
の不純物濃度は、３×１０17atoms ・ｃｍ-3程度が好ま
しい。
bpにおいては、コレクタ開口部１１０の端よりもシャロ
ートレンチ１０３の端が内側になるように配置されてい
て、活性領域の幅Ｗ２がコレクタ開口の幅Ｗ３よりも小
さくなっている点は、第１の実施形態と同様である。こ
れにより、シャロートレンチ１０３が内側に配置される
ので、ＨＢＴの総面積を低減することができる。また、
コレクタ開口部１１０に対して自己整合的にＰ型の不純
物をイオン注入してなるＰ型の接合リーク防止層１１３
が活性領域・分離接合部Ｒaiの付近に設けられている。
このＰ型接合リーク防止層１１３における基板表面付近
の不純物濃度は、３×１０17atoms ・ｃｍ-3程度が好ま
しい。
【００８８】一方、ＭＩＳＦＥＴ形成領域Ｒmsには、高
エネルギーのイオン注入によって形成されたレトログレ
ードウエル１５１と、Ｓｉ基板１００のレトログレード
ウェル１５１の上に設けられたシリコン酸化膜又はシリ
コン酸窒化膜からなるゲート絶縁膜１５２と、ゲート絶
縁膜１５２の上に設けられたポリシリコンからなるゲー
ト電極１５３と、ゲート電極１５３の側面上に設けられ
たシリコン酸化膜からなるサイドウォール１５４と、サ
イドウォール１５４の上に残るＬ字状の第１の堆積酸化
膜１０８及びサイドウォール１２３と、Ｓｉ基板１００
のゲート電極１５３の両側方に位置する領域に設けられ
たソース・ドレイン領域１５５とを備えたＭＩＳＦＥＴ
が設けられている。ここで、Ｎチャネル型ＭＩＳＦＥＴ
においては、レトログレードウェル１５１にはＰ型不純
物（ボロンなど）が導入され、ソース・ドレイン領域１
５５には高濃度のＮ型不純物（ヒ素，リンなど）が導入
されている。また、ゲート電極１５３及びソース・ドレ
イン領域１５５の表面上には、Ｔｉシリサイド層１２４
が形成されており、層間絶縁膜１２５を貫通してソース
・ドレイン領域１５５やゲート電極１５３に到達する接
続孔を埋めるＷプラグ１２６と、Ｗプラグ１２６に接続
され、層間絶縁膜１２５の上に延びる金属配線１２７と
が設けられている。
エネルギーのイオン注入によって形成されたレトログレ
ードウエル１５１と、Ｓｉ基板１００のレトログレード
ウェル１５１の上に設けられたシリコン酸化膜又はシリ
コン酸窒化膜からなるゲート絶縁膜１５２と、ゲート絶
縁膜１５２の上に設けられたポリシリコンからなるゲー
ト電極１５３と、ゲート電極１５３の側面上に設けられ
たシリコン酸化膜からなるサイドウォール１５４と、サ
イドウォール１５４の上に残るＬ字状の第１の堆積酸化
膜１０８及びサイドウォール１２３と、Ｓｉ基板１００
のゲート電極１５３の両側方に位置する領域に設けられ
たソース・ドレイン領域１５５とを備えたＭＩＳＦＥＴ
が設けられている。ここで、Ｎチャネル型ＭＩＳＦＥＴ
においては、レトログレードウェル１５１にはＰ型不純
物（ボロンなど）が導入され、ソース・ドレイン領域１
５５には高濃度のＮ型不純物（ヒ素，リンなど）が導入
されている。また、ゲート電極１５３及びソース・ドレ
イン領域１５５の表面上には、Ｔｉシリサイド層１２４
が形成されており、層間絶縁膜１２５を貫通してソース
・ドレイン領域１５５やゲート電極１５３に到達する接
続孔を埋めるＷプラグ１２６と、Ｗプラグ１２６に接続
され、層間絶縁膜１２５の上に延びる金属配線１２７と
が設けられている。
【００８９】本実施形態においては、上述の第１の実施
形態と同様の効果に加えて、ＨＢＴ形成領域Ｒbpにおい
て、第１の堆積酸化膜１０８の上にほぼ均一なＳｉ／Ｓ
ｉ1- x Ｇｅx 層１１１が形成され、ＳｉＧｅアイランド
が形成されていないので、従来のＳｉＧｅ−ＢｉＣＭＯ
Ｓデバイスにおいて発生するおそれがあったＳｉＧｅア
イランドに起因する種々の不具合を解消することができ
る。
形態と同様の効果に加えて、ＨＢＴ形成領域Ｒbpにおい
て、第１の堆積酸化膜１０８の上にほぼ均一なＳｉ／Ｓ
ｉ1- x Ｇｅx 層１１１が形成され、ＳｉＧｅアイランド
が形成されていないので、従来のＳｉＧｅ−ＢｉＣＭＯ
Ｓデバイスにおいて発生するおそれがあったＳｉＧｅア
イランドに起因する種々の不具合を解消することができ
る。
【００９０】次に、図６に示す構造を実現するための製
造工程について、図７（ａ）〜図１１（ｂ）を参照しな
がら説明する。図７（ａ）〜図１１（ｂ）は、第２の実
施形態のＳｉＧｅ−ＢｉＣＭＯＳデバイスの製造方法を
示す断面図である。
造工程について、図７（ａ）〜図１１（ｂ）を参照しな
がら説明する。図７（ａ）〜図１１（ｂ）は、第２の実
施形態のＳｉＧｅ−ＢｉＣＭＯＳデバイスの製造方法を
示す断面図である。
【００９１】まず、図７（ａ）に示す工程で、（００
１）面を主面とするＳｉ基板１００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、ＨＢＴ形成領域Ｒ
bpに深さ約１μｍのＮ型のレトログレードウェル１０１
を形成する。ただし、エピタキシャル成長を行なわずに
Ｓｉ基板１００の一部にイオン注入を行なうことにより
レトログレードウェル１０１を形成することも可能であ
る。このとき、ＨＢＴ形成領域ＲbpにおけるＳｉ基板１
００の表面付近の領域は、ＨＢＴのコレクタ層となるた
めにＮ型の不純物濃度を１×１０17atoms・ｃｍ-3程度
に調整しておく。一方、ＭＩＳＦＥＴ形成領域において
は、イオン注入によりレトログレードウェル１５１を形
成する。このレトログレードウェル１５１は、ＮＭＩＳ
ＦＥＴを形成しようとする領域ではＰ型ウェルであり、
ＰＭＩＳＦＥＴを形成しようとする領域ではＮ型ウェル
である。
１）面を主面とするＳｉ基板１００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、ＨＢＴ形成領域Ｒ
bpに深さ約１μｍのＮ型のレトログレードウェル１０１
を形成する。ただし、エピタキシャル成長を行なわずに
Ｓｉ基板１００の一部にイオン注入を行なうことにより
レトログレードウェル１０１を形成することも可能であ
る。このとき、ＨＢＴ形成領域ＲbpにおけるＳｉ基板１
００の表面付近の領域は、ＨＢＴのコレクタ層となるた
めにＮ型の不純物濃度を１×１０17atoms・ｃｍ-3程度
に調整しておく。一方、ＭＩＳＦＥＴ形成領域において
は、イオン注入によりレトログレードウェル１５１を形
成する。このレトログレードウェル１５１は、ＮＭＩＳ
ＦＥＴを形成しようとする領域ではＰ型ウェルであり、
ＰＭＩＳＦＥＴを形成しようとする領域ではＮ型ウェル
である。
【００９２】次に、素子分離として、酸化シリコンが埋
め込まれたシャロートレンチ１０３と、アンドープポリ
シリコン膜１０５及びこれを取り囲むシリコン酸化膜１
０６により構成されるディープトレンチ１０４とを形成
する。各トレンチ１０３，１０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板１００
内におけるシャロートレンチ１０３同士によって挟まれ
る領域がコレクタ層１０２となる。また、Ｓｉ基板１０
０内のコレクタ層１０２とはシャロートレンチ１０３に
より分離された領域に、コレクタ電極とコンタクトする
ためのＮ+ コレクタ引き出し層１０７を形成する。この
とき、シャロートレンチ１０３同士の間の距離が活性領
域の幅Ｗ２を規定するが、本実施形態においては、この
シャロートレンチ１０３同士の間隔である活性領域の幅
Ｗ２を従来のＨＢＴよりも狭くしておく。このとき、Ｍ
ＩＳＦＥＴ形成領域Ｒmsにも、同じ深さのシャロートレ
ンチ１０３を形成する。
め込まれたシャロートレンチ１０３と、アンドープポリ
シリコン膜１０５及びこれを取り囲むシリコン酸化膜１
０６により構成されるディープトレンチ１０４とを形成
する。各トレンチ１０３，１０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板１００
内におけるシャロートレンチ１０３同士によって挟まれ
る領域がコレクタ層１０２となる。また、Ｓｉ基板１０
０内のコレクタ層１０２とはシャロートレンチ１０３に
より分離された領域に、コレクタ電極とコンタクトする
ためのＮ+ コレクタ引き出し層１０７を形成する。この
とき、シャロートレンチ１０３同士の間の距離が活性領
域の幅Ｗ２を規定するが、本実施形態においては、この
シャロートレンチ１０３同士の間隔である活性領域の幅
Ｗ２を従来のＨＢＴよりも狭くしておく。このとき、Ｍ
ＩＳＦＥＴ形成領域Ｒmsにも、同じ深さのシャロートレ
ンチ１０３を形成する。
【００９３】次に、図７（ｂ）に示す工程で、ＭＩＳＦ
ＥＴ形成領域Ｒmsにおいて、標準的な製造方法により、
ＣＭＯＳデバイスの各ＭＩＳＦＥＴのゲート絶縁膜１５
２，ゲート電極１５３，酸化膜サイドウォール１５４，
ソース・ドレイン領域１５５などを形成する。
ＥＴ形成領域Ｒmsにおいて、標準的な製造方法により、
ＣＭＯＳデバイスの各ＭＩＳＦＥＴのゲート絶縁膜１５
２，ゲート電極１５３，酸化膜サイドウォール１５４，
ソース・ドレイン領域１５５などを形成する。
【００９４】次に、図８（ａ）に示す工程で、テトラエ
トキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長
法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上
に厚さが約３０ｎｍの第１の堆積酸化膜１０８を形成し
た後、厚さが約５０ｎｍのポリシリコン層１０９とを順
次形成する。その後、ドライエッチング等により、ポリ
シリコン層１０９をパターニングした後、フッ酸等のウ
ェットエッチングにより第１の堆積酸化膜１０８を除去
し、ＨＢＴ形成領域Ｒbpにおいて第１の堆積酸化膜１０
８及びポリシリコン層１０９に活性領域の幅Ｗ２よりも
広い幅Ｗ３を有するコレクタ開口部１１０を形成する。
つまり、シャロートレンチ１０３とＳｉ基板１００との
表面部における境界である活性領域・分離接合部Ｒaiを
含むようにコレクタ開口部１１０を形成することによ
り、コレクタ開口部１１０の幅Ｗ３を活性領域の幅Ｗ２
よりも広くしておく。コレクタ開口部１１０の幅自体は
従来のＨＢＴにおけるとほぼ同じ程度であるが、シャロ
ートレンチ１０３同士の間隔が従来のＨＢＴにおけるよ
りも狭くなっている結果、コレクタ開口部１１０の幅Ｗ
３が活性領域の幅Ｗ２よりも広くなるのである。ただ
し、このままではトレンチ端の異種材料間の接合による
ストレス起因のベース・コレクタ間のリーク電流が大き
くなる可能性があるため、後述するように、接合リーク
防止層１１３を形成する必要がある。
トキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長
法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上
に厚さが約３０ｎｍの第１の堆積酸化膜１０８を形成し
た後、厚さが約５０ｎｍのポリシリコン層１０９とを順
次形成する。その後、ドライエッチング等により、ポリ
シリコン層１０９をパターニングした後、フッ酸等のウ
ェットエッチングにより第１の堆積酸化膜１０８を除去
し、ＨＢＴ形成領域Ｒbpにおいて第１の堆積酸化膜１０
８及びポリシリコン層１０９に活性領域の幅Ｗ２よりも
広い幅Ｗ３を有するコレクタ開口部１１０を形成する。
つまり、シャロートレンチ１０３とＳｉ基板１００との
表面部における境界である活性領域・分離接合部Ｒaiを
含むようにコレクタ開口部１１０を形成することによ
り、コレクタ開口部１１０の幅Ｗ３を活性領域の幅Ｗ２
よりも広くしておく。コレクタ開口部１１０の幅自体は
従来のＨＢＴにおけるとほぼ同じ程度であるが、シャロ
ートレンチ１０３同士の間隔が従来のＨＢＴにおけるよ
りも狭くなっている結果、コレクタ開口部１１０の幅Ｗ
３が活性領域の幅Ｗ２よりも広くなるのである。ただ
し、このままではトレンチ端の異種材料間の接合による
ストレス起因のベース・コレクタ間のリーク電流が大き
くなる可能性があるため、後述するように、接合リーク
防止層１１３を形成する必要がある。
【００９５】このとき、ＭＩＳＦＥＴ形成領域Ｒmsにお
いても、Ｓｉ基板１００上からサイドウォール１５４及
びゲート電極１５３の上に、第１の堆積酸化膜１０８及
びポリシリコン層１０９が形成されるが、ＭＩＳＦＥＴ
形成領域Ｒmsにおける第１の堆積酸化膜１０８及びポリ
シリコン層１０９はパターニングせずに、そのまま残し
ておく。
いても、Ｓｉ基板１００上からサイドウォール１５４及
びゲート電極１５３の上に、第１の堆積酸化膜１０８及
びポリシリコン層１０９が形成されるが、ＭＩＳＦＥＴ
形成領域Ｒmsにおける第１の堆積酸化膜１０８及びポリ
シリコン層１０９はパターニングせずに、そのまま残し
ておく。
【００９６】次に、図８（ｂ）に示す工程で、Ｓｉ基板
１００のコレクタ開口部１１０に露出した部分をアンモ
ニア水と過酸化水素水との混合液によって処理し、その
部分に厚さが１ｎｍ程度の保護酸化膜を形成した状態
で、ウエハをＵＨＶ−ＣＶＤ装置のチャンバー内に導入
する。そして、導入後、水素雰囲気中で熱処理を行うこ
とにより保護酸化膜を除去した後、５５０℃に加熱しつ
つジシラン（Ｓｉ2 Ｈ6）とゲルマン（ＧｅＨ4 ）にド
ーピング用のジボラン（Ｂ2 Ｈ6 ）を含むガスをチャン
バー内に導入して、Ｓｉ基板１００のコレクタ開口部１
１０に露出している表面からポリシリコン層１０９に亘
って、厚さ約６０ｎｍのＳｉ1-x Ｇｅx 層をエピタキシ
ャル成長させる。そして、Ｓｉ1-x Ｇｅx 層を形成した
後、連続してチャンバー内に供給するガスをジシランに
切り替えることにより、Ｓｉ1-x Ｇｅx 層の上に厚さ約
１０ｎｍのＳｉ層をエピタキシャル成長させる。このＳ
ｉ1- x Ｇｅx 層とＳｉ層により、Ｓｉ／Ｓｉ1-x Ｇｅx
層１１１が形成される。このとき、ＭＩＳＦＥＴ形成領
域Ｒmsにおいても、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１が形
成される。ここで、Ｓｉ1-x Ｇｅx 層は、ボロン（Ｂ）
が導入されてＰ型になっており、ボロンの濃度は２×１
０18atoms ・ｃｍ-3である。このとき、Ｓｉ層には不純
物を導入しないでおく。
１００のコレクタ開口部１１０に露出した部分をアンモ
ニア水と過酸化水素水との混合液によって処理し、その
部分に厚さが１ｎｍ程度の保護酸化膜を形成した状態
で、ウエハをＵＨＶ−ＣＶＤ装置のチャンバー内に導入
する。そして、導入後、水素雰囲気中で熱処理を行うこ
とにより保護酸化膜を除去した後、５５０℃に加熱しつ
つジシラン（Ｓｉ2 Ｈ6）とゲルマン（ＧｅＨ4 ）にド
ーピング用のジボラン（Ｂ2 Ｈ6 ）を含むガスをチャン
バー内に導入して、Ｓｉ基板１００のコレクタ開口部１
１０に露出している表面からポリシリコン層１０９に亘
って、厚さ約６０ｎｍのＳｉ1-x Ｇｅx 層をエピタキシ
ャル成長させる。そして、Ｓｉ1-x Ｇｅx 層を形成した
後、連続してチャンバー内に供給するガスをジシランに
切り替えることにより、Ｓｉ1-x Ｇｅx 層の上に厚さ約
１０ｎｍのＳｉ層をエピタキシャル成長させる。このＳ
ｉ1- x Ｇｅx 層とＳｉ層により、Ｓｉ／Ｓｉ1-x Ｇｅx
層１１１が形成される。このとき、ＭＩＳＦＥＴ形成領
域Ｒmsにおいても、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１が形
成される。ここで、Ｓｉ1-x Ｇｅx 層は、ボロン（Ｂ）
が導入されてＰ型になっており、ボロンの濃度は２×１
０18atoms ・ｃｍ-3である。このとき、Ｓｉ層には不純
物を導入しないでおく。
【００９７】ここで、ＵＨＶ−ＣＶＤによってＳｉ1-x
Ｇｅx 層を堆積する際、従来の製造技術では、第１の堆
積酸化膜５０８上に供給されたＳｉ，Ｇｅ原子は均一な
膜を形成できないために、ＳｉＧｅアイランド５１１ｂ
が形成されていた（図１３（ｂ）及び図１７（ｂ）参
照）。しかし、本実施形態では、第１の堆積酸化膜１０
８上にポリシリコン層１０９が形成されているため、選
択成長させるための厳しい条件からはずれてもＳｉＧｅ
アイランドが形成されない。すなわち、Ｓｉ基板１００
のコレクタ開口部１１０に露出している部分の上には単
結晶のＳｉ1-x Ｇｅx 層が形成される一方、ＨＢＴ形成
領域Ｒbp及びＭＩＳＦＥＴ形成領域Ｒmsのポリシリコン
層１０９の上には、均一な多結晶のＳｉ1-x Ｇｅx 層が
形成される。同様に、Ｓｉ1-x Ｇｅx 層の上において、
コレクタ開口部１１０には単結晶のＳｉ層が形成され、
ＨＢＴ形成領域Ｒbp及びＭＩＳＦＥＴ形成領域Ｒmsのポ
リシリコン層１０９の上方には多結晶のＳｉ層が形成さ
れる。
Ｇｅx 層を堆積する際、従来の製造技術では、第１の堆
積酸化膜５０８上に供給されたＳｉ，Ｇｅ原子は均一な
膜を形成できないために、ＳｉＧｅアイランド５１１ｂ
が形成されていた（図１３（ｂ）及び図１７（ｂ）参
照）。しかし、本実施形態では、第１の堆積酸化膜１０
８上にポリシリコン層１０９が形成されているため、選
択成長させるための厳しい条件からはずれてもＳｉＧｅ
アイランドが形成されない。すなわち、Ｓｉ基板１００
のコレクタ開口部１１０に露出している部分の上には単
結晶のＳｉ1-x Ｇｅx 層が形成される一方、ＨＢＴ形成
領域Ｒbp及びＭＩＳＦＥＴ形成領域Ｒmsのポリシリコン
層１０９の上には、均一な多結晶のＳｉ1-x Ｇｅx 層が
形成される。同様に、Ｓｉ1-x Ｇｅx 層の上において、
コレクタ開口部１１０には単結晶のＳｉ層が形成され、
ＨＢＴ形成領域Ｒbp及びＭＩＳＦＥＴ形成領域Ｒmsのポ
リシリコン層１０９の上方には多結晶のＳｉ層が形成さ
れる。
【００９８】次に、図９（ａ）に示す工程で、ウエハ上
に、エッチストッパとなる膜厚３０ｎｍの第２の堆積酸
化膜１１２を形成した後、第２の堆積酸化膜１１２の上
に設けたレジストマスクＲe2を用いて、ＨＢＴ形成領域
Ｒbpにおいて、第２の堆積酸化膜１１２をドライエッチ
ングによりパターニングして、ベース接合用開口部１１
４を形成する。このとき、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１
１の中央部は第２の堆積酸化膜によって覆われており、
ベース接合用開口部１１４にはＳｉ／Ｓｉ1-xＧｅx 層
１１１の周辺部と第１の堆積酸化膜１０８の一部とが露
出している。次に、活性領域・分離接合部Ｒaiにおける
ストレスの影響を抑えるために、ベース接合用開口部１
１４の形成に用いたレジストマスクＲe2を用いて、ＨＢ
Ｔ形成領域Ｒbpにおいて、ボロン（Ｂ）などのＰ型の不
純物のイオン注入を行い、表面付近の濃度が３×１０17
atoms ・ｃｍ-3程度の接合リーク防止層１１３を形成す
る。
に、エッチストッパとなる膜厚３０ｎｍの第２の堆積酸
化膜１１２を形成した後、第２の堆積酸化膜１１２の上
に設けたレジストマスクＲe2を用いて、ＨＢＴ形成領域
Ｒbpにおいて、第２の堆積酸化膜１１２をドライエッチ
ングによりパターニングして、ベース接合用開口部１１
４を形成する。このとき、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１
１の中央部は第２の堆積酸化膜によって覆われており、
ベース接合用開口部１１４にはＳｉ／Ｓｉ1-xＧｅx 層
１１１の周辺部と第１の堆積酸化膜１０８の一部とが露
出している。次に、活性領域・分離接合部Ｒaiにおける
ストレスの影響を抑えるために、ベース接合用開口部１
１４の形成に用いたレジストマスクＲe2を用いて、ＨＢ
Ｔ形成領域Ｒbpにおいて、ボロン（Ｂ）などのＰ型の不
純物のイオン注入を行い、表面付近の濃度が３×１０17
atoms ・ｃｍ-3程度の接合リーク防止層１１３を形成す
る。
【００９９】次に、図９（ｂ）に示す工程で、ＣＶＤに
より、ウエハ上に１×１０20atoms・ｃｍ-3以上の高濃
度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコン
層１１５を堆積し、続いて、厚さ約１００ｎｍの第３の
堆積酸化膜１１７を堆積する。 次に、ドライエッチン
グにより、ＨＢＴ形成領域Ｒbpにおける第３の堆積酸化
膜１１７とＰ+ ポリシリコン層１１５とをパターニング
して、第３の堆積酸化膜１１７とＰ+ ポリシリコン層１
１５との中央部に第２の堆積酸化膜１１２に達するベー
ス開口部１１８を形成する。このベース開口部１１８は
第２の堆積酸化膜１１２の中央部よりも小さく、ベース
開口部１１８がベース接合用開口部１１４に跨ることは
ない。この工程により、Ｐ+ ポリシリコン層１１５とＳ
ｉ／Ｓｉ 1-x Ｇｅx 層１１１の中央部を除く部分とによ
って構成される外部ベース１１６が形成される。本実施
形態においても、第１の実施形態と同様に、図１４
（ｂ）に示す従来のＨＢＴの製造工程とは異なり、ＨＢ
Ｔ形成領域Ｒbpにおける第３の堆積酸化膜１１７，Ｐ+
ポリシリコン層１１５，Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１
及びポリシリコン層１０９の図中の両端部をエッチング
することなく残しておく。これにより、第１の実施形態
と同様に側面に後にＮ+ ポリシリコン層の一部が残るな
どの不具合を防止することができるに加えて、側面にＧ
ｅを含むＳｉ1-xＧｅx 層が露出することに起因するＧ
ｅによるＭＩＳＦＥＴ形成領域などの汚染を確実に抑制
することができる。なお、ＭＩＳＦＥＴ形成領域Ｒmsに
おける第３の堆積酸化膜１１７とＰ+ ポリシリコン層１
１５とは、すべてエッチングすることなく残しておく。
より、ウエハ上に１×１０20atoms・ｃｍ-3以上の高濃
度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコン
層１１５を堆積し、続いて、厚さ約１００ｎｍの第３の
堆積酸化膜１１７を堆積する。 次に、ドライエッチン
グにより、ＨＢＴ形成領域Ｒbpにおける第３の堆積酸化
膜１１７とＰ+ ポリシリコン層１１５とをパターニング
して、第３の堆積酸化膜１１７とＰ+ ポリシリコン層１
１５との中央部に第２の堆積酸化膜１１２に達するベー
ス開口部１１８を形成する。このベース開口部１１８は
第２の堆積酸化膜１１２の中央部よりも小さく、ベース
開口部１１８がベース接合用開口部１１４に跨ることは
ない。この工程により、Ｐ+ ポリシリコン層１１５とＳ
ｉ／Ｓｉ 1-x Ｇｅx 層１１１の中央部を除く部分とによ
って構成される外部ベース１１６が形成される。本実施
形態においても、第１の実施形態と同様に、図１４
（ｂ）に示す従来のＨＢＴの製造工程とは異なり、ＨＢ
Ｔ形成領域Ｒbpにおける第３の堆積酸化膜１１７，Ｐ+
ポリシリコン層１１５，Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１
及びポリシリコン層１０９の図中の両端部をエッチング
することなく残しておく。これにより、第１の実施形態
と同様に側面に後にＮ+ ポリシリコン層の一部が残るな
どの不具合を防止することができるに加えて、側面にＧ
ｅを含むＳｉ1-xＧｅx 層が露出することに起因するＧ
ｅによるＭＩＳＦＥＴ形成領域などの汚染を確実に抑制
することができる。なお、ＭＩＳＦＥＴ形成領域Ｒmsに
おける第３の堆積酸化膜１１７とＰ+ ポリシリコン層１
１５とは、すべてエッチングすることなく残しておく。
【０１００】次に、図１０（ａ）に示す工程で、ＣＶＤ
により、ウエハの全面上に厚さ約３０ｎｍの第４の堆積
酸化膜１２０と厚さ約１５０ｎｍのポリシリコン膜とを
堆積する。そして、異方性ドライエッチングにより、ポ
リシリコン膜をエッチバックして、ＨＢＴ形成領域Ｒbp
におけるＰ+ ポリシリコン層１１５及び第３の堆積酸化
膜１１７の側面上に第４の堆積酸化膜１２０を挟んでポ
リシリコンからなるサイドウォール１２１を形成する。
このとき、ＭＩＳＦＥＴ形成領域Rmsにおける第４の堆
積酸化膜１２０及びポリシリコン膜はすべて除去され
る。次に、フッ酸等によるウエットエッチングを行い、
第２の堆積酸化膜１１２及び第４の堆積酸化膜１２０の
うち露出している部分を除去する。このとき、ベース開
口部１１８においては、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１
の上部のＳｉ層が露出する。また、ウエットエッチング
は等方性であることから第２の堆積酸化膜１１２及び第
４の堆積酸化膜１２０が横方向にもエッチングされ、ベ
ース開口部１１８の寸法が拡大する。つまり、このとき
のウエットエッチングの量によってベース開口幅Ｗ１が
決まる。ただし、ＨＢＴ形成領域ＲbpにおけるＳｉ基板
１００のうちＮ+ コレクタ引き出し層１０７などは、Ｐ
+ ポリシリコン層１１５などによって覆われているの
で、Ｓｉ基板１００の表面が露出することはない。
により、ウエハの全面上に厚さ約３０ｎｍの第４の堆積
酸化膜１２０と厚さ約１５０ｎｍのポリシリコン膜とを
堆積する。そして、異方性ドライエッチングにより、ポ
リシリコン膜をエッチバックして、ＨＢＴ形成領域Ｒbp
におけるＰ+ ポリシリコン層１１５及び第３の堆積酸化
膜１１７の側面上に第４の堆積酸化膜１２０を挟んでポ
リシリコンからなるサイドウォール１２１を形成する。
このとき、ＭＩＳＦＥＴ形成領域Rmsにおける第４の堆
積酸化膜１２０及びポリシリコン膜はすべて除去され
る。次に、フッ酸等によるウエットエッチングを行い、
第２の堆積酸化膜１１２及び第４の堆積酸化膜１２０の
うち露出している部分を除去する。このとき、ベース開
口部１１８においては、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１
の上部のＳｉ層が露出する。また、ウエットエッチング
は等方性であることから第２の堆積酸化膜１１２及び第
４の堆積酸化膜１２０が横方向にもエッチングされ、ベ
ース開口部１１８の寸法が拡大する。つまり、このとき
のウエットエッチングの量によってベース開口幅Ｗ１が
決まる。ただし、ＨＢＴ形成領域ＲbpにおけるＳｉ基板
１００のうちＮ+ コレクタ引き出し層１０７などは、Ｐ
+ ポリシリコン層１１５などによって覆われているの
で、Ｓｉ基板１００の表面が露出することはない。
【０１０１】次に、図１０（ｂ）に示す工程で、ウエハ
上に、厚さが約２５０ｎｍのＮ+ ポリシリコン層１２９
を堆積した後、ドライエッチングによってＮ+ ポリシリ
コン層１２９及び第３の堆積酸化膜１１７をパターニン
グすることにより、ＨＢＴ形成領域Ｒbpのみにエミッタ
引き出し電極を形成し、ＭＩＳＦＥＴ形成領域Ｒmsにお
けるＮ+ ポリシリコン層１２９及び第３の堆積酸化膜１
１７はすべて除去する。このとき、ＨＢＴ形成領域Ｒbp
においても、Ｐ+ ポリシリコン層１１５の外側はパター
ニングされていないので、側方にポリシリコンからなる
サイドウォールが形成されることはない。また、Ｎ+ コ
レクタ引き出し層１０７などの表面が、Ｎ+ ポリシリコ
ン層１２９のオーバーエッチングによってエッチングさ
れることがないので、Ｓｉ基板１００の表面に凹凸が形
成されることもない。
上に、厚さが約２５０ｎｍのＮ+ ポリシリコン層１２９
を堆積した後、ドライエッチングによってＮ+ ポリシリ
コン層１２９及び第３の堆積酸化膜１１７をパターニン
グすることにより、ＨＢＴ形成領域Ｒbpのみにエミッタ
引き出し電極を形成し、ＭＩＳＦＥＴ形成領域Ｒmsにお
けるＮ+ ポリシリコン層１２９及び第３の堆積酸化膜１
１７はすべて除去する。このとき、ＨＢＴ形成領域Ｒbp
においても、Ｐ+ ポリシリコン層１１５の外側はパター
ニングされていないので、側方にポリシリコンからなる
サイドウォールが形成されることはない。また、Ｎ+ コ
レクタ引き出し層１０７などの表面が、Ｎ+ ポリシリコ
ン層１２９のオーバーエッチングによってエッチングさ
れることがないので、Ｓｉ基板１００の表面に凹凸が形
成されることもない。
【０１０２】次に、図１１（ａ）に示す工程で、ドライ
エッチングにより、Ｐ+ ポリシリコン層１１５，第２の
堆積酸化膜１１２，Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１及び
ポリシリコン層１０９をパターニングして、外部ベース
１１６の形状を決定する。このとき、ＭＩＳＦＥＴ形成
領域ＲmsにおけるＰ+ ポリシリコン層１１５，第２の堆
積酸化膜１１２，Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１及びポ
リシリコン層１０９もすべて除去される。
エッチングにより、Ｐ+ ポリシリコン層１１５，第２の
堆積酸化膜１１２，Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１及び
ポリシリコン層１０９をパターニングして、外部ベース
１１６の形状を決定する。このとき、ＭＩＳＦＥＴ形成
領域ＲmsにおけるＰ+ ポリシリコン層１１５，第２の堆
積酸化膜１１２，Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１及びポ
リシリコン層１０９もすべて除去される。
【０１０３】次に、図１１（ｂ）に示す工程で、ウエハ
上に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ド
ライエッチングを行なって、ＨＢＴ形成領域Ｒbpにおけ
るＮ+ ポリシリコン層１２９とＰ+ ポリシリコン層１１
５の側面にサイドウォール１２３を形成する。また、Ｍ
ＩＳＦＥＴ形成領域においては、ゲート電極１５３の側
面上のサイドウォール１５４上に、Ｌ字状の第１の堆積
酸化膜１０８と、サイドウォール１２３とが積層され
る。このときのドライエッチング（オーバーエッチン
グ）によって、第１の堆積酸化膜１０８の露出している
部分を除去して、ＨＢＴ領域ＲbpにおけるＮ+ ポリシリ
コン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+ コレ
クタ引き出し層１０７の表面と、ＭＩＳＦＥＴ形成領域
Ｒmsにおけるゲート電極１５３及びソース・ドレイン領
域１５５の表面とを露出させる。
上に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ド
ライエッチングを行なって、ＨＢＴ形成領域Ｒbpにおけ
るＮ+ ポリシリコン層１２９とＰ+ ポリシリコン層１１
５の側面にサイドウォール１２３を形成する。また、Ｍ
ＩＳＦＥＴ形成領域においては、ゲート電極１５３の側
面上のサイドウォール１５４上に、Ｌ字状の第１の堆積
酸化膜１０８と、サイドウォール１２３とが積層され
る。このときのドライエッチング（オーバーエッチン
グ）によって、第１の堆積酸化膜１０８の露出している
部分を除去して、ＨＢＴ領域ＲbpにおけるＮ+ ポリシリ
コン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+ コレ
クタ引き出し層１０７の表面と、ＭＩＳＦＥＴ形成領域
Ｒmsにおけるゲート電極１５３及びソース・ドレイン領
域１５５の表面とを露出させる。
【０１０４】さらに、図６に示す構造を得るために、以
下の処理を行なう。まず、スパッタリングによって、ウ
エハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、ＨＢＴ領域ＲbpにおいてＮ+ ポリ
シリコン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+
コレクタ引き出し層１０７の露出している表面と、ＭＩ
ＳＦＥＴ形成領域Ｒmsにおいてゲート電極１５３及びソ
ース・ドレイン領域１５５の露出している表面とにＴｉ
シリサイド層１２４を形成する。その後、Ｔｉ膜の未反
応部分のみを選択的に除去した後、Ｔｉシリサイド層１
２４の結晶構造を変化させるためのアニールを行なう。
下の処理を行なう。まず、スパッタリングによって、ウ
エハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、ＨＢＴ領域ＲbpにおいてＮ+ ポリ
シリコン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+
コレクタ引き出し層１０７の露出している表面と、ＭＩ
ＳＦＥＴ形成領域Ｒmsにおいてゲート電極１５３及びソ
ース・ドレイン領域１５５の露出している表面とにＴｉ
シリサイド層１２４を形成する。その後、Ｔｉ膜の未反
応部分のみを選択的に除去した後、Ｔｉシリサイド層１
２４の結晶構造を変化させるためのアニールを行なう。
【０１０５】次に、ウエハの全面上に層間絶縁膜１２５
を形成し、層間絶縁膜１２５を貫通してＭＩＳＦＥＴ形
成領域ＲmsのＮ+ ポリシリコン層１２９，Ｐ+ ポリシリ
コン層１１５及びＮ+ コレクタ引き出し層１０７と、Ｍ
ＩＳＦＥＴ形成領域Ｒmsにおいてゲート電極１５３及び
ソース・ドレイン領域１５５との上の各Ｔｉシリサイド
層１２４に到達する接続孔を形成する。そして、各接続
孔内にＷ膜を埋め込んでＷプラグ１２６を形成した後、
ウエハの全面上にアルミニウム合金膜を堆積した後、こ
れをパターニングして、各Ｗプラグ１２６に接続され、
層間絶縁膜１２５の上に延びる金属配線１２７を形成す
る。
を形成し、層間絶縁膜１２５を貫通してＭＩＳＦＥＴ形
成領域ＲmsのＮ+ ポリシリコン層１２９，Ｐ+ ポリシリ
コン層１１５及びＮ+ コレクタ引き出し層１０７と、Ｍ
ＩＳＦＥＴ形成領域Ｒmsにおいてゲート電極１５３及び
ソース・ドレイン領域１５５との上の各Ｔｉシリサイド
層１２４に到達する接続孔を形成する。そして、各接続
孔内にＷ膜を埋め込んでＷプラグ１２６を形成した後、
ウエハの全面上にアルミニウム合金膜を堆積した後、こ
れをパターニングして、各Ｗプラグ１２６に接続され、
層間絶縁膜１２５の上に延びる金属配線１２７を形成す
る。
【０１０６】以上の工程により、図６に示す構造を有す
るＨＢＴとＭＩＳＦＥＴ、つまり、Ｎ型Ｓｉからなるコ
レクタ，Ｐ+ 型Ｓｉ1-x Ｇｅx からなるベース及びＮ+
型Ｓｉからなるエミッタを備えたＨＢＴと、ゲート絶縁
膜，ポリシリコンゲート電極，が及びソース・ドレイン
領域を備えたＭＩＳＦＥＴとが形成される。なお、ＨＢ
Ｔ領域ＲbpにおけるＳｉ／Ｓｉ1-x Ｇｅx 層１１１のう
ちＳｉ層には、Ｎ+ ポリシリコン層１２９から高濃度の
Ｎ型不純物（リンなど）が拡散して、Ｎ+ 型Ｓｉ層にな
っている。
るＨＢＴとＭＩＳＦＥＴ、つまり、Ｎ型Ｓｉからなるコ
レクタ，Ｐ+ 型Ｓｉ1-x Ｇｅx からなるベース及びＮ+
型Ｓｉからなるエミッタを備えたＨＢＴと、ゲート絶縁
膜，ポリシリコンゲート電極，が及びソース・ドレイン
領域を備えたＭＩＳＦＥＴとが形成される。なお、ＨＢ
Ｔ領域ＲbpにおけるＳｉ／Ｓｉ1-x Ｇｅx 層１１１のう
ちＳｉ層には、Ｎ+ ポリシリコン層１２９から高濃度の
Ｎ型不純物（リンなど）が拡散して、Ｎ+ 型Ｓｉ層にな
っている。
【０１０７】本実施形態においては、上述の第１の実施
形態の効果に加えて、以下の効果を発揮することができ
る。
形態の効果に加えて、以下の効果を発揮することができ
る。
【０１０８】従来のＳｉＧｅ−ＢｉＣＭＯＳの製造方法
においては、ＨＢＴ形成領域のコレクタ開口部１１０に
露出している基板面上にＳｉ1-x Ｇｅx 層を選択的にエ
ピタキシャル成長させるようにしている。しかし、この
選択成長のための条件が厳しいことから、実際の工程に
おいてしばしば第１の堆積酸化膜１０８上にＳｉＧｅア
イランドが出現し、種々の不具合を招いていた。それに
対し、本実施形態の製造方法によると、予め第１の堆積
酸化膜１０８の上にポリシリコン層１０９を設けておい
て、コレクタ開口部１１０に露出している基板面の上に
Ｓｉ1-x Ｇｅx層をエピタキシャル成長させている。つ
まり、ポリシリコン層１０９が存在することにより、選
択エピタキシャル成長条件であっても選択エピタキシャ
ル条件からはずれても、ポリシリコン層１０９の上には
確実に多結晶のＳｉ1-x Ｇｅx 層がほぼ均一な厚みをも
って堆積されることになる。したがって、ＳｉＧｅアイ
ランドが形成されるおそれはなく、基板表面の凹凸や第
２の堆積酸化膜１１２の凹凸の発生は確実に抑制される
ことになる。
においては、ＨＢＴ形成領域のコレクタ開口部１１０に
露出している基板面上にＳｉ1-x Ｇｅx 層を選択的にエ
ピタキシャル成長させるようにしている。しかし、この
選択成長のための条件が厳しいことから、実際の工程に
おいてしばしば第１の堆積酸化膜１０８上にＳｉＧｅア
イランドが出現し、種々の不具合を招いていた。それに
対し、本実施形態の製造方法によると、予め第１の堆積
酸化膜１０８の上にポリシリコン層１０９を設けておい
て、コレクタ開口部１１０に露出している基板面の上に
Ｓｉ1-x Ｇｅx層をエピタキシャル成長させている。つ
まり、ポリシリコン層１０９が存在することにより、選
択エピタキシャル成長条件であっても選択エピタキシャ
ル条件からはずれても、ポリシリコン層１０９の上には
確実に多結晶のＳｉ1-x Ｇｅx 層がほぼ均一な厚みをも
って堆積されることになる。したがって、ＳｉＧｅアイ
ランドが形成されるおそれはなく、基板表面の凹凸や第
２の堆積酸化膜１１２の凹凸の発生は確実に抑制される
ことになる。
【０１０９】（その他の実施形態）上記各実施形態にお
けるＳｉ1-x Ｇｅx 層に代えて、Ｓｉ1-x-y Ｇｅx Ｃy
層（０≦ｘ＋ｙ≦１）又はＳｉ1-y Ｃy 層（０≦ｙ≦
１）などのＳｉを含むＳｉとは異なる材料の膜を用いる
ことができる。また、Ｓｉ1-x Ｇｅx 層，Ｓｉ1-x-yＧ
ｅx Ｃy 層，Ｓｉ1-y Ｃy 層などのうちの２つ以上を積
層した膜を用いてもよい。
けるＳｉ1-x Ｇｅx 層に代えて、Ｓｉ1-x-y Ｇｅx Ｃy
層（０≦ｘ＋ｙ≦１）又はＳｉ1-y Ｃy 層（０≦ｙ≦
１）などのＳｉを含むＳｉとは異なる材料の膜を用いる
ことができる。また、Ｓｉ1-x Ｇｅx 層，Ｓｉ1-x-yＧ
ｅx Ｃy 層，Ｓｉ1-y Ｃy 層などのうちの２つ以上を積
層した膜を用いてもよい。
【０１１０】また、上記各実施形態におけるバイポーラ
トランジスタは、必ずしもヘテロバイポーラトランジス
タに限定されるものではない。トランジスタ面積の低
減，接合リークの低減は、ホモエピタキシャル成長膜で
あるＳｉ層をベースとして利用したバイポーラにおいて
も課題となっており、また、Ｓｉ層の選択エピタキシャ
ル条件も不安定でアイランドが発生することがあるから
である。
トランジスタは、必ずしもヘテロバイポーラトランジス
タに限定されるものではない。トランジスタ面積の低
減，接合リークの低減は、ホモエピタキシャル成長膜で
あるＳｉ層をベースとして利用したバイポーラにおいて
も課題となっており、また、Ｓｉ層の選択エピタキシャ
ル条件も不安定でアイランドが発生することがあるから
である。
【０１１１】本発明におけるバイポーラトランジスタの
製造方法の手順は、上記各実施形態に開示した具体的な
方法に限定されるものではない。例えば、Ｓｉエミッタ
層を形成する方法としては、Ｓｉ／Ｓｉ1-x Ｇｅx 層に
代えてＳｉ1-x Ｇｅx 層のみを形成しておき、その後、
ベース開口部に露出しているＳｉ1-x Ｇｅx 層の上にＳ
ｉ層をエピタキシャル成長させる方法などがある。ま
た、第４の絶縁膜１２０，サイドウォール１２１を形成
する方法も各実施形態に開示した方法に限定されるもの
ではない。その他の要素を形成する具体的な方法につい
ても、その要素と同等の機能を有する要素を形成するこ
とができる他の公知の方法を用いてもよいことはいうま
でもない。
製造方法の手順は、上記各実施形態に開示した具体的な
方法に限定されるものではない。例えば、Ｓｉエミッタ
層を形成する方法としては、Ｓｉ／Ｓｉ1-x Ｇｅx 層に
代えてＳｉ1-x Ｇｅx 層のみを形成しておき、その後、
ベース開口部に露出しているＳｉ1-x Ｇｅx 層の上にＳ
ｉ層をエピタキシャル成長させる方法などがある。ま
た、第４の絶縁膜１２０，サイドウォール１２１を形成
する方法も各実施形態に開示した方法に限定されるもの
ではない。その他の要素を形成する具体的な方法につい
ても、その要素と同等の機能を有する要素を形成するこ
とができる他の公知の方法を用いてもよいことはいうま
でもない。
【０１１２】また、第２の実施形態における第１の堆積
酸化膜１０８の上に形成したポリシリコン層１０９に代
えて、Ｓｉ1-x Ｇｅx 層，Ｓｉ1-x-y Ｇｅx Ｃy 層又は
Ｓｉ 1-y Ｃy 層を選択成長させる機能を有する他の材料
からなる膜を形成することができる。選択成長膜は、原
料ガスを還元する機能がある下地に優先的に形成される
ので、例えばアモルファスシリコン膜，シリコン窒化膜
などの還元機能を有する膜であればポリシリコン層の代
わりに用いることができる。
酸化膜１０８の上に形成したポリシリコン層１０９に代
えて、Ｓｉ1-x Ｇｅx 層，Ｓｉ1-x-y Ｇｅx Ｃy 層又は
Ｓｉ 1-y Ｃy 層を選択成長させる機能を有する他の材料
からなる膜を形成することができる。選択成長膜は、原
料ガスを還元する機能がある下地に優先的に形成される
ので、例えばアモルファスシリコン膜，シリコン窒化膜
などの還元機能を有する膜であればポリシリコン層の代
わりに用いることができる。
【０１１３】また、上記各実施形態における酸化膜をす
べて、７００℃以下の温度で形成されるシリコン酸化膜
にすることが好ましい。半導体装置の各部の不純物の濃
度プロファイルの悪化を抑制することができるからであ
る。
べて、７００℃以下の温度で形成されるシリコン酸化膜
にすることが好ましい。半導体装置の各部の不純物の濃
度プロファイルの悪化を抑制することができるからであ
る。
【０１１４】
【発明の効果】本発明の半導体装置及びその製造方法に
おいては、活性領域・分離接合部のストレス要因による
リーク電流や、ドライエッチング端面のリーク電流を抑
えるとともに、選択エピタキシャル成長の条件に制約さ
れることなく従来よりもセル面積の小さなＨＢＴを実現
することができる。
おいては、活性領域・分離接合部のストレス要因による
リーク電流や、ドライエッチング端面のリーク電流を抑
えるとともに、選択エピタキシャル成長の条件に制約さ
れることなく従来よりもセル面積の小さなＨＢＴを実現
することができる。
【０１１５】また、コレクタ開口部を有する堆積酸化膜
の上にポリシリコン膜等の還元性膜を形成しておいて、
コレクタ開口部に露出している基板面上に半導体層をエ
ピタキシャル成長させるようにしたので、半導体層のア
イランドの発生を確実に防止して、基板面や絶縁層にお
ける凹凸の発生等のないＢｉＣＭＯＳデバイスとして機
能する半導体装置を製造することができる。
の上にポリシリコン膜等の還元性膜を形成しておいて、
コレクタ開口部に露出している基板面上に半導体層をエ
ピタキシャル成長させるようにしたので、半導体層のア
イランドの発生を確実に防止して、基板面や絶縁層にお
ける凹凸の発生等のないＢｉＣＭＯＳデバイスとして機
能する半導体装置を製造することができる。
【図１】本発明の第１の実施形態の半導体装置のうちバ
イポーラトランジスタの構成を示す断面図である。
イポーラトランジスタの構成を示す断面図である。
【図２】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちコレクタ開口部にＳｉ／Ｓｉ1-x Ｇ
ｅx 層を形成する工程を示す断面図である。
置の製造工程のうちコレクタ開口部にＳｉ／Ｓｉ1-x Ｇ
ｅx 層を形成する工程を示す断面図である。
【図３】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちＰ+ ポリシリコン層にベース開口部
を形成する工程を示す断面図である。
置の製造工程のうちＰ+ ポリシリコン層にベース開口部
を形成する工程を示す断面図である。
【図４】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちベース開口部にＮ+ ポリシリコン層
を形成する工程を示す断面図である。
置の製造工程のうちベース開口部にＮ+ ポリシリコン層
を形成する工程を示す断面図である。
【図５】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちＰ+ ポリシリコンの端部をパターニ
ングする工程を示す断面図である。
置の製造工程のうちＰ+ ポリシリコンの端部をパターニ
ングする工程を示す断面図である。
【図６】本発明の第２の実施形態の半導体装置であるＳ
ｉＧｅ−ＢｉＣＭＯＳデバイスの構成を示す断面図であ
る。
ｉＧｅ−ＢｉＣＭＯＳデバイスの構成を示す断面図であ
る。
【図７】（ａ），（ｂ）は、第２の実施形態の半導体装
置の製造工程のうちＭＩＳＦＥＴのゲート電極等を形成
する工程を示す断面図である。
置の製造工程のうちＭＩＳＦＥＴのゲート電極等を形成
する工程を示す断面図である。
【図８】（ａ），（ｂ）は、第２の実施形態の半導体装
置の製造工程のうち第１の堆積絶縁膜，ポリシリコン層
及びＳｉ／Ｓｉ1-x Ｇｅx 層を形成する工程を示す断面
図である。
置の製造工程のうち第１の堆積絶縁膜，ポリシリコン層
及びＳｉ／Ｓｉ1-x Ｇｅx 層を形成する工程を示す断面
図である。
【図９】（ａ），（ｂ）は、第２の実施形態の半導体装
置の製造工程のうちＰ+ ポリシリコン層にベース開口部
を形成する工程を示す断面図である。
置の製造工程のうちＰ+ ポリシリコン層にベース開口部
を形成する工程を示す断面図である。
【図１０】（ａ），（ｂ）は、第２の実施形態の半導体
装置の製造工程のうちベース開口部にＮ+ ポリシリコン
層を形成する工程を示す断面図である。
装置の製造工程のうちベース開口部にＮ+ ポリシリコン
層を形成する工程を示す断面図である。
【図１１】（ａ），（ｂ）は、第２の実施形態の半導体
装置の製造工程のうちＰ+ ポリシリコンの端部をパター
ニングする工程を示す断面図である。
装置の製造工程のうちＰ+ ポリシリコンの端部をパター
ニングする工程を示す断面図である。
【図１２】従来のバイポーラトランジスタの構成を示す
断面図である。
断面図である。
【図１３】（ａ），（ｂ）は、従来の半導体装置の製造
工程のうちコレクタ開口部にＳｉ／Ｓｉ1-x Ｇｅx 層を
形成する工程を示す断面図である。
工程のうちコレクタ開口部にＳｉ／Ｓｉ1-x Ｇｅx 層を
形成する工程を示す断面図である。
【図１４】（ａ），（ｂ）は、従来の半導体装置の製造
工程のうちＰ+ ポリシリコン層にベース開口部を形成す
る工程を示す断面図である。
工程のうちＰ+ ポリシリコン層にベース開口部を形成す
る工程を示す断面図である。
【図１５】（ａ），（ｂ）は、従来の半導体装置の製造
工程のうちＰ+ ポリシリコン層をパターニングして、ベ
ース開口部にＮ+ ポリシリコン層を形成する工程を示す
断面図である。
工程のうちＰ+ ポリシリコン層をパターニングして、ベ
ース開口部にＮ+ ポリシリコン層を形成する工程を示す
断面図である。
【図１６】従来の半導体装置の製造工程のうち各ポリシ
リコン層の端部にサイドウォールを形成する工程を示す
断面図である。
リコン層の端部にサイドウォールを形成する工程を示す
断面図である。
【図１７】（ａ）〜（ｃ）は、従来のバイポーラの製造
工程におけるＳｉＧｅアイランドの発生を説明するため
の断面図である。
工程におけるＳｉＧｅアイランドの発生を説明するため
の断面図である。
１００ （００１）Ｓｉ基板 １０１ レトログレードウェル １０２ コレクタ層 １０３ シャロートレンチ １０４ ディープトレンチ １０５ アンドープポリシリコン膜 １０６ シリコン酸化膜 １０７ Ｎ+ コレクタ引き出し層 １０８ 第１の堆積酸化膜 １１０ コレクタ開口部 １１１ Ｓｉ／Ｓｉ1-x Ｇｅx 層 １１２ 第２の堆積酸化膜 １１３ 接合リーク防止層 １１４ ベース接合用開口部 １１５ Ｐ+ ポリシリコン層 １１６ 外部ベース １１７ 第３の堆積酸化膜 １１８ ベース開口部 １１９ 内部ベース １２０ 第４の堆積酸化膜 １２１ サイドウォール １２３ サイドウォール １２４ Ｔｉシリサイド層 １２５ 層間絶縁層 １２６ Ｗプラグ １２７ 金属配線 １２９ Ｎ+ ポリシリコン層 １５１ レトログレードウェル １５２ ゲート絶縁膜 １５３ ゲート電極 １５４ サイドウォール １５５ ソース・ドレイン領域 Ｒai 活性領域・分離接合部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/737 (72)発明者 齋藤 徹 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 市川 洋 愛知県名古屋市昭和区山脇町１−24− 302式会社内 (72)発明者 原 義博 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 幸 康一郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 能澤 克弥 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 片山 幸治 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 神澤 好彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−318160（ＪＰ，Ａ) 特開 平４−106980（ＪＰ，Ａ) 特開2000−164738（ＪＰ，Ａ) 特開 平９−181088（ＪＰ，Ａ) 特開 昭63−304657（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/732 H01L 21/331 H01L 27/06 H01L 29/737
Claims (13)
- 【請求項１】 半導体基板の活性領域に設けられバイポ
ーラトランジスタとして機能する半導体装置であって、 上記半導体基板の一部に設けられ活性領域を囲む素子分
離領域と、 上記半導体基板内の上記素子分離領域に挟まれる領域に
設けられた第１導電型のコレクタ層と、 上記半導体基板の上に設けられ、上記コレクタ層及び素
子分離領域の一部に跨るコレクタ開口部を有する絶縁層
と、 上記コレクタ開口部における上記半導体基板及び上記絶
縁層の上に設けられ、内部ベースと該内部ベースを囲む
外部ベースとを含む第２導電型のベース層と、 上記内部ベースの上に設けられた第１導電型のエミッタ
層とを備えていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記半導体基板内の上記外部ベースの直下で上記素子分
離に隣接する領域に設けられ、第２導電型不純物が導入
された接合リーク防止層をさらに備えていることを特徴
とする半導体装置。 - 【請求項３】 半導体基板の活性領域に設けられ、エミ
ッタ層，ベース層及びコレクタ層を有するバイポーラト
ランジスタとして機能する半導体装置の製造方法であっ
て、 上記半導体基板の一部に、活性領域を囲む素子分離領域
を形成する工程（ａ）と、 上記工程（ａ）の前又は後で、上記半導体基板内の上記
素子分離領域に挟まれる領域に第１導電型のコレクタ層
を形成する工程（ｂ）と、 上記工程（ａ）及び（ｂ）の後で、上記半導体基板の上
に第１の絶縁層を堆積した後、上記第１の絶縁層に上記
コレクタ層及び素子分離領域の一部に跨るコレクタ開口
部を形成する工程（ｃ）と、 上記コレクタ開口部における上記半導体基板の上に、少
なくとも内部ベースと該内部ベースを囲む外部ベースと
を構成するための第２導電型の半導体層を形成する工程
（ｄ）とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記工程（ｄ）の後、基板上に第２の絶縁層を形成した
後、マスク部材を用いたエッチングにより、該第２の絶
縁層のうち，上記半導体層の中央部の上方に位置する部
分を残し上記半導体層の端部の上方に位置する部分から
上記素子分離領域の内側端部の上方に位置する部分に至
る領域を除去してベース接合用開口部を形成する工程
（ｅ）と、 上記マスク部材を用いたイオン注入により、上記半導体
基板内の上記ベース接合用開口部の下方に位置する領域
に第２導電型不純物を導入してリーク接合防止層を形成
する工程（ｆ）とをさらに含むことを特徴とする半導体
装置の製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、 上記工程（ｄ）の後、基板上に第２の絶縁層を形成した
後、マスク部材を用いたエッチングにより、該第２の絶
縁層のうち，上記半導体層の中央部の上方に位置する部
分を残し上記半導体層の端部の上方に位置する部分を除
去してベース接合用開口部を形成する工程（ｅ）と、 基板上に第１の導体層及び第３の絶縁層を積層した後、
上記第１の導体層及び第３の絶縁層に、上記第２の絶縁
層の内部ベース上方に残存する部分に到達するベース開
口部を形成する工程（ｆ）と、 上記第１の導体膜の上記ベース開口部に露出している側
面を覆う第４の絶縁層を形成する工程（ｇ）と、 エッチングにより、上記第２の絶縁層の上記半導体層の
内部ベース上方に残存する部分のうち上記ベース開口部
に露出している部分を除去して、上記ベース開口部の底
部に上記半導体層の一部を露出させる工程（ｈ）と、 上記工程（ｈ）の後で、上記ベース開口部を埋める第２
の導体層を形成する工程（ｉ）と、 上記工程（ｉ）の後で、エッチングにより、上記第１の
導体層及び第３の絶縁層の端部を除去して、上記半導体
基板のうちコレクタ引き出し層となる部分を露出させる
工程（ｊ）とをさらに含むことを特徴とする半導体装置
の製造方法。 - 【請求項６】 半導体基板上に、少なくともエミッタ
層，ベース層及びコレクタ層を有するバイポーラトラン
ジスタと、少なくともゲート絶縁膜，ゲート電極及びソ
ース・ドレイン領域を有するＭＩＳＦＥＴとを備えた半
導体装置の製造方法であって、 バイポーラトランジスタ形成領域に上記バイポーラトラ
ンジスタのコレクタ層を形成するとともに、ＭＩＳＦＥ
Ｔ形成領域に、上記ＭＩＳＦＥＴのゲート絶縁膜，ゲー
ト電極及びソース・ドレイン領域を形成する工程（ａ）
と、 基板上に第１の絶縁層と還元性膜とを積層した後、上記
第１の絶縁層及び還元性膜のうち，上記バイポーラトラ
ンジスタ形成領域における上記コレクタ層の上方に位置
する部分を除去してコレクタ開口部を形成する工程
（ｂ）と、 上記コレクタ開口部における上記半導体基板及び上記還
元性膜の上に、少なくとも内部ベースと該内部ベースを
囲む外部ベースとを構成するための第２導電型の半導体
層をエピタキシャル成長させる工程（ｃ）と、 上記工程（ｃ）の後、基板上に第２の絶縁層を形成した
後、該第２の絶縁層のうち，上記半導体層の中央部の上
方に位置する部分を残し上記半導体層の端部の上方に位
置する部分を除去してベース接合用開口部を形成する工
程（ｄ）と、 基板上に第１の導体層及び第３の絶縁層を積層した後、
上記第１の導体層及び第３の絶縁層のうち上記第２の絶
縁層の内部ベース上方に残存する部分に到達するベース
開口部を形成する工程（ｅ）と、 上記第１の導体膜の上記ベース開口部に露出している側
面を覆う電極間絶縁層を形成する工程（ｆ）と、 エッチングにより、上記第２の絶縁層の上記半導体層の
内部ベース上方に残存する部分のうち上記ベース開口部
に露出している部分を除去して、上記ベース開口部の底
部に上記半導体層の一部を露出させる工程（ｇ）と、 上記工程（ｇ）の後で、上記ベース開口部を埋めるエミ
ッタ引き出し電極となる第２の導体層を形成する工程
（ｈ）と、 上記バイポーラトランジスタ形成領域における上記第３
の絶縁層，第１の導体層，半導体層，還元性膜の一部
と、上記ＭＩＳＦＥＴ形成領域における上記第３の絶縁
層，第１の導体層，半導体層，還元性膜の全体とを除去
する工程（ｉ）と、 上記工程（ｉ）の後で、基板上に絶縁膜を堆積して該絶
縁膜をエッチバックすることにより、上記バイポーラト
ランジスタ形成領域における上記第１の導体層，半導体
層，還元性膜の側面と、上記ゲート電極の側面とにサイ
ドウォールを形成する工程（ｊ）と、 上記第１の絶縁層を除去して、上記半導体基板のうち，
バイポーラトランジスタ形成領域におけるコレクタ引き
出し層となる部分と上記ＭＩＳＦＥＴ形成領域における
ソース・ドレイン領域とを露出させる工程（ｋ）とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 上記工程（ｃ）では、Ｓｉ1-x Ｇｅx （０≦ｘ≦１），
Ｓｉ1-x-y Ｇｅx Ｃy（０≦ｘ＋ｙ≦１）及びＳｉ1-y
Ｃy （０≦ｙ≦１）のうち少なくともいずれか１つを含
むように上記半導体層を形成することを特徴とする半導
体装置の製造方法。 - 【請求項８】 請求項６又は７記載の半導体装置の製造
方法において、 上記工程（ｂ）では、上記還元性膜を、ポリシリコン，
アモルファスシリコン及び窒化シリコンから選ばれるい
ずれか１つの材料を含むように形成することを特徴とす
る半導体装置の製造方法。 - 【請求項９】 請求項６〜８のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｊ）及び上記工程（ｋ）を同時に行なうこと
を特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項６〜９のうちいずれか１つに記
載の半導体装置の製造方法において、 上記各絶縁層のうち少なくとも１つは、７００℃以下の
温度で形成されるシリコン酸化膜によって形成されるこ
とを特徴とする半導体装置の製造方法。 - 【請求項１１】 半導体基板上に、少なくともエミッタ
層，ベース層及びコレクタ層を有するバイポーラトラン
ジスタと、少なくともゲート絶縁膜，ゲート電極及びソ
ース・ドレイン領域を有するＭＩＳＦＥＴとを備えた半
導体装置の製造方法であって、 バイポーラトランジスタ形成領域に上記バイポーラトラ
ンジスタのコレクタ層を形成するとともに、ＭＩＳＦＥ
Ｔ形成領域に、上記ＭＩＳＦＥＴのゲート絶縁膜，ゲー
ト電極及びソース・ドレイン領域を形成する工程（ａ）
と、 基板上に第１の絶縁層と還元性膜とを積層した後、上記
第１の絶縁層及び還元性膜のうち，上記バイポーラトラ
ンジスタ形成領域における上記コレクタ層の上方に位置
する部分を除去してコレクタ開口部を形成する工程
（ｂ）と、 上記コレクタ開口部における上記半導体基板及び上記還
元性膜の上に、少なくとも内部ベースと該内部ベースを
囲む外部ベースとを構成するための第２導電型の半導体
層をエピタキシャル成長させる工程（ｃ）とを含み、 上記工程（ｃ）では、Ｓｉ1-x Ｇｅx （０≦ｘ≦１），
Ｓｉ1-x-y Ｇｅx Ｃy（０≦ｘ＋ｙ≦１）及びＳｉ1-y
Ｃy （０≦ｙ≦１）のうちいずれか１つとＳｉ層とを順
次積層するように上記半導体層を形成し、 上記工程（ｃ）の後、基板上に第２の絶縁層を形成した
後、該第２の絶縁層のうち，上記半導体層の中央部の上
方に位置する部分を残し上記半導体層の端部の上方に位
置する部分を除去してベース接合用開口部を形成する工
程（ｄ）と、 基板上に第１の導体層及び第３の絶縁層を積層した後、
上記第１の導体層及び第３の絶縁層のうち上記第２の絶
縁層の内部ベース上方に残存する部分に到達するベース
開口部を形成する工程（ｅ）と、 上記第１の導体膜の上記ベース開口部に露出している側
面を覆う電極間絶縁層を形成する工程（ｆ）と、 エッチングにより、上記第２の絶縁層の上記半導体層の
内部ベース上方に残存する部分のうち上記ベース開口部
に露出している部分を除去して、上記ベース開口部の底
部に上記半導体層の一部を露出させる工程（ｇ）と、 上記工程（ｇ）の後で、上記ベース開口部を埋めるエミ
ッタ引き出し電極となる第１導電型不純物を含む第２の
導体層を形成する工程（ｈ）と、 上記第２の導体層から上記Ｓｉ層の一部に第１導電型不
純物を拡散させて、上記Ｓｉ層内にエミッタ層を形成す
る工程（ｉ）とをさらに含むことを特徴とする半導体装
置の製造方法。 - 【請求項１２】 請求項１１記載の半導体装置の製造方
法において、 上記バイポーラトランジスタ形成領域における上記第３
の絶縁層，第１の導体層，半導体層，還元性膜の一部
と、上記ＭＩＳＦＥＴ形成領域における上記第３の絶縁
層，第１の導体層，半導体層，還元性膜の全体とを除去
する工程（ｊ）と、 その後、基板上に絶縁膜を堆積して該絶縁膜をエッチバ
ックすることにより、上記バイポーラトランジスタ形成
領域における上記第１の導体層，半導体層，還元性膜の
側面と、上記ゲート電極の側面とにサイドウォールを形
成する工程（ｋ）と、 上記第１の絶縁層を除去して、上記半導体基板のうち，
バイポーラトランジスタ形成領域におけるコレクタ引き
出し層となる部分と上記ＭＩＳＦＥＴ形成領域における
ソース・ドレイン領域とを露出させる工程（ｌ）とをさ
らに含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 上記工程（ｋ）及び上記工程（ｌ）を同時に行なうこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000067982A JP3202011B2 (ja) | 1999-03-15 | 2000-03-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6814799 | 1999-03-15 | ||
| JP11-68147 | 1999-03-15 | ||
| JP2000067982A JP3202011B2 (ja) | 1999-03-15 | 2000-03-13 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001133889A Division JP2002016160A (ja) | 1999-03-15 | 2001-05-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332025A JP2000332025A (ja) | 2000-11-30 |
| JP3202011B2 true JP3202011B2 (ja) | 2001-08-27 |
Family
ID=26409380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000067982A Expired - Fee Related JP3202011B2 (ja) | 1999-03-15 | 2000-03-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202011B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368120A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | 半導体装置及びその製造方法 |
| JP4823154B2 (ja) * | 2007-06-25 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | へテロ接合バイポーラトランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164738A (ja) | 1998-11-30 | 2000-06-16 | Stmicroelectronics Sa | 従来のｃｍｏｓ基板上にｂｉｃｍｏｓ集積回路を製造する方法 |
-
2000
- 2000-03-13 JP JP2000067982A patent/JP3202011B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164738A (ja) | 1998-11-30 | 2000-06-16 | Stmicroelectronics Sa | 従来のｃｍｏｓ基板上にｂｉｃｍｏｓ集積回路を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000332025A (ja) | 2000-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100630110B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US5766999A (en) | Method for making self-aligned bipolar transistor | |
| US6812545B2 (en) | Epitaxial base bipolar transistor with raised extrinsic base | |
| KR20020019560A (ko) | 바이폴라 트랜지스터 및 그 제조방법 | |
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| KR20020039319A (ko) | 반도체장치 및 그 제조방법 | |
| US5962879A (en) | Super self-aligned bipolar transistor | |
| JP3329640B2 (ja) | 半導体装置の製造方法 | |
| WO2007034553A1 (ja) | 半導体装置およびその製造方法 | |
| JP4138806B2 (ja) | バイポーラトランジスタの形成方法 | |
| US5696007A (en) | Method for manufacturing a super self-aligned bipolar transistor | |
| US20080099788A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2001035858A (ja) | 半導体装置及びその製造方法 | |
| JP3202011B2 (ja) | 半導体装置及びその製造方法 | |
| US5523614A (en) | Bipolar transistor having enhanced high speed operation through reduced base leakage current | |
| US6927118B2 (en) | Method of fabricating a bipolar transistor utilizing a dry etching and a wet etching to define a base junction opening | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| CN100416853C (zh) | 双极结晶体管及其制造方法 | |
| JP2002016160A (ja) | 半導体装置の製造方法 | |
| US7645666B2 (en) | Method of making a semiconductor device | |
| JPH0590517A (ja) | 半導体装置及びその製造方法 | |
| JP3456864B2 (ja) | 半導体装置及びその製造方法 | |
| US6720224B2 (en) | Method for forming transistor of semiconductor device | |
| KR101592505B1 (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| KR100270332B1 (ko) | 실리콘게르마늄 쌍극자 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080622 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090622 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |