JP2000164738A - 従来のｃｍｏｓ基板上にｂｉｃｍｏｓ集積回路を製造する方法 - Google Patents

従来のｃｍｏｓ基板上にｂｉｃｍｏｓ集積回路を製造する方法

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JP2000164738A
JP2000164738A JP11337688A JP33768899A JP2000164738A JP 2000164738 A JP2000164738 A JP 2000164738A JP 11337688 A JP11337688 A JP 11337688A JP 33768899 A JP33768899 A JP 33768899A JP 2000164738 A JP2000164738 A JP 2000164738A
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JP11337688A
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Michel Laurens
ローラン ミシェル
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STMicroelectronics SA
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Abstract

(57)【要約】 【課題】 薄くドープされたＰ型層で被覆された濃くド
ープされたＰ型ウエハ中にＮＰＮトランジスタを含むＢ
ＩＣＭＯＳ集積回路を製造する方法を提供すること。 【解決手段】 ドープされたこの方法は、バイポーラ・
トランジスタのコレクタのＮウェルを形成するステップ
と、この構造をポリシリコン・シード層で被覆し、コレ
クタ・ウェルの部分の上を開口するステップと、ドープ
されていないシリコンを成長させ、次に、Ｐ型にドープ
されたシリコンをエピタキシャル成長させて、単結晶シ
リコン・ベース領域を形成するステップと、絶縁層を付
着させ、この層を開口するステップと、Ｎ型エミッタ・
ポリシリコンを付着させ、有用な領域の外側のこのシリ
コンをエッチングするステップと、有用な領域の外側の
ベース・シリコンをエッチングするステップと、スペー
サを形成するステップと、ＮチャネルＭＯＳトランジス
タのドレイン注入と同時に、コレクタ接触領域を形成す
るステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造に
関し、特に、いわゆるＢＩＣＭＯＳ回路、すなわち、バ
イポーラ・トランジスタおよび相補形ＭＯＳトランジス
タを含む回路の製造に関する。
【０００２】
【従来の技術】そのような構造では、ＰＮＰトランジス
タは本来ＮＰＮトランジスタより低速なので、一般にＮ
ＰＮ型バイポーラ・トランジスタの品質に特に関心が集
まる。ＮＰＮトランジスタは常に良好な品質でなければ
ならない。しかしながら、ＢＩＣＭＯＳ集積回路は第１
の種類と第２の種類に区分される。第１の種類では、バ
イポーラＮＰＮトランジスタは数ギガヘルツに達するよ
うな周波数で動作できなければならないので、本質的に
その性能が強調される。第２の種類では、回路は、主に
論理回路を実行するＭＯＳトランジスタと、入力／出力
増幅器およびいくつかのアナログ機能の実現を主要な目
的とするバイポーラ・トランジスタを含む。この後者の
場合、集積回路の主要部分がＣＭＯＳトランジスタによ
って形成され、ＮＰＮバイポーラ・トランジスタが、必
ずしも約１ギガヘルツの非常に高い周波数で動作しなけ
ればならない必要はないが、高品質でなければならない
ものがここで考えられる。
【０００３】図１は、従来のＢＩＣＭＯＳ集積回路の一
部の簡略化した横断面図である。図の左手の部分は、Ｐ
チャネルＭＯＳトランジスタ（ＰＭＯＳ）を含み、図の
中央の部分は、ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓ）を含み、図の右手の部分は、ＮＰＮ型バイポーラ・
トランジスタを含む。この構造は、Ｎ型エピタキシー層
が形成されるＰ型単結晶シリコン・ウエハ１０から形成
される。埋込層がシリコン基板とエピタキシー層の間の
界面に形成される。
【０００４】ＰチャネルＭＯＳトランジスタは、Ｎ型ウ
ェル１１（Ｎウェル）中に形成され、基板１０の上部に
形成された濃くドープされたＮ型の層１２の上に形成さ
れるのが望ましい。Ｎウェルは、絶縁領域、たとえば、
いわゆるＬＯＣＯＳ技法により形成された厚い酸化物領
域１４によって、表面において横方向に画定される。酸
化物領域１５は、Ｎウェル１１の一部を画定する。Ｎウ
ェルの主要部分において、ゲート１６のいずれかの側
に、ドレイン領域Ｄとソース領域Ｓを含む、Ｐチャネル
ＭＯＳトランジスタが形成される。従来、この構造は、
スペーサならびに低いドープ・レベル（ＬＤＤ）のドレ
イン拡張領域およびソース拡張領域を含む。厚い酸化物
領域１５により画定されるＮウェルの部分の中の濃くド
ープされたＮ型領域１７は、ウェルと接触するようにな
る。
【０００５】ＮチャネルＭＯＳトランジスタは、埋込層
２２上に形成されたＰ型ウェル２１（Ｐウェル）中に相
補的に形成される。Ｐウェルは、厚い酸化物領域２４に
よって画定され、厚い酸化物領域２５は、ウェルの一部
を画定する。ＮチャネルＭＯＳトランジスタは、絶縁ゲ
ート２６のいずれかの側のウェルの主要部分中に形成さ
れる。濃くドープされたＰ型接触部２７は、Ｐウェルに
接続できるようになる。
【０００６】ＮＰＮ型バイポーラ・トランジスタは、濃
くドープされたＮ型埋込層３２の上に位置するＮ型エピ
タキシャル層の領域３１中に形成される。領域３１は、
コレクタに対応し、領域３２は、濃くドープされたＮ型
コレクタ・ウェル３３を介して集積回路の表面に接続さ
れたコレクタ接続領域に対応する。ベース領域３４は、
Ｎ型エピタキシャル層の表面において、注入または拡散
あるいはその両方によって形成される。このベース領域
の上には、濃くドープされたＮ型ポリシリコン層３５
が、拡散によって、ベース３４にエミッタ領域３６を生
じさせることができる。濃くドープされたＰ型領域３７
は、たとえば、図に示すように、真性のベース領域３４
に対して横方向に配置されていて、ベース接触の回復を
可能にする。さらに、バイポーラ・トランジスタが形成
されているＮ型エピタキシャル層部分３１は、Ｎ型エピ
タキシャル層またはＮ型ウェル中に形成された構造の他
の部分から絶縁されなければならない。したがって、Ｎ
型領域３１は、Ｐ型ウェルで囲まれなければならない。
このＰ型ウェルは、バイポーラ・トランジスタの左に示
すように、ＮチャネルＭＯＳトランジスタが形成される
ウェルに対応することができる。あるいは、領域３８に
よりドレインの右に示すように、Ｐ型ウェルと同時に行
われる拡散に対応する特別な絶縁壁３８に対応すること
ができる。
【０００７】Ｐ型基板（１０）上に作られる図１に示し
た構造を製造する方法は、以下の主要なステップを含
む。Ｎ型埋込領域（１２、３２）を注入するステップ。
Ｐ型埋込領域（２２）を注入するステップ。エピタキシ
ャル層、たとえば、厚さ約１μｍでドーピング・レベル
約１０１６ａｔｏｍ／ｃｍ３の層を成長させるステッ
プ。厚い絶縁酸化物領域（１４、１５、２４、２５）を
形成するステップ。Ｎウェル（１１）に注入するステッ
プ。コレクタ・ウェル（３３）に注入するステップ。Ｐ
ウェル（２１）（およびＰ絶縁領域３８）に注入するス
テップ。ＮチャネルおよびＰチャネルの電界効果トラン
ジスタのゲートを形成するステップ。Ｎ型の薄くドープ
された領域（ＬＤＤ）に注入し、次にＰ型の薄くドープ
された領域（ＬＤＤ）に注入するステップ。毎回、同時
に、ＬＤＤソース注入およびＬＤＤドレイン注入が行わ
れないウェルの接触領域に注入するステップ。（ＭＯＳ
トランジスタ領域がマスクされ、バイポーラ・トランジ
スタが形成される、次の操作のために） エピタキシャル領域（３１）の中のＰ型ベース領域（３
４）に注入するステップ。エミッタ領域をマスクして、
濃くドープされたＮ型ポリシリコン層（３５）を付着さ
せるステップ。エミッタ接触層（３５）を画定するステ
ップ。ＭＯＳトランジスタのゲート・スペーサおよびエ
ミッタ接触ポリシリコン領域のまわりの横方向のスペー
サを形成するステップ。（ＭＯＳトランジスタ領域およ
びバイポーラ・トランジスタ領域の処理される、次の操
作のために） Ｎチャネル・トランジスタのＮ型ドレイン・ソース領
域、Ｎウェルとの接触領域、およびコレクタ接触領域に
注入するステップ。Ｐチャネル・トランジスタのＰ型ド
レイン・ソース領域、Ｐウェルとの接触領域、およびベ
ース接触領域に注入するステップ。
【０００８】同じ半導体の基板において、相補形ＭＯＳ
トランジスタおよびバイポーラ・トランジスタを製造す
るこの方法は、相補形ＭＯＳトランジスタのみを含む集
積回路を製造する従来の方法とは、特に次の相違点を有
する。ＣＭＯＳトランジスタを製造する従来の方法は、
より濃くドープされたＰ型基板上に薄くドープされたＰ
型エピタキシーを使うのに対して、Ｐ型基板上でＮ型エ
ピタキシーを使用しエピタキシャル層を形成するよりも
先に、埋込層を形成する。コレクタ・ウェルを形成する
ために、特別な濃いドープをするステップがある。
【０００９】
【発明が解決しようとする課題】このように、ＣＭＯＳ
トランジスタを製造する従来の方法と比較して、ＢＩＣ
ＭＯＳトランジスタを製造する、これまでに説明してき
た方法は、本質的に、エピタキシャル層を形成する前
に、埋込層を形成する必要があるという欠点を有する。
このことが製造期間および製造費用をかなり増加させ
る。実際は、外拡散問題のため、均質な基板上よりも、
Ｎ＋およびＰ＋領域を含む均質でない基板上にエピタキ
シャル層を形成するのは、困難である。さらに、シリコ
ンの製造は、均質な基板にエピタキシャル層を与える。
大きい系列をなして、そのような要素を製造するので、
コストは、かなり競合できる。
【００１０】製造方法の複雑さは、バイポーラ・トラン
ジスタにとって、ベース付近に、薄くドープされたＮ型
コレクタ領域を有することを要求されるためである。実
際に、ベース付近のコレクタのこの薄いドーピングは、
トランジスタに高い利得と良好な電圧破壊特性を与える
のに役立つ。しかしながら、薄くドープされたコレクタ
領域は、コレクタへの接近の抵抗を制限できないほど広
くしてはならない。要するに、この２つの考察により、
集積回路ＮＰＮトランジスタは、Ｎ型エピタキシーの下
にＭ＋型埋込層をほとんど体系的に含み、埋込層は、薄
くドープされたコレクタへの抵抗の少ない接近として用
いられる。
【００１１】したがって、本発明の目的は、新規のＢＩ
ＣＭＯＳ集積回路の製造方法および構造を提供すること
である。
【００１２】本発明の他の目的は、製造ステップの数が
少ないそのような方法を提供することである。
【００１３】本発明の他の目的は、良好な品質のＮＰＮ
バイポーラ・トランジスタを得ることを可能にするその
ような方法を提供することである。
【００１４】
【課題を解決するための手段】これらの目的を達成する
ために、本発明は、薄くドープされたＰ型エピタキシャ
ル層で被覆された濃くドープされたＰ型ウエハ中にＮＰ
Ｎトランジスタを含むＢＩＣＭＯＳ集積回路を製造する
方法であって、比較的高くかつほぼ均質なドーピング・
レベルを有するＮ型にドープされたウェルを形成して、
バイポーラ・トランジスタのコレクタを形成する、ステ
ップと、この構造をポリシリコン・シード層で被覆し、
コレクタ・ウェルの部分の上にサンドウィッチを開口す
るステップと、ドープされていないシリコンをエピタキ
シャル成長させ、次いでコレクタ領域上に単結晶シリコ
ン・ベース領域を形成するＰ型にドープされたシリコン
をエピタキシャル成長させるステップと、絶縁層を付着
させ、この層をエミッタの位置において開口するステッ
プと、Ｎ型にドープされたエミッタの多結晶シリコンを
付着させるステップと、有用な領域を越えるエミッタ・
ポリシリコンをエッチングするステップと、特に、厚い
酸化物領域の上の部分を所定の位置に残したまま、有用
な領域の外側のベース・シリコンをエッチングするステ
ップと、スペーサを形成するステップと、ＮチャネルＭ
ＯＳトランジスタのドレイン注入と同時に、コレクタ接
触領域を形成するステップと、ＰチャネルＭＯＳトラン
ジスタのドレイン注入およびソース注入と同時に、Ｐ型
ベース接触領域に注入を行うステップとを含む方法を提
供する。
【００１５】本発明の一実施形態によれば、さらに、ベ
ース・エピタキシーは、ゲルマニウムの比率が約１０％
から１５％のシリコン・ゲルマニウム・エピタキシーの
ステップを含み、この段階は、真性のシリコンの付着段
階の後に行われる。
【００１６】本発明の一実施形態によれば、コレクタ・
ウェルは、ＰチャネルＭＯＳトランジスタのウェルと同
時に形成される。
【００１７】本発明の一実施形態によれば、シード・シ
リコン層がシリコン酸化物層上に付着している。
【００１８】本発明の一実施形態によれば、ウェルは、
約１０１７ａｔｏｍ／ｃｍ３の表面ドーピング・レベル
を有する。
【００１９】本発明の上記の目的、特徴、および利点に
ついて、添付の図面を参照しながら特定の実施形態につ
いての以下の非限定的な説明で詳細に論じる。
【００２０】
【発明の実施の形態】従来のように、集積回路の表示
は、様々な図面を一定の縮尺で描くのではなく、寸法を
任意に拡大して図面を見やすくする。
【００２１】図２Ａおよび図２Ｃは、バイポーラ・トラ
ンジスタを製造する連続したステップを示し、このバイ
ポーラ・トランジスタは、図１で説明したように、Ｎチ
ャネルおよびＰチャネルのＭＯＳトランジスタを含む集
積回路中に含まれる。
【００２２】本発明の態様によれば、本発明によるＢＩ
ＣＭＯＳ集積回路は薄くドープされたＰ型層４１上に形
成され、より濃くドープされたＰ型単結晶シリコン基板
４２上にエピタキシーによって直接形成される。したが
って、ＣＭＯＳ型集積回路の製造に現在使用されている
ように、開始点は、Ｐ＋型基板上のＰ−型エピタキシャ
ル層である。この構造は、図１に関連して説明されたも
のに対して、単結晶基板とエピタキシャル層の間の埋込
層を含まず、製造ステップの数、したがって、製造費用
と製造時間を著しく減少させる利点がある。得られたＭ
ＯＳトランジスタは、Ｎ型（１２）またはＰ型（２２）
埋込層がそれぞれのＭＯＳトランジスタの下に備えられ
ていないことと、ＮウェルおよびＰウェルが基板４２に
達しないで、エピタキシャル層の中で停止していること
以外は、図１に示したものと同じである。
【００２３】本発明によるバイポーラ・トランジスタ
は、Ｎ型ウェル４３中に形成され、Ｐ型チャネルＭＯＳ
トランジスタが形成されたＮ型ウェルと同じであるのが
望ましい。たとえば、Ｎ型ウェル４３の両側には図１の
ウェル２１中に形成されたものと同様のＮチャネルＭＯ
Ｓトランジスタが形成されたＰ型ウェル４４および４５
の部分が示されている。ウェル４３は、厚い酸化物リン
グ４６によって、表面を画定される。実施形態で示すよ
うに、リング４６は、ＢＯＸ型であり、すなわち、基板
中にエッチングされた溝中に配置された酸化物層から形
成されている。これらの溝は、ＮウェルおよびＰウェル
を製造した後に形成されるのが望ましい。ただし、これ
は、本発明のただ一つの実施形態であり、厚い酸化物領
域４６は、ＬＯＣＯＳ方法または他のいずれかの適応し
た方法によって形成される酸化物領域に対応することが
できる。
【００２４】図２Ｂに示されているステップにおいて
は、薄いシリコン酸化物層５１およびポリシリコン層５
２がアセンブリに次々と付着する。開口は、コレクタ領
域４３の上の層５１、５２に形成される。次に、均質な
エピタキシャル成長が行われる。エピタキシャル成長５
４は、コレクタ単結晶シリコン上の開口の上に単結晶層
５５を形成し、ポリシリコン層５２の上に多結晶層を形
成する。
【００２５】シリコン層のエピタキシャル成長のこのス
テップは、本発明の基本的なステップの１つであり、い
くつかのステップの中でおこなわれる。以下で詳しく説
明する。層５１、５２中に作られる開口の上に位置する
部分５５を有するシリコン層５４は、この層がＮＰＮバ
イポーラ・トランジスタのベース領域を形成することに
なるのであり、このようにして得られる。このエピタキ
シャル成長は、小窓が形成されているポリシリコン層５
２によって形成されるほぼ均質な支持部上に作られるの
で、特別な問題が生じないことに注目すべきである。さ
らに、以下でわかるように、この成長は、図１のエピタ
キシャル層（厚さは１μｍより大きい）に比べて、薄い
（厚さは０．２μｍより小さい）。
【００２６】図２Ｃは、ＮＰＮトランジスタのエミッタ
の形成のステップを示す。絶縁層６１は、いくつかの薄
い絶縁層のアセンブリから形成され、層５４全体に最初
に付着する。次に層６１は、化学的なエッチングに従っ
たプラズマ・エッチングによって、エミッタの位置に開
口する。この後、濃くドープされたＮ型ポリシリコン層
６２は、化学蒸着法によって成長する。このポリシリコ
ン層は、ベース領域５５の中で拡散して、エミッタ接触
領域として使われるために、ドーパントのソースを形成
することを目的としている。ポリシリコン層６２は、た
とえば、シリコン酸化物から作られた、保護層６３で覆
われているのが望ましい。
【００２７】次に、エミッタ接触ポリシリコン層６２を
エッチングするステップ、ベース領域５５の外側のポリ
シリコン層５４をエッチングするステップ、ベース接触
回復領域をＰ型ドープするステップ、コレクタ接触回復
領域をＮ型ドープするステップが行われる。これらのス
テップの結果は、図３のマスクの上面図と図３の線Ａ−
Аと線Ｂ−Ｂに沿った横断面図、図４Ａと図４Ｂにそれ
ぞれを示される。
【００２８】図４Ａは、図２Ａから図２Ｃの同じ場所で
の横断面図に対応する。ただし、この横断面図では、本
発明によるバイポーラ・トランジスタに隣接して形成さ
れたＮチャネルＭＯＳトランジスタがさらに部分的に示
されている。
【００２９】図４Ａからわかるように、エミッタ・ポリ
シリコン層６２が最初にエッチングされて、次にベース
・シリコン層５４がエッチングされる。ベース・シリコ
ン領域５４の張り出し部分６４は、厚い酸化物領域の上
に正常位置で残されて、ベース接触回復領域を形成す
る。ポリシリコン層６２中に含まれるＮドーパントが、
エピタキシャル層５５にわずかに拡散して、エミッタ領
域６５を形成することに注目するべきである。層６２お
よび５４を切断した後に、スペーサは、バイポーラ・ト
ランジスタの側およびＭＯＳトランジスタの側に同時に
形成される。こうして、スペーサ７１は、図の左に示さ
れるＮチャネルＭＯＳトランジスタの側に形成される。
それに対して、スペーサ７２は、ポリシリコン層６２の
端部に形成され、スペーサ７３は、ベース・シリコン層
の端部に形成される。図４Ａの右手側のスペーサ７２
は、ベース・シリコン層の延長部６４をオーバードープ
するためのＰ注入を制限するのに使われて、Ｐチャネル
ＭＯＳトランジスタのドレインおよびソースが形成され
ると同時に、ベース接触回復領域を形成する。同様に、
図４Ａでベース・シリコン層の左に示されるスペーサ７
３は、ＮチャネルＭＯＳトランジスタのドレインおよび
ソース７６と同時に形成されるＮ＋型コレクタ接触回復
注入７５を画定するのに使われる。そして、珪化物は、
すべての明らかなシリコン領域に形成されて、接触回復
を改善させる。
【００３０】図３および図４Ｂについてはさらに説明し
ない。これらは、図４Ａと同じ関係であり、本発明によ
る構成要素のトポロジーを作るように意図されたもので
特にベースおよびコレクタ接触回復部では、よりはっき
りしている。図３において、様々なマスクは、形成しよ
うとする領域の名前によって指定される。スぺーサ７２
および７３の存在により、マスク６４および７５は重要
ではないことに注目すべきである。
【００３１】図５Ａは、アニール前の分布を示してい
て、コレクタ・ベース・エミッタ領域に対して横方向
で、図４で示す軸Ｏｘに沿っている。すなわち、ベース
・シリコン・エピタキシャル部分５５とエミッタ接触ポ
リシリコン層６２の間の境界を起点として、コレクタ層
４３に向かう。図５Ｂはアニール後のこれらの同じ分布
を示している。
【００３２】第１に、ＰＭＯＳトランジスタＮウェルの
従来の実施形態におけるコレクタ４３は、３重の注入に
なることに注目すべきである。３つの連続した注入は、
減少するエネルギーで行われ、Ｎウェルは、アニール後
に、図５Ｂに示すように、表面濃度が約１０１７ａｔｏ
ｍ／ｃｍ３であるほぼ均一な濃度の分布を有することに
注目すべきである。
【００３３】本発明の一実施形態では、エピタキシャル
層５４が、４つの段階で形成される。第１段階では、純
粋なシリコン・エピタキシー、すなわち、ドープされて
いないシリコンのエピタキシーが行われる。たとえば、
Ｎウェル４３の表面Ｑから約４０ｎｍの厚さを越えて拡
大する。第２段階では、ドープされていないが、約１２
％のゲルマニウムを加えたシリコンのエピタキシーが実
行される。第３段階では、約３０ｎｍの厚さを越えて、
エピタキシーを続け、ゲルマニウムの濃度を徐々に引き
下げ、ゲルマニウムの濃度が０になる。この第３エピタ
キシー段階は、硼素が存在して、行われ、硼素濃度が約
１０１７ａｔｏｍ／ｃｍ３になるようにする。最後に、
第４エピタキシー段階は、硼素が存在して、ゲルマニウ
ムが存在しないで行われ、硼素濃度が約１０１７ａｔｏ
ｍ／ｃｍ３のままであるようにする。
【００３４】図５Ｂは、アニールの後に得られた分布を
示す。ポイントＯ付近では、部分Ｅにおいて、エミッタ
接触領域６２のポリシリコン内に含まれるＮ型ドーパン
ト（砒素）がベースに拡散して、約１０１９ａｔｏｍ／
ｃｍ３から１０２０ａｔｏｍ／ｃｍ３の最高濃度を有す
る。この拡散は、真性のベースに対応するＰ型領域Ｂ１
によって続けられる。ベース・エミッタ接合の付近で
は、Ｐ型ドーパントの濃度が約１０１７ａｔｏｍ／ｃｍ
３である。このエピタキシーは、特にゲルマニウムが存
在する中で、ベース領域Ｂ１において行われ、単結晶シ
リコン・ゲルマニウム構造を形成する。そして、ほとん
どドープされていない領域Ｂ２が続き、領域Ｃ１が後に
続く。この領域では、コレクタのＮ型原子が、ドープさ
れていないエピタキシャル層に拡散する。その後コレク
タ・ウェル４３が形成される。
【００３５】本発明によるトランジスタの形成の問題点
の１つは、コレクタ・ウェル４３が、とても小さい寸法
のＭＯＳトランジスタを作るために使われるＮウェルに
等しいということにある。これらのウェルは、比較的濃
くドープされている。（前に見たように、表面において
約１０１７ａｔｏｍ／ｃｍ３）拡散したベースがウェル
４３の中で直接作られるならば、とても悪い品質のバイ
ポーラ・トランジスタを提供する。このトランジスタ
は、小さな利得と小さな初期電圧の両方を有する。
【００３６】この問題は、本発明の態様によれば、前に
示したように、いくつかの段階で実行されたエピタキシ
ーを提供することによって解決される。このエピタキシ
ーは、最初に擬似真性のドープされていない単結晶シリ
コン層を含み、適正ないわゆるＰ型ベース単結晶シリコ
ン層があとに続く。ドープされていない単結晶シリコン
部分は、熱アニールの後は、ベース付近のとても薄くド
ープされたコレクタ部分に対応し、この部分は、比較的
高い初期電圧を有するトランジスタを得ることを可能に
する。
【００３７】さらに、利得値を得るのを援助するには、
本発明は、単結晶シリコン・ゲルマニウム配列から形成
される適正なベース部分を提供するのが望ましい。その
結果、エミッタからベースへ通過する電子によるポテン
シャル障壁を減少させ、所定のベース電流に対してより
強いコレクタ電流を得ることになる。利得がゲルマニウ
ムの使用によって増加することもできるということが、
比較的濃いベース・ドーピングを使うことを可能にし、
その結果、周知のように、特にトランジスタの初期電圧
を増加させることによって、トランジスタ特性を改善す
ることになる。
【００３８】本発明は、当業者なら容易に思い付くであ
ろう様々な改変、変更および改善が可能である。例え
ば、層５２中の開口５１を形成した後、エピタキシャル
成長が生じる前にＮ型トライブインを実行して、ベース
コレクタ接合下のコレクタ伝導率をさらに改善すること
ができる。
【００３９】本発明によるトランジスタは、高い利得、
良好な初期電圧およびコレクタへのアクセスの小さな抵
抗の間での良好な折衷案を提供する。アクセス抵抗が小
さいのは、前に論じられたように本発明に用いられるセ
ルフアラインメントによる真性のベース領域にとても近
いということによる。たとえば、エミッタの開口は、
０．３５μｍの幅であり、ベースの開口は、１．３５μ
ｍの幅であり、コレクタ接触部７５上の層５１、５２の
残っている領域は、約０．２μｍの幅であり、スペーサ
７３は、約０．１μｍの幅である。こうして、コレクタ
接触は、真性のベース領域の中心から１μｍより近い。
【００４０】次に、本発明による方法の注入の詳細な例
について、ＣＭＯＳ０．２５μｍＢＯＸ絶縁または０．
３５μｍＬＯＣＯＳ絶縁の技術に基づいて論じる。この
方法は次のステップを含む。薄くドープされたドレイン
およびソース（ＬＤＤ）注入のステップより前にＣＭＯ
Ｓトランジスタを製造する通常のステップを行うステッ
プ。Ｎウェル注入を用いて、ＮＰＮトランジスタのコレ
クタ領域を形成するステップ。化学蒸着法によって、約
２０ｎｍの厚さの酸化物層（５１）および約５０ｎｍの
厚さのポリシリコン層（５２）を成長させるステップ。
最初にポリシリコン（５２）をエッチングして、次に残
留酸化物（５１）をエッチングして、Ｎウェルの目に見
える表面を破壊するのを防ぐステップ。前述したエピタ
キシーを行うステップ。化学蒸着法によって、約２０ｎ
ｍの厚さの酸化物層（５１）および約３０ｎｍの厚さの
窒化物層（５２）を成長させて、図２Ｃの層６１を形成
するステップ。プラズマのもとで窒化物層を最初にエッ
チングして、おそらく、濃いコレクタ注入を行って、ウ
ェットエッチングによって、残留酸化物層をエッチング
するステップ。エミッタ・ポリシリコン層（６２）を成
長させ、この層に正常位置において砒素で、または、注
入によってドープするステップ。薄いカプセル封入酸化
物層（図２Ｃの６３）を約２０ｎｍを越える厚さに成長
させるステップ。図３、図４Ａおよび図４Ｂに関連して
説明した様々なステップを行うステップ。
【００４１】上述の方法の簡単化に加えて、エピタキシ
ーの前に埋込層をなくする結果、本発明は、減少した表
面部分を備えた部品を提供することになる。実際に、コ
レクタ・ウェルをなくしたことにより、図１に示すよう
に、コレクタ・ブリッジのまわりの厚い酸化物を有する
領域を画定する必要がなくなる。
【００４２】さらに、コレクタ・キャパシタンスをより
引き下げる厚い酸化物上のベース接触部を作るステッ
プ。
【００４３】本発明の少なくとも１つの具体的な実施例
をこれまでに説明してきたが、技術における熟練してき
たものに対して、様々な変更、修正および改良が、生じ
ることになる。そのような変更、修正および改良は、本
発明の主旨および範囲を越えないものとする。したがっ
て、前述の説明は例示的なものにすぎず、限定的なもの
ではない。本発明は、首記の特許請求の範囲および同等
物において定義されている場合のみ限定される。
【図面の簡単な説明】
【図１】前に説明したように、ＰＭＯＳトランジスタ、
ＮＭＯＳトランジスタ、およびＮＰＮトランジスタを含
む、従来の集積回路ＢＩＣＭＯＳの一部を示す図であ
る。
【図２Ａ】本発明によるＢＩＣＭＯＳ集積回路の中のバ
イポーラ・トランジスタを製造する連続したステップを
示す図である。
【図２Ｂ】本発明によるＢＩＣＭＯＳ集積回路の中のバ
イポーラ・トランジスタを製造する連続したステップを
示す図である。
【図２Ｃ】本発明によるＢＩＣＭＯＳ集積回路の中のバ
イポーラ・トランジスタを製造する連続したステップを
示す図である。
【図３】本発明による方法によって得られるバイポーラ
・トランジスタを形成するために使われるマスクの上面
図を示す図である。
【図４Ａ】図３のマスクにより得られるバイポーラ・ト
ランジスタの線Ａ−Аに沿った横断面図を示す図であ
る。
【図４Ｂ】図３のマスクにより得られるバイポーラ・ト
ランジスタの線Ｂ−Ｂに沿った横断面図を示す図であ
る。
【図５Ａ】本発明によるバイポーラ・トランジスタのエ
ミッタ／ベース／コレクタ領域の厚さに従った、アニ−
ルの前と後でのドーパント濃度を示す図である。
【図５Ｂ】本発明によるバイポーラ・トランジスタのエ
ミッタ／ベース／コレクタ領域の厚さに従った、アニ−
ルの前と後でのドーパント濃度を示す図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１２月１０日（１９９９．１２．
１０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 従来のＣＭＯＳ基板上にＢＩＣＭＯＳ
集積回路を製造する方法

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 薄くドープされたＰ型エピタキシー層
    （４１）で被覆された濃くドープされたＰ型ウエハ（４
    ２）中にＮＰＮトランジスタを含むＢＩＣＭＯＳ集積回
    路を製造する方法であって、 比較的高くかつほぼ均質なドーピング・レベルを有する
    Ｎ型にドープされたウェルを形成して、バイポーラ・ト
    ランジスタを形成するステップと、 この構造をポリシリコン・シード層（５２）で被覆し、
    コレクタ・ウェルの部分の上にサンドウィッチを開口す
    るステップと、 ドープされていないシリコンをエピタキシャル成長さ
    せ、次いでコレクタ領域上に単結晶シリコン・ベース領
    域を形成するＰ型にドープされたシリコンをエピタキシ
    ャル成長させるステップと、 絶縁層（６１）を付着させ、この層をエミッタの位置に
    おいて開口するステップと、 Ｎ型エミッタ・ポリシリコン（６２）を付着させるステ
    ップと、 有用な領域を越えるエミッタ・ポリシリコンをエッチン
    グするステップと、 特に、厚い酸化物領域の上の部分を所定の位置に残した
    まま、有用な領域の外側のベース・シリコンをエッチン
    グするステップと、 スペーサ（７２、７１、７３）を形成するステップと、 ＮチャネルＭＯＳトランジスタのドレイン注入と同時
    に、コレクタ接触領域（７５）を形成するステップと、 ＰチャネルＭＯＳトランジスタのドレイン注入およびソ
    ース注入と同時に、Ｐ型ベース接触領域注入（６４）を
    行うステップとを含む方法。
  2. 【請求項２】 ベース・エピタキシーが、ゲルマニウム
    の比率が約１０％から１５％のシリコン・ゲルマニウム
    ・エピタキシーのステップをさらに含み、この段階は、
    ドープされていないシリコンの成長段階の後に行われ
    る、請求項１に記載の方法。
  3. 【請求項３】 コレクタ・ウェルが、ＰチャネルＭＯＳ
    トランジスタのウェルと同時に形成される、請求項１に
    記載の方法。
  4. 【請求項４】 シード・ポリシリコン層（５２）がシリ
    コン酸化物層（５１）上に付着した、請求項１に記載の
    方法。
  5. 【請求項５】 ウェルが約１０１７ａｔｏｍ／ｃｍ３の
    表面ドーピング・レベルを有する、請求項１に記載の方
    法。
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