JPH01244660A - Ｂｉ−ＣＭＯＳ半導体装置の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ半導体装置の製造方法Info
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- JPH01244660A JPH01244660A JP7252988A JP7252988A JPH01244660A JP H01244660 A JPH01244660 A JP H01244660A JP 7252988 A JP7252988 A JP 7252988A JP 7252988 A JP7252988 A JP 7252988A JP H01244660 A JPH01244660 A JP H01244660A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は相補型ＭＯＳトランジスタとバイポーラトラン
ジスタとが同一の基板上に形成された半導体装置の製造
方法に関し、特に、高速動作が可能のＢ ｉ−ＣＭＯＳ
半導体装置を製造する方法に関する。
ジスタとが同一の基板上に形成された半導体装置の製造
方法に関し、特に、高速動作が可能のＢ ｉ−ＣＭＯＳ
半導体装置を製造する方法に関する。
［従来の技術］
相補型ＭＯ３）ランジスタとバイポーラトランジスタと
を同一の基板上に形成する半導体集積回路装置（以下、
Ｂ ｉ−ＣＭＯＳ集積回路装置という）は相補型ＭＯ３
）ランジスタの低消費電力性とバイポーラトランジスタ
の高電流駆動能力性とを兼ね備えることが可能であり、
特に大規模な集積度と高速動作とを両立させるのに好適
な構造の半導体装置として有用である。
を同一の基板上に形成する半導体集積回路装置（以下、
Ｂ ｉ−ＣＭＯＳ集積回路装置という）は相補型ＭＯ３
）ランジスタの低消費電力性とバイポーラトランジスタ
の高電流駆動能力性とを兼ね備えることが可能であり、
特に大規模な集積度と高速動作とを両立させるのに好適
な構造の半導体装置として有用である。
このＢ １−ＣＭＯＳ集積回路装置は、従来、例えば、
第３図（ａ）乃至（ｄ）に示す方法で製造されている。
第３図（ａ）乃至（ｄ）に示す方法で製造されている。
先ず、第３図（ａ）に示すように、Ｐ型シリコン基板１
の表面のＮチャネルＭｏ３）ランジスタを形成すべき領
域すと素子分離領域ｄとに夫々Ｐ′″型の高濃度埋込層
２ａ、２ｂを設け、ＰチャネルＭＯＳトランジスタを形
成すべき領域ａとＮＰＮバイポーラトランジスタを形成
すべき領域Ｃとに夫々Ｎ＋型の高濃度埋込層３ａ、３ｂ
を形成する。
の表面のＮチャネルＭｏ３）ランジスタを形成すべき領
域すと素子分離領域ｄとに夫々Ｐ′″型の高濃度埋込層
２ａ、２ｂを設け、ＰチャネルＭＯＳトランジスタを形
成すべき領域ａとＮＰＮバイポーラトランジスタを形成
すべき領域Ｃとに夫々Ｎ＋型の高濃度埋込層３ａ、３ｂ
を形成する。
次いで、第３図（ｂ）に示すように、シリコン基板１の
全面にＮ型エピタキシャル層４を成長させる。
全面にＮ型エピタキシャル層４を成長させる。
その後、第３図（ｃ）に示すように、ＮチャネルＭｏ３
）ランジスタ形成領域すのＮ型エピタキシャル層４にＰ
型ウェル領域５ａを形成し、同時に素子分離領域ｄにＰ
型拡散層５ｂを形成する。
）ランジスタ形成領域すのＮ型エピタキシャル層４にＰ
型ウェル領域５ａを形成し、同時に素子分離領域ｄにＰ
型拡散層５ｂを形成する。
また、ＰチャネルＭＯ３）ランジスタ形成領域ａにはＮ
型ウェル領域６を形成する。
型ウェル領域６を形成する。
次に、選択酸化を行ない、素子形成領域以外の部分にフ
ィールド酸化膜７を形成する。
ィールド酸化膜７を形成する。
その後、第３図（ｄ）に示すように、Ｍｏ３）ランジス
タのゲート酸化膜９及びゲート電極１０を形成し、更に
、ＭＯＳ）ランジスタ及びバイポーラトランジスタの各
拡散層を形成する。これにより、バイポーラトランジス
タ形成領域Ｃにコレクタ引き出し用Ｎ＋拡散層８、Ｐ型
ベース領域１３、Ｐ＋型グラフトベース領域１２ａ及び
Ｎ十型エミッタ領域１４が形成され、ＮチャネルＭＯＳ
トランジスタ形成領域すにそのソース・ドレイン領域１
１が形成され、ＰチャネルＭＯＳトランジスタ形成領域
ａにそのソース・ドレイン領域１２が形成される。
タのゲート酸化膜９及びゲート電極１０を形成し、更に
、ＭＯＳ）ランジスタ及びバイポーラトランジスタの各
拡散層を形成する。これにより、バイポーラトランジス
タ形成領域Ｃにコレクタ引き出し用Ｎ＋拡散層８、Ｐ型
ベース領域１３、Ｐ＋型グラフトベース領域１２ａ及び
Ｎ十型エミッタ領域１４が形成され、ＮチャネルＭＯＳ
トランジスタ形成領域すにそのソース・ドレイン領域１
１が形成され、ＰチャネルＭＯＳトランジスタ形成領域
ａにそのソース・ドレイン領域１２が形成される。
次いで、ゲート電極１０の上部を覆うように酸化膜１５
を設け、この酸化膜１５における各拡散層の上方の位置
にコンタクト孔を開口し、このコンタクト孔を埋めるよ
うにして前記拡散層と接触する金属電極１６を設ける。
を設け、この酸化膜１５における各拡散層の上方の位置
にコンタクト孔を開口し、このコンタクト孔を埋めるよ
うにして前記拡散層と接触する金属電極１６を設ける。
これにより、Ｂｉ−ＣＭＯＳ集積回路装置が完成する。
［発明が解決しようとする課題］
ところで、Ｂ ｉ−ＣＭＯＳ半導体装置において、高速
動作を得るためには、バイポーラトランジスタについて
は、ベース幅を小さくすることにより遮断周波数ｆｔを
高い値に設計することが重要である。しかしなから、単
にベース幅を小さくするだけでは、高電流動作時に、カ
ーク効果と呼ばれる現象により、遮断周波数１丁は大幅
に低下してしまう。このため、バイポーラトランジスタ
の本来の特性である高電流駆動性が十分に発揮されない
ので、このカーク効果を抑制すべくベース領域１３に接
するコレクタ部のＮ型不純物の濃度を高く設定すること
が必要となる。
動作を得るためには、バイポーラトランジスタについて
は、ベース幅を小さくすることにより遮断周波数ｆｔを
高い値に設計することが重要である。しかしなから、単
にベース幅を小さくするだけでは、高電流動作時に、カ
ーク効果と呼ばれる現象により、遮断周波数１丁は大幅
に低下してしまう。このため、バイポーラトランジスタ
の本来の特性である高電流駆動性が十分に発揮されない
ので、このカーク効果を抑制すべくベース領域１３に接
するコレクタ部のＮ型不純物の濃度を高く設定すること
が必要となる。
而して、上述した従来の製造方法においては、力一り効
果の抑制のためにＮ型エピタキシャル層４の全面に亘っ
てＮ型不純物の濃度を高めることが必要である。これは
、コレクタ・ベース接合の容量増大を招来するのみなら
ず、エピタキシャル層４とＰ型シリコン基板１との間の
接合容量及びエピタキシャル層４とＮチャネルＭｏＳト
ランジスタのＰ型ウェル領域５ａ及びＰ＋型高濃度埋込
層２ａとの間の接合容量も増大させることになるので、
従来、Ｂ ｉ−ＣＭＯ８半導体装置の動作の高速化を最
適に設計することが極めて困難であった。
果の抑制のためにＮ型エピタキシャル層４の全面に亘っ
てＮ型不純物の濃度を高めることが必要である。これは
、コレクタ・ベース接合の容量増大を招来するのみなら
ず、エピタキシャル層４とＰ型シリコン基板１との間の
接合容量及びエピタキシャル層４とＮチャネルＭｏＳト
ランジスタのＰ型ウェル領域５ａ及びＰ＋型高濃度埋込
層２ａとの間の接合容量も増大させることになるので、
従来、Ｂ ｉ−ＣＭＯ８半導体装置の動作の高速化を最
適に設計することが極めて困難であった。
本発明はかかる問題点に鑑みてなされたものであって、
高電流動作時にも高速動作が可能なバイポーラトランジ
スタを含むＢ ｉ−ＣＭＯＳ半導体装置を容易に製造す
ることができるＢ ｉ −ＣＭＯ８半導体装置の製造方
法を提供することを目的とする。
高電流動作時にも高速動作が可能なバイポーラトランジ
スタを含むＢ ｉ−ＣＭＯＳ半導体装置を容易に製造す
ることができるＢ ｉ −ＣＭＯ８半導体装置の製造方
法を提供することを目的とする。
［課題を解決するための手段］
本発明に係るＢ ｉ−ＣＭＯ８半導体装置の製造方法は
、第１導電型の半導体基板の表面に第１導電型の第１の
高濃度埋込層並びに第２導電型の第２及び第３の高濃度
埋込層を夫々選択的に形成する工程と、これら高濃度埋
込層を備えた前記半導体基板の全面に第２導電型のエピ
タキシャル層を形成する工程と、第１のＭＯＳ）ランジ
スタ形成領域において前記エピタキシャル層の表面から
第１導電型の不純物を選択的にドープして前記第１の高
濃度埋込層に接続する第１導電型の第１のウェル領域を
形成する工程と、前記第１のＭＯＳ）ランジスタと相補
型動作をなす第２のＭＯＳトランジスタの形成領域にお
いて前記エピタキシャル層の表面から第２導電型の不純
物を選択的にドープし前記第２の高濃度埋込層上に第２
導電型の第２のウェル領域を形成すると同時に、バイポ
ーラトランジスタ形成領域において第３の高濃度埋込層
の上方のエピタキシャル層内にも第２導電型の半導体領
域を選択的に形成する工程と、前記半導体領域を平面的
に囲みこの半導体領域よりも浅い第１導電型のベース領
域を形成する工程と、平面的に前記半導体領域に整合す
る位置における前記ベース領域内の表面側に第２導電型
のエミッタ領域を形成する工程と、を有することを特徴
とする。
、第１導電型の半導体基板の表面に第１導電型の第１の
高濃度埋込層並びに第２導電型の第２及び第３の高濃度
埋込層を夫々選択的に形成する工程と、これら高濃度埋
込層を備えた前記半導体基板の全面に第２導電型のエピ
タキシャル層を形成する工程と、第１のＭＯＳ）ランジ
スタ形成領域において前記エピタキシャル層の表面から
第１導電型の不純物を選択的にドープして前記第１の高
濃度埋込層に接続する第１導電型の第１のウェル領域を
形成する工程と、前記第１のＭＯＳ）ランジスタと相補
型動作をなす第２のＭＯＳトランジスタの形成領域にお
いて前記エピタキシャル層の表面から第２導電型の不純
物を選択的にドープし前記第２の高濃度埋込層上に第２
導電型の第２のウェル領域を形成すると同時に、バイポ
ーラトランジスタ形成領域において第３の高濃度埋込層
の上方のエピタキシャル層内にも第２導電型の半導体領
域を選択的に形成する工程と、前記半導体領域を平面的
に囲みこの半導体領域よりも浅い第１導電型のベース領
域を形成する工程と、平面的に前記半導体領域に整合す
る位置における前記ベース領域内の表面側に第２導電型
のエミッタ領域を形成する工程と、を有することを特徴
とする。
［作用コ
本発明においては、第１のＭＯＳ）ランジスタの形成領
域において、第１導電型（例えば、Ｐ型）の第１のウェ
ル領域を形成し、この第１のＭＯＳトランジスタと相補
型動作をなす第２のＭＯＳトランジスタの形成領域にお
いて、第２導電型く例えば、Ｎ型）の第２のウェル領域
を形成する。そして、この第２のウェル領域を形成する
と同時に、バイポーラトランジスタの形成領域において
、第２導電型の半導体領域を選択的に形成する。そして
、バイポーラトランジスタの形成領域においては、更に
、前記半導体領域を平面的に囲み、この半導体領域より
も浅い第１導電型のベース領域を形成した後、平面的に
前記半導体領域に整合する位置における前記ベース領域
内の表面側に第２導電型のエミッタ領域を形成する。こ
れにより、前記ベース領域及びエミッタ領域の外に、エ
ピタキシャル層と前記半導体領域との双方からなるコレ
クタと、第３の高濃度埋込層からなる埋込コレクタ層と
を有するバイポーラトランジスタが形成される。
域において、第１導電型（例えば、Ｐ型）の第１のウェ
ル領域を形成し、この第１のＭＯＳトランジスタと相補
型動作をなす第２のＭＯＳトランジスタの形成領域にお
いて、第２導電型く例えば、Ｎ型）の第２のウェル領域
を形成する。そして、この第２のウェル領域を形成する
と同時に、バイポーラトランジスタの形成領域において
、第２導電型の半導体領域を選択的に形成する。そして
、バイポーラトランジスタの形成領域においては、更に
、前記半導体領域を平面的に囲み、この半導体領域より
も浅い第１導電型のベース領域を形成した後、平面的に
前記半導体領域に整合する位置における前記ベース領域
内の表面側に第２導電型のエミッタ領域を形成する。こ
れにより、前記ベース領域及びエミッタ領域の外に、エ
ピタキシャル層と前記半導体領域との双方からなるコレ
クタと、第３の高濃度埋込層からなる埋込コレクタ層と
を有するバイポーラトランジスタが形成される。
この半導体装置においては、エピタキシャル層の全体を
高濃度にすることなく、実動作部分のみを高濃度にする
。これにより、カーク効果が抑制されると共に、コレク
タ・ベース接合の容量増大及びエピタキシャル層と第１
のウェル領域等との間の接合容量の増大が回避される。
高濃度にすることなく、実動作部分のみを高濃度にする
。これにより、カーク効果が抑制されると共に、コレク
タ・ベース接合の容量増大及びエピタキシャル層と第１
のウェル領域等との間の接合容量の増大が回避される。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
Ｂ ｉ−ＣＭＯ８半導体装置の製造方法の主要工程を顆
に示す縦断面図である。第１図（ａ）に示すように、Ｐ
型シリコン基板１の主表面上にｓｂ又はＡｓを１１００
乃至１２００℃の高温で選択的に熱拡散し、Ｎ中型高濃
度埋込層３ａ、３ｂを形成する。また、Ｂのイオン注入
と埋込拡散のための熱処理を行ない、Ｐ＋型高濃度埋込
層２ａ、２ｂを形成する。この場合に、Ｎ＋型型部濃度
埋込層３ａ３ｂを形成した領域が夫々ＰチャネルＭＯＳ
トランジスタ形成領域ａ及びＮＰＮバイポーラトランジ
スタ形成領域Ｃとなり、またＰ＋型高濃度埋込層２ａ、
２ｂを形成した領域が夫々ＮチャネルＭＯ３）ランジス
タ形成領域す及び素子分離領域ｄとなる。
Ｂ ｉ−ＣＭＯ８半導体装置の製造方法の主要工程を顆
に示す縦断面図である。第１図（ａ）に示すように、Ｐ
型シリコン基板１の主表面上にｓｂ又はＡｓを１１００
乃至１２００℃の高温で選択的に熱拡散し、Ｎ中型高濃
度埋込層３ａ、３ｂを形成する。また、Ｂのイオン注入
と埋込拡散のための熱処理を行ない、Ｐ＋型高濃度埋込
層２ａ、２ｂを形成する。この場合に、Ｎ＋型型部濃度
埋込層３ａ３ｂを形成した領域が夫々ＰチャネルＭＯＳ
トランジスタ形成領域ａ及びＮＰＮバイポーラトランジ
スタ形成領域Ｃとなり、またＰ＋型高濃度埋込層２ａ、
２ｂを形成した領域が夫々ＮチャネルＭＯ３）ランジス
タ形成領域す及び素子分離領域ｄとなる。
次に、第１図（ｂ）に示すように、シリコン基板１の表
面全面にＮ型エピタキシャル層４を成長させる。エピタ
キシャル層４には成長と同時にＰをドーピングしてその
比抵抗を１乃至３Ω備とし、また、エピタキシャル層４
の膜厚は浅いベースエミッタ接合を形成するために、１
乃至２μｍの値とするのが好ましい、なお、高濃度埋込
層２ａ。
面全面にＮ型エピタキシャル層４を成長させる。エピタ
キシャル層４には成長と同時にＰをドーピングしてその
比抵抗を１乃至３Ω備とし、また、エピタキシャル層４
の膜厚は浅いベースエミッタ接合を形成するために、１
乃至２μｍの値とするのが好ましい、なお、高濃度埋込
層２ａ。
２ ｂ ＋ ３ ａ 、３ ｂはエピタキシャル成長中
にエピタキシャル層４内へ上方拡散する。
にエピタキシャル層４内へ上方拡散する。
゛ 次に、第１図（ｃ）に示すように、ＮチャネルＭＯ
Ｓ）ランジスタ形成領域すにＰ型ウェル領域５ａを形成
し、同時に素子分離領域ｄにもＰ型拡散Ｊ１１５ｂを形
成する。なお、Ｐ型ウェル領域５ａ及びＰ型拡散層５ｂ
を夫々Ｐ＋型高濃度埋込層２ａ及び２ｂに接続させるた
めに、例えば、Ｂをイオン注入すると共に、１０００乃
至１１００℃の高温で熱処理することにより、Ｂを押込
拡散させる。
Ｓ）ランジスタ形成領域すにＰ型ウェル領域５ａを形成
し、同時に素子分離領域ｄにもＰ型拡散Ｊ１１５ｂを形
成する。なお、Ｐ型ウェル領域５ａ及びＰ型拡散層５ｂ
を夫々Ｐ＋型高濃度埋込層２ａ及び２ｂに接続させるた
めに、例えば、Ｂをイオン注入すると共に、１０００乃
至１１００℃の高温で熱処理することにより、Ｂを押込
拡散させる。
次いで、ＰチャネルＭＯＳ）ランジスタ領域ａにＮ型ウ
ェル領域６を形成する０本発明においては、このＮ型ウ
ェル領域６の形成工程で、同時にバイポーラトランジス
タ領域Ｃのエミッタ部を形成すべき領域を含む部分にＮ
型拡散層２６を形成しておく、なお、Ｎ型ウェル領域６
とＮ型拡散層２６の押込拡散のための熱処理工程を専用
に設けても良いが、前述のＰ型ウェル領域５ａ及びＰ型
拡散層５ｂの押込拡散のための熱処理とＮ型ウェル領域
６及びＮ型拡散層２６の熱処理とを共用してもよい。
ェル領域６を形成する０本発明においては、このＮ型ウ
ェル領域６の形成工程で、同時にバイポーラトランジス
タ領域Ｃのエミッタ部を形成すべき領域を含む部分にＮ
型拡散層２６を形成しておく、なお、Ｎ型ウェル領域６
とＮ型拡散層２６の押込拡散のための熱処理工程を専用
に設けても良いが、前述のＰ型ウェル領域５ａ及びＰ型
拡散層５ｂの押込拡散のための熱処理とＮ型ウェル領域
６及びＮ型拡散層２６の熱処理とを共用してもよい。
その後、素子形成部以外の領域に、通常の選択酸化法に
より、フィールド酸化膜７を形成する。
より、フィールド酸化膜７を形成する。
次いで、第１図（ｄ）に示すように、ゲート酸化膜９を
形成した後、ポリシリコンゲート電極１０をパターン形
成する。その後、ＭＯＳ）ランジスタ及びバイポーラト
ランジスタに必要な拡散層を順次形成する。即ち、Ｎ型
ウェル領域６内にＰ＋型ソース・ドレイン領域１２を形
成すると共に、Ｐ型つェル領域りａ内にＮ＋＋ソース・
ドレイン領域１１を形成する。また、バイポーラトラン
ジスタのＰ型ベース領域１３はＮ型拡散層２６とベース
コンタクトを形成すべき領域を平面的に含む領域に形成
し、且つ、その拡散深さは、Ｎ型拡散層２６の拡散深さ
よりも浅くなるように設定する。また、バイポーラトラ
ンジスタのＮ＋＋エミッタ領域１４はＮ型拡散層２６を
形成した領域とベース領域１３との双方が重なる領域の
内側に形成する。グラフトベース領域１２ａはベース抵
抗を低減させるためのＰ＋型拡散層であり、この拡散層
はＰチャネルＭｏｓトランジスタ形成領域ａのＰ＋型ソ
ース及びドレイン１２を形成する工程で同時に形成する
ことができる。
形成した後、ポリシリコンゲート電極１０をパターン形
成する。その後、ＭＯＳ）ランジスタ及びバイポーラト
ランジスタに必要な拡散層を順次形成する。即ち、Ｎ型
ウェル領域６内にＰ＋型ソース・ドレイン領域１２を形
成すると共に、Ｐ型つェル領域りａ内にＮ＋＋ソース・
ドレイン領域１１を形成する。また、バイポーラトラン
ジスタのＰ型ベース領域１３はＮ型拡散層２６とベース
コンタクトを形成すべき領域を平面的に含む領域に形成
し、且つ、その拡散深さは、Ｎ型拡散層２６の拡散深さ
よりも浅くなるように設定する。また、バイポーラトラ
ンジスタのＮ＋＋エミッタ領域１４はＮ型拡散層２６を
形成した領域とベース領域１３との双方が重なる領域の
内側に形成する。グラフトベース領域１２ａはベース抵
抗を低減させるためのＰ＋型拡散層であり、この拡散層
はＰチャネルＭｏｓトランジスタ形成領域ａのＰ＋型ソ
ース及びドレイン１２を形成する工程で同時に形成する
ことができる。
次いで、全面に気相成長酸化膜１５を形成し、この酸化
膜１５の所定位置にコンタクト孔を開口する。そして、
このコンタクト孔を埋めるようにして金属電極１６を選
択的に形成し、金属型［！１６と各拡散層とを電気的に
接触させる。
膜１５の所定位置にコンタクト孔を開口する。そして、
このコンタクト孔を埋めるようにして金属電極１６を選
択的に形成し、金属型［！１６と各拡散層とを電気的に
接触させる。
以上の工程で形成したＢ ｉ−ＣＭＯＳ半導体装置のバ
イポーラトランジスタは、Ｎ型拡散層２６を形成しであ
るから、効果的にカーク効果を抑制することが可能であ
る。一方、トランジスタの活性動作部以外のベースコレ
クタ接合はコレクタ側が不純物濃度が低いＮ型エピタキ
シャル層４であるので、ベースコレクタ接合の接合容量
の増大は最少限に抑制されている。また、Ｎ型エピタキ
シャル層４とＰ型シリコン基板１との接合容量及びＮ型
エピタキシャル層４とＰ型ウェル領域５ａ及びＰ中型高
濃度埋込層２ａとの間の接合容量を増大させることもな
い。
イポーラトランジスタは、Ｎ型拡散層２６を形成しであ
るから、効果的にカーク効果を抑制することが可能であ
る。一方、トランジスタの活性動作部以外のベースコレ
クタ接合はコレクタ側が不純物濃度が低いＮ型エピタキ
シャル層４であるので、ベースコレクタ接合の接合容量
の増大は最少限に抑制されている。また、Ｎ型エピタキ
シャル層４とＰ型シリコン基板１との接合容量及びＮ型
エピタキシャル層４とＰ型ウェル領域５ａ及びＰ中型高
濃度埋込層２ａとの間の接合容量を増大させることもな
い。
このように、エミッタ領域１４を含む領域の下部のコレ
クタ層にエピタキシャル層４よりも低抵抗のＮ型拡散層
２６を選択的に形成しなから、カーク効果を抑制すると
共に、高電流動作時にも高速動作が可能のバイポーラト
ランジスタを形成することができる。
クタ層にエピタキシャル層４よりも低抵抗のＮ型拡散層
２６を選択的に形成しなから、カーク効果を抑制すると
共に、高電流動作時にも高速動作が可能のバイポーラト
ランジスタを形成することができる。
第２図（ａ）乃至（ｄ）は本発明の第２の実施例の主要
工程を示す縦断面図である。第２図（ｂ）に示す工程ま
では第１図（ｂ）と同一であるので、同一物には同一符
号を付して説明を省略する０本実施例においては、第２
図（ｃ）に示すように、Ｎ型ウェル領域６及びＮ型拡散
層２６を形成する工程で、同時にコレクタ引き出し部に
もＮ型拡散層３６を形成する。そして、第２図（ｄ）と
第１図（ｄ）との比較かられがるように、第１図の実施
例と異なり、Ｎ＋型型数散層８形成するための工程を省
略する。その他の層の形成は第１図に示す実施例と同様
である。
工程を示す縦断面図である。第２図（ｂ）に示す工程ま
では第１図（ｂ）と同一であるので、同一物には同一符
号を付して説明を省略する０本実施例においては、第２
図（ｃ）に示すように、Ｎ型ウェル領域６及びＮ型拡散
層２６を形成する工程で、同時にコレクタ引き出し部に
もＮ型拡散層３６を形成する。そして、第２図（ｄ）と
第１図（ｄ）との比較かられがるように、第１図の実施
例と異なり、Ｎ＋型型数散層８形成するための工程を省
略する。その他の層の形成は第１図に示す実施例と同様
である。
本実施例においても、Ｎ型拡散層２６を形成することに
より、バイポーラトランジスタのコレクタ部はその実動
作部分だけが低抵抗化されるので、接合容量の増大を最
少限に抑制しつつ、高速及び高電流動作が可能になるこ
とは第１図の実施例と全く同様である。
より、バイポーラトランジスタのコレクタ部はその実動
作部分だけが低抵抗化されるので、接合容量の増大を最
少限に抑制しつつ、高速及び高電流動作が可能になるこ
とは第１図の実施例と全く同様である。
これに対し、第２図に示す本実施例においては、コレク
タコンタクト部を十分に低抵抗化することには難点があ
るものの、Ｎ＋型型数散層８形成するための工程が省略
されるので、工程が簡略化するという利点がある。
タコンタクト部を十分に低抵抗化することには難点があ
るものの、Ｎ＋型型数散層８形成するための工程が省略
されるので、工程が簡略化するという利点がある。
［発明の効果］
以上説明したように本発明によれば、第２のＭＯＳトラ
ンジスタの第２導電型の第２のウェル領域を形成する工
程で、同時にバイポーラトランジスタ形成領域における
ベース領域内のエミッタ領域を含む領域の下部のコレク
タ層内にエピタキシャル層よりも不純物濃度が高い低抵
抗の第２導電型の半導体領域を選択的に形成することに
より、実動作部分のみを低抵抗化することができる。こ
れにより、接合容量の増大を極力抑制しつつ、高電流動
作時にも高速動作が可能のバイポーラトランジスタを含
むＢ ｉ−ＣＭＯ８半導体装置を新たな工程を付加する
ことなく容易に製造することができる。
ンジスタの第２導電型の第２のウェル領域を形成する工
程で、同時にバイポーラトランジスタ形成領域における
ベース領域内のエミッタ領域を含む領域の下部のコレク
タ層内にエピタキシャル層よりも不純物濃度が高い低抵
抗の第２導電型の半導体領域を選択的に形成することに
より、実動作部分のみを低抵抗化することができる。こ
れにより、接合容量の増大を極力抑制しつつ、高電流動
作時にも高速動作が可能のバイポーラトランジスタを含
むＢ ｉ−ＣＭＯ８半導体装置を新たな工程を付加する
ことなく容易に製造することができる。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例方法を
工程順に示す縦断面図、第２図（ａ）乃至（ｄ）は本発
明の第２の実施例方法を工程順に示す縦断面図、第３図
（ａ）乃至（ｄ）は従来の製造方法の主要工程を示す縦
断面図である。 ａ；ＰチャネルＭＯＳ）ランジスタ形成領域、ｂ；Ｎチ
ャネルＭＯＳ）ランジスタ形成領域、Ｃ、ＮＰＮバイポ
ーラトランジスタ形成領域、ｄ；素子分離領域、 １゛；Ｐ型シリコン基板、２ａ、２ｂ；Ｐ＋型高濃度埋
込層、３ａ、３ｂ；Ｎ＋型嵩高濃度埋込層４；Ｎ型エピ
タキシャル層、５ａ；Ｐ型ウェル領域、５ｂ、Ｐ型拡散
層、６；Ｎ型ウェル領域、２６．３６；Ｎ型拡散層、７
；フィールド酸化膜、８；Ｎ“型拡散層、９；ゲート酸
化膜、１０；ポリシリコンゲート電極、１１；Ｎ＋＋ソ
ース・ドレイン、１２；Ｐ十型ソース・ドレイン、１２
ａ；Ｐ＋型グラフトベース領域、１３；ベース領域、１
４；エミッタ領域、１５；気相成長酸化膜、１６；金属
電極
工程順に示す縦断面図、第２図（ａ）乃至（ｄ）は本発
明の第２の実施例方法を工程順に示す縦断面図、第３図
（ａ）乃至（ｄ）は従来の製造方法の主要工程を示す縦
断面図である。 ａ；ＰチャネルＭＯＳ）ランジスタ形成領域、ｂ；Ｎチ
ャネルＭＯＳ）ランジスタ形成領域、Ｃ、ＮＰＮバイポ
ーラトランジスタ形成領域、ｄ；素子分離領域、 １゛；Ｐ型シリコン基板、２ａ、２ｂ；Ｐ＋型高濃度埋
込層、３ａ、３ｂ；Ｎ＋型嵩高濃度埋込層４；Ｎ型エピ
タキシャル層、５ａ；Ｐ型ウェル領域、５ｂ、Ｐ型拡散
層、６；Ｎ型ウェル領域、２６．３６；Ｎ型拡散層、７
；フィールド酸化膜、８；Ｎ“型拡散層、９；ゲート酸
化膜、１０；ポリシリコンゲート電極、１１；Ｎ＋＋ソ
ース・ドレイン、１２；Ｐ十型ソース・ドレイン、１２
ａ；Ｐ＋型グラフトベース領域、１３；ベース領域、１
４；エミッタ領域、１５；気相成長酸化膜、１６；金属
電極
Claims (1)
- （１）第１導電型の半導体基板の表面に第１導電型の第
１の高濃度埋込層並びに第２導電型の第２及び第３の高
濃度埋込層を夫々選択的に形成する工程と、これら高濃
度埋込層を備えた前記半導体基板の全面に第２導電型の
エピタキシャル層を形成する工程と、第１のＭＯＳトラ
ンジスタ形成領域において前記エピタキシャル層の表面
から第１導電型の不純物を選択的にドープして前記第１
の高濃度埋込層に接続する第１導電型の第１のウェル領
域を形成する工程と、前記第１のＭＯＳトランジスタと
相補型動作をなす第２のＭＯＳトランジスタの形成領域
において前記エピタキシャル層の表面から第２導電型の
不純物を選択的にドープし前記第２の高濃度埋込層上に
第２導電型の第２のウェル領域を形成すると同時に、バ
イポーラトランジスタ形成領域において第３の高濃度埋
込層の上方のエピタキシャル層内にも第２導電型の半導
体領域を選択的に形成する工程と、前記半導体領域を平
面的に囲みこの半導体領域よりも浅い第１導電型のベー
ス領域を形成する工程と、平面的に前記半導体領域に整
合する位置における前記ベース領域内の表面側に第２導
電型のエミッタ領域を形成する工程と、を有することを
特徴とするＢｉ−ＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252988A JPH01244660A (ja) | 1988-03-26 | 1988-03-26 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252988A JPH01244660A (ja) | 1988-03-26 | 1988-03-26 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244660A true JPH01244660A (ja) | 1989-09-29 |
Family
ID=13491959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252988A Pending JPH01244660A (ja) | 1988-03-26 | 1988-03-26 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472945A2 (en) * | 1990-08-01 | 1992-03-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JPH04370964A (ja) * | 1991-06-15 | 1992-12-24 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| JP2012244098A (ja) * | 2011-05-24 | 2012-12-10 | Semiconductor Components Industries Llc | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292359A (ja) * | 1985-10-17 | 1987-04-27 | Nec Corp | 半導体装置の製造方法 |
| JPS63164356A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
-
1988
- 1988-03-26 JP JP7252988A patent/JPH01244660A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292359A (ja) * | 1985-10-17 | 1987-04-27 | Nec Corp | 半導体装置の製造方法 |
| JPS63164356A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472945A2 (en) * | 1990-08-01 | 1992-03-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JPH04370964A (ja) * | 1991-06-15 | 1992-12-24 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| JP2012244098A (ja) * | 2011-05-24 | 2012-12-10 | Semiconductor Components Industries Llc | 半導体装置及びその製造方法 |
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