JPH04370964A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04370964A JPH04370964A JP4039689A JP3968992A JPH04370964A JP H04370964 A JPH04370964 A JP H04370964A JP 4039689 A JP4039689 A JP 4039689A JP 3968992 A JP3968992 A JP 3968992A JP H04370964 A JPH04370964 A JP H04370964A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タとＭＯＳ電界効果トランジスタを同一半導体基板上に
形成する半導体装置の製造方法に係り、特に高性能のバ
イポーラトランジスタおよびＭＯＳ電界効果トランジス
タが実現できる半導体装置の製造方法に関する。
タとＭＯＳ電界効果トランジスタを同一半導体基板上に
形成する半導体装置の製造方法に係り、特に高性能のバ
イポーラトランジスタおよびＭＯＳ電界効果トランジス
タが実現できる半導体装置の製造方法に関する。
【０００２】
【従来の技術】一つの半導体基板上に他の半導体素子、
例えばバイポーラトランジスタＢＪＴと相補形ＭＯＳト
ランジスタＣＭＯＳを形成する半導体集積回路装置（以
下、ＢｉＣＭＯＳ ＬＳＩと称する）は１９６９年頃
から図られている（ＩＥＥＥ，Ｔｒａｎｓ，Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．ＤＥ−１６，
Ｎｏ．１１Ｐ９４５〜９５１，１９６９，１１）。
例えばバイポーラトランジスタＢＪＴと相補形ＭＯＳト
ランジスタＣＭＯＳを形成する半導体集積回路装置（以
下、ＢｉＣＭＯＳ ＬＳＩと称する）は１９６９年頃
から図られている（ＩＥＥＥ，Ｔｒａｎｓ，Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．ＤＥ−１６，
Ｎｏ．１１Ｐ９４５〜９５１，１９６９，１１）。
【０００３】ＢｉＣＭＯＳ ＬＳＩの利点はバイポー
ラ集積回路の高速、高駆動能力、高性能アナログ回路の
利点と、ＣＭＯＳ集積回路の低消費電力、高集積度等の
利点を同一基板上で実現できるということであり、半導
体製造装置の設計者のとって使いよい技術として受け入
れられている。
ラ集積回路の高速、高駆動能力、高性能アナログ回路の
利点と、ＣＭＯＳ集積回路の低消費電力、高集積度等の
利点を同一基板上で実現できるということであり、半導
体製造装置の設計者のとって使いよい技術として受け入
れられている。
【０００４】ＢｉＣＭＯＳ ＬＳＩの前述したような
利点をよく実現するためには、構成素子のうち一部素子
の長所を生かすために他の素子の長所が損なわれないよ
う各素子の長所を用いてデザインすべきである。
利点をよく実現するためには、構成素子のうち一部素子
の長所を生かすために他の素子の長所が損なわれないよ
う各素子の長所を用いてデザインすべきである。
【０００５】バイポーラトランジスタとＭＯＳ電界効果
トランジスタが一つの基板上に形成されるＢｉＣＭＯＳ
において、高性能のＢｉＣＭＯＳ製造のための一方法と
してＭＯＳ電界効果トランジスタの性能低下なしにバイ
ポーラトランジスタの特性を向上させる方法が提案され
ているが、これはバイポーラトランジスタの三つの領域
、即ちエミッタ、ベースおよびコレクタ領域のうちコレ
クタ領域の厚さおよび不純物濃度を変化させることによ
り可能である。
トランジスタが一つの基板上に形成されるＢｉＣＭＯＳ
において、高性能のＢｉＣＭＯＳ製造のための一方法と
してＭＯＳ電界効果トランジスタの性能低下なしにバイ
ポーラトランジスタの特性を向上させる方法が提案され
ているが、これはバイポーラトランジスタの三つの領域
、即ちエミッタ、ベースおよびコレクタ領域のうちコレ
クタ領域の厚さおよび不純物濃度を変化させることによ
り可能である。
【０００６】本発明は前記二つの方法、即ち、バイポー
ラトランジスタのコレクタ領域の厚さを変化させる方法
と不純物濃度を変化させる方法のうち、コレクタ領域の
不純物濃度を変化させる方法により高性能のＢｉＣＭＯ
Ｓを製造することを説明する。
ラトランジスタのコレクタ領域の厚さを変化させる方法
と不純物濃度を変化させる方法のうち、コレクタ領域の
不純物濃度を変化させる方法により高性能のＢｉＣＭＯ
Ｓを製造することを説明する。
【０００７】
【数１】
【０００８】前記二つの式はＮＰＮバイポーラトランジ
スタの電気的特性を説明するもので、キャリア（ｃａｒ
ｒｉｅｒ）の素子走行時間とベース領域での電界に関す
るものである。前記（１）式において、τｔはキャリア
の素子走行時間、Ｄｎは電子拡散係数およびＷｂはベー
ス領域の厚さを意味し、前記（２）式において、ε（ｘ
ｎ）はベース領域の電界（ｘｎはエミッタ領域と接する
ベース領域からコレクタ領域と接する領域までの間の任
意の距離）、Ｋはボルツマン（Ｂｏｌｔｚｍａｎｎ）常
数、Ｔは絶対温度、ｑは電荷量、ａは１ｎＮ（０）／Ｎ
（Ｗｂ） （Ｎ（０）はエミッタ領域と接するところ
でのアクセプタ（ａｃｃｅｐｔｏｒ）個数、Ｎ（Ｗｂ）
はコレクタ領域と接するところでのアクセプタ個数）お
よびＷｂはベース領域の厚さを意味する。
スタの電気的特性を説明するもので、キャリア（ｃａｒ
ｒｉｅｒ）の素子走行時間とベース領域での電界に関す
るものである。前記（１）式において、τｔはキャリア
の素子走行時間、Ｄｎは電子拡散係数およびＷｂはベー
ス領域の厚さを意味し、前記（２）式において、ε（ｘ
ｎ）はベース領域の電界（ｘｎはエミッタ領域と接する
ベース領域からコレクタ領域と接する領域までの間の任
意の距離）、Ｋはボルツマン（Ｂｏｌｔｚｍａｎｎ）常
数、Ｔは絶対温度、ｑは電荷量、ａは１ｎＮ（０）／Ｎ
（Ｗｂ） （Ｎ（０）はエミッタ領域と接するところ
でのアクセプタ（ａｃｃｅｐｔｏｒ）個数、Ｎ（Ｗｂ）
はコレクタ領域と接するところでのアクセプタ個数）お
よびＷｂはベース領域の厚さを意味する。
【０００９】前記（１）、（２）式を見れば、キャリア
の素子走行時間はベース領域の厚さの二乗に比例し、ベ
ース領域の電界はベース領域の厚さに逆比例することが
わかるが、通常、前記素子走行時間の逆数はバイポーラ
トランジスタの高周波特性を決定し、前記電界の大きさ
はバイポーラトランジスタの電流駆動力と関係される。 前記二つの式でベース領域の厚さＷｂが小さくなるほど
バイポーラトランジスタの高周波特性および電流駆動力
は向上されることがわかる。
の素子走行時間はベース領域の厚さの二乗に比例し、ベ
ース領域の電界はベース領域の厚さに逆比例することが
わかるが、通常、前記素子走行時間の逆数はバイポーラ
トランジスタの高周波特性を決定し、前記電界の大きさ
はバイポーラトランジスタの電流駆動力と関係される。 前記二つの式でベース領域の厚さＷｂが小さくなるほど
バイポーラトランジスタの高周波特性および電流駆動力
は向上されることがわかる。
【００１０】ベース領域の厚さは色々の要素、例えばブ
レークダウン電圧、パンチスルー、エミッタとベースと
の間の静電容量およびベースとコレクタとの間の静電容
量等により適正な厚さを維持すべきであるが、前記色々
の要素をトレードオフ（ｔｒａｄｅ ｏｆｆ）して定
められた厚さで素子を製造してもベースプッシュアウト
（Ｂａｓｅ ｐｕｓｈｏｕｔ）現象により前記定めら
れた厚さが拡張される場合が生ずる。
レークダウン電圧、パンチスルー、エミッタとベースと
の間の静電容量およびベースとコレクタとの間の静電容
量等により適正な厚さを維持すべきであるが、前記色々
の要素をトレードオフ（ｔｒａｄｅ ｏｆｆ）して定
められた厚さで素子を製造してもベースプッシュアウト
（Ｂａｓｅ ｐｕｓｈｏｕｔ）現象により前記定めら
れた厚さが拡張される場合が生ずる。
【００１１】ベースプッシュアウトはバイポーラトラン
ジスタを電気的に導通させた場合、ベース領域からコレ
クタ領域に注入される多数キャリアの密度がコレクタの
不純物濃度と匹敵する時発生するもので、前記多数キャ
リアの注入はベース領域とコレクタ領域との間に作用す
る電界領域をコレクタ領域側に拡張させ、これは結局前
記コレクタ領域に電子とホールの高注入（ＨＬＩ；Ｈｉ
ｇｈ−Ｌｅｖｅｌ Ｉｎｊｅｃｔｉｏｎ）を誘導する
（Ｋｉｒｋ ｅｆｆｅｃｔ）。この際ベースプッシュ
アウト現象を起こす臨界電流密度Ｊｃは次の式で表現で
きる。
ジスタを電気的に導通させた場合、ベース領域からコレ
クタ領域に注入される多数キャリアの密度がコレクタの
不純物濃度と匹敵する時発生するもので、前記多数キャ
リアの注入はベース領域とコレクタ領域との間に作用す
る電界領域をコレクタ領域側に拡張させ、これは結局前
記コレクタ領域に電子とホールの高注入（ＨＬＩ；Ｈｉ
ｇｈ−Ｌｅｖｅｌ Ｉｎｊｅｃｔｉｏｎ）を誘導する
（Ｋｉｒｋ ｅｆｆｅｃｔ）。この際ベースプッシュ
アウト現象を起こす臨界電流密度Ｊｃは次の式で表現で
きる。
【００１２】
Ｊｃ＝ｑＶｓ（Ｎｃ＋２εＳ ＶｃＢ ／ｑＷｃ２
）・・・（３）この際、Ｊｃ；臨界電流密度、Ｖｓ；
ベース電圧、Ｎｃ；コレクタ領域の不純物濃度、εＳ
；ベース領域の電界、ＶｃＢ ；コレクタ−ベース電圧
、Ｗｃ；エピタキシアル層の有効厚さ（ベース−コレク
タ接合からＮ＋ 埋立層までの間）を意味する。
）・・・（３）この際、Ｊｃ；臨界電流密度、Ｖｓ；
ベース電圧、Ｎｃ；コレクタ領域の不純物濃度、εＳ
；ベース領域の電界、ＶｃＢ ；コレクタ−ベース電圧
、Ｗｃ；エピタキシアル層の有効厚さ（ベース−コレク
タ接合からＮ＋ 埋立層までの間）を意味する。
【００１３】前記（３）式で臨界電流密度Ｊｃを増加さ
せるためには、Ｗｃ、即ち有効エピタキシアル層の厚さ
を減少させたり、Ｎｃ、即ちコレクタ領域の不純物濃度
を増加させるべきであることが推定できる。
せるためには、Ｗｃ、即ち有効エピタキシアル層の厚さ
を減少させたり、Ｎｃ、即ちコレクタ領域の不純物濃度
を増加させるべきであることが推定できる。
【００１４】図５は、有効エピタキシアル層の厚さ変化
によるバイポーラトランジスタの高周波特性、電流駆動
力およびブレークダウン電圧特性を示したもので、エピ
タキシル層の厚さを薄くするほど高周波特性（遮断周波
数ｆＴ ）と電流駆動力ＩＫ を向上さえ得ることがわ
かる。したがって、高性能のバイポーラトランジスタを
製造するためにはブレークダウン電圧下で最小ベース領
域の厚さを決定し、前記決定されたベース領域の厚さが
前述のＨＬＩ（電子およびホールの高注入）により拡張
されないように前記コレクタ領域の不純物濃度および有
効エピタキシアル層の厚さを調整すべきである。
によるバイポーラトランジスタの高周波特性、電流駆動
力およびブレークダウン電圧特性を示したもので、エピ
タキシル層の厚さを薄くするほど高周波特性（遮断周波
数ｆＴ ）と電流駆動力ＩＫ を向上さえ得ることがわ
かる。したがって、高性能のバイポーラトランジスタを
製造するためにはブレークダウン電圧下で最小ベース領
域の厚さを決定し、前記決定されたベース領域の厚さが
前述のＨＬＩ（電子およびホールの高注入）により拡張
されないように前記コレクタ領域の不純物濃度および有
効エピタキシアル層の厚さを調整すべきである。
【００１５】この際、前記不純物濃度および有効エピタ
キシアル層の厚さはＨＬＩのみならずコレクタ領域の静
電容量、抵抗およびブレークダウン電圧に対してトレー
ドオフされた値であるべきである。
キシアル層の厚さはＨＬＩのみならずコレクタ領域の静
電容量、抵抗およびブレークダウン電圧に対してトレー
ドオフされた値であるべきである。
【００１６】前述した高性能バイポーラトランジスタの
製造のための一連の要求は、前記バイポーラトランジス
タとＭＯＳ電界効果トランジスタが同一基板上に形成さ
れるＢｉＣＭＯＳの場合は、その製造方法において色々
の制約を受けるが、これは前記コレクタ領域の不純物濃
度増加および有効エピタキシアル層の厚さ低下が、ＭＯ
Ｓ電界効果トランジスタにおいては基板効果（Ｂｏｄｙ
Ｅｆｆｅｃｔ）およびＳ／Ｄ（ソース／ドレイン）
静電容量を増加させて、その特性劣化を招くからである
。
製造のための一連の要求は、前記バイポーラトランジス
タとＭＯＳ電界効果トランジスタが同一基板上に形成さ
れるＢｉＣＭＯＳの場合は、その製造方法において色々
の制約を受けるが、これは前記コレクタ領域の不純物濃
度増加および有効エピタキシアル層の厚さ低下が、ＭＯ
Ｓ電界効果トランジスタにおいては基板効果（Ｂｏｄｙ
Ｅｆｆｅｃｔ）およびＳ／Ｄ（ソース／ドレイン）
静電容量を増加させて、その特性劣化を招くからである
。
【００１７】図１Ａ〜図１Ｃおよび図２はバイポーラト
ランジスタの電気的特性向上のための一連の要求を受容
しながらも、ＭＯＳ電界効果トランジスタの特性が劣化
しない方法で製造された高性能ＢｉＣＭＯＳに関する。 まず、図１Ａ〜図１Ｃはバイポーラ部の有効エピタキシ
アル層の厚さを減少する方法を示したもので、１９８３
年日本の日立社が出願したものを参照（優先権主張１９
８３年３月２８日、８３−５３０７７）して説明する。
ランジスタの電気的特性向上のための一連の要求を受容
しながらも、ＭＯＳ電界効果トランジスタの特性が劣化
しない方法で製造された高性能ＢｉＣＭＯＳに関する。 まず、図１Ａ〜図１Ｃはバイポーラ部の有効エピタキシ
アル層の厚さを減少する方法を示したもので、１９８３
年日本の日立社が出願したものを参照（優先権主張１９
８３年３月２８日、８３−５３０７７）して説明する。
【００１８】図１ＡはＰ型半導体基板１０の一表面にひ
素Ａｓにより高濃度の第１のＮ型埋立層（不純物濃度１
０１９／ｃｍ３ ）１２、ボロンＢによるＰ型埋立層（
表面濃度１０１８／ｃｍ３ ）１４を選択的に形成する
。次いで、薄い酸化膜１６（厚さ１０００オングストロ
ーム）を形成した後、フォトレジストパターン１８をマ
スクとしてバイポーラトランジスタのエミッタ領域の垂
直下段部に燐Ｐイオンを注入して第２のＮ型埋立層１０
０ａを形成する。この際、前記燐イオンは１００ＫｅＶ
のエネルギーで１×１０１４／ｃｍ２ 濃度で注入され
る。
素Ａｓにより高濃度の第１のＮ型埋立層（不純物濃度１
０１９／ｃｍ３ ）１２、ボロンＢによるＰ型埋立層（
表面濃度１０１８／ｃｍ３ ）１４を選択的に形成する
。次いで、薄い酸化膜１６（厚さ１０００オングストロ
ーム）を形成した後、フォトレジストパターン１８をマ
スクとしてバイポーラトランジスタのエミッタ領域の垂
直下段部に燐Ｐイオンを注入して第２のＮ型埋立層１０
０ａを形成する。この際、前記燐イオンは１００ＫｅＶ
のエネルギーで１×１０１４／ｃｍ２ 濃度で注入され
る。
【００１９】図１Ｂを参照すれば、前記イオン注入後、
１０００℃、３０分の熱処理をした後、Ｎ型エピタキシ
アル層４０を２．５μｍの厚さで形成し、再びＰ型ウェ
ル層２０を形成した状態を図示したもので、前記エピタ
キシアル層４０の不純物濃度は５×１０１５／ｃｍ３
とし、Ｐウェル２０の形成はボロンＢのイオン注入によ
り不純物濃度１×１０１６／ｃｍ３ とする。
１０００℃、３０分の熱処理をした後、Ｎ型エピタキシ
アル層４０を２．５μｍの厚さで形成し、再びＰ型ウェ
ル層２０を形成した状態を図示したもので、前記エピタ
キシアル層４０の不純物濃度は５×１０１５／ｃｍ３
とし、Ｐウェル２０の形成はボロンＢのイオン注入によ
り不純物濃度１×１０１６／ｃｍ３ とする。
【００２０】図１Ｃはエピタキシアル層４０およびＰウ
ェル層２０を形成した後、通常のＣＭＯＳ形成プロセス
および多結晶シリコンを用いたエミッタ８４を有するバ
イポーラトランジスタ形成プロセスを通じて完成したＢ
ｉＣＭＯＳを示したもので、エピタキシアル成長以後の
全プロセスの熱処理は１０００℃で約７００分であり、
この熱処理により第２のＮ型埋立層１００は第１のＮ型
埋立層１２より上方に拡散される。基板温度が１０００
℃の時、前記ひ素と燐の拡散係数は前者は３×１０−２
（μｍ／ｈｒ１／２ ）であり。後者は１×１０−１（
μｍ／ｈｒ１／２ ）で１桁以上の差が出る。
ェル層２０を形成した後、通常のＣＭＯＳ形成プロセス
および多結晶シリコンを用いたエミッタ８４を有するバ
イポーラトランジスタ形成プロセスを通じて完成したＢ
ｉＣＭＯＳを示したもので、エピタキシアル成長以後の
全プロセスの熱処理は１０００℃で約７００分であり、
この熱処理により第２のＮ型埋立層１００は第１のＮ型
埋立層１２より上方に拡散される。基板温度が１０００
℃の時、前記ひ素と燐の拡散係数は前者は３×１０−２
（μｍ／ｈｒ１／２ ）であり。後者は１×１０−１（
μｍ／ｈｒ１／２ ）で１桁以上の差が出る。
【００２１】したがって、燐Ｐによる第２のＮ型埋立層
１００の深さはひ素Ａｓによる第１Ｎ型埋立層１２に比
べて約１μｍ程薄くなっている表面からの深さは０．６
μｍになる。この結果、ＮＰＮバイポーラトランジスタ
のカットオフ周波数ｆＴ は３．５ＧＨｚから５．０Ｇ
Ｈｚに向上されることが確認でき、ＭＯＳトランジスタ
部のエピタキシアル層の厚さはそのままなので、エピタ
キシアル層の厚さの減少による接合容量の増加によるＭ
ＯＳトランジスタの特性劣化なしにバイポーラトランジ
スタの周波数特性および電流駆動力を向上させることが
できて、高性能のＢｉＣＭＯＳ実現を可能にした。
１００の深さはひ素Ａｓによる第１Ｎ型埋立層１２に比
べて約１μｍ程薄くなっている表面からの深さは０．６
μｍになる。この結果、ＮＰＮバイポーラトランジスタ
のカットオフ周波数ｆＴ は３．５ＧＨｚから５．０Ｇ
Ｈｚに向上されることが確認でき、ＭＯＳトランジスタ
部のエピタキシアル層の厚さはそのままなので、エピタ
キシアル層の厚さの減少による接合容量の増加によるＭ
ＯＳトランジスタの特性劣化なしにバイポーラトランジ
スタの周波数特性および電流駆動力を向上させることが
できて、高性能のＢｉＣＭＯＳ実現を可能にした。
【００２２】前記図１Ａないし図１Ｃにおいて、未説明
符号中２２はコレクタ領域、２４はベース領域、２６は
エミッタ領域、２８はＰＭＯＳトランジスタの不純物領
域、３０はＮＭＯＳトランジスタの不純物領域、３５は
フィールド酸化膜、３６はゲート酸化膜、４５は絶縁膜
、５０はバイポーラトランジスタの電極、６０はＰＭＯ
Ｓトランジスタの電極、７０はＮＭＯＳトランジスタの
電極、８０はゲート電極、８２および８６はそれぞれ絶
縁膜を指す。
符号中２２はコレクタ領域、２４はベース領域、２６は
エミッタ領域、２８はＰＭＯＳトランジスタの不純物領
域、３０はＮＭＯＳトランジスタの不純物領域、３５は
フィールド酸化膜、３６はゲート酸化膜、４５は絶縁膜
、５０はバイポーラトランジスタの電極、６０はＰＭＯ
Ｓトランジスタの電極、７０はＮＭＯＳトランジスタの
電極、８０はゲート電極、８２および８６はそれぞれ絶
縁膜を指す。
【００２３】前記（１）、（２）式からわかるように、
バイポーラトランジスタの高周波特性および電流駆動力
を向上させるためには、ベース領域の厚さＷｂを減少す
るのが好適であり、前記減少されたベース厚さをＨＬＩ
により拡張させないためには、コレクタ領域の不純物濃
度が増加されるべきであることは明らかである。しかし
、互いに異なる素子が一つの基板上で形成されるＢｉＣ
ＭＯＳにおいては、前記ＨＬＩ防止のためにＮウェルの
不純物濃度を増加させれば、ＭＯＳトランジスタに基板
効果およびＳ／Ｄ（ソース／ドレイン）静電容量増加の
問題点が生じてその特性劣化を招く。
バイポーラトランジスタの高周波特性および電流駆動力
を向上させるためには、ベース領域の厚さＷｂを減少す
るのが好適であり、前記減少されたベース厚さをＨＬＩ
により拡張させないためには、コレクタ領域の不純物濃
度が増加されるべきであることは明らかである。しかし
、互いに異なる素子が一つの基板上で形成されるＢｉＣ
ＭＯＳにおいては、前記ＨＬＩ防止のためにＮウェルの
不純物濃度を増加させれば、ＭＯＳトランジスタに基板
効果およびＳ／Ｄ（ソース／ドレイン）静電容量増加の
問題点が生じてその特性劣化を招く。
【００２４】図２はバイポーラ部を構成するベース領域
とコレクタ領域との間に高濃度（Ｎウェルの不純物濃度
より高濃度）の不純物領域を形成したＢｉＣＭＯＳの垂
直断面図を示したもので、本発明が改善しようとする部
分である。
とコレクタ領域との間に高濃度（Ｎウェルの不純物濃度
より高濃度）の不純物領域を形成したＢｉＣＭＯＳの垂
直断面図を示したもので、本発明が改善しようとする部
分である。
【００２５】前記図２はかかるＭＯＳトランジスタの特
性劣化なしにバイポーラトランジスタの性能を向上させ
る方法を提示したもので、選択的にイオン注入されたコ
レクタ（Ｓｅｌｅｃｔｉｖｅｌｙ Ｉｏｎ−ｉｍｐｌ
ａｎｔｅｄ Ｃｏｌｌｅｃｔｏｒ；以下、ＳＩＣと称
する）工程を導入してその目的を達成する。
性劣化なしにバイポーラトランジスタの性能を向上させ
る方法を提示したもので、選択的にイオン注入されたコ
レクタ（Ｓｅｌｅｃｔｉｖｅｌｙ Ｉｏｎ−ｉｍｐｌ
ａｎｔｅｄ Ｃｏｌｌｅｃｔｏｒ；以下、ＳＩＣと称
する）工程を導入してその目的を達成する。
【００２６】前記ＳＩＣ工程（Ｒｅｐｒｉｎｔｅｄ
ｗｉｔｈ ｐｅｒｍｉｓｓｉｏｎ ｆｒｏｍ １
９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ Ｓｏｌｉｄ−Ｓｔ
ａｔｅＤｉｖｉｃｅｓ ａｎｄ Ｍｅｔｅｒｉａｌ
ｓ， ｐｐ．３３１〜３３４， １９８７参照）は
バイポーラトランジスタを形成するためのウェル（Ｗｅ
ｌｌ）にソース領域を形成した後、エミッタ領域形成の
ための不純物注入窓を開け、前記窓を通じて不純物を注
入することによって自己整合的（Ｓｕｐｅｒ Ｓｅｌ
ｆ−ａｌｉｇｎｅｄ ｐｒｏｃｅｓｓ ｔｅｃｈｎ
ｏｌｏｇｙ；ＳＳＴ）に不純物領域２００を形成する過
程よりなされる。
ｗｉｔｈ ｐｅｒｍｉｓｓｉｏｎ ｆｒｏｍ １
９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ Ｓｏｌｉｄ−Ｓｔ
ａｔｅＤｉｖｉｃｅｓ ａｎｄ Ｍｅｔｅｒｉａｌ
ｓ， ｐｐ．３３１〜３３４， １９８７参照）は
バイポーラトランジスタを形成するためのウェル（Ｗｅ
ｌｌ）にソース領域を形成した後、エミッタ領域形成の
ための不純物注入窓を開け、前記窓を通じて不純物を注
入することによって自己整合的（Ｓｕｐｅｒ Ｓｅｌ
ｆ−ａｌｉｇｎｅｄ ｐｒｏｃｅｓｓ ｔｅｃｈｎ
ｏｌｏｇｙ；ＳＳＴ）に不純物領域２００を形成する過
程よりなされる。
【００２７】ＳＩＣによる不純物領域２００の形成方法
は、注入されるイオンの注入エネルギーを調節して所望
の領域に、所望の濃度の不純物層を形成する際は容易で
あるが、前記イオン注入技術（Ｉｏｎ ｉｍｐｌａｎ
ｔａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ）は高水準の技
術と、これによる高額の費用が要求され、ソース領域と
コレクタ領域との間に形成される前記不純物領域２００
の厚さが極めて薄いのでブレークダウン現象が生じ易く
、前記イオン注入過程で発生可能な結晶構造破壊により
漏れ電流問題が生ずることもあって素子の電気的特性を
低下させる。
は、注入されるイオンの注入エネルギーを調節して所望
の領域に、所望の濃度の不純物層を形成する際は容易で
あるが、前記イオン注入技術（Ｉｏｎ ｉｍｐｌａｎ
ｔａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ）は高水準の技
術と、これによる高額の費用が要求され、ソース領域と
コレクタ領域との間に形成される前記不純物領域２００
の厚さが極めて薄いのでブレークダウン現象が生じ易く
、前記イオン注入過程で発生可能な結晶構造破壊により
漏れ電流問題が生ずることもあって素子の電気的特性を
低下させる。
【００２８】
【発明が解決しようとする課題】したがって、本発明の
目的は、高性能のＢｉＣＭＯＳを実現するための半導体
装置の製造方法を提供することである。
目的は、高性能のＢｉＣＭＯＳを実現するための半導体
装置の製造方法を提供することである。
【００２９】
【課題を解決するための手段】前述した目的を達成する
ために本発明による半導体装置の製造方法は、バイポー
ラトランジスタとＭＯＳ電界効果トランジスタを同一な
半導体基板上に形成する半導体装置において、前記半導
体基板上にＭＯＳ電界効果トランジスタのウェルとバイ
ポーラトランジスタの活性領域を形成した後、前記バイ
ポーラトランジスタのエミッタ領域が形成される領域に
さらに不純物をドープすることを特徴とする。
ために本発明による半導体装置の製造方法は、バイポー
ラトランジスタとＭＯＳ電界効果トランジスタを同一な
半導体基板上に形成する半導体装置において、前記半導
体基板上にＭＯＳ電界効果トランジスタのウェルとバイ
ポーラトランジスタの活性領域を形成した後、前記バイ
ポーラトランジスタのエミッタ領域が形成される領域に
さらに不純物をドープすることを特徴とする。
【００３０】
【作用】本発明は、ＭＯＳトランジスタの損傷なしにバ
イポーラトランジスタで発生する高注入によるベース領
域の拡張現象（Ｂａｓｅ ｐｕｓｈｏｕｔ）を防止す
ることにより素子の周波数特性および電流駆動力を向上
させる。
イポーラトランジスタで発生する高注入によるベース領
域の拡張現象（Ｂａｓｅ ｐｕｓｈｏｕｔ）を防止す
ることにより素子の周波数特性および電流駆動力を向上
させる。
【００３１】
【実施例】以下、添付した図面に基づき本発明をさらに
詳細に説明する。図３Ａないし図７Ｊは本発明によるＢ
ｉＣＭＯＳ製造方法を示した断面図である。
詳細に説明する。図３Ａないし図７Ｊは本発明によるＢ
ｉＣＭＯＳ製造方法を示した断面図である。
【００３２】まず、図３Ａはエピタキシアル層にバイポ
ーラトランジスタの活性領域およびＰＭＯＳトランジス
タのウェルを形成するために不純物をドープする工程を
示したもので、低濃度でＰ型不純物がドープされた半導
体基板１０にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により自己整合
的に高濃度の埋立層１２，１４を形成した後、Ｎ− エ
ピタキシアル層４０を、例えば５Ｅ１４電子／ｃｍ３
濃度で、約１．７〜３μｍ程度の厚さで高濃度の埋立層
が形成されている前記半導体基板１０上に形成する。こ
の際、前記高濃度の埋立層１２，１４はＮ＋ 埋立層１
２がＰ埋立層１４により覆われるように形成されるが、
これは前記Ｎ＋ 埋立層１２が形成される領域にＮ型不
純物で、例えばＡｓイオンを、ドーズ量１０１５電子／
ｃｍ２ として注入した後、その表面（Ｎ＋ 埋立層が
形成される領域の表面）を酸化することにより酸化膜を
形成し、前記酸化膜をマスクとして前記Ｐ埋立層１４が
形成される領域にＰ型不純物で、例えばＢイオンを、ド
ーズ量１０１３電子／ｃｍ２ として注入することによ
り形成可能である。埋立層形成のための前述した工程に
よれば、前記酸化膜が基板を浸透した深さほどＮ ＋
埋立層の表面を蝕刻するので、結局前記Ｎ＋ 埋立層
は前記Ｐ埋立層表面より削られた形態で形成されるが、
これは素子特性全体に及ぼす影響がごく僅かなので無視
できる。
ーラトランジスタの活性領域およびＰＭＯＳトランジス
タのウェルを形成するために不純物をドープする工程を
示したもので、低濃度でＰ型不純物がドープされた半導
体基板１０にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により自己整合
的に高濃度の埋立層１２，１４を形成した後、Ｎ− エ
ピタキシアル層４０を、例えば５Ｅ１４電子／ｃｍ３
濃度で、約１．７〜３μｍ程度の厚さで高濃度の埋立層
が形成されている前記半導体基板１０上に形成する。こ
の際、前記高濃度の埋立層１２，１４はＮ＋ 埋立層１
２がＰ埋立層１４により覆われるように形成されるが、
これは前記Ｎ＋ 埋立層１２が形成される領域にＮ型不
純物で、例えばＡｓイオンを、ドーズ量１０１５電子／
ｃｍ２ として注入した後、その表面（Ｎ＋ 埋立層が
形成される領域の表面）を酸化することにより酸化膜を
形成し、前記酸化膜をマスクとして前記Ｐ埋立層１４が
形成される領域にＰ型不純物で、例えばＢイオンを、ド
ーズ量１０１３電子／ｃｍ２ として注入することによ
り形成可能である。埋立層形成のための前述した工程に
よれば、前記酸化膜が基板を浸透した深さほどＮ ＋
埋立層の表面を蝕刻するので、結局前記Ｎ＋ 埋立層
は前記Ｐ埋立層表面より削られた形態で形成されるが、
これは素子特性全体に及ぼす影響がごく僅かなので無視
できる。
【００３３】次いで、前記エピタキシアル層４０の全面
を表面酸化して酸化膜（ＳｉＯ２ ）１６を形成し、前
記酸化膜上に窒化膜、例えばＳｉ３Ｎ４ 膜１８を積層
した後、前記Ｎ＋ 埋立層１２を形成するために使われ
たマスクパターンをサイジング（ｓｉｚｉｎｇ）したマ
スクを用いて前記Ｓｉ３ Ｎ４ 膜を部分的に除去する
ことによりバイポーラトランジスタの活性領域およびＰ
ＭＯＳトランジスタのウェル領域形成のための不純物ド
ープ窓を形成する。前記活性領域およびウェル領域は前
記ドープ窓を通じて注入されたＮ型不純物、例えばＰ（
Ｐｈｏｓｐｈｏｒｕｓ）イオンによりＮ＋ 埋立層１２
に対応されるように形成される。
を表面酸化して酸化膜（ＳｉＯ２ ）１６を形成し、前
記酸化膜上に窒化膜、例えばＳｉ３Ｎ４ 膜１８を積層
した後、前記Ｎ＋ 埋立層１２を形成するために使われ
たマスクパターンをサイジング（ｓｉｚｉｎｇ）したマ
スクを用いて前記Ｓｉ３ Ｎ４ 膜を部分的に除去する
ことによりバイポーラトランジスタの活性領域およびＰ
ＭＯＳトランジスタのウェル領域形成のための不純物ド
ープ窓を形成する。前記活性領域およびウェル領域は前
記ドープ窓を通じて注入されたＮ型不純物、例えばＰ（
Ｐｈｏｓｐｈｏｒｕｓ）イオンによりＮ＋ 埋立層１２
に対応されるように形成される。
【００３４】図３Ｂは不純物拡散層３００ａを形成する
工程を示したもので、Ｎ型不純物がドープされている前
記エピタキシアル層４０の全面にフォトレジストを塗布
した後、エミッタ領域を露出するための窓（ｗｉｎｄｏ
ｗ）が作られるように、前記フォトレジストをパターニ
ングすることにより不純物拡散領域形成のためのフォト
レジストパターン９０ａを形成し、前記フォトレジスト
パターンをマスクとして基板全面にＮ型不純物を注入す
る。この際、前記Ｎ型不純物の濃度は前述した通り、高
注入（ＨＬＩ；Ｈｉｇｈ−Ｌｅｖｅｌ Ｉｎｊｅｃｔ
ｉｏｎ）によるベース拡張（Ｂａｓｅ ｐｉｓｈｏｕ
ｔ）が起こらない程度の濃度であるべきであるが、本発
明では前記不純物拡散領域３００ａが２回の熱工程によ
り最終的にその形が決定された不純物拡散領域（図４Ｄ
参照）３００の濃度が５×１０１６電子／ｃｍ３ にな
るようその濃度を決定した。前記濃度がこれのみに制限
されなく、高注入によるベース拡張現象が生じない範囲
の濃度（エピタキシアル層の濃度、Ｎ領域４２ａの濃度
および色々の条件により可変的である）で拡大されうる
ことは本発明の分野において通常の知識を持つものによ
って可能であることは明らかである。
工程を示したもので、Ｎ型不純物がドープされている前
記エピタキシアル層４０の全面にフォトレジストを塗布
した後、エミッタ領域を露出するための窓（ｗｉｎｄｏ
ｗ）が作られるように、前記フォトレジストをパターニ
ングすることにより不純物拡散領域形成のためのフォト
レジストパターン９０ａを形成し、前記フォトレジスト
パターンをマスクとして基板全面にＮ型不純物を注入す
る。この際、前記Ｎ型不純物の濃度は前述した通り、高
注入（ＨＬＩ；Ｈｉｇｈ−Ｌｅｖｅｌ Ｉｎｊｅｃｔ
ｉｏｎ）によるベース拡張（Ｂａｓｅ ｐｉｓｈｏｕ
ｔ）が起こらない程度の濃度であるべきであるが、本発
明では前記不純物拡散領域３００ａが２回の熱工程によ
り最終的にその形が決定された不純物拡散領域（図４Ｄ
参照）３００の濃度が５×１０１６電子／ｃｍ３ にな
るようその濃度を決定した。前記濃度がこれのみに制限
されなく、高注入によるベース拡張現象が生じない範囲
の濃度（エピタキシアル層の濃度、Ｎ領域４２ａの濃度
および色々の条件により可変的である）で拡大されうる
ことは本発明の分野において通常の知識を持つものによ
って可能であることは明らかである。
【００３５】前記図３Ｂにより形成された不純物拡散領
域３００ａは、従来の方法（図２参照）のイオン注入技
術よりもその工程上の難易度が小さくて製造が容易であ
るのみならず、従来の方法で言及したような薄い不純物
領域（図２参照）２００によるブレークダウンの危険性
が少ないので高信頼度の素子製造が容易である。
域３００ａは、従来の方法（図２参照）のイオン注入技
術よりもその工程上の難易度が小さくて製造が容易であ
るのみならず、従来の方法で言及したような薄い不純物
領域（図２参照）２００によるブレークダウンの危険性
が少ないので高信頼度の素子製造が容易である。
【００３６】図４ＣはＬＯＣＯＳ法を用いて自己整合的
にＮＭＯＳトランジスタのＰウェルおよびバイポーラ部
とＭＯＳ部を電気的に絶縁させる領域を形成する工程を
示したもので、前記Ｓｉ３ Ｎ４ 膜を熱酸化に対して
エピタキシアル層を保護するマスクとして、Ｎ領域４２
ａの表面に酸化膜ＳｉＯ２ １９を形成した後、Ｓｉ３
Ｎ ４ 膜を除去し、前記Ｓｉ３ Ｎ４ 膜が除去
されたところを不純物注入に対する窓としてＰ型不純物
、例えばＢ（Ｂｏｒｏｎ）イオンを注入することにより
自己整合的にＰ領域４４ａを形成する。この際、前記Ｎ
領域および不純物拡散領域（図３Ｂの４２ａおよび３０
０ａ）はＮ＋ 埋立層を向いて拡散された形で再形成（
図４Ｃの４２ａおよび３００ａ）になるが、これは前記
熱酸化工程時、供給される熱エネルギーによる不純物イ
オンの拡散による結果であって、本発明の目的を達成す
るために必要な大事な現象である。
にＮＭＯＳトランジスタのＰウェルおよびバイポーラ部
とＭＯＳ部を電気的に絶縁させる領域を形成する工程を
示したもので、前記Ｓｉ３ Ｎ４ 膜を熱酸化に対して
エピタキシアル層を保護するマスクとして、Ｎ領域４２
ａの表面に酸化膜ＳｉＯ２ １９を形成した後、Ｓｉ３
Ｎ ４ 膜を除去し、前記Ｓｉ３ Ｎ４ 膜が除去
されたところを不純物注入に対する窓としてＰ型不純物
、例えばＢ（Ｂｏｒｏｎ）イオンを注入することにより
自己整合的にＰ領域４４ａを形成する。この際、前記Ｎ
領域および不純物拡散領域（図３Ｂの４２ａおよび３０
０ａ）はＮ＋ 埋立層を向いて拡散された形で再形成（
図４Ｃの４２ａおよび３００ａ）になるが、これは前記
熱酸化工程時、供給される熱エネルギーによる不純物イ
オンの拡散による結果であって、本発明の目的を達成す
るために必要な大事な現象である。
【００３７】図４Ｄは素子分離膜３５およびＮウェル、
Ｐウェルを形成する工程を示したもので、素子分離膜を
形成しようとする領域を除いた領域に熱酸化工程に対し
てエピタキシアル層を保護するマスクの役割を果たすた
めに部分的にＳｉ３ Ｎ４ 膜を形成した後、前記熱酸
化工程を行って活性領域以外の領域（素子分離膜を形成
しようとする領域）に、例えば約５０００オングストロ
ーム程度の厚さを有するアイソレーション用素子分離膜
（ＳｉＯ２ ）３５を形成する。
Ｐウェルを形成する工程を示したもので、素子分離膜を
形成しようとする領域を除いた領域に熱酸化工程に対し
てエピタキシアル層を保護するマスクの役割を果たすた
めに部分的にＳｉ３ Ｎ４ 膜を形成した後、前記熱酸
化工程を行って活性領域以外の領域（素子分離膜を形成
しようとする領域）に、例えば約５０００オングストロ
ーム程度の厚さを有するアイソレーション用素子分離膜
（ＳｉＯ２ ）３５を形成する。
【００３８】前記素子分離膜３５を形成するための工程
は前記酸化膜１９を除去した後行うので、前記酸化膜除
去により若干の屈曲のある表面（図３Ａで説明した通り
の原理）で行われるが、前記屈曲は素子特性に及ぼす影
響がごく僅かなので無視できる。また、前記素子分離膜
形成のための熱酸化工程時、基板に供給される熱エネル
ギーはＮ領域４２ａ、Ｐ領域４４ａおよび不純物拡散領
域３００ａ内にある不純物イオンに活性エネルギーを供
給して、それらの拡散によりＮウェル、Ｐウェルおよび
不純物拡散領域３００が形成されるようにする。
は前記酸化膜１９を除去した後行うので、前記酸化膜除
去により若干の屈曲のある表面（図３Ａで説明した通り
の原理）で行われるが、前記屈曲は素子特性に及ぼす影
響がごく僅かなので無視できる。また、前記素子分離膜
形成のための熱酸化工程時、基板に供給される熱エネル
ギーはＮ領域４２ａ、Ｐ領域４４ａおよび不純物拡散領
域３００ａ内にある不純物イオンに活性エネルギーを供
給して、それらの拡散によりＮウェル、Ｐウェルおよび
不純物拡散領域３００が形成されるようにする。
【００３９】前記酸化膜１９および素子分離膜３５の形
成のための２回の熱酸化工程は本発明が達成しようとす
る目的のために必要な大事な工程であって、前記２回の
熱酸化工程により前記不純物拡散領域３００の不純物濃
度およびその深さを調節することができる。
成のための２回の熱酸化工程は本発明が達成しようとす
る目的のために必要な大事な工程であって、前記２回の
熱酸化工程により前記不純物拡散領域３００の不純物濃
度およびその深さを調節することができる。
【００４０】図５Ｅはコレクタ電極の抵抗性接触のため
の高濃度の不純物領域２２を形成する工程を示したもの
で、素子分離膜３５が形成されているエピタキシアル層
の全面にフォトレジストを塗布した後、コレクタ電極が
形成される領域上にある前記フォトレジストを部分的に
除去してフォトレジストパターン９０ｂを形成し、前記
フォトレジストパターンをマスクとして前記エピタキシ
アル層の全面にＮ型不純物で、例えばＰイオンを高濃度
で注入することにより、前記高濃度の不純物領域２２を
形成する。この際、前記不純物領域の不純物濃度は１０
１９電子／ｃｍ ３ 程度であり、コレクタの直列抵
抗を減少させて、素子の電気的特性を改善しようとする
目的で形成される。
の高濃度の不純物領域２２を形成する工程を示したもの
で、素子分離膜３５が形成されているエピタキシアル層
の全面にフォトレジストを塗布した後、コレクタ電極が
形成される領域上にある前記フォトレジストを部分的に
除去してフォトレジストパターン９０ｂを形成し、前記
フォトレジストパターンをマスクとして前記エピタキシ
アル層の全面にＮ型不純物で、例えばＰイオンを高濃度
で注入することにより、前記高濃度の不純物領域２２を
形成する。この際、前記不純物領域の不純物濃度は１０
１９電子／ｃｍ ３ 程度であり、コレクタの直列抵
抗を減少させて、素子の電気的特性を改善しようとする
目的で形成される。
【００４１】図５Ｆはゲート電極８０およびＮＭＯＳト
ランジスタの低濃度のソースおよびドレイン不純物領域
３０ａを形成する工程を示したもので、フォトレジスト
パターン９０ｂが除去されたエピタキシアル層の全面に
ゲート酸化膜（ＳｉＯ２ ）３６を約３００オングスト
ローム程度の厚さで形成した後、前記ゲート酸化膜の全
面に不純物がドープされた多結晶シリコン層を積層して
から蝕刻工程を行ってゲート酸化膜を介した前記ゲート
電極８０を形成し、前記ゲート電極が形成されているエ
ピタキシアル層の全面にフォトレジストを塗布した後、
ＮＭＯＳトランジスタが形成される領域上の前記フォト
レジスト除去してフォトレジストパターン９０ｃを形成
した後、前記フォトレジストパターン９０ｃをマスクと
してＮ型不純物で、例えばＰイオンを低濃度でドープす
ることにより前記低濃度のソースおよびドレイン不純物
領域３０ａを形成する。
ランジスタの低濃度のソースおよびドレイン不純物領域
３０ａを形成する工程を示したもので、フォトレジスト
パターン９０ｂが除去されたエピタキシアル層の全面に
ゲート酸化膜（ＳｉＯ２ ）３６を約３００オングスト
ローム程度の厚さで形成した後、前記ゲート酸化膜の全
面に不純物がドープされた多結晶シリコン層を積層して
から蝕刻工程を行ってゲート酸化膜を介した前記ゲート
電極８０を形成し、前記ゲート電極が形成されているエ
ピタキシアル層の全面にフォトレジストを塗布した後、
ＮＭＯＳトランジスタが形成される領域上の前記フォト
レジスト除去してフォトレジストパターン９０ｃを形成
した後、前記フォトレジストパターン９０ｃをマスクと
してＮ型不純物で、例えばＰイオンを低濃度でドープす
ることにより前記低濃度のソースおよびドレイン不純物
領域３０ａを形成する。
【００４２】図６ＧはＮＭＯＳトランジスタのＬＤＤ構
造を作るためのスペーサ８１、ベース領域の抵抗性接触
のための高濃度不純物領域２４ａおよびＰＭＯＳトラン
ジスタのソースおよびドレイン不純物領域２８を形成す
る工程を示したもので、ゲート電極８０が形成されてい
る前記エピタキシアル層の全面に酸化膜を薄く形成した
後、異方性蝕刻工程を行って前記ゲート電極の側壁にス
ペーサ８１を形成し、結果物上にＮＭＯＳトランジスタ
部のエピタキシアル層が露出されるように窓が形成され
たフォトレジストパターンを形成した後（図示せず）、
前記パターンをマスクとしてＮ型不純物を注入すること
によりＮＭＯＳトランジスタのＬＤＤ構造を完成する。 次いで、ＰＭＯＳトランジスタ部と前記ベース領域が形
成される領域のエピタキシアル層が露出される窓が形成
されたフォトレジストパターン９０ｄを結果物上に形成
した後、Ｐ型不純物で、例えばＢＦ２ ＋ イオンを注
入することによりベース領域の抵抗性接触のための前記
高濃度の不純物領域２４ａおよびＰＭＯＳトランジスタ
の前記ソースおよびドレイン不純物領域２８を形成する
。
造を作るためのスペーサ８１、ベース領域の抵抗性接触
のための高濃度不純物領域２４ａおよびＰＭＯＳトラン
ジスタのソースおよびドレイン不純物領域２８を形成す
る工程を示したもので、ゲート電極８０が形成されてい
る前記エピタキシアル層の全面に酸化膜を薄く形成した
後、異方性蝕刻工程を行って前記ゲート電極の側壁にス
ペーサ８１を形成し、結果物上にＮＭＯＳトランジスタ
部のエピタキシアル層が露出されるように窓が形成され
たフォトレジストパターンを形成した後（図示せず）、
前記パターンをマスクとしてＮ型不純物を注入すること
によりＮＭＯＳトランジスタのＬＤＤ構造を完成する。 次いで、ＰＭＯＳトランジスタ部と前記ベース領域が形
成される領域のエピタキシアル層が露出される窓が形成
されたフォトレジストパターン９０ｄを結果物上に形成
した後、Ｐ型不純物で、例えばＢＦ２ ＋ イオンを注
入することによりベース領域の抵抗性接触のための前記
高濃度の不純物領域２４ａおよびＰＭＯＳトランジスタ
の前記ソースおよびドレイン不純物領域２８を形成する
。
【００４３】図６Ｈはベース領域２４を形成する工程を
示したもので、結果物の全面にフォトレジストを塗布し
た後、ベース領域が形成される領域上の前記フォトレジ
ストを部分的に除去してフォトレジストパターン９０ｅ
を形成し、前記フォトレジストパターンをマスクとして
Ｐ型不純物で、例えばＢ（Ｂｏｒｏｎ）イオンをドープ
することにより前記ベース領域２４を完成する。この際
、前記ベース領域の深さ（表面を基準として）が前記不
純物拡散領域３００より薄くすべきことは詳細に言及し
なかったが明らかな事実である。
示したもので、結果物の全面にフォトレジストを塗布し
た後、ベース領域が形成される領域上の前記フォトレジ
ストを部分的に除去してフォトレジストパターン９０ｅ
を形成し、前記フォトレジストパターンをマスクとして
Ｐ型不純物で、例えばＢ（Ｂｏｒｏｎ）イオンをドープ
することにより前記ベース領域２４を完成する。この際
、前記ベース領域の深さ（表面を基準として）が前記不
純物拡散領域３００より薄くすべきことは詳細に言及し
なかったが明らかな事実である。
【００４４】図７Ｉはエミッタ電極を形成する工程を示
したもので、ベース領域２４が形成されているエピタキ
シアル層の全面にＨＴＯ（Ｈｉｇｈ ｔｅｍｐｅｒａ
ｔｕｒｅ Ｏｘｉｄｅ）３７を薄く形成し、エミッタ
領域が形成される領域上の前記ＨＴＯを除去することに
よりエミッタ領域の形成のための不純物ドープ窓を形成
した後、多結晶シリコン層を積層し、写真蝕刻工程を行
ってエミッタ電極８４を形成する。次いで、エミッタ電
極が露出されるようにドープ窓が形成されているフォト
レジストパターン９０ｆを前記結果物上に形成し、前記
窓を通じてＮ型不純物をドープすることによりエミッタ
領域２６を完成する。
したもので、ベース領域２４が形成されているエピタキ
シアル層の全面にＨＴＯ（Ｈｉｇｈ ｔｅｍｐｅｒａ
ｔｕｒｅ Ｏｘｉｄｅ）３７を薄く形成し、エミッタ
領域が形成される領域上の前記ＨＴＯを除去することに
よりエミッタ領域の形成のための不純物ドープ窓を形成
した後、多結晶シリコン層を積層し、写真蝕刻工程を行
ってエミッタ電極８４を形成する。次いで、エミッタ電
極が露出されるようにドープ窓が形成されているフォト
レジストパターン９０ｆを前記結果物上に形成し、前記
窓を通じてＮ型不純物をドープすることによりエミッタ
領域２６を完成する。
【００４５】図７ＪはＭＯＳトランジスタおよびバイポ
ーラトランジスタの各電極を形成する工程を示したもの
で、前記エミッタ電極８４が形成されているエピタキシ
アル層の全面にＨＴＯとＢＰＳＧ（Ｂｏｒｏ Ｐｈｏ
ｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
を積層した後、各電極が形成される領域、即ちバイポー
ラトランジスタではコレクタ電極５０ａ、エミッタ電極
５０ｃおよびベース電極５０ｂ、ＭＯＳトランジスタに
おいてはソース電極６０ａ，７０ａ、ドレイン電極６０
ｃ，７０ｃおよびゲート電極６０ｂ，７０ｂが形成され
る領域上の前記ＨＴＯおよびＢＰＳＧ膜を除去して接触
のための窓を形成し、前記ＢＰＳＧ全面に前記窓を完全
に埋立てるように導電物質を蒸着した後、パターニング
して前記各電極を完成することにより、バイポーラトラ
ンジスタとＭＯＳ電界効果トランジスタが一つの基板上
に形成されるＢｉＣＭＯＳを完成する。
ーラトランジスタの各電極を形成する工程を示したもの
で、前記エミッタ電極８４が形成されているエピタキシ
アル層の全面にＨＴＯとＢＰＳＧ（Ｂｏｒｏ Ｐｈｏ
ｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
を積層した後、各電極が形成される領域、即ちバイポー
ラトランジスタではコレクタ電極５０ａ、エミッタ電極
５０ｃおよびベース電極５０ｂ、ＭＯＳトランジスタに
おいてはソース電極６０ａ，７０ａ、ドレイン電極６０
ｃ，７０ｃおよびゲート電極６０ｂ，７０ｂが形成され
る領域上の前記ＨＴＯおよびＢＰＳＧ膜を除去して接触
のための窓を形成し、前記ＢＰＳＧ全面に前記窓を完全
に埋立てるように導電物質を蒸着した後、パターニング
して前記各電極を完成することにより、バイポーラトラ
ンジスタとＭＯＳ電界効果トランジスタが一つの基板上
に形成されるＢｉＣＭＯＳを完成する。
【００４６】図８Ａないし図９Ａはエピタキシアル層の
深さによる不純物濃度のプロファイルであることを示す
グラフであって、前記図８Ａは不純物拡散領域３００が
形成されなかった場合であり、前記図９Ａは不純物拡散
領域３００が形成された場合である。
深さによる不純物濃度のプロファイルであることを示す
グラフであって、前記図８Ａは不純物拡散領域３００が
形成されなかった場合であり、前記図９Ａは不純物拡散
領域３００が形成された場合である。
【００４７】
【発明の効果】以上述べたように、本発明によればＭＯ
Ｓトランジスタの損傷なしにバイポーラトランジスタで
発生する高注入によるベース領域の拡張現象（Ｂａｓｅ
ｐｕｓｈｏｕｔ）を防止することにより、素子の周
波数特性および電流駆動能力を向上させ得るのみならず
、従来の方法で問題となった高価の費用およびブレーク
ダウン電圧による素子の電気的特性の劣化を防止するこ
とができる。
Ｓトランジスタの損傷なしにバイポーラトランジスタで
発生する高注入によるベース領域の拡張現象（Ｂａｓｅ
ｐｕｓｈｏｕｔ）を防止することにより、素子の周
波数特性および電流駆動能力を向上させ得るのみならず
、従来の方法で問題となった高価の費用およびブレーク
ダウン電圧による素子の電気的特性の劣化を防止するこ
とができる。
【図１】 バイポーラ部に第２の埋立層を有するＢｉ
ＣＭＯＳ製造方法を示した断面図である。
ＣＭＯＳ製造方法を示した断面図である。
【図２】 ベース領域とコレクタ領域が接する領域に
イオン注入法により不純物濃度を増加させたＢｉＣＭＯ
Ｓを示した断面図である。
イオン注入法により不純物濃度を増加させたＢｉＣＭＯ
Ｓを示した断面図である。
【図３】 本発明によるＢｉＣＭＯＳの製造方法を示
した断面図である。
した断面図である。
【図４】 本発明によるＢｉＣＭＯＳの製造方法を示
した断面図である。
した断面図である。
【図５】 本発明によるＢｉＣＭＯＳの製造方法を示
した断面図である。
した断面図である。
【図６】 本発明によるＢｉＣＭＯＳの製造方法を示
した断面図である。
した断面図である。
【図７】 本発明によるＢｉＣＭＯＳの製造方法を示
した断面図である。
した断面図である。
【図８】 エピタキシアル層の深さによる不純物濃度
のプロファイルを示すグラフである。
のプロファイルを示すグラフである。
【図９】 エピタキシアル層の深さによる不純物濃度
のプロファイルを示すグラフである。
のプロファイルを示すグラフである。
【図１０】 エピタキシアル層の深さよるブレークダ
ウン電圧、電流駆動力および遮断周波数の変化を示すグ
ラフである。
ウン電圧、電流駆動力および遮断周波数の変化を示すグ
ラフである。
１０…半導体基板、４２…Ｎウェル、４４…Ｐウェル、
２６…エミッタ領域、３００…不純物拡散領域。
２６…エミッタ領域、３００…不純物拡散領域。
Claims (6)
- 【請求項１】 バイポーラトランジスタとＭＯＳ電界
効果トランジスタを同一な半導体基板上に形成する半導
体装置において、前記半導体基板上にＭＯＳ電界効果ト
ランジスタのウェルとバイポーラトランジスタの活性領
域を形成した後、前記バイポーラトランジスタのエミッ
タ領域が形成される領域にさらに不純物をドープするこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不純物は、バイポーラトランジス
タのコレクタ領域と同一形の不純物であることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記不純物の濃度は、高注入によるベ
ース領域拡張現象が生じない程度の濃度であることを特
徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記不純物濃度は、５×１０１６／ｃ
ｍ３ であることを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項５】 前記不純物は、バイポーラトランジス
タのソース領域より深く拡散されることを特徴とする請
求項２記載の半導体装置の製造方法。 - 【請求項６】 前記不純物は熱酸化工程時供給される
熱エネルギーにより拡散されることを特徴とする請求項
５記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P10029 | 1991-06-15 | ||
| KR1019910010029A KR930010118B1 (ko) | 1991-06-15 | 1991-06-15 | 반도체 장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370964A true JPH04370964A (ja) | 1992-12-24 |
Family
ID=19315923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039689A Pending JPH04370964A (ja) | 1991-06-15 | 1992-02-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04370964A (ja) |
| KR (1) | KR930010118B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244098A (ja) * | 2011-05-24 | 2012-12-10 | Semiconductor Components Industries Llc | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236154A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体記憶装置 |
| JPH01244660A (ja) * | 1988-03-26 | 1989-09-29 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
-
1991
- 1991-06-15 KR KR1019910010029A patent/KR930010118B1/ko not_active IP Right Cessation
-
1992
- 1992-02-26 JP JP4039689A patent/JPH04370964A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236154A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体記憶装置 |
| JPH01244660A (ja) * | 1988-03-26 | 1989-09-29 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244098A (ja) * | 2011-05-24 | 2012-12-10 | Semiconductor Components Industries Llc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930010118B1 (ko) | 1993-10-14 |
| KR930001411A (ko) | 1993-01-16 |
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