JPH0799259A - 縦型バイポーラトランジスタを有するBi−CMOS SOI構造及びその製造方法 - Google Patents
縦型バイポーラトランジスタを有するBi−CMOS SOI構造及びその製造方法Info
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- JPH0799259A JPH0799259A JP5333828A JP33382893A JPH0799259A JP H0799259 A JPH0799259 A JP H0799259A JP 5333828 A JP5333828 A JP 5333828A JP 33382893 A JP33382893 A JP 33382893A JP H0799259 A JPH0799259 A JP H0799259A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】
【目的】 高速で動作するBi−CMOS構造を提供す
る。 【構成】 バイポーラトランジスタ(130)が好まし
くは縦型であり、MOSトランジスタ(110、12
0)が絶縁体上に形成されたBi-CMOS構造。開始
基板を形成するためにSIMOX技術が用いられ得る。
る。 【構成】 バイポーラトランジスタ(130)が好まし
くは縦型であり、MOSトランジスタ(110、12
0)が絶縁体上に形成されたBi-CMOS構造。開始
基板を形成するためにSIMOX技術が用いられ得る。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
縦型バイポーラトランジスタを有するBi-CMOS構
造とその製造方法に関する。
縦型バイポーラトランジスタを有するBi-CMOS構
造とその製造方法に関する。
【0002】
【従来の技術】Bi-CMOS構造は少なくとも2つの
MOSトランジスタと1つのバイポーラトランジスタ
(BJT)とからなる。それらの発端は、MOS素子及
びバイポーラ素子の有益な面を利用しようとする試みに
よるものであり、それらはますます広く用いられてきて
いる。
MOSトランジスタと1つのバイポーラトランジスタ
(BJT)とからなる。それらの発端は、MOS素子及
びバイポーラ素子の有益な面を利用しようとする試みに
よるものであり、それらはますます広く用いられてきて
いる。
【0003】MOS素子の有益な面は、MOSプロセス
技術が高パッケージ密度を実現し、MOS素子が類似の
機能を有するバイポーラ素子よりも低電流で通常動作す
るということである。MOS素子の不利な面は、電流駆
動能力が低いことである。
技術が高パッケージ密度を実現し、MOS素子が類似の
機能を有するバイポーラ素子よりも低電流で通常動作す
るということである。MOS素子の不利な面は、電流駆
動能力が低いことである。
【0004】バイポーラ素子の有益な面は、類似のMO
S素子に比べて素子分離が難しく、より大きな空間を必
要とするが、良好な電流駆動能力を有しており、MOS
トランジスタよりも高い動作周波数を達成することであ
る。縦型BJTなどのある特定のバイポーラトランジス
タ構造は、現在の水準では、約80ギガヘルツ(GH
z)で動作することができる。横型バイポーラトランジ
スタは約10GHzで動作する。
S素子に比べて素子分離が難しく、より大きな空間を必
要とするが、良好な電流駆動能力を有しており、MOS
トランジスタよりも高い動作周波数を達成することであ
る。縦型BJTなどのある特定のバイポーラトランジス
タ構造は、現在の水準では、約80ギガヘルツ(GH
z)で動作することができる。横型バイポーラトランジ
スタは約10GHzで動作する。
【0005】Bi-CMOS構造は現在のところSRA
M(Static Random Access Memory)及びDRAM(Dynami
c Random Access Memory)チップにおいて用いられてい
る。そのような回路において、MOSトランジスタはメ
モリセルを形成するために用いられ、バイポーラトラン
ジスタはバス上への駆動信号又はその他の高容量負荷の
ために用いられる。Bi-CMOS構造は同様に、関連
する目的のための論理アレイにおいて用いられる。
M(Static Random Access Memory)及びDRAM(Dynami
c Random Access Memory)チップにおいて用いられてい
る。そのような回路において、MOSトランジスタはメ
モリセルを形成するために用いられ、バイポーラトラン
ジスタはバス上への駆動信号又はその他の高容量負荷の
ために用いられる。Bi-CMOS構造は同様に、関連
する目的のための論理アレイにおいて用いられる。
【0006】Bi-CMOS構造は他にもA/D及びD
/Aコンバータなどの回路において用いられている。こ
れらの回路において、両タイプのトランジスタが集積さ
れて、より正確、且つ、より高速な変換を行う。デジタ
ル信号処理分野の発達によって、Bi-CMOS実現の
分野も広がってきている。
/Aコンバータなどの回路において用いられている。こ
れらの回路において、両タイプのトランジスタが集積さ
れて、より正確、且つ、より高速な変換を行う。デジタ
ル信号処理分野の発達によって、Bi-CMOS実現の
分野も広がってきている。
【0007】
【発明が解決しようとする課題】性能を考察すると、M
OSトランジスタの性能は寄生容量及び寄生抵抗などの
寄生素子によって妨げられる。これらの寄生素子は組合
わさって、MOSトランジスタの最高動作周波数を低減
させる時定数(τ)を構成する。
OSトランジスタの性能は寄生容量及び寄生抵抗などの
寄生素子によって妨げられる。これらの寄生素子は組合
わさって、MOSトランジスタの最高動作周波数を低減
させる時定数(τ)を構成する。
【0008】バイポーラトランジスタ(上述したように
横型又は縦型のいずれに配置され得る)に関して、横型
バイポーラトランジスタは、それらの材料であるシリコ
ン薄膜による大きな直列抵抗を有する。この大きな直列
抵抗は動作周波数に悪影響を与える。比較すれば、縦型
バイポーラトランジスタは横型バイポーラトランジスタ
よりも約1オーダー大きい動作周波数を有する。したが
って、縦型バイポーラトランジスタを使用することが一
般的には好ましい。
横型又は縦型のいずれに配置され得る)に関して、横型
バイポーラトランジスタは、それらの材料であるシリコ
ン薄膜による大きな直列抵抗を有する。この大きな直列
抵抗は動作周波数に悪影響を与える。比較すれば、縦型
バイポーラトランジスタは横型バイポーラトランジスタ
よりも約1オーダー大きい動作周波数を有する。したが
って、縦型バイポーラトランジスタを使用することが一
般的には好ましい。
【0009】本発明はBi-CMOS構造の性能を向上
させることを目的とする。
させることを目的とする。
【0010】
【課題を解決するための手段】本発明によるBi-CM
OS構造を形成する方法は、半導体材料からなる表面
層、その下に形成される絶縁体層及び半導体材料からな
るバルク層を有する基板を設ける工程と、チャネル領域
が該表面層の中に形成されるMOSトランジスタを該基
板上に形成する工程と、エミッタ及びコレクタを有し、
該エミッタ及びコレクタのうち一方が該バルク層の中に
形成されるバイポーラトランジスタを該基板上に形成す
る工程とを包含し、そのことによって上記目的が達成さ
れる。
OS構造を形成する方法は、半導体材料からなる表面
層、その下に形成される絶縁体層及び半導体材料からな
るバルク層を有する基板を設ける工程と、チャネル領域
が該表面層の中に形成されるMOSトランジスタを該基
板上に形成する工程と、エミッタ及びコレクタを有し、
該エミッタ及びコレクタのうち一方が該バルク層の中に
形成されるバイポーラトランジスタを該基板上に形成す
る工程とを包含し、そのことによって上記目的が達成さ
れる。
【0011】前記基板上にポリシリコンからなる層を形
成する工程をさらに包含し、前記エミッタ及びコレクタ
のうち他方がポリシリコンから形成されてもよい。
成する工程をさらに包含し、前記エミッタ及びコレクタ
のうち他方がポリシリコンから形成されてもよい。
【0012】あるいは、前記MOSトランジスタを形成
する工程が、前記表面層をエッチングしてアイランドを
形成する工程と、該アイランド上にゲート酸化物を形成
し、該ゲート酸化物上にゲート電極を形成する工程と、
該アイランドの一部にドーピングを行い、チャネル領域
をその間に有するソース領域及びドレイン領域を形成す
る工程とを包含していてもよい。更に前記ゲート電極が
ポリシリコンから形成されていてもよい。
する工程が、前記表面層をエッチングしてアイランドを
形成する工程と、該アイランド上にゲート酸化物を形成
し、該ゲート酸化物上にゲート電極を形成する工程と、
該アイランドの一部にドーピングを行い、チャネル領域
をその間に有するソース領域及びドレイン領域を形成す
る工程とを包含していてもよい。更に前記ゲート電極が
ポリシリコンから形成されていてもよい。
【0013】また、前記バイポーラトランジスタを形成
する工程が、前記半導体材料からなるバルク層中にベー
スを形成する工程を包含していてもよい。
する工程が、前記半導体材料からなるバルク層中にベー
スを形成する工程を包含していてもよい。
【0014】あるいは、上記本発明の方法は、前記バイ
ポーラトランジスタを形成する工程が、前記半導体材料
からなるバルク層の一部領域が露出されるように前記半
導体材料からなる表面層及び前記絶縁体材料からなる層
の一部を除去する工程と、該半導体材料からなる表面層
の残りの部分及び該露出された領域上に酸化物層を形成
する工程と、該露出された領域上に形成された該酸化物
の一部をエッチングして該露出された領域の一部を再び
露出させる工程と、半導体材料からなる付加層を該酸化
物層及び該再露出された部分上に形成する工程と、該半
導体材料からなる付加層をエッチングしてMOSトラン
ジスタのゲート電極及び前記バイポーラトランジスタの
前記エミッタ及びコレクタのうち他方を規定する工程と
を包含していてもよい。
ポーラトランジスタを形成する工程が、前記半導体材料
からなるバルク層の一部領域が露出されるように前記半
導体材料からなる表面層及び前記絶縁体材料からなる層
の一部を除去する工程と、該半導体材料からなる表面層
の残りの部分及び該露出された領域上に酸化物層を形成
する工程と、該露出された領域上に形成された該酸化物
の一部をエッチングして該露出された領域の一部を再び
露出させる工程と、半導体材料からなる付加層を該酸化
物層及び該再露出された部分上に形成する工程と、該半
導体材料からなる付加層をエッチングしてMOSトラン
ジスタのゲート電極及び前記バイポーラトランジスタの
前記エミッタ及びコレクタのうち他方を規定する工程と
を包含していてもよい。
【0015】あるいは前記基板を設ける工程が、浅いS
IMOX処理技術を用いて該基板を形成する工程を包含
していてもよい。
IMOX処理技術を用いて該基板を形成する工程を包含
していてもよい。
【0016】また本発明による他のBi-CMOS構造
を形成する方法は、半導体材料からなる最上層、埋込絶
縁体層及び半導体材料からなるバルク層を有する基板を
設ける工程と、チャネル領域が該半導体材料からなる最
上層の中に形成されるMOSトランジスタを該基板上に
形成する工程と、エミッタ及びコレクタを有し、該エミ
ッタ及びコレクタのうち一方が該半導体材料からなるバ
ルク層の中に形成される縦型バイポーラトランジスタを
該基板上に形成する工程と、半導体材料からなる付加層
であって、該エミッタ及びコレクタのうち他方を形成す
る該半導体材料からなる付加層を該基板上に形成する工
程とを包含し、そのことによって上記目的が達成され
る。
を形成する方法は、半導体材料からなる最上層、埋込絶
縁体層及び半導体材料からなるバルク層を有する基板を
設ける工程と、チャネル領域が該半導体材料からなる最
上層の中に形成されるMOSトランジスタを該基板上に
形成する工程と、エミッタ及びコレクタを有し、該エミ
ッタ及びコレクタのうち一方が該半導体材料からなるバ
ルク層の中に形成される縦型バイポーラトランジスタを
該基板上に形成する工程と、半導体材料からなる付加層
であって、該エミッタ及びコレクタのうち他方を形成す
る該半導体材料からなる付加層を該基板上に形成する工
程とを包含し、そのことによって上記目的が達成され
る。
【0017】前記半導体材料からなる付加層を形成する
工程が、ポリシリコンからなる層を堆積する工程を包含
していてもよい。
工程が、ポリシリコンからなる層を堆積する工程を包含
していてもよい。
【0018】あるいは、前記MOSトランジスタを形成
する工程が、前記最上層をエッチングしてアイランドを
形成する工程と、該アイランド上にゲート酸化物を形成
し、該ゲート酸化物上にゲート電極を形成する工程と、
該アイランドの一部にドーピングを行い、チャネル領域
をその間に有するソース領域及びドレイン領域を形成す
る工程とを包含し、該ゲート電極が前記半導体材料から
なる付加層から形成されてもよい。
する工程が、前記最上層をエッチングしてアイランドを
形成する工程と、該アイランド上にゲート酸化物を形成
し、該ゲート酸化物上にゲート電極を形成する工程と、
該アイランドの一部にドーピングを行い、チャネル領域
をその間に有するソース領域及びドレイン領域を形成す
る工程とを包含し、該ゲート電極が前記半導体材料から
なる付加層から形成されてもよい。
【0019】あるいは、前記バイポーラトランジスタを
形成する工程が、前記半導体材料のバルク層中に前記エ
ミッタ及び前記コレクタと連絡するベースを形成する工
程を包含していてもよい。
形成する工程が、前記半導体材料のバルク層中に前記エ
ミッタ及び前記コレクタと連絡するベースを形成する工
程を包含していてもよい。
【0020】あるいは、前記バイポーラトランジスタを
形成する工程が、前記半導体材料からなるバルク層の一
部領域が露出されるように前記半導体材料からなる最上
層及び前記絶縁体材料からなる層の一部を除去する工程
と、該半導体材料からなる最上層の残りの部分及び該露
出された領域上に酸化物層を形成する工程と、該露出さ
れた領域上に形成された該酸化物の一部をエッチングし
て該露出された領域の一部を再び露出させる工程と、該
酸化物層及び該再露出された部分上に半導体材料を堆積
する工程と、該堆積された半導体材料をエッチングして
MOSトランジスタのゲート電極及び前記エミッタ及び
コレクタのうち他方を規定する工程とを包含していても
よい。
形成する工程が、前記半導体材料からなるバルク層の一
部領域が露出されるように前記半導体材料からなる最上
層及び前記絶縁体材料からなる層の一部を除去する工程
と、該半導体材料からなる最上層の残りの部分及び該露
出された領域上に酸化物層を形成する工程と、該露出さ
れた領域上に形成された該酸化物の一部をエッチングし
て該露出された領域の一部を再び露出させる工程と、該
酸化物層及び該再露出された部分上に半導体材料を堆積
する工程と、該堆積された半導体材料をエッチングして
MOSトランジスタのゲート電極及び前記エミッタ及び
コレクタのうち他方を規定する工程とを包含していても
よい。
【0021】あるいは、前記基板を設ける工程が、浅い
SIMOX処理技術を用いて該基板を形成する工程を包
含していてもよい。
SIMOX処理技術を用いて該基板を形成する工程を包
含していてもよい。
【0022】また本発明による更に他のBi-CMOS
構造を形成する方法は、半導体材料からなる表面層、埋
込絶縁体層及び半導体材料からなるバルク層を有する基
板を設ける工程と、該半導体材料からなる表面層の中に
形成されるチャネル領域及びゲート電極を有するMOS
トランジスタを該基板上に形成する工程と、エミッタ及
びコレクタを有する縦型バイポーラトランジスタをその
上に形成する工程とを包含し、 該エミッタ及びコレク
タのうち一方が該ゲート電極を形成する工程と同一の工
程で形成されることによって、上記目的が達成される。
構造を形成する方法は、半導体材料からなる表面層、埋
込絶縁体層及び半導体材料からなるバルク層を有する基
板を設ける工程と、該半導体材料からなる表面層の中に
形成されるチャネル領域及びゲート電極を有するMOS
トランジスタを該基板上に形成する工程と、エミッタ及
びコレクタを有する縦型バイポーラトランジスタをその
上に形成する工程とを包含し、 該エミッタ及びコレク
タのうち一方が該ゲート電極を形成する工程と同一の工
程で形成されることによって、上記目的が達成される。
【0023】前記同一の工程が、前記基板上に半導体材
料からなる付加層を形成する工程と、該半導体材料から
なる付加層をエッチングして前記エミッタ及びコレクタ
のうち前記一方及び前記ゲート電極を規定する工程とを
包含していてもよい。
料からなる付加層を形成する工程と、該半導体材料から
なる付加層をエッチングして前記エミッタ及びコレクタ
のうち前記一方及び前記ゲート電極を規定する工程とを
包含していてもよい。
【0024】あるいは前記同一の工程が、ポリシリコン
からなる層を形成する工程と、該ポリシリコンからなる
層をエッチングして前記エミッタ及び前記ゲート電極を
形成する工程とを包含していてもよい。
からなる層を形成する工程と、該ポリシリコンからなる
層をエッチングして前記エミッタ及び前記ゲート電極を
形成する工程とを包含していてもよい。
【0025】あるいは、上記本発明による方法は、前記
基板を設ける工程が、浅いSIMOX処理技術を用いて
該基板を形成する工程を包含していてもよい。
基板を設ける工程が、浅いSIMOX処理技術を用いて
該基板を形成する工程を包含していてもよい。
【0026】また本発明による更に他のBi-CMOS
構造を形成する方法は、半導体材料からなる表面層、埋
込絶縁体層及び半導体材料からなるバルク層を有する基
板を設ける工程と、該半導体材料からなるバルク層の一
部領域が露出されるように該半導体材料からなる表面層
及び該絶縁体材料からなる層の一部を除去する工程と、
該半導体材料からなる最上層の残りの部分及び該露出さ
れた領域上に酸化物層を形成する工程と、該露出された
領域上に形成された該酸化物の一部をエッチングして該
露出された領域の一部を再び露出させる工程と、該酸化
物層及び該再露出された部分上に半導体材料を堆積する
工程と、該堆積された半導体材料をエッチングしてMO
Sトランジスタのゲート電極及びバイポーラトランジス
タのエミッタ及びコレクタのうち一方を規定する工程と
を包含し、そのことによって上記目的が達成される。
構造を形成する方法は、半導体材料からなる表面層、埋
込絶縁体層及び半導体材料からなるバルク層を有する基
板を設ける工程と、該半導体材料からなるバルク層の一
部領域が露出されるように該半導体材料からなる表面層
及び該絶縁体材料からなる層の一部を除去する工程と、
該半導体材料からなる最上層の残りの部分及び該露出さ
れた領域上に酸化物層を形成する工程と、該露出された
領域上に形成された該酸化物の一部をエッチングして該
露出された領域の一部を再び露出させる工程と、該酸化
物層及び該再露出された部分上に半導体材料を堆積する
工程と、該堆積された半導体材料をエッチングしてMO
Sトランジスタのゲート電極及びバイポーラトランジス
タのエミッタ及びコレクタのうち一方を規定する工程と
を包含し、そのことによって上記目的が達成される。
【0027】前記半導体材料を堆積する工程が、ポリシ
リコンを堆積する工程を包含していてもよい。
リコンを堆積する工程を包含していてもよい。
【0028】あるいは、P型及びN型ドーパント不純物
の一方又は他方で前記半導体材料からなる最上層をドー
ピングして前記MOSトランジスタのソース領域及びド
レイン領域を形成する工程をさらに包含していてもよ
い。
の一方又は他方で前記半導体材料からなる最上層をドー
ピングして前記MOSトランジスタのソース領域及びド
レイン領域を形成する工程をさらに包含していてもよ
い。
【0029】あるいは、前記半導体材料からなるバルク
層中に前記エミッタ及びコレクタのうち他方を形成する
工程と、該半導体材料からなるバルク層中に該エミッタ
及びコレクタと連絡し、それらの間に配されるベースを
形成する工程とをさらに包含していてもよい。
層中に前記エミッタ及びコレクタのうち他方を形成する
工程と、該半導体材料からなるバルク層中に該エミッタ
及びコレクタと連絡し、それらの間に配されるベースを
形成する工程とをさらに包含していてもよい。
【0030】あるいは、前記基板を設ける工程が、浅い
SIMOX処理技術を用いて該基板を形成する工程を包
含していてもよい。
SIMOX処理技術を用いて該基板を形成する工程を包
含していてもよい。
【0031】また、本発明のBi−CMOS構造は、半
導体材料からなる表面層、埋込絶縁体層及び半導体材料
からなるバルク層を有する基板と、該表面層中に形成さ
れたチャネル領域を有するMOSトランジスタと、エミ
ッタ、ベース及びコレクタを有し、該エミッタ及びコレ
クタのうち少なくとも一方が該バルク層の中に形成され
る縦型バイポーラトランジスタとを備えそのことによっ
て、上記目的が達成される。
導体材料からなる表面層、埋込絶縁体層及び半導体材料
からなるバルク層を有する基板と、該表面層中に形成さ
れたチャネル領域を有するMOSトランジスタと、エミ
ッタ、ベース及びコレクタを有し、該エミッタ及びコレ
クタのうち少なくとも一方が該バルク層の中に形成され
る縦型バイポーラトランジスタとを備えそのことによっ
て、上記目的が達成される。
【0032】前記MOSトランジスタがゲート電極を有
し、該ゲート電極並びに前記エミッタ及びコレクタのう
ち他方が半導体材料からなる他の層から形成されていて
もよい。
し、該ゲート電極並びに前記エミッタ及びコレクタのう
ち他方が半導体材料からなる他の層から形成されていて
もよい。
【0033】また、本発明による他のBi-CMOS構
造は、半導体材料からなるバルク層と、該半導体材料か
らなるバルク層の上に形成された絶縁体材料からなる層
であって、該半導体材料からなるバルク層の一部が接触
可能なように構成されている層と、該絶縁体層上に形成
されたMOSトランジスタと、該基板上に形成され、エ
ミッタ、ベース及びコレクタを有する縦型バイポーラト
ランジスタであって、該エミッタ及びコレクタのうち一
方が該バルク層中に形成され、該ベースが該バルク層の
該接触可能な部分の中に形成され、該エミッタ及びコレ
クタのうち他方が該ベースと連絡するように形成されて
いる縦型バイポーラトランジスタとを備えており、その
ことによって上記目的が達成される。
造は、半導体材料からなるバルク層と、該半導体材料か
らなるバルク層の上に形成された絶縁体材料からなる層
であって、該半導体材料からなるバルク層の一部が接触
可能なように構成されている層と、該絶縁体層上に形成
されたMOSトランジスタと、該基板上に形成され、エ
ミッタ、ベース及びコレクタを有する縦型バイポーラト
ランジスタであって、該エミッタ及びコレクタのうち一
方が該バルク層中に形成され、該ベースが該バルク層の
該接触可能な部分の中に形成され、該エミッタ及びコレ
クタのうち他方が該ベースと連絡するように形成されて
いる縦型バイポーラトランジスタとを備えており、その
ことによって上記目的が達成される。
【0034】前記エミッタ及びコレクタのうち他方がポ
リシリコンから形成されていてもよい。
リシリコンから形成されていてもよい。
【0035】また、前記絶縁体材料がSIMOX技術を
用いて形成される二酸化シリコンであってもよい。
用いて形成される二酸化シリコンであってもよい。
【0036】本発明は、バルクの半導体材料と半導体材
料の表面層との間に形成される埋込絶縁層を有する半導
体基板を設ける又は形成する工程を包含するBi-CM
OS構造を形成するための方法を開示する。この基板を
形成するために浅いSIMOX技術を用いることが好ま
しい。MOSトランジスタは半導体材料の表面層内に形
成され、バイポーラトランジスタはそのエミッタ及びコ
レクタのうち少なくとも一方がバルクの半導体材料内に
形成されるように縦型に配置される。基板上に付加的な
半導体材料が好ましくは堆積によって形成され、ゲート
電極とエミッタ及びコレクタのうち他方とがこの半導体
材料の付加的な層から形成される。半導体材料の付加的
な層は化学気層成長法(CVD)などによって堆積され
ることができ、ポリシリコンとすることができる。
料の表面層との間に形成される埋込絶縁層を有する半導
体基板を設ける又は形成する工程を包含するBi-CM
OS構造を形成するための方法を開示する。この基板を
形成するために浅いSIMOX技術を用いることが好ま
しい。MOSトランジスタは半導体材料の表面層内に形
成され、バイポーラトランジスタはそのエミッタ及びコ
レクタのうち少なくとも一方がバルクの半導体材料内に
形成されるように縦型に配置される。基板上に付加的な
半導体材料が好ましくは堆積によって形成され、ゲート
電極とエミッタ及びコレクタのうち他方とがこの半導体
材料の付加的な層から形成される。半導体材料の付加的
な層は化学気層成長法(CVD)などによって堆積され
ることができ、ポリシリコンとすることができる。
【0037】MOSトランジスタは半導体材料の表面層
をエッチングしてアイランドを形成することによって表
面層中に形成される。次に、これらのアイランドにドー
ピングを行ってチャネル領域によって分離されるソース
領域及びドレイン領域を形成する。酸化物材料の薄層を
各アイランドの上に設けてアイランドのためのゲート酸
化物を形成する。次に、ゲート電極をゲート酸化物上に
形成する。
をエッチングしてアイランドを形成することによって表
面層中に形成される。次に、これらのアイランドにドー
ピングを行ってチャネル領域によって分離されるソース
領域及びドレイン領域を形成する。酸化物材料の薄層を
各アイランドの上に設けてアイランドのためのゲート酸
化物を形成する。次に、ゲート電極をゲート酸化物上に
形成する。
【0038】バイポーラトランジスタの形成は、半導体
材料のバルク層中にベース及びコレクタを規定してドー
ピングを行うこと、ベース領域上に酸化物の層を形成す
ること、及びベースの一部を露出するように酸化物をエ
ッチングすることを包含し得る。ポリシリコンなどの付
加的な半導体材料が露出されたベース上に形成され、次
に、縦型バイポーラトランジスタのエミッタを規定する
ようにエッチングを行う。上記例におけるエミッタ及び
コレクタはバイポーラトランジスタの特定の実現に応じ
て当業者によって逆にされ得ることはもちろんである。
材料のバルク層中にベース及びコレクタを規定してドー
ピングを行うこと、ベース領域上に酸化物の層を形成す
ること、及びベースの一部を露出するように酸化物をエ
ッチングすることを包含し得る。ポリシリコンなどの付
加的な半導体材料が露出されたベース上に形成され、次
に、縦型バイポーラトランジスタのエミッタを規定する
ようにエッチングを行う。上記例におけるエミッタ及び
コレクタはバイポーラトランジスタの特定の実現に応じ
て当業者によって逆にされ得ることはもちろんである。
【0039】好ましい製造工程においては、エミッタ
(又はエッミタ及びコレクタのうち半導体材料のバルク
層内に形成されないもの)及びMOSトランジスタのゲ
ート電極が同一の工程において形成される。これらの工
程はポリシリコン材料の堆積、堆積されたポリシリコン
材料をエッチングしてゲート電極及びエミッタを規定す
ることを包含する。
(又はエッミタ及びコレクタのうち半導体材料のバルク
層内に形成されないもの)及びMOSトランジスタのゲ
ート電極が同一の工程において形成される。これらの工
程はポリシリコン材料の堆積、堆積されたポリシリコン
材料をエッチングしてゲート電極及びエミッタを規定す
ることを包含する。
【0040】Bi-CMOS構造を形成するための方法
を提供することに加えて、本発明はその方法によって形
成されるBi-CMOS構造を包含する。そのような半
導体構造は、半導体材料のバルク層、その上の絶縁体材
料の層、さらにその上の半導体材料の表面層を有してい
る。MOSトランジスタは半導体材料の実質的には表面
層の内部に形成される。縦型バイポーラトランジスタ
は、ベースとエミッタ及びコレクタのうち一方とが半導
体材料のバルク層中に形成されるように形成される。エ
ミッタ及びコレクタのうち他方はベースとは連絡して形
成されるが、半導体材料のバルク層中には形成されな
い。エミッタ及びコレクタの他方はポリシリコンなどの
堆積された半導体材料から形成されることが好ましい。
MOSトランジスタのゲート電極は堆積されたポリシリ
コンから形成されることが好ましく、ゲート電極はエミ
ッタ及びコレクタの他方を形成する工程と同一の工程に
おいて形成されることがさらに好ましい。
を提供することに加えて、本発明はその方法によって形
成されるBi-CMOS構造を包含する。そのような半
導体構造は、半導体材料のバルク層、その上の絶縁体材
料の層、さらにその上の半導体材料の表面層を有してい
る。MOSトランジスタは半導体材料の実質的には表面
層の内部に形成される。縦型バイポーラトランジスタ
は、ベースとエミッタ及びコレクタのうち一方とが半導
体材料のバルク層中に形成されるように形成される。エ
ミッタ及びコレクタのうち他方はベースとは連絡して形
成されるが、半導体材料のバルク層中には形成されな
い。エミッタ及びコレクタの他方はポリシリコンなどの
堆積された半導体材料から形成されることが好ましい。
MOSトランジスタのゲート電極は堆積されたポリシリ
コンから形成されることが好ましく、ゲート電極はエミ
ッタ及びコレクタの他方を形成する工程と同一の工程に
おいて形成されることがさらに好ましい。
【0041】本発明の他の局面は図面を参照して以下の
詳細な説明を読むことによって理解されるであろう。
詳細な説明を読むことによって理解されるであろう。
【0042】
【作用】バルクの半導体材料と半導体材料の表面層との
間に形成される埋込絶縁層を有する半導体基板を設ける
又は形成することによって、表面層にMOSトランジス
タが形成され、バルク層中に縦型バイポーラトランジス
タのエミッタまたはコレクタが形成されたBi−CMO
S構造が得られる。
間に形成される埋込絶縁層を有する半導体基板を設ける
又は形成することによって、表面層にMOSトランジス
タが形成され、バルク層中に縦型バイポーラトランジス
タのエミッタまたはコレクタが形成されたBi−CMO
S構造が得られる。
【0043】
【実施例】図1ではBi-CMOS構造100の断面図
を示す。Bi-CMOS構造100は図2〜図8を参照
して後述される方法によって製造される。本発明のより
一層完全な理解を容易にするために、完成された半導体
構造100を最初に示し、続いて、これを製造するため
に用いられる方法工程を説明する。他のBi-CMOS
構造をさらにその後に説明する。
を示す。Bi-CMOS構造100は図2〜図8を参照
して後述される方法によって製造される。本発明のより
一層完全な理解を容易にするために、完成された半導体
構造100を最初に示し、続いて、これを製造するため
に用いられる方法工程を説明する。他のBi-CMOS
構造をさらにその後に説明する。
【0044】Bi-CMOS構造100は、nチャネル
MOSトランジスタ110及びpチャネルMOSトラン
ジスタ120を有するCMOS素子と、バイポーラトラ
ンジスタ130とを備えている。MOSトランジスタ1
10、120はソース領域87、92、ドレイン領域8
9、90及びゲート電極81、82をそれぞれ有してい
る。チャネル領域95、96がソース領域とドレイン領
域との間に形成される。バイポーラトランジスタ130
はエミッタ84、ベース64及びコレクタ69を有して
いる。
MOSトランジスタ110及びpチャネルMOSトラン
ジスタ120を有するCMOS素子と、バイポーラトラ
ンジスタ130とを備えている。MOSトランジスタ1
10、120はソース領域87、92、ドレイン領域8
9、90及びゲート電極81、82をそれぞれ有してい
る。チャネル領域95、96がソース領域とドレイン領
域との間に形成される。バイポーラトランジスタ130
はエミッタ84、ベース64及びコレクタ69を有して
いる。
【0045】好ましい実施例において、バイポーラトラ
ンジスタ130はn-p-n縦型トランジスタである。縦
型バイポーラトランジスタは横型バイポーラトランジス
タよりも高速で動作することが可能である。望まれる場
合には、バイポーラトランジスタ130はp-n-pバイ
ポーラトランジスタとして構成することもできる。
ンジスタ130はn-p-n縦型トランジスタである。縦
型バイポーラトランジスタは横型バイポーラトランジス
タよりも高速で動作することが可能である。望まれる場
合には、バイポーラトランジスタ130はp-n-pバイ
ポーラトランジスタとして構成することもできる。
【0046】縦型バイポーラトランジスタのエミッタ
(又はコレクタ)は堆積されたポリシリコンなどの半導
体材料から形成される。これによって、エミッタ−配線
間接合の電気特性の向上及び迅速で対費用効果のある製
造を含む多くの利点が提供される。
(又はコレクタ)は堆積されたポリシリコンなどの半導
体材料から形成される。これによって、エミッタ−配線
間接合の電気特性の向上及び迅速で対費用効果のある製
造を含む多くの利点が提供される。
【0047】寄生容量を低減させるために、MOSトラ
ンジスタ110及び120は二酸化シリコンなどの絶縁
体52上に形成される。これによって、チャネル領域9
5及び96と、ソース領域87及び92と、ドレイン領
域89及び90との間の接合面積の大きさが小さくな
る。寄生容量及びリーク電流はこれらの接合面積の大き
さに比例するので、それらの大きさを低減することは寄
生容量及びリーク(又は予備)電流を低減させることに
なる。
ンジスタ110及び120は二酸化シリコンなどの絶縁
体52上に形成される。これによって、チャネル領域9
5及び96と、ソース領域87及び92と、ドレイン領
域89及び90との間の接合面積の大きさが小さくな
る。寄生容量及びリーク電流はこれらの接合面積の大き
さに比例するので、それらの大きさを低減することは寄
生容量及びリーク(又は予備)電流を低減させることに
なる。
【0048】動作周波数を最高とする際に他に考慮すべ
き点はバイポーラトランジスタ130のベース幅を狭く
することである。ベース幅を狭くすることによって動作
周波数が好ましく増大することは公知である。この理由
により、ベース64は浅くされる。ベースのおよその厚
さは400オングストロームから1000オングストロ
ームの範囲である。
き点はバイポーラトランジスタ130のベース幅を狭く
することである。ベース幅を狭くすることによって動作
周波数が好ましく増大することは公知である。この理由
により、ベース64は浅くされる。ベースのおよその厚
さは400オングストロームから1000オングストロ
ームの範囲である。
【0049】構造100の大きさ及びその中の個々の構
成要素の大きさは正確な比率では図示されておらず、例
示する目的で表されていることに注意することが重要で
ある。
成要素の大きさは正確な比率では図示されておらず、例
示する目的で表されていることに注意することが重要で
ある。
【0050】図2は、半導体ウェハ50の一部断面を示
す。この断面はシリコンなどの半導体材料からなる基板
51、二酸化シリコン、サファイア、マグネシウムアル
ミネートスピネルなどの絶縁材料からなる層52及び半
導体材料からなる表面層53から構成される。サファイ
ア上のシリコンなど、他のシリコンオンインシュレータ
(SOI)構造の製造は当該技術分野では公知である。
また、SOI構造は商業的に入手可能である。
す。この断面はシリコンなどの半導体材料からなる基板
51、二酸化シリコン、サファイア、マグネシウムアル
ミネートスピネルなどの絶縁材料からなる層52及び半
導体材料からなる表面層53から構成される。サファイ
ア上のシリコンなど、他のシリコンオンインシュレータ
(SOI)構造の製造は当該技術分野では公知である。
また、SOI構造は商業的に入手可能である。
【0051】好ましい実施例において、ウェハ構造50
は多くの利点を提供するという理由から酸素注入による
シリコン分離(SIMOX)技術を用いて製造される。
この場合、基板51及び表面層53は単結晶シリコンか
らなり、絶縁体材料からなる層52は二酸化シリコンか
らなる。表面層53及び二酸化シリコン層52の好まし
い厚さはそれぞれ約500オングストロームである。
は多くの利点を提供するという理由から酸素注入による
シリコン分離(SIMOX)技術を用いて製造される。
この場合、基板51及び表面層53は単結晶シリコンか
らなり、絶縁体材料からなる層52は二酸化シリコンか
らなる。表面層53及び二酸化シリコン層52の好まし
い厚さはそれぞれ約500オングストロームである。
【0052】図2の構造を形成するためにSIMOX技
術を用いた適切な方法は以下の通りである。酸素をイオ
ンドーズ量約1×1017から5×1017個/cm2でシ
リコン基板中に注入する。この酸素イオン注入は低エネ
ルギー、高電流(5から20mA)イオン注入装置を用
いて行うことができる。次に、基板を好ましくは130
0℃から1350℃の間の温度で1時間から3時間アニ
ールして、0.05μmから0.1μmの埋込酸化物を
形成する。SIMOX技術を用いる利点はウェハが容易
に入手可能なシリコンから製造され得ること、及び製造
技術が従来の製造技術に比べて低パワー消費であること
などである。
術を用いた適切な方法は以下の通りである。酸素をイオ
ンドーズ量約1×1017から5×1017個/cm2でシ
リコン基板中に注入する。この酸素イオン注入は低エネ
ルギー、高電流(5から20mA)イオン注入装置を用
いて行うことができる。次に、基板を好ましくは130
0℃から1350℃の間の温度で1時間から3時間アニ
ールして、0.05μmから0.1μmの埋込酸化物を
形成する。SIMOX技術を用いる利点はウェハが容易
に入手可能なシリコンから製造され得ること、及び製造
技術が従来の製造技術に比べて低パワー消費であること
などである。
【0053】この構造をさらに続けて、フォトレジスト
(不図示)をシリコン層53に塗布し、層53のエッチ
ングを行ってシリコンアイランド61及び62を得る。
これらのアイランドは図2において点線で示される。
(不図示)をシリコン層53に塗布し、層53のエッチ
ングを行ってシリコンアイランド61及び62を得る。
これらのアイランドは図2において点線で示される。
【0054】図3では、シリコンアイランド61及び6
2を図示されるようにフォトレジスト63で覆って酸化
エッチングを行い、基板51の一部を露出させる。その
後フォトレジスト63を除去する。
2を図示されるようにフォトレジスト63で覆って酸化
エッチングを行い、基板51の一部を露出させる。その
後フォトレジスト63を除去する。
【0055】次の工程では、図3の構造のうちアイラン
ド61(将来nチャネルMOSトランジスタとなる)を
除く全ての部分がフォトレジスト(不図示)によって保
護され、イオン注入を行って適当な閾値電圧調整をす
る。その後このフォトレジストは取り除かれる。適切な
閾値電圧調整は当該技術分野では公知である。ここで
は、ドーズ量5×1011から1013個/cm2の範囲の
ホウ素イオンを10から20keVのエネルギーで注入
することによってN+ゲート電極(後述される)を有す
るnチャネル素子のために達成され得る。フォトレジス
トが取り除かれ、同様の工程が行われてアイランド62
(将来pチャネルMOSトランジスタとなる)において
適切な閾値電圧調整を行う。N+ゲートを有するpチャ
ネルMOSトランジスタのための適切な閾値電圧調整
は、ドーズ量約5×1011から1013個/cm2、5か
ら15keVのエネルギーでのホウ素イオン注入によっ
て達成される。ドープのために他の材料を使用すること
も可能であり、ゲート電極ドーピング及び当該技術分野
において公知の他のパラメータに応じて濃度も変化し得
る。
ド61(将来nチャネルMOSトランジスタとなる)を
除く全ての部分がフォトレジスト(不図示)によって保
護され、イオン注入を行って適当な閾値電圧調整をす
る。その後このフォトレジストは取り除かれる。適切な
閾値電圧調整は当該技術分野では公知である。ここで
は、ドーズ量5×1011から1013個/cm2の範囲の
ホウ素イオンを10から20keVのエネルギーで注入
することによってN+ゲート電極(後述される)を有す
るnチャネル素子のために達成され得る。フォトレジス
トが取り除かれ、同様の工程が行われてアイランド62
(将来pチャネルMOSトランジスタとなる)において
適切な閾値電圧調整を行う。N+ゲートを有するpチャ
ネルMOSトランジスタのための適切な閾値電圧調整
は、ドーズ量約5×1011から1013個/cm2、5か
ら15keVのエネルギーでのホウ素イオン注入によっ
て達成される。ドープのために他の材料を使用すること
も可能であり、ゲート電極ドーピング及び当該技術分野
において公知の他のパラメータに応じて濃度も変化し得
る。
【0056】次の工程では、フォトレジスト(不図示)
を一般的にはベース64との位置合わせをしながら塗布
し、イオン注入を行ってバイポーラトランジスタのベー
ス64を作成する。その後、このフォトレジストは取り
除かれる。
を一般的にはベース64との位置合わせをしながら塗布
し、イオン注入を行ってバイポーラトランジスタのベー
ス64を作成する。その後、このフォトレジストは取り
除かれる。
【0057】ベース64は、Bi-CMOS素子の最終
的な使用目的に応じてn又はp型のいずれかでドープさ
れることが可能である。好ましい実施例において、ベー
ス64はp型にドープされており、p型ドーピングのた
めの適切なイオン注入は、1012から1013個/cm2
のオーダーのホウ素イオンドーズ量及び10から20k
eVのエネルギーで行われる。
的な使用目的に応じてn又はp型のいずれかでドープさ
れることが可能である。好ましい実施例において、ベー
ス64はp型にドープされており、p型ドーピングのた
めの適切なイオン注入は、1012から1013個/cm2
のオーダーのホウ素イオンドーズ量及び10から20k
eVのエネルギーで行われる。
【0058】図4では、フォトレジスト68が図示され
るように図4の構造に塗布され、イオン注入が行われて
バイポーラトランジスタのコレクタ69を形成する。好
ましい実施例において、注入は高エネルギーで、1から
5×1015個/cm2の濃度、100から200keV
のエネルギーで注入されるリンイオンを用いて行われ
る。リンイオン注入はヒ素イオン注入の代わりに用いら
れている。なぜなら、深い拡散が望まれており、リンの
ドーパント不純物がヒ素ドーパント不純物よりもさらに
容易に拡散するという特徴を有するからである。
るように図4の構造に塗布され、イオン注入が行われて
バイポーラトランジスタのコレクタ69を形成する。好
ましい実施例において、注入は高エネルギーで、1から
5×1015個/cm2の濃度、100から200keV
のエネルギーで注入されるリンイオンを用いて行われ
る。リンイオン注入はヒ素イオン注入の代わりに用いら
れている。なぜなら、深い拡散が望まれており、リンの
ドーパント不純物がヒ素ドーパント不純物よりもさらに
容易に拡散するという特徴を有するからである。
【0059】図5では、酸化物の層72が形成される。
この層の第1の部分73はシリコンアイランド61上の
ゲート酸化物となり、第2の部分74はシリコンアイラ
ンド62上のゲート酸化物層となる。酸化物層72を形
成する1つの方法は酸素ガス環境において酸化物を成長
させる熱成長である。酸化物層72のおよその厚さは5
0から150オングストロームである。
この層の第1の部分73はシリコンアイランド61上の
ゲート酸化物となり、第2の部分74はシリコンアイラ
ンド62上のゲート酸化物層となる。酸化物層72を形
成する1つの方法は酸素ガス環境において酸化物を成長
させる熱成長である。酸化物層72のおよその厚さは5
0から150オングストロームである。
【0060】次に、ポリシリコン75がゲート酸化物7
2の上に堆積される。ポリシリコン層75は化学的気層
成長法(CVD)を用いて形成され、約100から50
0オングストロームの厚さを有する。このポリシリコン
からなる層は実質的に、フォトレジストに関連した処理
において用いられ酸化物破壊を引き起こし得る化学物質
の悪影響から薄いゲート酸化層72を保護するための保
護層として働く。次に、フォトレジスト76が図5の半
導体構造に塗布されてベース領域に接触するエミッタを
規定する。次に、ポリシリコン層75及び酸化物72の
一部にエッチングを行って図6に示すようにベース64
を露出させる。ベースと後に形成されるエミッタとの間
のp-n接合がこの露出部分に形成される。
2の上に堆積される。ポリシリコン層75は化学的気層
成長法(CVD)を用いて形成され、約100から50
0オングストロームの厚さを有する。このポリシリコン
からなる層は実質的に、フォトレジストに関連した処理
において用いられ酸化物破壊を引き起こし得る化学物質
の悪影響から薄いゲート酸化層72を保護するための保
護層として働く。次に、フォトレジスト76が図5の半
導体構造に塗布されてベース領域に接触するエミッタを
規定する。次に、ポリシリコン層75及び酸化物72の
一部にエッチングを行って図6に示すようにベース64
を露出させる。ベースと後に形成されるエミッタとの間
のp-n接合がこの露出部分に形成される。
【0061】図6では、約1000から3000オング
ストロームの厚さを有するポリシリコンの層78が化学
的気層成長法(CVD)によって形成される。このポリ
シリコンの層78は既存のポリシリコンの層75と一体
化するが、これらの形成に必要な2つの異なる方法工程
を示すために図6では別々に示されている。次に、MO
Sトランジスタのゲート電極及びバイポラートランジス
タのエミッタとなるものを適切にドープするためのイオ
ン注入を行う。好ましい実施例において、ヒ素イオンが
5×1015から2×1016個/cm2のイオンドーズ量
で20から60keVのエネルギーで注入される。ここ
ではリンイオンよりもヒ素イオンが好ましい。なぜな
ら、ヒ素イオンの方が拡散が遅いのでその拡散の範囲を
さらに容易に制御し得るからである。同様に、p型ドー
プのゲート電極が望ましい場合にはp型ドーピングが行
われ得る。この場合にはバイポーラトランジスタはp-
n-pトランジスタとなり、余分な処理工程は行われな
い。実際にp-n-pトランジスタが実現される場合には
上述のベース64及びコレクタ69はn型及びp型ドー
パント不純物によってそれぞれドープされなくてはなら
ない。
ストロームの厚さを有するポリシリコンの層78が化学
的気層成長法(CVD)によって形成される。このポリ
シリコンの層78は既存のポリシリコンの層75と一体
化するが、これらの形成に必要な2つの異なる方法工程
を示すために図6では別々に示されている。次に、MO
Sトランジスタのゲート電極及びバイポラートランジス
タのエミッタとなるものを適切にドープするためのイオ
ン注入を行う。好ましい実施例において、ヒ素イオンが
5×1015から2×1016個/cm2のイオンドーズ量
で20から60keVのエネルギーで注入される。ここ
ではリンイオンよりもヒ素イオンが好ましい。なぜな
ら、ヒ素イオンの方が拡散が遅いのでその拡散の範囲を
さらに容易に制御し得るからである。同様に、p型ドー
プのゲート電極が望ましい場合にはp型ドーピングが行
われ得る。この場合にはバイポーラトランジスタはp-
n-pトランジスタとなり、余分な処理工程は行われな
い。実際にp-n-pトランジスタが実現される場合には
上述のベース64及びコレクタ69はn型及びp型ドー
パント不純物によってそれぞれドープされなくてはなら
ない。
【0062】図7では、適当なフォトレジスト(不図
示)がポリシリコン層78に塗布されMOSトランジス
タのためのゲート電極及びバイポーラトランジスタのた
めのエミッタが規定される。次にポリシリコンエッチン
グが行われて、図示されるゲート電極81及び82並び
にエミッタ84が形成される。これらの新しく形成され
た電極のそれぞれは、直前に説明されたヒ素イオン注入
によりN+ドープされている。
示)がポリシリコン層78に塗布されMOSトランジス
タのためのゲート電極及びバイポーラトランジスタのた
めのエミッタが規定される。次にポリシリコンエッチン
グが行われて、図示されるゲート電極81及び82並び
にエミッタ84が形成される。これらの新しく形成され
た電極のそれぞれは、直前に説明されたヒ素イオン注入
によりN+ドープされている。
【0063】図8では、MOSトランジスタのソース領
域及びドレイン領域並びにバイポーラトランジスタのコ
レクタコンタクト領域及びベースコンタクト領域を形成
するための工程が行われる。フォトレジスト(不図示)
を、図8の構造のうちn型ドーパント不純物を受け取る
領域を除く全ての部分の上に塗布し、n型ドープのソー
ス領域及びドレイン領域を形成する。次にn型イオン注
入を行うが、好ましい実施例では、ヒ素イオンのドーズ
量は1×1015から5×1015個/cm2の範囲であり
注入エネルギーは30から70keVである。これによ
りN+ドープの領域87及び89が形成される。フォト
レジストが取り除かれ、新しいフォトレジスト(不図
示)がウェハのp型ドーパント純物を受け取らない全て
の領域に塗布される。次に、p型ドーパント不純物の注
入を行うが、好ましい実施例では、二フッ化ホウ素イオ
ン(BF2)が、1×1015から5×1015個/cm2の
範囲のドーズ量で30から70keVのエネルギーで注
入される。その後フォトレジストが取り除かれる。ソー
ス領域及びドレイン領域を形成するためのホトリソグラ
フィ及びドーピング技術は当該技術分野においては公知
である。
域及びドレイン領域並びにバイポーラトランジスタのコ
レクタコンタクト領域及びベースコンタクト領域を形成
するための工程が行われる。フォトレジスト(不図示)
を、図8の構造のうちn型ドーパント不純物を受け取る
領域を除く全ての部分の上に塗布し、n型ドープのソー
ス領域及びドレイン領域を形成する。次にn型イオン注
入を行うが、好ましい実施例では、ヒ素イオンのドーズ
量は1×1015から5×1015個/cm2の範囲であり
注入エネルギーは30から70keVである。これによ
りN+ドープの領域87及び89が形成される。フォト
レジストが取り除かれ、新しいフォトレジスト(不図
示)がウェハのp型ドーパント純物を受け取らない全て
の領域に塗布される。次に、p型ドーパント不純物の注
入を行うが、好ましい実施例では、二フッ化ホウ素イオ
ン(BF2)が、1×1015から5×1015個/cm2の
範囲のドーズ量で30から70keVのエネルギーで注
入される。その後フォトレジストが取り除かれる。ソー
ス領域及びドレイン領域を形成するためのホトリソグラ
フィ及びドーピング技術は当該技術分野においては公知
である。
【0064】次に、図8の構造を安定化させるために、
窒素雰囲気中で1050℃から1100℃で10から2
0秒又はそれよりも長い時間RTA(Rapid Thermal Ann
ealing)が行われる。
窒素雰囲気中で1050℃から1100℃で10から2
0秒又はそれよりも長い時間RTA(Rapid Thermal Ann
ealing)が行われる。
【0065】図1を参照して、従来のプロセスが行われ
てBi-CMOS構造を完了する。従来のプロセスに
は、CMOS構造115及びバイポーラトランジスタ1
30の各種構成要素を絶縁するための酸化物などの化学
的気層成長、MOSトランジスタ110、120のソー
ス、ゲート及びドレイン領域へ接触するためのコンタク
トバイアのエッチング、バイポーラトランジスタ130
のベース、エミッタ及びコレクタへ接触するためのコン
タクトバイアのエッチング、及び高導電配線を形成する
ためのこれらのコンタクトホールのメタライゼーション
がある。完成されたBi-CMOS構造100が図1に
示されている。
てBi-CMOS構造を完了する。従来のプロセスに
は、CMOS構造115及びバイポーラトランジスタ1
30の各種構成要素を絶縁するための酸化物などの化学
的気層成長、MOSトランジスタ110、120のソー
ス、ゲート及びドレイン領域へ接触するためのコンタク
トバイアのエッチング、バイポーラトランジスタ130
のベース、エミッタ及びコレクタへ接触するためのコン
タクトバイアのエッチング、及び高導電配線を形成する
ためのこれらのコンタクトホールのメタライゼーション
がある。完成されたBi-CMOS構造100が図1に
示されている。
【0066】図9では、他のBi-CMOS構造200
(図10)のための開始シリコンウェハ構造151を示
す。他の特徴のうち、図9では開始ウェハは、埋込酸化
物層を形成するための酸素イオン注入が行われる前に
は、後にベースが形成されるウェハの部分が薄い酸化物
層及びフォトレジスト層によって保護されている。酸化
物/フォトレジストの組み合わせによって提供される付
加的な保護が好ましいが、酸化物及びフォトレジストの
層はフォトレジストの単一層によって置き換えられるこ
とも可能である。薄い酸化物及びフォトレジストの層
(又はフォトレジストのみの層)でベース領域を保護す
ることによって、最初のシリコン結晶表面の滑らかさが
実質的に維持される。ホトリソグラフィ装置の焦点距離
のばらつきによって配線幅が不均一となるので、スムー
ズな表面は微細パターンを規定する際に有益である。1
/4又は1/2ミクロンの表面の変動が重大となり得
る。図9のウェハから始まる製造工程を以下に説明す
る。
(図10)のための開始シリコンウェハ構造151を示
す。他の特徴のうち、図9では開始ウェハは、埋込酸化
物層を形成するための酸素イオン注入が行われる前に
は、後にベースが形成されるウェハの部分が薄い酸化物
層及びフォトレジスト層によって保護されている。酸化
物/フォトレジストの組み合わせによって提供される付
加的な保護が好ましいが、酸化物及びフォトレジストの
層はフォトレジストの単一層によって置き換えられるこ
とも可能である。薄い酸化物及びフォトレジストの層
(又はフォトレジストのみの層)でベース領域を保護す
ることによって、最初のシリコン結晶表面の滑らかさが
実質的に維持される。ホトリソグラフィ装置の焦点距離
のばらつきによって配線幅が不均一となるので、スムー
ズな表面は微細パターンを規定する際に有益である。1
/4又は1/2ミクロンの表面の変動が重大となり得
る。図9のウェハから始まる製造工程を以下に説明す
る。
【0067】最初の基板151の点線及び外側の実線に
よって示される半導体ウェハを約100から300nm
の酸化物(不図示)などによって覆う。次に、後にバイ
ポーラトランジスタの実質的な部分となる部分163と
位置合わせしながらフォトレジストを酸化物に塗布す
る。次に、露出された酸化物のエッチングを行って、点
線で示され、アイランド161及び162の上表面を形
成する部分が露出された基板を作成する。一方、部分1
63は酸化物及びフォトレジストの層によって覆われた
ままである。浅いSIMOX技術を用いて、酸素イオン
注入がこの構造に対して行われて酸化物の埋込層152
を形成する。この目的での適切な酸素注入は酸素イオン
ドーズ量が1から5×1017個/cm2の範囲でエネル
ギーは20から40keVで行われる。その後、フォト
レジストの層(不図示)が取り除かれる。
よって示される半導体ウェハを約100から300nm
の酸化物(不図示)などによって覆う。次に、後にバイ
ポーラトランジスタの実質的な部分となる部分163と
位置合わせしながらフォトレジストを酸化物に塗布す
る。次に、露出された酸化物のエッチングを行って、点
線で示され、アイランド161及び162の上表面を形
成する部分が露出された基板を作成する。一方、部分1
63は酸化物及びフォトレジストの層によって覆われた
ままである。浅いSIMOX技術を用いて、酸素イオン
注入がこの構造に対して行われて酸化物の埋込層152
を形成する。この目的での適切な酸素注入は酸素イオン
ドーズ量が1から5×1017個/cm2の範囲でエネル
ギーは20から40keVで行われる。その後、フォト
レジストの層(不図示)が取り除かれる。
【0068】得られる構造は二酸化シリコンの埋込層1
52及びシリコンの表面層153を有するシリコンの半
導体基板である。酸化物(不図示)で覆われた部分16
3はこれに近接して形成される。表面シリコン層153
及び二酸化シリコン層152の厚さは、それぞれ約50
0オングストロームである。この構造は約1300℃か
ら1350℃で1から3時間アニールされる。
52及びシリコンの表面層153を有するシリコンの半
導体基板である。酸化物(不図示)で覆われた部分16
3はこれに近接して形成される。表面シリコン層153
及び二酸化シリコン層152の厚さは、それぞれ約50
0オングストロームである。この構造は約1300℃か
ら1350℃で1から3時間アニールされる。
【0069】アニールの後、部分163上の酸化物が除
去される。続いて、アイランド161及び162を規定
し、部分163を保護するためにフォトレジストが塗布
される。次に、表面シリコン層153のエッチングが行
われてアイランド161、162及びバイポーラ部分1
63を分離する。
去される。続いて、アイランド161及び162を規定
し、部分163を保護するためにフォトレジストが塗布
される。次に、表面シリコン層153のエッチングが行
われてアイランド161、162及びバイポーラ部分1
63を分離する。
【0070】次の工程では、シリコンアイランド16
1、162に対して適切な閾値電圧調整を行う。ドーパ
ント不純物を後に規定されるベース領域164に供給す
るために、ベースドーパント不純物線165によって示
されるように部分163に注入される。閾値電圧調整及
びベースドーパント不純物は図3に関して上述されたと
おりである。
1、162に対して適切な閾値電圧調整を行う。ドーパ
ント不純物を後に規定されるベース領域164に供給す
るために、ベースドーパント不純物線165によって示
されるように部分163に注入される。閾値電圧調整及
びベースドーパント不純物は図3に関して上述されたと
おりである。
【0071】図10に、図9の基板構造から製造される
完成されたBi-CMOS構造200を示す。この完成
構造200は図9を参照して説明された基板を始めとし
て、図4〜図8を参照して説明された方法工程によって
形成される。図1を参照して説明された適切な仕上げ工
程は、構造200を完成させるために用いられ得る。
完成されたBi-CMOS構造200を示す。この完成
構造200は図9を参照して説明された基板を始めとし
て、図4〜図8を参照して説明された方法工程によって
形成される。図1を参照して説明された適切な仕上げ工
程は、構造200を完成させるために用いられ得る。
【0072】Bi-CMOS構造200はnチャネルM
OSトランジスタ210及びpチャネルMOSトランジ
スタ220並びにバイポーラトランジスタ230を有し
ている。nチャネルMOSトランジスタ210はチャネ
ル領域195によって分離されるソース領域187及び
ドレイン領域189を有している。pチャネルMOSト
ランジスタ220は同様に、チャネル領域196によっ
て分離されるソース領域192及びドレイン領域190
を有している。これらのトランジスタ210及び220
の両方は酸化物197又はその他の適切な絶縁体によっ
て絶縁されている。
OSトランジスタ210及びpチャネルMOSトランジ
スタ220並びにバイポーラトランジスタ230を有し
ている。nチャネルMOSトランジスタ210はチャネ
ル領域195によって分離されるソース領域187及び
ドレイン領域189を有している。pチャネルMOSト
ランジスタ220は同様に、チャネル領域196によっ
て分離されるソース領域192及びドレイン領域190
を有している。これらのトランジスタ210及び220
の両方は酸化物197又はその他の適切な絶縁体によっ
て絶縁されている。
【0073】バイポーラトランジスタ230はコレクタ
169、ベース164及びエミッタ184を有してい
る。上述したように、バイポーラトランジスタ及びMO
Sトランジスタには多くの変形例がある。ドーパントの
濃度及び極性、各トランジスタの物理的レイアウト又は
配置、並びにソース領域及びドレイン領域の割あてに関
する変更修正は本発明の範囲内である。
169、ベース164及びエミッタ184を有してい
る。上述したように、バイポーラトランジスタ及びMO
Sトランジスタには多くの変形例がある。ドーパントの
濃度及び極性、各トランジスタの物理的レイアウト又は
配置、並びにソース領域及びドレイン領域の割あてに関
する変更修正は本発明の範囲内である。
【0074】Bi-CMOS構造100及び200の両
方を参照して、MOSトランジスタ及びバイポーラトラ
ンジスタの上述したような同時形成は、固体物理的利点
に加えて、低パワー消費及び処理の短時間化、並びに安
価で容易に入手可能な原材料の使用などの多くの利点を
実現する。
方を参照して、MOSトランジスタ及びバイポーラトラ
ンジスタの上述したような同時形成は、固体物理的利点
に加えて、低パワー消費及び処理の短時間化、並びに安
価で容易に入手可能な原材料の使用などの多くの利点を
実現する。
【0075】本発明を特定の実施例に関して説明した
が、他の修正も可能であることは理解されるであろう。
さらに、本願は、概括的には本発明の原理に従い、本発
明が関係する技術分野に於ける公知のもしくは慣習的範
囲内であるような本開示からの発展、又は上述した主要
な特徴に適用されることが可能であり、本発明の範囲及
び前述の請求の範囲内であるような本開示からの発展を
含む本発明のあらゆる変形、使用又は適用を包含するこ
とを意図している。
が、他の修正も可能であることは理解されるであろう。
さらに、本願は、概括的には本発明の原理に従い、本発
明が関係する技術分野に於ける公知のもしくは慣習的範
囲内であるような本開示からの発展、又は上述した主要
な特徴に適用されることが可能であり、本発明の範囲及
び前述の請求の範囲内であるような本開示からの発展を
含む本発明のあらゆる変形、使用又は適用を包含するこ
とを意図している。
【0076】
【発明の効果】本発明によれば、絶縁膜上に形成された
MOSトランジスタと、半導体基板中に形成された縦型
バイポーラトランジスタとを有するBi−CMOS構造
が得られる。MOSトランジスタは、絶縁膜上に形成さ
れているので、寄生容量が低減され、高い周波数での動
作が可能となる。さらにリーク電流も低減される。ま
た、縦型バイポーラトランジスタは、横型バイポーラト
ランジスタに較べ高い周波数で動作することができる。
従って、本発明のBi−CMOS構造は、高周波数で優
れた性能を有する。
MOSトランジスタと、半導体基板中に形成された縦型
バイポーラトランジスタとを有するBi−CMOS構造
が得られる。MOSトランジスタは、絶縁膜上に形成さ
れているので、寄生容量が低減され、高い周波数での動
作が可能となる。さらにリーク電流も低減される。ま
た、縦型バイポーラトランジスタは、横型バイポーラト
ランジスタに較べ高い周波数で動作することができる。
従って、本発明のBi−CMOS構造は、高周波数で優
れた性能を有する。
【0077】また本発明によれば、半導体基板中に絶縁
層を設け、絶縁層上の半導体からなる表面層にMOSト
ランジスタを形成し、絶縁層下の半導体からなるバルク
層にバイポーラトランジスタの一部を形成するので、安
価で入手が容易なシリコン基板などを用いて同時にMO
Sトランジスタとバイポーラトランジスタを形成するこ
とができる。更にSIMOX技術を用いることによっ
て、低パワー消費で製造することができる。MOSトラ
ンジスタのゲート電極とバイポーラトランジスタのエミ
ッタまたはコレクタをポリシリコンなどからなる半導体
材料で同時に形成することができるので、製造工程が簡
略化される。
層を設け、絶縁層上の半導体からなる表面層にMOSト
ランジスタを形成し、絶縁層下の半導体からなるバルク
層にバイポーラトランジスタの一部を形成するので、安
価で入手が容易なシリコン基板などを用いて同時にMO
Sトランジスタとバイポーラトランジスタを形成するこ
とができる。更にSIMOX技術を用いることによっ
て、低パワー消費で製造することができる。MOSトラ
ンジスタのゲート電極とバイポーラトランジスタのエミ
ッタまたはコレクタをポリシリコンなどからなる半導体
材料で同時に形成することができるので、製造工程が簡
略化される。
【図1】図2〜図8を参照して説明される方法によって
形成されるBi-CMOS構造の断面図である。
形成されるBi-CMOS構造の断面図である。
【図2】図1のBi-CMOS構造の製造方法の一段階
での断面図である。
での断面図である。
【図3】図1のBi-CMOS構造の製造方法の一段階
での断面図である。
での断面図である。
【図4】図1のBi-CMOS構造の製造方法の一段階
での断面図である。
での断面図である。
【図5】図1のBi-CMOS構造の製造方法の一段階
での断面図である。
での断面図である。
【図6】図1のBi-CMOS構造の製造方法の一段階
での断面図である。
での断面図である。
【図7】図1のBi-CMOS構造の製造方法の一段階
での断面図である。
での断面図である。
【図8】図1のBi-CMOS構造の製造方法の一段階
での断面図である。
での断面図である。
【図9】Bi-CMOS構造の他の実施例の予備段階を
示す断面図である。
示す断面図である。
【図10】Bi-CMOS構造の他の実施例の最終段階
を示す断面図である。
を示す断面図である。
64 ベース 69 コレクタ 81、82 ゲート電極 84 エミッタ 87、92 ソース領域 89、90 ドレイン領域 95、96 チャネル領域 100 Bi−CMOS構造 110 nチャネルMOSトランジスタ 120 pチャネルMOSトランジスタ 130 バイポーラトランジスタ
Claims (27)
- 【請求項1】 半導体材料からなる表面層、その下に形
成される絶縁体層及び半導体材料からなるバルク層を有
する基板を設ける工程と、 チャネル領域が該表面層の中に形成されるMOSトラン
ジスタを該基板上に形成する工程と、 エミッタ及びコレクタを有し、該エミッタ及びコレクタ
のうち一方が該バルク層の中に形成されるバイポーラト
ランジスタを該基板上に形成する工程と、を包含するB
i-CMOS構造を形成する方法。 - 【請求項2】 前記基板上にポリシリコンからなる層を
形成する工程をさらに包含し、前記エミッタ及びコレク
タのうち他方がポリシリコンから形成される請求項1に
記載の方法。 - 【請求項3】 前記MOSトランジスタを形成する工程
が、 前記表面層をエッチングしてアイランドを形成する工程
と、 該アイランド上にゲート酸化物を形成し、該ゲート酸化
物上にゲート電極を形成する工程と、 該アイランドの一部にドーピングを行い、チャネル領域
をその間に有するソース領域及びドレイン領域を形成す
る工程と、を包含する請求項1に記載の方法。 - 【請求項4】 前記ゲート電極がポリシリコンから形成
される請求項3に記載の方法。 - 【請求項5】 前記バイポーラトランジスタを形成する
工程が、前記半導体材料からなるバルク層中にベースを
形成する工程を包含する請求項1に記載の方法。 - 【請求項6】 前記バイポーラトランジスタを形成する
工程が、 前記半導体材料からなるバルク層の一部領域が露出され
るように前記半導体材料からなる表面層及び前記絶縁体
材料からなる層の一部を除去する工程と、 該半導体材料からなる表面層の残りの部分及び該露出さ
れた領域上に酸化物層を形成する工程と、 該露出された領域上に形成された該酸化物の一部をエッ
チングして該露出された領域の一部を再び露出させる工
程と、 半導体材料からなる付加層を該酸化物層及び該再露出さ
れた部分上に形成する工程と、 該半導体材料からなる付加層をエッチングしてMOSト
ランジスタのゲート電極及び前記バイポーラトランジス
タの前記エミッタ及びコレクタのうち他方を規定する工
程と、を包含する請求項1に記載の方法。 - 【請求項7】 前記基板を設ける工程が、浅いSIMO
X処理技術を用いて該基板を形成する工程を包含する請
求項1に記載の方法。 - 【請求項8】 半導体材料からなる最上層、埋込絶縁体
層及び半導体材料からなるバルク層を有する基板を設け
る工程と、 チャネル領域が該半導体材料からなる最上層の中に形成
されるMOSトランジスタを該基板上に形成する工程
と、 エミッタ及びコレクタを有し、該エミッタ及びコレクタ
のうち一方が該半導体材料からなるバルク層の中に形成
される縦型バイポーラトランジスタを該基板上に形成す
る工程と、 半導体材料からなる付加層であって、該エミッタ及びコ
レクタのうち他方を形成する該半導体材料からなる付加
層を該基板上に形成する工程と、を包含するBi-CM
OS構造を形成する方法。 - 【請求項9】 前記半導体材料からなる付加層を形成す
る工程が、ポリシリコンからなる層を堆積する工程を包
含する請求項8に記載の方法。 - 【請求項10】 前記MOSトランジスタを形成する工
程が、 前記最上層をエッチングしてアイランドを形成する工程
と、 該アイランド上にゲート酸化物を形成し、該ゲート酸化
物上にゲート電極を形成する工程と、 該アイランドの一部にドーピングを行い、チャネル領域
をその間に有するソース領域及びドレイン領域を形成す
る工程とを包含し、 該ゲート電極が前記半導体材料からなる付加層から形成
される請求項8に記載の方法。 - 【請求項11】 前記バイポーラトランジスタを形成す
る工程が、前記半導体材料のバルク層中に前記エミッタ
及び前記コレクタと連絡するベースを形成する工程を包
含する請求項8に記載の方法。 - 【請求項12】 前記バイポーラトランジスタを形成す
る工程が、 前記半導体材料からなるバルク層の一部領域が露出され
るように前記半導体材料からなる最上層及び前記絶縁体
材料からなる層の一部を除去する工程と、 該半導体材料からなる最上層の残りの部分及び該露出さ
れた領域上に酸化物層を形成する工程と、 該露出された領域上に形成された該酸化物の一部をエッ
チングして該露出された領域の一部を再び露出させる工
程と、 該酸化物層及び該再露出された部分上に半導体材料を堆
積する工程と、 該堆積された半導体材料をエッチングしてMOSトラン
ジスタのゲート電極及び前記エミッタ及びコレクタのう
ち他方を規定する工程と、を包含する請求項8に記載の
方法。 - 【請求項13】 前記基板を設ける工程が、浅いSIM
OX処理技術を用いて該基板を形成する工程を包含する
請求項8に記載の方法。 - 【請求項14】 半導体材料からなる表面層、埋込絶縁
体層及び半導体材料からなるバルク層を有する基板を設
ける工程と、 該半導体材料からなる表面層の中に形成されるチャネル
領域及びゲート電極を有するMOSトランジスタを該基
板上に形成する工程と、 エミッタ及びコレクタを有する縦型バイポーラトランジ
スタをその上に形成する工程とを包含し、 該エミッタ及びコレクタのうち一方が該ゲート電極を形
成する工程と同一の工程で形成されるBi-CMOS構
造を形成する方法。 - 【請求項15】 前記同一の工程が、 前記基板上に半導体材料からなる付加層を形成する工程
と、 該半導体材料からなる付加層をエッチングして前記エミ
ッタ及びコレクタのうち前記一方及び前記ゲート電極を
規定する工程と、を包含する請求項14に記載の方法。 - 【請求項16】 前記同一の工程が、 ポリシリコンからなる層を形成する工程と、 該ポリシリコンからなる層をエッチングして前記エミッ
タ及び前記ゲート電極を形成する工程とを包含する請求
項14に記載の方法。 - 【請求項17】 前記基板を設ける工程が、浅いSIM
OX処理技術を用いて該基板を形成する工程を包含する
請求項14に記載の方法。 - 【請求項18】 半導体材料からなる表面層、埋込絶縁
体層及び半導体材料からなるバルク層を有する基板を設
ける工程と、 該半導体材料からなるバルク層の一部領域が露出される
ように該半導体材料からなる表面層及び該絶縁体材料か
らなる層の一部を除去する工程と、 該半導体材料からなる最上層の残りの部分及び該露出さ
れた領域上に酸化物層を形成する工程と、 該露出された領域上に形成された該酸化物の一部をエッ
チングして該露出された領域の一部を再び露出させる工
程と、 該酸化物層及び該再露出された部分上に半導体材料を堆
積する工程と、 該堆積された半導体材料をエッチングしてMOSトラン
ジスタのゲート電極及びバイポーラトランジスタのエミ
ッタ及びコレクタのうち一方を規定する工程と、を包含
するBi-CMOS構造を形成する方法。 - 【請求項19】 前記半導体材料を堆積する工程が、ポ
リシリコンを堆積する工程を包含する請求項18に記載
の方法。 - 【請求項20】 P型及びN型ドーパント不純物の一方
又は他方で前記半導体材料からなる最上層をドーピング
して前記MOSトランジスタのソース領域及びドレイン
領域を形成する工程をさらに包含する請求項18に記載
の方法。 - 【請求項21】 前記半導体材料からなるバルク層中に
前記エミッタ及びコレクタのうち他方を形成する工程
と、 該半導体材料からなるバルク層中に該エミッタ及びコレ
クタと連絡し、それらの間に配されるベースを形成する
工程とをさらに包含する請求項18に記載の方法。 - 【請求項22】 前記基板を設ける工程が、浅いSIM
OX処理技術を用いて該基板を形成する工程を包含する
請求項18に記載の方法。 - 【請求項23】 半導体材料からなる表面層、埋込絶縁
体層及び半導体材料からなるバルク層を有する基板と、 該表面層中に形成されたチャネル領域を有するMOSト
ランジスタと、 エミッタ、ベース及びコレクタを有し、該エミッタ及び
コレクタのうち少なくとも一方が該バルク層の中に形成
される縦型バイポーラトランジスタと、を備えているB
i-CMOS構造。 - 【請求項24】 前記MOSトランジスタがゲート電極
を有し、該ゲート電極並びに前記エミッタ及びコレクタ
のうち他方が半導体材料からなる他の層から形成される
請求項23に記載のBi-CMOS構造。 - 【請求項25】 半導体材料からなるバルク層と、 該半導体材料からなるバルク層の上に形成された絶縁体
材料からなる層であって、該半導体材料からなるバルク
層の一部が接触可能なように構成されている層と、 該絶縁体層上に形成されたMOSトランジスタと、 該基板上に形成され、エミッタ、ベース及びコレクタを
有する縦型バイポーラトランジスタであって、該エミッ
タ及びコレクタのうち一方が該バルク層中に形成され、
該ベースが該バルク層の該接触可能な部分の中に形成さ
れ、該エミッタ及びコレクタのうち他方が該ベースと連
絡するように形成されている縦型バイポーラトランジス
タと、を備えているBi-CMOS構造。 - 【請求項26】 前記エミッタ及びコレクタのうち他方
がポリシリコンからなる請求項25に記載の半導体構
造。 - 【請求項27】 前記絶縁体材料がSIMOX技術を用
いて形成される二酸化シリコンである請求項25に記載
の半導体構造。
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