JPS6167253A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6167253A JPS6167253A JP19025084A JP19025084A JPS6167253A JP S6167253 A JPS6167253 A JP S6167253A JP 19025084 A JP19025084 A JP 19025084A JP 19025084 A JP19025084 A JP 19025084A JP S6167253 A JPS6167253 A JP S6167253A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- semiconductor device
- elements
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000013078 crystal Substances 0.000 claims abstract description 9
- 239000012212 insulator Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 4
- 229910002076 stabilized zirconia Inorganic materials 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000003877 atomic layer epitaxy Methods 0.000 description 1
- 125000001626 borono group Chemical group [H]OB([*])O[H] 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の１１１用分野）
本発明は、素子間分離を特徴とする半導体装置に関ずろ
。
。
（従来技術）
最近、半導体装置は、高速化、高密度化、高集積化へと
技術変革を遂げつつある。
技術変革を遂げつつある。
その中でも、ＣＭ ＯＳやＮ Ｍ ＯＳのＬＳＩは、低
消費電力駆動や大容量なとの特徴を活かして、半４体市
場への占有率か大幅に増大し、ハイボーラトランノスタ
との占有率か逆転している状況にある。
消費電力駆動や大容量なとの特徴を活かして、半４体市
場への占有率か大幅に増大し、ハイボーラトランノスタ
との占有率か逆転している状況にある。
しかしながら、ＣＭＯＳやＮＭＯＳのＬＳＩは、負荷特
性に弱いことらあって、高速処理の必要なスーパーコン
ピュータや画像処理装置などの分野では、まだ市場性が
極度に低いのが実ｔｎである。
性に弱いことらあって、高速処理の必要なスーパーコン
ピュータや画像処理装置などの分野では、まだ市場性が
極度に低いのが実ｔｎである。
他方、バイボーラトランジスタは、高速性や負荷特性に
優れているにもかかわらず、消費電力が大きいため、応
用範囲は特定の分野に限定されて来ている。
優れているにもかかわらず、消費電力が大きいため、応
用範囲は特定の分野に限定されて来ている。
（発明の目的）
本発明の目的は、同一の半導体装置内にＭＯＳトランジ
スタとパイポーラトラノノスタとを内蔵することが可能
な半導体装■をｉｌｌ、することである。
スタとパイポーラトラノノスタとを内蔵することが可能
な半導体装■をｉｌｌ、することである。
（発明の構１戊）
本発明に係る半導体装置は、基板上に斤ユ成した絶縁体
の単結晶層上に、バイボーラトランジスタとＭＯＳトラ
ンジスタとを含む庖数個の素子か形成され、且つ、電気
的に分離されるへき隣接する素子の１川に絶縁体層か形
成されることを特徴とす（作 用） 本発明に係る半導体装置においては、絶縁体層で素子間
の分離が図られるので、同一半導体装置内にバイボーラ
トランジスタとＭＯＳトランジスタとを含む回路を構成
することができる。また、各素子間の寄生容量を十分小
さくてきる。
の単結晶層上に、バイボーラトランジスタとＭＯＳトラ
ンジスタとを含む庖数個の素子か形成され、且つ、電気
的に分離されるへき隣接する素子の１川に絶縁体層か形
成されることを特徴とす（作 用） 本発明に係る半導体装置においては、絶縁体層で素子間
の分離が図られるので、同一半導体装置内にバイボーラ
トランジスタとＭＯＳトランジスタとを含む回路を構成
することができる。また、各素子間の寄生容量を十分小
さくてきる。
（実施例）
以下、添付の図面を用いて、本発明に係る半導体装置の
実施例の製作工程を説明する。簡単のため、半導体装置
は、第１図に示すように、バイボーラトランジスタ１個
とＣＭＯＳＭＯＳトランジスクｌ側なるしのとする。
実施例の製作工程を説明する。簡単のため、半導体装置
は、第１図に示すように、バイボーラトランジスタ１個
とＣＭＯＳＭＯＳトランジスクｌ側なるしのとする。
第２図（ａ）に示すように、まず、ノリコン単桔品基板
ｌの上に、酸化物単結晶の代表的なしのである安定化ノ
ルコニア（たとえば、（ＺｒＯ＋）。６（ｘ＋ｇｏ）ｏ
、＋） ノ膜２をスパッタ、ＭＯＣＶＤ、ＡＬＥ、Ｉｃ
Ｂ、イオンブレーティング法などにより０２〜１μ前後
の膜厚て形成する。
ｌの上に、酸化物単結晶の代表的なしのである安定化ノ
ルコニア（たとえば、（ＺｒＯ＋）。６（ｘ＋ｇｏ）ｏ
、＋） ノ膜２をスパッタ、ＭＯＣＶＤ、ＡＬＥ、Ｉｃ
Ｂ、イオンブレーティング法などにより０２〜１μ前後
の膜厚て形成する。
その上に／リコノｎ 半導体層３を、ノリコンのエビタ
キノトル装置を使用し、原料ガスとしてモノノラノ（Ｓ
ｉ（４）、四塩化硅素（Ｓｉｃ＆４）やトリクロロノラ
ノ（Ｓ ｉＨＣ０，３）にフォスフイン（ＰＨ３）やア
ルツノ（ＡｓＨ＝ ）をｌ足台さ仕て、０３〜１μ前後
の膜厚にエピタキノヤル成長させる。
キノトル装置を使用し、原料ガスとしてモノノラノ（Ｓ
ｉ（４）、四塩化硅素（Ｓｉｃ＆４）やトリクロロノラ
ノ（Ｓ ｉＨＣ０，３）にフォスフイン（ＰＨ３）やア
ルツノ（ＡｓＨ＝ ）をｌ足台さ仕て、０３〜１μ前後
の膜厚にエピタキノヤル成長させる。
更に、その上に酸化物単結晶の安定化ノルコニア膜４を
前述と同様な方法で形成させる。
前述と同様な方法で形成させる。
次に、第２図（ｂ）に示すように、所定のパターンに基
つきエツチングを行い、以下に第２図（Ｃ）に示すバイ
ポーラトランジスタ用の成長層２３とコレクタ電極２４
のための取出口４ａ、４ａを安定化ノルコニア膜４に開
口する。そして、その上に、ノリコン層（ｎＸＪ）５を
エピタキノヤル装置によりフォスフインやアルノンの量
を変えて同す、ηに形成さｌる。次に、ノリコン層５０
表面を加熱して酸化させ、ＣＭＯＳ）ランノスタ用のケ
ート酸化膜１１を作製する。
つきエツチングを行い、以下に第２図（Ｃ）に示すバイ
ポーラトランジスタ用の成長層２３とコレクタ電極２４
のための取出口４ａ、４ａを安定化ノルコニア膜４に開
口する。そして、その上に、ノリコン層（ｎＸＪ）５を
エピタキノヤル装置によりフォスフインやアルノンの量
を変えて同す、ηに形成さｌる。次に、ノリコン層５０
表面を加熱して酸化させ、ＣＭＯＳ）ランノスタ用のケ
ート酸化膜１１を作製する。
次に、第２図（Ｃ）に示すように、所定のパターンに基
づいて、順序良く、ハイボーラトラノノスタの９層２＋
、ｎ 層２３をイオン注入により形成する。次にベー
ス電極（ｐ 層）２２へのボロノ、ＸＩＩ濃度注入及び
ＰＭＯ５やＮＭＯＳの０層１２，９層１６へのイオン注
入を行う。次に、ＭＯＳトランジスタのソースとドレイ
ンに当たるｐ＋層１３．１４とｎ＋層１７．１８を形成
する。最後に、コレクタ電極２４にＡｓを高濃度で注入
させる。
づいて、順序良く、ハイボーラトラノノスタの９層２＋
、ｎ 層２３をイオン注入により形成する。次にベー
ス電極（ｐ 層）２２へのボロノ、ＸＩＩ濃度注入及び
ＰＭＯ５やＮＭＯＳの０層１２，９層１６へのイオン注
入を行う。次に、ＭＯＳトランジスタのソースとドレイ
ンに当たるｐ＋層１３．１４とｎ＋層１７．１８を形成
する。最後に、コレクタ電極２４にＡｓを高濃度で注入
させる。
次に、第２図（ｄ）に示すように、ベース電極２３にア
イル−ノヨン穴６ａをあけろ。また、素子間のアイソレ
ーノヨノ穴６ｂ、６ｃ、６ｄを、それぞれ、バイポーラ
トランジスタ２１．２３七ＰＭ０５１２．１３との間に
、ＰＭＯ５＋ ２．１４とＮＭＯＳ ｌ ６．１７との
間に、ＮＭＯ９１６，Ｈｌとバイボーラトランジスタの
コレクタ電極２４との間に、安定化ジルコニア層・１に
まてあ１ヲろ。さらに、装置全体を分離するアイソレー
ノヨン穴６ｅ。
イル−ノヨン穴６ａをあけろ。また、素子間のアイソレ
ーノヨノ穴６ｂ、６ｃ、６ｄを、それぞれ、バイポーラ
トランジスタ２１．２３七ＰＭ０５１２．１３との間に
、ＰＭＯ５＋ ２．１４とＮＭＯＳ ｌ ６．１７との
間に、ＮＭＯ９１６，Ｈｌとバイボーラトランジスタの
コレクタ電極２４との間に、安定化ジルコニア層・１に
まてあ１ヲろ。さらに、装置全体を分離するアイソレー
ノヨン穴６ｅ。
６［を両端に安定化ジルコニア層２にまてあける。
そして、第２図（ｅ）に示すように、その上に、ＳｉＯ
＋欣７を全面に被覆し、その表面を平坦化技術を用いて
平坦にする。
＋欣７を全面に被覆し、その表面を平坦化技術を用いて
平坦にする。
次に、第２図（「）に示すように、ハイボーラトランノ
スタのベース電極穴８ａ、エミック電極穴８ｂ、コレク
タ電極穴８ｃ及びＣＭＯ５ｈＭＯＳトランジスタ用電極
穴８ｄ、 ８ｇ、ゲート電極穴８ｅ。
スタのベース電極穴８ａ、エミック電極穴８ｂ、コレク
タ電極穴８ｃ及びＣＭＯ５ｈＭＯＳトランジスタ用電極
穴８ｄ、 ８ｇ、ゲート電極穴８ｅ。
８ｈ、トレイン電極穴ＥＮ、８ｉ等をＲＩＥのエツチン
グにより形成する。全面にポリノリコンと金属電極を形
成する。最後に、電極は所定の回路パターンにエツチン
グし、バイボーラトランジスタのベース電極２５ａ、エ
ミッタ電極２５ｂ、コレクタ電極２５ｃと、Ｐｆｖ［Ｏ
５のソース電極１５ａ、ゲート電極＋５ｂ、トレイン電
極１５ｃと、Ｎ〜ｔＯＳのソース電極！９ａ、ゲート電
極＋９ｂ、Ｉ’レイ７電極１９ｃとが形成される。こう
して、本半導体装置の製作は完了する（第２図（ｇ））
。
グにより形成する。全面にポリノリコンと金属電極を形
成する。最後に、電極は所定の回路パターンにエツチン
グし、バイボーラトランジスタのベース電極２５ａ、エ
ミッタ電極２５ｂ、コレクタ電極２５ｃと、Ｐｆｖ［Ｏ
５のソース電極１５ａ、ゲート電極＋５ｂ、トレイン電
極１５ｃと、Ｎ〜ｔＯＳのソース電極！９ａ、ゲート電
極＋９ｂ、Ｉ’レイ７電極１９ｃとが形成される。こう
して、本半導体装置の製作は完了する（第２図（ｇ））
。
この槌に半導体装置を作製することによって、同一半導
体装置内部にパイポーラトランノスタとＣＭＯＳＭＯＳ
トランジスタ込むことか可能になる。パイボーラトラノ
ノスタの電極取り出しか容易に行なえる。バイポーラの
素子分離は乙とよりＣＭＯＳの素子分離ら容易に成され
ており、しからバーズビークの心配もないため、高密度
、高集種化と、超高速性並びに低山７′１電力駆動で信
頼性の高い半導体装置か実現する。
体装置内部にパイポーラトランノスタとＣＭＯＳＭＯＳ
トランジスタ込むことか可能になる。パイボーラトラノ
ノスタの電極取り出しか容易に行なえる。バイポーラの
素子分離は乙とよりＣＭＯＳの素子分離ら容易に成され
ており、しからバーズビークの心配もないため、高密度
、高集種化と、超高速性並びに低山７′１電力駆動で信
頼性の高い半導体装置か実現する。
上記の実施例は絶縁体単結晶層に関しては、安定化ノル
コニア膜を用いているが、スピネル膜。
コニア膜を用いているが、スピネル膜。
サファイヤ膜やその他の酸化物単結晶をら適用出来る。
まｔ二、バイポーラトランジスタとＮＭＯＳトランジス
タ及びバイポーラトランジスタとＰＭＯＳ）ランノスタ
等の組合せに関しても適用されることは言うまでもない
。
タ及びバイポーラトランジスタとＰＭＯＳ）ランノスタ
等の組合せに関しても適用されることは言うまでもない
。
（発明の効果）
本発明は同一半導体装置内部に、負荷特性に強いバイポ
ーラトランジスタと高速、消費電力に優れたＣＭＯ５Ｉ
−ランノスタ等とが内蔵され、両者の特徴を生かした回
路構成を実現できる。しかも、すべての素子群か互に独
立し、絶縁膜で完全に素子間の分離が図られているため
、寄生容量らなく、超高速化の駆動を行うことが出来る
。又同時に装置の製造を比較的容易に作製することが出
来る点に於いても特徴かある。
ーラトランジスタと高速、消費電力に優れたＣＭＯ５Ｉ
−ランノスタ等とが内蔵され、両者の特徴を生かした回
路構成を実現できる。しかも、すべての素子群か互に独
立し、絶縁膜で完全に素子間の分離が図られているため
、寄生容量らなく、超高速化の駆動を行うことが出来る
。又同時に装置の製造を比較的容易に作製することが出
来る点に於いても特徴かある。
第１図は、本発明の実施例の図式的ｊｊ断面図である。
第２図（ａ）〜（ｇ）は、第１図に示しｊコ実施例の製
作工程を順次示ず図式的な断面図てある。 １ ・店仮、 ２・・絶縁体単結晶層、３ エピ
タキシャル層、４ 絶縁体単結晶層、４ａ、４ａ−穴、
５ エピタキシャル層、６ａ、６ｂ、・、６ｆ・穴
、 ７・・絶縁体層、８ａ、８ｂ・、８ｉ 電極用穴
、 ＩＩ ケート絶縁膜、 １２ ・ゲート層（ＰＭＯＳ）、 １３ ソース層（ＰＭＯＳ）、 Ｉ４・・ドレイン層（ＰＭＯＳ）、 １５ａ、 Ｉ ５ｂ、 ｌ ５ｃ 電１！Ｊｉ（ＰＭ
ＯＳ）、Ｉ６・ケート層（ＮＭＯ５）、 １７ ・ソース層（ＮＭＯ５）、 １８ ・ドレイン層（ＮＭＯ３）、 １９ａ、 Ｉ ９ｂ、 ｌ ９ｃ 電極（ＮＩｖｌＯ
５）、２１．２２ ・ベース層、 ２３ エミツ
タ層、２４・コレクタ層、２５ａ、２５ｂ、２５ｃ−電
極。 第２図 第２図 （Ｃ） ■ （・）
作工程を順次示ず図式的な断面図てある。 １ ・店仮、 ２・・絶縁体単結晶層、３ エピ
タキシャル層、４ 絶縁体単結晶層、４ａ、４ａ−穴、
５ エピタキシャル層、６ａ、６ｂ、・、６ｆ・穴
、 ７・・絶縁体層、８ａ、８ｂ・、８ｉ 電極用穴
、 ＩＩ ケート絶縁膜、 １２ ・ゲート層（ＰＭＯＳ）、 １３ ソース層（ＰＭＯＳ）、 Ｉ４・・ドレイン層（ＰＭＯＳ）、 １５ａ、 Ｉ ５ｂ、 ｌ ５ｃ 電１！Ｊｉ（ＰＭ
ＯＳ）、Ｉ６・ケート層（ＮＭＯ５）、 １７ ・ソース層（ＮＭＯ５）、 １８ ・ドレイン層（ＮＭＯ３）、 １９ａ、 Ｉ ９ｂ、 ｌ ９ｃ 電極（ＮＩｖｌＯ
５）、２１．２２ ・ベース層、 ２３ エミツ
タ層、２４・コレクタ層、２５ａ、２５ｂ、２５ｃ−電
極。 第２図 第２図 （Ｃ） ■ （・）
Claims (1)
- （１）絶縁体の単結晶層上に、バイボーラトランジスタ
とＭＯＳトランジスタとを含む複数個の素子が形成され
、且つ、電気的に分離されるべき隣接する素子の間に絶
縁体層が形成されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19025084A JPS6167253A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19025084A JPS6167253A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167253A true JPS6167253A (ja) | 1986-04-07 |
Family
ID=16255006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19025084A Pending JPS6167253A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167253A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| US5430318A (en) * | 1993-06-14 | 1995-07-04 | Sharp Microelectronics Technology, Inc. | BiCMOS SOI structure having vertical BJT and method of fabricating same |
| US7829971B2 (en) | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| US8148809B2 (en) | 2009-01-15 | 2012-04-03 | Denso Corporation | Semiconductor device, method for manufacturing the same, and multilayer substrate having the same |
-
1984
- 1984-09-10 JP JP19025084A patent/JPS6167253A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| US5430318A (en) * | 1993-06-14 | 1995-07-04 | Sharp Microelectronics Technology, Inc. | BiCMOS SOI structure having vertical BJT and method of fabricating same |
| US7829971B2 (en) | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| US8148809B2 (en) | 2009-01-15 | 2012-04-03 | Denso Corporation | Semiconductor device, method for manufacturing the same, and multilayer substrate having the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6114745A (ja) | 半導体構造体の製造方法 | |
| JP2003179157A (ja) | Ｍｏｓ型半導体装置 | |
| JPH04206766A (ja) | 半導体装置の製造方法 | |
| JPS6167253A (ja) | 半導体装置 | |
| JPS59217364A (ja) | 半導体装置の製法 | |
| JPS6015155B2 (ja) | 半導体装置の製造方法 | |
| JPH02218159A (ja) | 半導体基板の製造方法 | |
| TW202114217A (zh) | 具有獨立調諧的臨界電壓的場效電晶體 | |
| JPS5860556A (ja) | 半導体装置の製法 | |
| JPS60144950A (ja) | 半導体装置の製造方法 | |
| CN107369648A (zh) | 一种双栅氧化层制造方法 | |
| JPH06163677A (ja) | 半導体装置の製造方法 | |
| JPS62202559A (ja) | 半導体装置及びその製造方法 | |
| JPH0548108A (ja) | 半導体装置およびその製造方法 | |
| JPS6266619A (ja) | 半導体装置の製造方法 | |
| KR930008905B1 (ko) | 다층구조의 시모스 트랜지스터의 제조방법 | |
| JPS6151841A (ja) | 半導体装置の製造方法 | |
| JPH02207534A (ja) | 半導体装置 | |
| JPH0467786B2 (ja) | ||
| JPH04188876A (ja) | 半導体装置 | |
| KR0172814B1 (ko) | 실리콘 성장을 이용한 soi의 제조방법 | |
| JPH0360041A (ja) | 電界効果トランジスタの製造方法 | |
| WO1996042112A1 (fr) | Circuit integre a semi-conducteur, son procede de fabrication et plaquette semi-conductrice | |
| JPH036856A (ja) | 絶縁ゲート型半導体装置及びその形成方法 | |
| JPS6025272A (ja) | 絶縁ゲ−ト電界効果型トランジスタ |