JPS5860556A - 半導体装置の製法 - Google Patents

半導体装置の製法

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JPS5860556A
JPS5860556A JP15900981A JP15900981A JPS5860556A JP S5860556 A JPS5860556 A JP S5860556A JP 15900981 A JP15900981 A JP 15900981A JP 15900981 A JP15900981 A JP 15900981A JP S5860556 A JPS5860556 A JP S5860556A
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JP
Japan
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silicon
layer
crystal
oxygen
single crystal
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Pending
Application number
JP15900981A
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English (en)
Inventor
Toshio Hashimoto
橋本 寿夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS5860556A publication Critical patent/JPS5860556A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁層で素子間分離された集積回路の製造法に
関するものである。
回路の浮遊i量を減らし、低消費電力の集積回路を製造
する技術にSOS結晶を用いる方法がある。纂1図に示
したように、?7ア1イア基板1の上に06〜16μm
のシリコン単結晶2を成長させた結晶を出発材料として
、このシリコン層内に素子を製作する0各素子間の分離
は、各素子の間のシリコン層をエツチングに1除去する
ことKより簡単に達成できる。
しかし、サファイア上に成長させたシリコン結晶の品質
は必ずしも良くない。特にシリプンーサファイア界面近
くでは、格子足数の違いKよシ高密度の転位が存在して
いる。
また成長時にサファイア基板からアルミがシリコン結晶
層に拡散し、P形層管作る等のトラブルが多く見られる
。更にtファイア基板を用いるため、結晶自体の製造コ
ストが高くなる欠点がある。
この様な欠点を改善する方法として、$2図(a)に示
したように、シリコン基板3酸素イオンを注入し、51
02層4による絶縁層を形成し、更にその上に所望のシ
リコン単結晶を第2図(b)のようにエピタキシャル成
長させる技術がある。この票2の方法は安価なシリコ・
ン結晶基板が利用できる利点があるが、8108層を厚
く出来ない欠点を持っている。従って浮遊容量が大きく
なシ、高速、低消費電力の集積回路の実現を妨げている
不発明は安価なシリコン結晶を基板に使い、基板とは厚
い絶縁層で分離されたシリコン単結晶層を成長させる方
法を提供するKある。
本発明は酸素又は窒素のイオン注入と、その上へのシリ
コン結晶成長の操作を繰り返し、厚いS10.又はSi
3N、絶縁層で分離されたシリコン単結晶層を形成する
方法である。
尚、上記操作は全て、イオン注入と分子線結晶成長(M
BIIi)を組み込んだ複合結晶成長装置内で行われる
I!3図の工程に従って説明する。第3図(a)に示し
たように(100)面のシリコン単結晶基板3に、加速
エネルギー150 KeVで、酸素を101?/12の
ドーズ量注入する。飛程Rpは約5000A。
△Rp  は±100OAの酸素注入層5が第3図(b
)のように作られる。シリコン結晶内の酸素濃度分布は
ガウス分布型になっている。従ってシリコン表面領域6
は単結晶状態に僚友れた!!まである。
次にJIIs図(c)のようにこの基板結晶を800℃
に加熱し、その上にMBIC法でシリコン単結晶120
00ム成長させる。こめ結晶成長時の加熱によシ、酸嵩
注入層は5101層に転換される。
以上の操作を10回繰シ返すことにより、@3図(cl
)のように約2μmの厚いB108層8が形成させるこ
とにより素子製造の出発結晶が出来上る。
単−回のイオン注入、結晶成長に比べ、約10倍の絶縁
層で基板シリコンと分離することができ。
素子の浮遊容量本約1/IOK減少し九〇本実施例−で
は、装置の関係上、酸素のイオン注入を150にθv−
5行ったが、加速エネルギーが大きい#1ど有利である
。イオン注入と結晶成長を繰り返す回数を減らすことが
でき、コスト的に有利となる。
先の実施例では、絶縁層を形成するのに酸素を注入した
が、窒素を注入してもかまわない。この場合、絶縁層は
Si、N、膜になる。
また途中のシリコン単結晶成長層を厚くすることにより
、三次元素子の製作も容易に実現できる。
本発明により下記の効果が得られる。
(1)多重のイオン注入とエピタキシャル結晶成長によ
り、素子を作るシリコン領域が厚い絶縁層で基板結晶と
分離されている。従って浮遊容量を小さくできる。
(21安価なシリコン結晶を基板に用いることができる
(3) soBでの場合のように、アルミ拡散によるP
形層形成のトラブルがない。
【図面の簡単な説明】
@1図はSOS構造を示す図、第2図は従来法を説明す
る工程断面図、第3図は不発明の詳細な説明する工程断
面図である。 1:サファイア基板、2:81$結晶、3:81基板、
4:酸素注入絶縁層、5:酸素注入層、6:シリコン表
面領域、フ、9:s1エピタキシャル層。 s : sio、層。

Claims (1)

  1. 【特許請求の範囲】 シリコン単結晶に酸素又は窒素をイオン注入し。 更にその上にシリコン結晶を成長させる工程、上記の操
    作を複数回繰り返し、絶縁膜で分離された巣結晶シリコ
    ン層を形成する工程を有することを特徴とする半導体装
    置の製法。
JP15900981A 1981-10-06 1981-10-06 半導体装置の製法 Pending JPS5860556A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2616590A1 (fr) * 1987-06-15 1988-12-16 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
US5143858A (en) * 1990-04-02 1992-09-01 Motorola, Inc. Method of fabricating buried insulating layers
US5266502A (en) * 1990-04-03 1993-11-30 Olympus Optical Co., Ltd. STM memory medium
US5310689A (en) * 1990-04-02 1994-05-10 Motorola, Inc. Method of forming a SIMOX structure
US5395771A (en) * 1992-03-31 1995-03-07 Sharp Kabushiki Kaisha Graded implantation of oxygen and/or nitrogen constituents to define buried isolation region in semiconductor devices
WO1995018462A1 (fr) * 1993-12-28 1995-07-06 Nippon Steel Corporation Procede et dispositif de fabrication d'un substrat a semi-conducteurs

Cited By (7)

* Cited by examiner, † Cited by third party
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FR2616590A1 (fr) * 1987-06-15 1988-12-16 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
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WO1995018462A1 (fr) * 1993-12-28 1995-07-06 Nippon Steel Corporation Procede et dispositif de fabrication d'un substrat a semi-conducteurs
US5918151A (en) * 1993-12-28 1999-06-29 Nippon Steel Corporation Method of manufacturing a semiconductor substrate and an apparatus for manufacturing the same

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